CN1653696A - 数模转换器 - Google Patents

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CN1653696A
CN1653696A CNA038105128A CN03810512A CN1653696A CN 1653696 A CN1653696 A CN 1653696A CN A038105128 A CNA038105128 A CN A038105128A CN 03810512 A CN03810512 A CN 03810512A CN 1653696 A CN1653696 A CN 1653696A
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Abstract

一种数模转换器，包含：根据时钟信号(CK1、CK2)进行计数动作的计数器(13)，和比较该计数值与数字输入值直到该值一致为止输出时钟信号(CK1、CK2)的比较器(12)，和根据时钟信号(CK1、CK2)接通/断开的开关(SW1、SW2)，和在开关(SW1、SW2)接通时，利用定电流源(21、22)进行充放电的电容器(C1)，通过完全分离包含比较器(12)及计数器(13)的数字部(10)，和包含电容器(C1)及开关(SW1、SW2)的模拟部(20)，两者间仅以时钟信号(CK1、CK2)结合，可以分别设计数字部(10)与模拟部(20)。

Description

数模转换器
技术领域
本发明涉及将离散的数字数据转换成连续的模拟信号的数模转换器(D/A转换器)。
背景技术
在将离散的数字数据转换成连续的模拟信号的D/A转换器中，存在梯形电阻网型，分段(segment)型、积分型等各种形式。梯形电阻网型是由配设成梯子状的电阻网与多个模拟开关之间的组合构成，通过数字输入值控制模拟开关，由电阻网的终端得到模拟输出。
分段型是对于n位的数字数据以2n-1个定电流电路构成，通过接通对应的数字输入值的开关来累加电流而得到模拟输出。积分型是一边以计数器(counter)计测由数字输入值所指定的时钟数，一边在该期间中通过米勒积分电路(Miller integrator)积分定电流，将该积分值作为模拟输出。
一般在模拟信号处理中，在电路设计中，必须考虑信号的反射或延迟、传送线路的匹配等模拟技术，不能与数字数据处理一样地进行电路设计。因此，为了模拟信号的处理需要设计适合模拟技术的电路，为了数字数据的处理需要设计适合数字技术的电路。
但是，以往的D/A转换器，在上述的任何形式从输入数字数据到输出模拟信号为止的全体中，数字部与模拟部是浑然一体地构成。因此，设计适合于模拟信号处理或数字数据处理的电路是个非常困难的问题。
发明内容
本发明是为了解决这样的问题而提出的，其目的在于完全地分离数字部与模拟部，简化适于各个电路的设计。
本发明的数模转换器，包含：
时钟信号产生机构，其根据输入的数字数据产生具有对应该数字数据值的脉冲的时钟信号；及
模拟电压产生机构，其根据由上述时钟信号产生机构产生的时钟信号，产生对该时钟信号脉冲的电压，作为模拟信号输出。
在本发明的其他方式中，一种数模转换器，包含：
过采样机构，其过采样输入的数字数据；
时钟产生机构，其根据由该过采样机构生成的过采样数据，产生具有对应该过采样数据值的脉冲的时钟信号：及
模拟电压产生机构，其根据上述时钟信号产生机构产生的时钟信号，产生对应该时钟信号脉冲的电压，作为模拟信号输出。
此处，上述过采样机构，例如包含通过对具有对应输入的n个离散数据值的振幅的基本波形的数据进行移动平均运算或卷积运算，求得上述离散数据的内插值的机构。
在本发明的另一方式中，一种数模转换器，其包含：
计数器，其根据由外部供给的时钟信号进行计数动作；
比较器，其比较由上述计数器计数的计数值与输入的数字数据值，直到该值一致为止，输出上述时钟的；
电容器，其利用定电流源进行充放电；及
开关，其根据由上述比较器输出的上述时钟信号，接通/断开上述定电流源与上述电容器之间的连接。
在本发明的其他方式中，具备过采样上述输入的数字数据的过采样电路，上述比较器比较上述计数器的计数值与由上述过采样电路生成的过采样的数据值，到其值一致为止，输出上述时钟信号。
此处，上述过采样电路，例如包含对具有根据输入的n个离散数据值的振幅的基本波形数据进行移动平均运算或卷积运算的电路。
在本发明的其他方式中，一种数模转换器，其包含：
选择电路，其根据由外部供给的选择用时钟信号，选择上述输入的数字数据与上述过采样电路生成的过采样数据中的任一个，输出到上述比较器；及
时钟产生电路，其至少在最初的数字数据输入到上述过采样电路到其输出的期间，选择上述输入的数字数据，经过上述期间之后，生成上述选择用时钟信号，用于控制上述选择电路，使其选择上述过采样数据。
在本发明的其他方式中，一种数模转换器，其包含：
在上述定电流源之外还设置的第2定电流源；及
第2开关，其根据由上述时钟产生电路输出的上述选择用时钟信号，接通/断开上述第2定电流源与上述电容器之间的连接。
附图说明
图1是表示第1实施方式的D/A转换器整体构成图。
图2是用以说明在第1以及第2实施方式中使用的比较器的动作的图。
图3是表示根据第2实施方式的D/A转换器的构成例的图。
图4是表示在第2实施方式中使用的过采样电路的构成例的图。
图5是表示在第2实施方式中所使用的基本数字波形的图。
图6是表示由第2实施方式的基本数字波形生成的函数的图。
图7是表示在第2实施方式中所使用的选择电路的详细构成例的图。
具体实施方式
(第1实施方式)
首先，对本发明的第1实施方式进行说明。图1是表示根据第1实施方式的D/A转换器的构成例的图。如图1所示，本实施方式的D/A转换器是数字部10与模拟部20是完全分离地设置。
数字部10是由D型触发器(flip-flop)11、比较器(comparator)12以及双向计数器(up down counter)13构成。D型触发器11是根据基准频率的时钟信号CKO，在1个时钟期间内保持输入的数字数据。
比较器12比较由D型触发器11供给到端子A的数字输入值与双向计数器13供给到端子B的计数值，根据该比较结果，由端子a、b输出0或1的值。图2是用于说明该比较器12的动作的图。
如图2所示，在数字输入值比计数值大时由端子a、b输出0、1的值，即仅输出规定频率的时钟信号CK1的1个脉冲。另一方面，在数字输入值比计数值小时，由端子a、b输出1、0的值，即仅输出规定频率的时钟信号CK2的1个脉冲。而且，数字输入值与计数值相等时，时钟信号CK1、CK2任何一个都不输出。
双向计数器13在输入复位(reset)信号RST时将计数值复位为0，根据输入到向上(up)端子U或向下(down)端子D的时钟信号CK1、CK2向上计数(count up)或向下计数(count down)。即每当在向上端子U输入时钟信号CK1时向上计数，每当在向下端子D输入时钟信号CK2时向下计数。而且，将其计数值输出到比较器12的端子B。
通过按照上述那样构成比较器12与双向计数器13，在某一时刻的数字输入值比计数值大时，在双向计数器13中进行向上计数，这期间时钟信号CK1持续重复输出。而且，在数字输入值与计数值相等的时刻停止时钟信号CK1的输出。
而且，某一时刻数字输入值比计数值小时，在双向计数器13中进行向下计数，这期间时钟信号CK2持续重复输出。而且，在数字输入值与计数值相等的时刻停止时钟信号CK2的输出。
模拟部20是具备电容器C1、3个开关SW1～SW3、供给定电流Iref的两个定电流源21、22、电阻R1、R2以及输出放大器23。电容器C1是储存对应数字输入值的电压。
在该电容器C1与基准电压Vref的供给源之间，第3开关SW3与电容器C1并联连接。第3开关SW3与供给双向计数器13的相同，在被给复位信号RST时为接通(on)，将电容器C1的储存电压复位为基准电压Vref。
而且，在电容器C1与电源电压Vdd的供给源之间，串联连接有第1定电流源2 1以及第1开关SW1。第1开关SW1根据比较器12输出的时钟信号CK1接通/断开，在时钟信号CK1的脉冲为高电平时接通(on)。
在第1开关SW1根由此时钟信号CK1接通的期间中，通过由第1定电流源21进行电容器C1的充电，电容器C1的端子电压慢慢地上升。如上所述，时钟信号CK1在双向计数器13的计数值与数字输入值不相等的时刻不输出。因此，电容器C1的端子电压上升到对应数字输入值的值而停止。
另一方面，在电容器C1与接地之间，串联连接有第2定电流源22以及第2开关SW2。第2开关SW2根据由比较器12输出的时钟信号CK2接通/断开，在时钟信号CK2的脉冲为高电平时接通(on)。
根据该时钟信号CK2在第2开关SW2接通(on)的期间中，通过由第2定电流源22进行电容器C1储存电荷的接地放电，电容器C1的端子电压慢慢地下降。如上所述，时钟信号CK2也在双向计数器13的计数值与数字输入值不相等的时刻停止输出。因此，电容器C1的端子电压下降到对应数字输入值的值为止就停止。
如此储存的电容器C1的端子电压通过由输出放大器23作为模拟输出而得到。
此外，由比较器12输出到第1及第2开关SW1、SW2的时钟信号CK1、CK2使电容器C1的端子电压的增减比例(增减的斜率)为一定，优选将占空比(duty factor)设定在1∶1。
如以上的详细地说明，在本实施方式的D/A转换器中，完全分离数字部10与模拟部20，仅以复位信号RST与两个时钟信号CK1、CK2连接二者之间。此情形通过固定占空比(duty)的时钟信号CK1、CK2使双向计数器13动作，并且根据相同的时钟信号CK1、CK2使电容器C1充放电，可使双向计数器13的计数值(数字量)与电容器C1的端子电压(模拟量)以1∶1地对应动作，可得到对应数字输入值的模拟信号。
这样如果根据本实施方式，因为可完全分离数字部10与模拟部20，所以可分别设计数字部10与模拟部20。由此，数字部10设计为适合于数字技术的电路，模拟部20很容易设计为适合于模拟技术的电路，可容易地进行D/A转换器的电路设计。
此外，在上述第1实施方式中，时钟信号CK1、CK2是具有对应数字输入值的脉冲数，通过由对应该脉冲数反复接通断开开关SW1、SW2，使电容器C1的端子电压增减成阶梯状的例子进行说明，但本发明并不局限于此。例如通过生成具有对应数字输入值的脉冲宽的时钟信号，根据该脉冲宽度的期间中接通开关SW1、SW2，也能使电容器C1的端子电压以直线状增减。
(第2实施方式)
接下来，针对本发明的第2实施方式进行说明。图3是表示根据第2实施方式的D/A转换器的构成例的图。而且，在该图3中，符号附与和图1所示的符号相同的器件具有同一功能，故此处省略重复的说明。
如图3所示，第2实施方式的D/A转换器也是数字部30与模拟部40完全分离地设置。数字部30除了在第1实施方式所描述的D型触发器11、比较器12以及双向计数器13之外，还具备过采样电路(over samplecircuit)31、D型触发器32、选择电路33、AND电路34、包含计数器35的时钟产生电路36。
过采样电路31，将输入的数字数据过采样为n倍。D型触发器32，根据基准频率的时钟信号CK0，将由过采样电路31所过采样的数字数据保持1个时钟期间。选择电路33选择保持于D型触发器32的过采样数据与保持于D型触发器11的输入数字数据中的任一个，并输出到比较器12。
AND电路34，取得比较器12的端子a、b输出的比较结果数据与n倍频率的时钟信号(n*CK0)之间的逻辑与，其结果当作时钟信号CK1、CK2输出。因此，本实施方式的时钟信号CK1、CK2与第1实施方式相比，频率变成n倍。
计数器35根据复位信号RST被复位，根据基准频率的时钟信号CK0进行计数动作。该计数器35的延迟设定为与输入数字数据通过过采样电路31所需的延迟相同或比它还长。时钟产生电路36生成仅具有计数器35的延迟时间长度的脉冲宽度的高电平时钟信号CK3，并将其输出到选择电路33。
选择电路33，在时钟信号CK3为高电平期间，选择来自D型触发器11的输入数字数据，在时钟信号CK3为低电平(low)的期间，选择来自D型触发器32的过采样数据。
即在电源刚投入后等，数字数据输入到D/A转换器的初始状态，即从数字数据的初始值输入到过采样电路31到延迟输出为止之间，不能保证得到对应输入数字数据的正确的过采样数据。因此，该期间使用输入数字数据，过了该期间后使用过采样数据，进行到模拟信号的转换。
通过过采样输入数字数据到n倍再进行D/A转换，可将量子化噪声压缩成1/n，改善S/N。此处，以下说明过采样处理的一例。在本实施方式中利用本申请人已经提出的日本特愿平11-173245号公报等记载的过采样技术。
图4是表示在本实施方式使用的过采样电路31的一构成例的图。如图4所示，过采样电路31是具备4个卷积(convolution)(移动平均或卷积)运算部51～54。第1卷积运算部51是由3层构造构成。各层的滤波器运算部51-1～51-3是分别具备多个D型触发器与多个系数器与多个加法器与1/16倍乘法器。
在第1层滤波器运算部51-1中，通过由串联的6个D型触发器在每1个时钟信号CK0，依次使输入数字数据延迟。而且，对由各D型触发器的输出抽头(tap)取出的信号，通过由6个系数器分别乘以以下所述的基本数字波形的系数，以5个加法器累加这些乘法结果的全部。而且通过由1/16倍乘法器将该加法输出乘以1/16倍使振幅返回到原状。
图5是在本实施方式中使用的基本数字波形的说明图。图5所示的基本数字波形是进行过采样的数据内插所使用的采样化函数的基本。此基本数字波形是基准频率的每1个时钟信号CK0将数据值变化成-1、1、8、8、1、-1而生成的。
在第2层滤波器运算部51-2中，通过由串联的5个D型触发器，在每1个时钟信号CK0，依次使由配设于第1层中的第3个D型触发器的输出抽头取出的信号延迟。而且，对由各D型触发器的输入输出抽头取出的信号，通过6个系数器分别乘以上述的基本数字波形的系数，以5个加法器累加这些乘法结果的全部。而且通过由1/16倍乘法器将该加法的输出乘以1/16倍使振幅返回到原状。
在第3层滤波器运算部51-3中，通过由串联的5个D型触发器，在每1个时钟信号CK0，依次使配设在第1层中的第5个D型触发器的输出抽头取出的信号延迟。而且，对由各D型触发器的输入输出抽头取出的信号，通过由6个系数器分别乘以上述的基本数字波形的系数，以5个加法器累加这些乘法结果的全部。再通过由1/16倍乘法器将该加法输出乘以1/16倍使振幅返回到原状。
在第1卷积运算部51中，累加上述的3层滤波器运算部51-1～51-3的演算结果的全部，输出到第2卷积运算部52。
第2卷积运算部52是具备8个D型触发器与7个加法器与1/8倍乘法器。该第2卷积运算部52是根据n倍频率的时钟信号(n*CK0)而动作。首先，通过由串联的8个D型触发器，在每1个时钟信号(n*CK0)，依次使由第1卷积运算部51输出的数字数据延迟。
而且，以7个加法器累加由各D型触发器的输出抽头取出的信号的全部。更通过由1/8倍乘法器将该加法输出乘以1/8倍使振幅返回到原状，将其结果输出到第3卷积运算部53。
第3卷积运算部53也具备8个D型触发器与7个加法器与1/8倍乘法器。在该第3卷积运算部53中，通过由串联的8个D型触发器，在每1个时钟信号(n*CK0)，依次使由第2卷积运算部52输出的数字数据延迟。
而且，以7个加法器累加由各D型触发器的输出抽头取出的信号的全部。再通过由1/8倍乘法器将该加法输出乘以1/8倍使振幅返回到原状，将其结果输出到第4卷积运算部54。
第4卷积运算部54是具备D型触发器、加法器以及1/2倍乘法器各一个。在该第4卷积运算部54中，通过由一个D型触发器仅使第3卷积运算部53输出的数字数据延迟1个时钟信号(n*CK0)的时间。
而且，以加法器累加延迟前后的信号后，通过由1/2倍乘法器将该加法输出乘以1/2倍使振幅返回到原状，将其结果作为过采样数据而输出。
若对如上述构成的过采样电路31输入单一脉冲的数据的话，得到如图6所示的波形函数的信号。该图6所示的函数为在全区域中为可一次微分，沿着横轴的采样位置t在位于预定的区域内时具有0以外的有限值，在预定区域以外的区域中值均为0的函数(称为有限台)。而且，图6所示的函数具有仅在中央的一个采样点取极大值，在4个采样点中具有值为0这样特征的采样化函数，为了得到平滑的模拟波形的信号，必要的采样点均通过。
因此，通过具有这样特征的过采样电路31进行过采样，使用可一次微分的函数，由n倍频率的时钟信号(n*CK0)可极平滑地内插通过基准频率的时钟信号CK0采样的离散的输入数字数据之间的值。
而且，图6所示的采样函数在有限的采样点收敛于0，故与以往的过采样型D/A转换器中一般使用的sinc函数(在±∞的采样点收敛于0的函数)不同，可以仅考虑有限的范围内的离散数据。即因不忽略本来应考虑的离散数据而进行内插，理论上无须考虑，故不发生舍项误差。因此，可得到更正确的过采样数据，可更提高D/A转换的精度。
其次，针对选择电路33的构成进行说明。图7是表示选择电路33的详细构成例的图。而且，此处输入数字数据D为16位，采样该输入数字数据的后增加4位，将过采样数据DF做成20位。
如此，输入数字数据D与过采样数据DF之间位数不同。因此，如图7所示令输入数字数据D0-D15为高位16位，通过在低位4位加“0000”，与过采样数据DF0～DF19相同，使位数与20位一致。
包含输入数字数据D0～D15的20位的数据是通过由20个与门(AND门)33-1取与时钟信号CK3的逻辑与，输出到20个或门(OR门)33-4的一侧的输入端。而且，20位的过采样数据DF0～DF19是通过反相器(inverter)33-2的时钟信号CK3的逻辑与通过由20个与门(AND门)33-3取得，输出到20个或门(OR闸)33-4的另一侧的输入端。
由此，时钟信号CK3为高电平的期间是包含输入数字数据D0～D15的20位的数据有效(active)，时钟信号CK3为低电平的期间是20位的过采样数据DF0～DF19有效。20个或门(OR门)33-4有效时，数据输出到图3的比较器12。比较器12在时钟信号CK3为高的期间仅比较输入端子A的输入数字数据的高位16位与双向计数器13的计数值。
其次，针对模拟部40的构成进行说明。模拟部40除了第1实施方式所述的电容器C1、开关SW1-SW3、定电流源21、22、电阻R1、R2以及输出放大器23之外，还具备与上述定电流源21、22相比，供给15倍的定电流源(Iref*15)的第3及第4定电流源41、42(相当于本发明的第2定电流源)，与第4及第5开关SW4、SW5(相当于本发明的第2开关)。
第4及第5开关SW4、SW5是根据时钟产生电路36输出的时钟信号CK3接通/断开，在时钟信号CK3为高电平期间为接通(on)。
在第4及第5开关SW4、SW5为断开(off)期间，通过第1及第2定电流源21、22供给第1实施方式相同量的定电流Iref。另一方面，在第4及第5开关SW4、SW5根据时钟信号CK3为接通(012)的期间，合并第1及第2定电流源21、22与第3以及第4定电流源41、42供给16倍的定电流。由此，电容器C1的充电或放电是以16倍的速度进行，电容器C1的端子电压是以16倍的速度增减。
如在图7说明过的，根据时钟信号CK3，在第4及第5开关SW4、SW5为接通(on)的期间，输入数字数据D0～D15被选择。但是被设为其低位4位加0全体为20位的数据，成为比本来的数字数据值还大的值。因此，在时钟信号CK3为接通(on)选择输入数字数据的初始状态中，通过以16倍的定电流快速地使电容器C1充放电，可快速地到达对应20位的输入数字数据的电压值，可缩短电容器C1成为稳定状态的时间。
如以上的详细说明，如果根据第2实施方式将通过过采样输入数字数据变成n倍进行D/A转换，可将量化噪声压缩成1/n，改善S/N。而且，过采样的方法可以使用例如日本特愿平11-173245号记载的过采样技术，可极平滑地内插输入数字数据，从而得到正确的过采样数据，可提高D/A转换的精度。
而且，在第2实施方式中，针对使用日本特愿平11-173245号记载的过采样技术的例子进行说明，但是也可以使用除此之外的过采样技术。
而且，在第2实施方式中第3及第4定电流源41、42使用供给15倍的定电流(Iref*15)者，但是并非仅限定于15倍。
另外，上述第1及第2实施方式都只不过是表示实施本发明的具体化的一例，并不能由此限定地解释本发明的技术范围。即本发明不脱离其精神或其主要的特征，可以以各种形式实施。
本发明如上所述，因为具备产生具有对应输入的数字数据值的脉冲的时钟信号的时钟产生机构，与产生根据该时钟信号的脉冲的电压的模拟电压产生机构，所以可以完全分离包含时钟产生机构的数字部与包含模拟电压产生机构的模拟部，仅以时钟信号结合该数字部与模拟部。由此，因可分别设计数字部与模拟部，数字部容易设计为适合数字技术的电路，模拟部容易设计为适合模拟技术的电路，可便于进行D/A转换器的电路设计。
产业上的可利用性
本发明完全分离数字部与模拟部，有利于便于设计各自适合的电路。

Claims (8)

1、一种数模转换器，其特征在于，包含：
时钟产生机构，其根据输入的数字数据产生时钟信号，该时钟信号具有对应上述数字数据值的脉冲；及
模拟电压产生机构，其根据上述时钟产生机构产生的时钟信号，产生对应该时钟信号脉冲的电压，作为模拟信号输出。
2、一种数模转换器，其特征在于，包含：
过采样机构，其过采样输入的数字数据；
时钟产生机构，其根据上述过采样机构生成的过采样数据，产生具有对应该过采样数据值脉冲的时钟信号；及
模拟电压产生机构，其根据上述时钟产生机构产生的时钟信号，产生对应该时钟信号脉冲的电压，作为模拟信号输出。
3、根据权利要求2所述的数模转换器，其特征在于，
上述过采样机构包含求取内插值的机构，该机构通过对基本波形数据进行移动平均运算或卷积运算求取对于上述离散数据的内插值，上述基本波形数据具有对应输入的n个离散数据值的振幅。
4、一种数模转换器，其特征在于，包含：
计数器，其根据外部供给的时钟信号进行计数动作；
比较器，其比较上述计数器的计数值与输入的数字数据值，直到该值一致为止，输出上述时钟信号；
电容器，其利用定电流源进行充放电；及
开关，其根据上述比较器输出的上述时钟信号，控制上述电流源与该电容器之间连接的接通/断开。
5、根据权利要求4所述的数模转换器，其特征在于，
具备过采样电路，其过采样上述输入的数字数据；
上述比较器，通过比较上述计数器的计数值与上述过采样电路所生成的过采样数据值，到该值一致为止，输出上述时钟信号。
6、根据权利要求5所述的数模转换器，其特征在于，
上述过采样电路，包含进行移动平均运算或卷积运算的电路，该电路对输入的n个离散数据值的振幅的基本波形的数据，进行移动平均运算或卷积运算。
7、根据权利要求5所述的数模转换器，其特征在于，具备：
选择电路，其根据外部供给的选择用时钟信号，选择上述输入的数字数据与上述过采样电路所生成的过采样数据中的任一个，将其输出到上述比较器；及
时钟产生电路，其产生用于控制上述选择电路的上述选择用时钟信号，至少在从最初的数字数据输入到上述过采样电路到其被输出的期间，选择上述输入的数字数据；在经过上述期间之后，选择上述过采样数据。
8、根据权利要求7所述的数模转换器，其特征在于，具备：
第2定电流源，其在上述定电流源另外设置；及
第2开关，其根据上述时钟产生电路输出的上述选择用时钟信号，控制上述第2定电流源与上述电容器之间连接的接通/断开。
CNA038105128A 2002-05-09 2003-04-24 数模转换器 Pending CN1653696A (zh)

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JP2002134573 2002-05-09
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