MXPA02003708A

MXPA02003708A - Digitalizacion de senal digital y analoga de television y dispositivo de procesamiento.

Info

Publication number: MXPA02003708A
Application number: MXPA02003708A
Authority: MX
Inventors: Francis Rumreich Mark
Original assignee: Thomson Licensing Sa
Priority date: 1999-10-13
Filing date: 2000-10-11
Publication date: 2002-09-30
Also published as: WO2001028255A1; JP4677159B2; ES2225248T3; DE60012957T2; KR100843682B1; AU1195801A; CN1197387C; BR0014726A; BRPI0014726B1; EP1221262A1; DE60012957D1; EP1221262B1; KR20020039367A; CN1379958A; JP2003511935A

Abstract

Un dispositivo de procesamiento y digitalizacion de una senal digital y analoga de television que lleva a cabo funciones de digitalizacion y procesamiento, utilizando una fuente de frecuencia de referencia comun que se usa para generar multiples senales de subreloj, en donde la fuente de frecuencia de referencia es independiente de la caracteristica de sincronizacion de la senal de entrada. Para el procesamiento de la senal analoga de canal doble, la fuente de frecuenica comun no esta enganchada a cualquiera de la senal de canal/entrada. El procesamiento de la senal digital se logra con base en la misma fuente de frecuencia de referencia comun. Con ventaja, la presente invencion permite que todos los convertidores analogo a digital y la circuiteria/logico decodificadora necesarios para digitalizar y procesar en forma simultanea varias senales analogas y digitales de television sean integradas en un unico circuito integrado, asi como eliminar la duplicacion de los circuitos de generacion de frecuencia.

Description

PIGITALIZAC10N DE SEÑAL DIGITAL Y ANÁLOGA DE TELEVISIÓN Y DISPOSITIVO DE PROCESAMIENTO CAMPO DE LA INVENCIÓN La presente invención se refiere a dispositivos para procesar señales análogas y/o digitales, y de manera particular a circuitos integrados que utilizan múltiples frecuencias de reloj para digitalizar y procesar diferentes señales análogas y/o digitales.

ANTECEDENTES DE LA INVENCIÓN Los circuitos integrados o IC, se utilizan ampliamente en todo tipo de dispositivos electrónicos. Conforme estos dispositivos electrónicos se tornan más complejos, el número de IC necesarios para ejecutar todas las funciones requeridas aumenta y/o las funciones de varios IC se combinan dentro de un único IC. Aunque las múltiples funciones se consolidan en un solo IC, es deseable reducir la complejidad interna del IC. Las televisiones actuales utilizan muchos IC diferentes para procesar las señales digitales y análogas de televisión desde diferentes fuentes terrestres y no-terrestres. Sin embargo, se espera que la próxima generación de televisiones digitales y/o análogas tengan niveles más altos de integración que las televisiones actuales. Los niveles más altos de integración se traducen en menos IC en donde los procesos ejecutados por varios IC individuales se combinan en un solo IC. Sin embargo, existen varios obstáculos en . ^ ^__^-*-.---^-1=r^t~JMa-¡^ la forma de combinar el procesamiento de los receptores de señal análoga de televisión con los requeridos para las señales digitales de televisión. Un problema con respecto a la integración del procesamiento IC de la señal análoga y digital de televisión es que las diferentes fuentes de video (tanto análoga como digital) pueden requerir convertidores análogos a digitales (A/D) que corren a diferentes velocidades de muestreo. Las señales análogas de televisión están con base en las frecuencias de enganche de línea o de enganche del subportador de crominancia, mientras que las señales de televisión moduladas digitalmente (digital) están con base en sus propias velocidades de símbolos. También, la tecnología A/D actual produce una diafonía digital que afecta en forma adversa el desempeño A/D cuando están presentes los relojes asincronos. Es conocido el uso de demoduladores digitales independientes que utilizan la interpolación digital para la operación fuera de frecuencia. También, se ha logrado un procesamiento de segundo canal para las señales análogas con una frecuencia de muestreo asincrona. En el último caso, el principal canal se engancha a un parámetro de la señal análoga de televisión entrante, como los impulsos de sincronización horizontal o ráfagas de color. El documento WO 98/46027 expone un sistema decodificador de color multi-estándar que incluye un reloj de cristal asincrono externo para demodular todas las variantes del sistema de color PAL/NTSC, sin digitalizar la señal análoga de crominancia. En el método expuesto para demodular una señal análoga de crominancia, las señales digitales de cuadratura se generan para demodular la señal análoga de crominancia para obtener las señales análogas de diferencia de color demoduladas. Una señal de error de fase digital se adapta de por lo menos las señales análogas de diferencia de color demoduladas. La señal digital de error de fase se filtra digitalmente para obtener una señal de control de fase para la generación de señales digitales de cuadratura. La Patente de Estados Unidos No. 5,367,337 expone un aparato y método para recibir y muestrear una señal de imagen de video entrante en forma asincrona, y después procesar la señal para recuperar la imagen de video, incluyendo el formato de video, para la conversión a un formato de video preseleccionado. La patente expone el sobremuestreo en procesamiento para detectar el formato de video. La Patente de Estados Unidos No. 5,808,691 expone un aparato para sintetizar una señal digital periódica que tiene una frecuencia que se especifica por la frecuencia de una señal periódica de referencia que es asincrona con respecto al reloj de muestreo de una señal digital periódica. En una modalidad preferida, un sistema de video digital sintetiza un subportador de color digital y se sincroniza a una frecuencia de referencia de un oscilador de cristal que es asincrono con respecto al reloj del sistema digital para el sistema de video digital. La presente invención es un sistema único IC que lleva a cabo IA.J.--..Í- .I ...feAtt?mt(|[ r t ^..^....t.^.. . ,.. ,,, . „., ... aA_,JtJ-«-tft..-Al.-> ^,-, , la digitalización y procesamiento simultáneo de las múltiples señales análogas y/o digitales, usando una fuente común de frecuencia que no está enganchada a un parámetro de la señal entrante. De este modo, se pueden lograr el muestreo y procesamiento de alto desempeño de todas las señales entrantes. La presente invención proporciona la decodificación de video análogo estándar para dos canales que utilizan una única frecuencia de referencia (reloj de referencia) que no está enganchada a cualquier sistema. Esto es, el reloj de referencia no está con base o está enganchado con una característica de enganche de cualquier señal de entrada. Dos procesadores de señal digital, para señales de televisión terrestre y de satélite, se modifican para llevar a cabo el procesamiento con base en la misma frecuencia de referencia. La presente invención proporciona una operación de frecuencia sincronizada de todos los procesadores de señal digital y A/D de los múltiples canales para evitar un muestreo y procesamiento erróneos de la señal entrante. En una forma de la invención, un reloj de referencia de señal de una frecuencia particular se introduce en un generador de reloj que genera todas las frecuencias de operación (señales de reloj) necesarias por los convertidores A/D y decodifica la circuitería/lógico del IC. El reloj de referencia es independiente, es decir, no está enganchado a ninguna característica de sincronización de las señales de entrada. Ya que solamente hay un reloj de referencia desde el cual se aMta MIfigga ¡Hj t? innit J i t ¡fr""-'»^ generan las frecuencias de procesamiento y muestreo, los A/D serán capaces de operar con un alto desempeño, con una precisión de hasta 10 bits, con poco o sin ruido digital. En general, esto no es posible con las frecuencias de muestreo asincronas, debido a que ya no existen las "zonas en silencio" necesarias para muestrear la entrada análoga. Sin embargo, con las múltiples frecuencias de muestreo con base en un reloj de referencia único (frecuencia) de la presente invención, se preservan estas zonas en silencio entre las transiciones digitales. Una sección de circuitería/lógico del presente IC que procesa las señales de televisión de transmisión por satélite (digital) utiliza un interpolador para procesar la señal entrante a una velocidad de símbolo apropiada relacionada con la frecuencia (por ejemplo, 40 MHz) aun cuando las muestras actuales puedan tomarse a una diferente frecuencia (por ejemplo, 54 MHz). Un procedimiento similar se utiliza para las señales de televisión de vestigial sideband (VSB) o digital terrestre, en donde el doble de la velocidad de símbolo es la frecuencia adecuada (por ejemplo, 21.54 MHz), mientras que la frecuencia de muestreo (señal de reloj) es mayor que la frecuencia particular (por ejemplo, 27 MHz). El procesamiento de señal análoga de televisión también se logra a una frecuencia particular (por ejemplo 18 MHz) para cada canal. Aun cuando las muestras de señal análoga de televisión no se enganchan con la velocidad de línea entrante, la frecuencia horizontal se determina con una exactitud de sub-muestreo para cada canal. Un convertidor de velocidad de muestreo final tíehe una frecuencia (por ejemplo, 27 MHz) que corresponde a una frecuencia para luma (por ejemplo, 13.5 MHz) más una frecuencia para cada una de las señales de diferencia de color (por ejemplo, 6.75 MHz). Esto proporciona líneas no arrítmicas de la salida de datos. Adicionalmente, un demodulador de crominancia del presente IC utiliza un oscilador de tiempo-separado digital (DTO) que se engancha con la señal de ráfaga de crominancia entrante para cada una de las señales entrantes. De este modo, todo el procesamiento digital se logra al usar relojes sincronizados a pesar el carácter asincrono inherente a las diferentes secciones de procesamiento de la circuitería/lógico, como por cuatro tipos de sistemas de señal de televisión. La presente invención también logra el uso doble de la mayoría de la circuitería digital en la sección de procesamiento de señal NTSC doble. El decodificador de color digital (DCD) lleva a cabo todas las funciones necesarias de procesamiento de señal para decodificar el video NTSC, incluyendo el filtrado por peine para separar el luma y la croma, la demodulación de croma para generar las señales de diferencia de color, sincronizar la separación de señal (SYNC), conversión de velocidad de muestra (SRC) a una frecuencia de interfaz estándar, y división de datos del intervalo de bloqueo (VBI). El VBI típicamente incluye captura cercana, información de velocidad/control progenitora "V-chip", guía de programa, datos de teletexto y sus semejantes. Todas estas funciones están incluidas tanto para el video de canal principal como para el video de segundo i ?«.??MLÍH?Í¿ ,¡J ?*» i... «^¿¿^fe^ *?y*y.iy¿í, .. a^- ^s^aa^fc^.. ^ * canal, que usualmente se utiliza para imagen en imagen (PIP). De conformidad con otro aspecto de la presente invención, el DCD combina los dos canales, duplicando solamente los componentes de almacenamiento de datos reales requeridos para los 5 dos canales, y utiliza los mismos circuitos para la mayoría del procesamiento al correr al doble de la frecuencia de muestreo/reloj y conmutar canales en cada ciclo de reloj. De este modo, por ejemplo, cada canal de 18 MHz se procesa en cada otro ciclo de reloj a 36 MHz. 10 En otra forma, la presente invención incluye una sección de procesamiento de señal análoga y un generador de reloj. La sección de procesamiento de señal análoga se puede operar para procesar las señales análogas que tienen un componente de sincronización, como un impulso de sincronización horizontal o su semejante. El 15 generador de reloj se puede operar para producir señales de reloj interno con base en la señal de referencia externa para utilizarse por la sección de procesamiento de señal análoga, en donde la señal de referencia externa es independiente del componente de sincronización de las señales análogas. 20 En otra forma, ia presente invención incluye una sección de procesamiento de señal análoga, una sección de procesamiento de señal digital, un primer convertidor A/D asociado con la sección de procesamiento de señal análoga y un segundo convertidor A/D asociado con la sección de procesamiento de señal digital. El 25 circuito integrado también incluye una generador de reloj que se ^^^?^*?*?t?^*^t^ t** ' ^^-»'»-»**-^ -- - —* — - -» . ........~>**** ~-<~.«* *~ -.~.~ — .»..-. . . . <^^... puede operar para proporcionar una primera y segunda señales de reloj para el primer y segundo convertidores análogo a digital, respectivamente, desde una única señal de reloj de referencia, en donde la primera y la segunda señales de reloj proporcionan una 5 operación sincronizada del primer y segundo convertidores análogo a digital. Aun, en otra forma, la presente invención incluye una sección de procesamiento de señal análoga, una sección de procesamiento de señal digital, y un generador de reloj. El generador de reloj se 10 puede operar para producir múltiples señales de reloj de diferentes frecuencias para utilizarse por las secciones de procesamiento digital y análogo, en donde el generador de reloj utiliza una única señal de reloj de referencia de una frecuencia determinada que es independiente de la característica de sincronización de la señal 15 digital y/o análoga. Las secciones de procesamiento de señal digital y análoga procesan sus señales digitales y análogas, respectivas en forma simultánea.

BREVE DESCRIPCIÓN DE LOS DIBUJOS 20 La presente invención se describe con referencia a los dibujos acompañantes, en los cuales: la Figura 1 es un diagrama en bloque de un sistema ejemplificativo en el cual se puede utilizar un IC; la Figura 2 es un diagrama en bloque de un IC utilizado en el 25 sistema ejemplificativo de la Figura 1, el cual incorpora una mH^i^iá^te^^ modalidad de la presente invención; la Figura 3 es un diagrama que muestra las diferentes frecuencias digitales utilizadas en el IC de la Figura 2; la Figura 4 es un diagrama en bloque de un decodificador digital de color del IC de la Figura 2; y la Figura 5 es un diagrama en bloque de una ¡mplementación del filtro de peine del IC de la Figura 2. Los números de referencia correspondientes indican las partes correspondientes a través de las diferentes vistas.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Con referencia a la Figura 1, se ilustra un diagrama en bloque de un sistema 10 adecuado para utilizarse en un IC de conformidad con la presente invención. El sistema 10 comprende una pluralidad de circuitos integrados (IC) para la señal y/o datos y procesamiento de información, en donde por lo menos un IC requiere de múltiples relojes, frecuencias de relojes o señales de reloj/de sincronización para un funcionamiento adecuado. Este tipo de IC puede ser llamado un reloj múltiples IC. Se debe notar que el sistema 10 es un ambiente/aplicación ejemplificativa que utiliza el presente reloj múltiple IC. El reloj múltiple IC del sistema 10, de conformidad con los principios establecidos en la misma, puede tomar muchas formas y/o llevar a cabo muchas funciones como es conocido para las personas experimentadas en la técnica. En el sistema 10, el reloj IC múltiple lleva a cabo el procesamiento de señal de televisión para una variedad de formatos de señal de televisión desde una variedad de fuentes. Brevemente, el procesador IC de señal de televisión con reloj múltiple que incorpora la presente invención se adapta/puede operar para procesar las señales digitales de televisión por satélite, las señales digitales de televisión terrestre (incluyendo la distribución por cable) y señales análogas de televisión terrestre (incluyendo la distribución por cable). Estas señales digitales y análogas pueden ser provistas en varios esquemas de codificación y/o esquemas de modulación. El sistema 10 incluye un dispositivo 12 de procesamiento de señal de televisión, el cual puede ser un aparato de televisión, una caja sobrepuesta o su semejante (llamado colectivamente "aparato de televisión"). El dispositivo 12 de procesamiento de señal de televisión incluye un circuitería/lógico 16 de procesamiento para decodificar la señal de televisión recibida. La circuitería/lógico 16 de procesamiento se puede operar para decodificar y procesar las señales o transmisiones de televisión de audio y video análogas moduladas digitalmente ("señales digitales de televisión") desde el sistema 20 de Transmisión directa por Satélite (DBS) moduladas usando por ejemplo, un formato de modulación/codificación QPSK (Manipulación de Cambio de cuadratura de fase). La circuitería/lógico 16 de procesamiento también se puede operar para decodificar y procesar las señales de televisión digital desde la antena 26 de Televisión Digital terrestre (DTV). Las señales de televisión pueden modularse digitalmente utilizando un formato de modulación/codificación VSB (Vestigial Sideband). La circuitería/lógico 16 de procesamiento también se puede operar para procesar las señales de televisión de video y audio análogas ("señales de televisión análoga") desde la antena 30 5 análoga terrestre recibida a través de la línea o trayecto 32 de señal, así como las señales de televisión análogas desde el sistema 34 CATV (televisión por cable). El formato de modulación/codificación de las señales de televisión análogas es típicamente NTSC, pero se pueden utilizar otros formatos. El procesamiento de las señales de 10 televisión típicamente incluye digitalizar las señales de entrada a través de una circuiteria, programa y/o otros componentes apropiados. Las señales digitales de televisión desde el sistema 34 CATV se puede decodificar y procesar. Se debe apreciar que el aparato 12 de televisión se adapta para recibir y procesar las 15 señales digitales y/o análogas de televisión desde fuentes diferentes a las mostradas. El dispositivo 12 de procesamiento de señal de televisión también típicamente incluye una memoria 18, la cual incluye instrucciones almacenadas del programa (es decir, el programa) para 20 controlar la operación del dispositivo 12 de procesamiento de la señal de televisión. La circuitería/lógico 24 es provista por otra funcionalidad del dispositivo 12 de procesamiento de señal, cuya funcionalidad no es necesaria para entender o practicar la presente invención, y no será descrita con detalle. 25 El sistema 10 también incluye una pantalla 14 que se acopla con la circuitería/lógico 16 de procesamiento, y es adecuada para desplegar la porción de video de la señal de televisión (y cualquier OSD del mismo). En el caso de una caja sobrepuesta, o su semejante, el despliegue 14 se asocia con el despliegue de un equipo de televisión acoplado. La salida 38 también se puede proporcionar para suministrar un audio y/o video desde el dispositivo 12 de procesamiento a otro dispositivo incluyendo una grabadora de video o su semejante. El dispositivo 12 de procesamiento de señal puede ser una televisión análoga/digital incluyendo, pero no limitada a una DTV-320 HDTV (Televisión de alta definición) fabricada por Thomson Consumer Electronics, Inc, de Indianapolis, Indiana, una televisión digital como la televisión digital de alta definición (HDTV) una caja sobrepuesta capaz de utilizar señales digitales y análogas de televisión, un dispositivo de almacenamiento de señal de televisión, o cualquier otro dispositivo que pueda procesar varias formas de señales de televisión. De conformidad con un aspecto de la presente invención, por lo menos uno de la pluralidad de IC del sistema 10 es un reloj IC múltiple. El reloj múltiple IC utilizado en el procesamiento de la circuitería/lógico 16 del aparato 12 de televisión, se conoce como un Enlace Universal IC y se ilustra en la Figura 2. El IC de enlace universal es un circuito integrado del diseño de señal mezclada, es decir, tiene tanto circuito de procesamiento de señal digital como análoga de televisión, e incorpora o integra, varias funciones de procesamiento de señal de televisión en un único IC. Con referencia a la Figura 2, se muestra un diagrama en bloque de un IC 40 de Enlace Universal utilizado en el aparato 12 de televisión. Las múltiples señales de reloj de diferentes frecuencias se generan por el IC 40 de Enlace Universal utilizando una única señal de reloj de referencia generada de una frecuencia determinada. El IC 40 de enlace universal incluye una clavija 48 l/O que recibe la señal de reloj de referencia generada externamente. En la modalidad presente, el IC 40 de enlace universal utiliza una señal de reloj de referencia 27 MHz provista externamente. Se pueden utilizar otras frecuencias de señal de reloj de referencia externa de acuerdo con los principios establecidos en la presente. De manera notoria, la señal de reloj de referencia externa no está con base o enganchada con una característica de enganche, como un impulso de sincronización o ráfaga de color, de una señal de televisión entrante (ya sea análoga o digital). Más bien, la señal de reloj de referencia externa se selecciona para proporcionar una fácil multiplicación y división de la misma para generar señales de reloj de frecuencia apropiadas para adaptar los requerimientos de frecuencia de señal de reloj de las diferentes secciones o bloques de circuitería/lógico del IC 40 de enlace universal. En el IC 40 de enlace universal, la señal de reloj de referencia externa es provista a un sintetizador 50 de Circuito enganchado de fase, el cual produce una señal de salida de reloj de una frecuencia determinada en la salida/línea 52. Aquí, la señal de reloj de salida PLL se selecciona para ser de 108 MHz y se puede considerar una señal de reloj de referencia interna. Todas las señales de reloj requeridas restantes se generan desde esta señal de reloj de referencia interna. 5 La señal de reloj de referencia interno de 108 MHz es provista a un generador 54 de reloj, el cual contiene la circuitería/lógico apropiada para generar las frecuencias de reloj múltiple. El número real de las señales de reloj de señales de reloj producidas por el generador 54 de reloj depende de los requerimientos de señal de 10 reloj de un IC particular. En el IC 40 de enganche universal, el generador 54 de reloj produce cuatro (4) señales de reloj de diferentes frecuencias y una (1) señal de reloj de la misma frecuencia como la señal de reloj de referencia de interno. Cada señal de reloj generada después se enruta a la sección o bloque 15 adecuado de la circuitería/lógico. De conformidad con la presente invención, la frecuencia de reloj de referencia IC interno generada por el sintetizador 50 de reloj PCC es un múltiplo de la frecuencia de reloj de referencia externo. Más particularmente, la frecuencia de reloj de referencia IC interno 20 es de preferencia un número múltiplo entero de la frecuencia de reloj de referencia IC. La frecuencia de reloj de referencia IC interno también se selecciona de tal manera que se puede dividir en una pluralidad de señales o frecuencias de reloj IC que se pueden utilizar por varias secciones o bloques de la circuitería/lógico. 25 En el caso presente, ia frecuencia de señal de reloj de ¡ m jmil ^ referencia interno es de 108 MHz, que es cuatro (4) veces la frecuencia de señal de reloj de referencia externo de 27 MHz. El generador 54 de reloj entonces produce una señal de reloj de 45 MHz, que es un medio (1/2) de la señal de reloj IC interna de 108 MHz, una señal de reloj de 36 MHz, que es un tercio (1/3) de la señal de reloj IC interna de 108 MHz, una señal de reloj de 27 MHz, que es un cuarto (1/4) de la señal de reloj IC interno de 108 MHz y una señal de reloj de 18 MHz que es un sexto (1/6) de la señal de reloj IC interna de 108 MHz. Por lo tanto, el generador de reloj 54 genera 4 subrelojes que son subarmónicos del reloj interno maestro sin cambio de fase. Otro factor para determinar las frecuencias de las señales del reloj interno es muestrear las velocidades, o las velocidades de sincronización, para las diferentes secciones o bloques de la circuitería/lógico del IC 40 de enlace universal. Como se indica antes, el IC 40 de enlace universal incluye tres secciones principales. Las tres secciones principales son la sección 42 "Satlink", que se puede operar para recibir y demodular/decodificar las señales de televisión transmitidas por satélite; la sección 44 de "enlace VSB (Vestigial Sideband) que se puede operar para recibir y demodular/decodificar las señales de alta definición análogas y/o digitales transmitidas generalmente en forma terrestre; y la sección 46 DCD (Decodificador de color digital), que es un bloque de la circuitería/lógico que se puede operar para proporcionar la conmutación, la demodulación de crominancia y otro procesamiento de señal de las señales NTSC (análogas). El IC 40 de enlace universal proporciona varios sistemas de decodificación/demodulación separados que incluyen un primer sistema para una señal análoga de televisión principal, un segundo sistema para una señal análoga de televisión auxiliar (como un PIP o imagen en imagen y/o POP imagen sobre imagen), un tercer sistema para las señales digitales de televisión por satélite y un cuarto sistema para las señales digitales de televisión terrestre. Las secciones 42, 44 y 46 operan en forma independiente y en paralelo. Debido a la naturaleza de las diferentes señales, las diferentes porciones de la circuitería/lógico de las secciones o bloques de la circuitería/lógico requieren diferentes frecuencias de muestreo o sincronización. La sección 42 satlink acepta una entrada I, Q dentro de un convertidor A/D "de x-bits" adecuado. En particular, las entradas I y Q están provistas en un convertidor 56 A/D doble de 6 bits que está sincronizado o muestreado usando una señal de reloj de 54 MHz. El bloque 58 de demodulación y el bloque 60 de corrección directa de error (FEC) también procesa la señal digital de televisión de transmisión por satélite. En particular, el bloque 58 de demodulación y el bloque 60 FEC utiliza un interpolador para procesar la señal de transmisión por satélite (digital) a una velocidad de símbolo apropiada relacionada con la frecuencia para las señales de televisión digital de transmisión por satélite. En el caso presente, la frecuencia de velocidad de símbolo adecuado es de 40 MHz. EL convertidor 56 A/D de 6 bits doble, sin embargo, utiliza la señal de reloj IC de 54 MHz para sincronizar o muestrar (sobremuestrear) la señal de televisión entrante, aunque requiera solamente un reloj de 40 MHz o señal de muestreo. El reloj de 54 MHz proporciona un treinta y cinco por ciento (35%) de aumento en la frecuencia de muestreo o de reloj sobre la frecuencia de reloj o muestreo requerida. Similar a la sección 42 de satlink, la sección 44 recibe la señal de televisión de transmisión digital VSB a través de un convertidor A/D de "x-bit". La sección 44 VSB recibe la señal VSB a través de un convertidor 62 A/D de "x-bit" adecuado que está sincronizado con la señal de reloj 27 MHz. El bloque 64 de demodulación, el bloque 66 ecualizador, el bloque 68 rastreador de fase y el bloque 70 de corrección directa de error (FEC) también procesan la señal de televisión digital de transmisión terrestre. En particular, el bloque 64 de demodulación, el bloque 66 ecualizador, el bloque 68 rastreador de fase y el bloque 70 FEC procesan la señal VSB dos veces a una velocidad de símbolo relacionada con la frecuencia para las señales digitales de televisión de transmisión VSB (es decir, terrestre). En el caso presente, la frecuencia de velocidad de símbolo adecuada es de 10.77 MHz, de modo que el doble de la frecuencia de velocidad de símbolo es de 21.54 MHz. El convertidor 62 A/D de 10-bit sin embargo, utiliza la señal de reloj IC de 27 MHz para sincronizar o muestrear (sobremuestrear) la señal de televisión entrante, aunque requiere solamente de un reloj o señal de muestreo ^^^*^, de 21.54 MHz. El reloj de 27 MHz proporciona un aumento de aproximadamente el veinticinco por ciento (25%) en la frecuencia de reloj o muestreo sobre la frecuencia de muestreo requerida. En la sección 46 DCD, el muestreo análogo se logra al usar la señal de reloj de 18 MHz para cada canal de la señal análoga de televisión. Aunque estas muestras no están enganchadas con una característica de la señal de televisión de entrada, esta frecuencia horizontal se determina con una exactitud de sub-muestreo para cada canal. La sección 46 DCD se puede operar para recibir dos señales análogas de televisión (es decir, una para el canal principal y otra para el PIP o POP) en la sección 72 de circuitos análogos DCD. Las cuatro (4) señales CV/Y de la misma se introducen dentro del interruptor 74 que envía apropiadamente las señales a dos convertidores 76 y 78 A/D de 10 bits. Los dos grupos de C, U y V INS separados del mismo, se introducen dentro del interruptor 80 que envía la señal a dos convertidores 82 y 84 A/D de 10 bits. Las salidas de estos cuatro convertidores 76, 78, 82 y 84 A/D de 10 bits se introducen dentro del decodificador 86 de color digital NTSC de doble canal. La conversión de velocidad de muestra final se logra a 27 MHz (secuencial 13.5 MHz para luma y 6.75 MHz para cada una de las señales de diferencia de color. Esto proporciona líneas no arrítmicas de la salida de datos. Además, el demodulador de crominancia utiliza un oscilador de tiempo separado digital (DTO) que se engancha con la señal de ráfaga de crominancia entrante para cada una de las señales entrantes.

Todo el procesamiento de señal digital y el procesamiento A/D se logra al utilizar los relojes sincronizados a pesar el carácter asincrono inherente en estos cuatro sistemas de señalización. También, cada frecuencia de señal de reloj IC generada por el generador 54 de reloj es igual o mayor que la frecuencia de señal de reloj/muestreo requerida para la operación adecuada de una porción apropiada de la circuitería/lógico. El sobremuestreo se puede adaptar para después procesarse en la señal particular. Los efectos no deseados generados por la operación sincronizada de los A/D y las secciones procesadoras de señal se pueden compensar por las secciones 102 y 104 de demodulación de crominancia, y SRC y los procesadores 110 y 112 de sincronización. Las técnicas para retirar tales efectos son bien conocidas para las personas experimentadas en la técnica y no se describirán con más detalle aquí. Ya que solamente existe una señal de reloj de referencia desde el cual se generan todas las otras frecuencias de muestreo y procesamiento, los A/D serán capaces de operar con un alto desempeño (es decir, hasta una exactitud de 10 bits) y tiene muy poco o nada de ruido digital. Esto no es posible con las frecuencias de muestreo asincronas debido a que ya no existen las "zonas en silencio" requeridas para muestrear la señal análoga. Sin embargo, con las múltiples frecuencias de muestreo con base en el mismo reloj, las zonas en silencio entre las transiciones digitales se preservan (consultar Figura 3). Otro aspecto de la presente invención es el doble uso de las porciones de la circuitería digital para procesar las señales de televisión NTSC. Con respecto a esto, se hace referencia a la Figura 4, la cual ilustra un diagrama en bloque de un bloque 86 DCD. El bloque 86 DCD lleva a cabo todas las funciones de procesamiento de señal necesarias para dos señales de televisión (análogas) NTSC. El bloque 86 DCD incluye filtros dobles de peine 90 y 92 para separar el luma y la crominancia de las dos señales de televisión análogas entrantes, que se introducen en los interruptores 94 y 96 de luma y crominancia. Los interruptores 94 y 96 de luma y crominancia respectivos están sincronizados a 36 MHz (el doble de la frecuencia requerida de 18 MHz para un canal único) de modo que cada componente de luma y crominancia del canal se conmutan en cada reloj. De este modo, cada canal de 18 MHz se procesa en cada otro ciclo de reloj a 36 MHz. Los componentes de crominancia se introducen en un ACC respectivo y los bloques 102 y 109 de demodulación. Los componentes UV son dirigidos a los multiplexores 98 y 100 para obtener los componentes respectivos, separados U y V. Las salidas U y V de los módulos 102 y 104 de demodulación de crominancia (señales de diferencia de color) se combinan con las salidas U y V de los multiplexores 98 y 100 respectivos en los interruptores 106 y 108 UV respectivos, los cuales otra vez se sincronizan a 36 MHz (dos veces la frecuencia requerida de 18 MHz para un canal único) de manera que los componentes crominancia y iu a se conmutan en cada reloj. De este modo, cada canal de 18 MHz se procesa en cada otro ciclo de reloj a 36 MHz. Los componentes UV y luma se dirigen a los convertidores de velocidad de muestreo respectivos y los bloques 110 y 112 de separación de señal de sincronización (sync) para producir una señal que tiene una frecuencia de interfaz estándar. Adicionalmente, la división de datos del intervalo de bloqueo vertical (VBI) se logra por divisores 114 y 116 de datos, en donde se obtiene la información de control progenitora "v-chip", de captura cerrada, los datos de teletexto, la información de guía de programación y sus semejantes. Las salidas de los convertidores de velocidad de muestreo respectivos y los procesadores 110 y 112 de sincronización y los divisores 114 y 116 de datos se introducen en el procesador 118 de video para suministrar un video de canal y un segundo video de canal (auxiliar). El segundo canal de video típicamente se utiliza para el PIP o POP. Como se observó antes, los efectos no deseados de utilizar un único reloj de referencia se compensan por las secciones 102 y 104 de demodulación de crominancia y el SRC y los procesadores 110 y 112 de sincronización. Con referencia a la Figura 5, se muestra un diagrama en bloque generalmente señalado con el número 130, de la implementación del filtro de peine con el uso doble de la mayoría de los circuitos lógicos del bloque 86 DCD de conformidad con un aspecto de la presente invención. El primer video compuesto de la frecuencia de muestreo o de sincronización de 18 MHz se introduce dentro de un dispositivo 134 de almacenamiento de datos que sostiene una línea del video y dentro de un filtro 132 de peine. Al mismo tiempo, el segundo video compuesto de una frecuencia de muestreo o de sincronización de 18 MHz se introduce dentro del dispositivo 136 de almacenamiento de datos que sostiene una línea de video y dentro del filtro 132 de peine. Cada uno de los dispositivos 134 y 136 de almacenamiento de datos se sincroniza a una velocidad de muestreo de 18 MHz. EL filtro 132 de peine se sincroniza al doble de 18 MHz o de 36 MHz. De esta manera, el filtro 132 de peine procesa alternativamente la salida de los dispositivos 134 y 136 de almacenamiento de datos. De este modo, en lugar de dos circuitos completamente diferentes, el bloque 86 DCD combina los dos canales, duplicando solamente los componentes de almacenamiento de datos reales. El bloque 86 DCD también utiliza los mismos circuitos para la mayoría del procesamiento al operar al doble de la frecuencia requerida y conmutar los canales en cada reloj. Mientras que esta invención ha sido descrita con una configuración y/o diseño preferido, la presente invención también se puede modificar dentro del espíritu y alcance de esta exposición, por lo tanto, esta solicitud tiene la intención de cubrir tales partidas de la presente invención que caigan dentro de la práctica conocida en la técnica a la cual pertenece la invención y que caen dentro de los límites de las reivindicaciones anexas. En particular, la presente invención se puede aplicar con otros circuitos en donde hay requisitos previos para operar sistemas con diferentes requerimientos de frecuencia, cuando se desee operar los sistemas/circuitos en el mismo espacio de silicio, especialmente aquéllos con A/D u otros circuitos análogos, además de la circuitería/lógico digital. «*<*»-»-»»»-

Claims

REIVINDICACIONES

1. Un aparato de procesamiento de señal caracterizado porque comprende: una entrada de señal para recibir una señal análoga que tiene una característica de sincronización; un primer generador de reloj para generar una señal de reloj de referencia, la señal de reloj de referencia es independiente de la característica de sincronización de la señal análoga; un segundo generador de reloj, acoplado con el primer generador de reloj, para producir una pluralidad de diferentes señales de reloj en respuesta a una señal de reloj de referencia; y una sección de procesamiento de señal, acoplada con la entrada de señal y el segundo generador de reloj, para muestrear y procesar la señal análoga de conformidad con una velocidad de muestreo y una norma de señal apropiada, la sección de procesamiento de señal tiene una pluralidad de convertidores análogos a digitales (A/D) que están sincronizados con las respectivas de la pluralidad de señales de reloj, caracterizado porque: los convertidores A/D se sincronizan por los respectivos de la pluralidad de señales de reloj, las cuales son independientes de la característica de sincronización de la señal análoga de entrada y tiene una frecuencia esencialmente igual a la velocidad de muestreo, por lo cual se evita la corrupción de la señal análoga por el ruido digital en el aparato.

2. El aparato de procesamiento de señal de conformidad con la reivindicación 1, caracterizado porque la sección de procesamiento de señal se adapta para procesar dos señales análogas separadas, cada una de las dos señales análogas separadas tiene características de sincronización respectivas, y la señal de reloj de referencia es independiente de ambas características de sincronización. 10

3. El aparato de procesamiento de señal de conformidad con la reivindicación 2, caracterizado porque la sección de procesamiento de señal procesa las dos señales análogas separadas por otra señal de reloj que tiene una frecuencia de señal de por lo 15 menos el doble de la velocidad de sincronización requerida para procesar una única de las señales análogas.

4. El aparato de procesamiento de señal de conformidad con la reivindicación 3, caracterizado porque las señales análogas son 20 señales de televisión.

5. El aparato de procesamiento de señal de conformidad con la reivindicación 1, caracterizado porque la sección de procesamiento de señal también se puede operar para procesar una 25 señal digital de entrada que tiene una característica de diiááfa ^g. sincronización, y la señal de reloj de referencia es independiente de la característica de sincronización de la señal digital de entrada.

6. Un aparato de televisión caracterizado porque comprende: una entrada de señal para recibir una señal de televisión que tiene una característica de sincronización; un primer generador de reloj para generar una señal de reloj de referencia que es independiente de la característica de sincronización de la señal de televisión; un segundo generador de reloj, acoplado con el primer generador de reloj, para producir una pluralidad de diferentes señales de reloj en respuesta a una señal de reloj de referencia; y un procesador de señal, acoplado con la entrada de señal y el segundo generador de reloj, para muestrear y procesar la señal de entrada de conformidad con una norma de señal adecuada y proporcionar una señal de salida apropiada para su despliegue en un dispositivo de despliegue, el procesador de señal incluye una pluralidad de convertidores análogos a digitales (A/D) acoplados con el segundo generador de señal de reloj; y una salida de señal acoplada con el procesador de señal, para recibir y acoplar la señal de salida en un dispositivo de despliegue, caracterizado porque: los convertidores A/D del procesador de señal se sincronizan por los respectivos de la pluralidad de señales de reloj, las cuales son independientes de la característica de sincronización de la señal de entrada y tiene una frecuencia esencialmente igual a la velocidad de muestreo, por lo cual se evita la corrupción de la señal análoga por el ruido digital en el aparato.

7. El aparato de televisión de conformidad con la reivindicación 6, caracterizado porque la sección de procesamiento de señal se adapta para procesar dos señales análogas separadas, cada una de las dos señales análogas separadas tiene características de sincronización respectivas, y la señal de reloj de referencia es independiente de ambas características de sincronización.

8. El aparato de televisión de conformidad con la reivindicación 7, caracterizado porque la sección de procesamiento de señal análoga procesa las dos señales análogas separadas al utilizar un único canal de procesamiento y el único canal de procesamiento se sincroniza por una señal de reloj interna que tiene una frecuencia de señal de por lo menos el doble de la velocidad de sincronización requerida para procesar una única de las señales análogas.

9. Un método para procesar señales de entrada que tienen componentes de sincronización, el método está caracterizado porque comprende los pasos de: recibir una señal de entrada que tiene un componente de sincronización; generar una señal de reloj de referencia, la señal de reloj de referencia es independiente de la característica de sincronización de la señal de entrada; generar una pluralidad de otras señales de reloj con base en la señal de reloj de referencia; convertir la señal análoga de entrada en una señal digital utilizando convertidores análogos a digitales que están sincronizados usando una de la pluralidad de señales de reloj; y decodificar la señal digital convertida de conformidad con una norma de señal de televisión utilizando circuitería/lógico de decodificación para proporcionar una señal de salida adecuada para su despliegue, la circuitería/lógico de decodificación está sincronizada por lo menos por una de la pluralidad de señales de reloj; caracterizado porque los convertidores A/FD y la circuitería/lógico de decodificación están sincronizados por las respectivas de la pluralidad de otras señales de reloj, que son independientes de la característica de sincronización de la señal de entrada y tiene una frecuencia esencialmente a la velocidad de muestreo, por lo cual se evita la corrupción de la señal análoga por ruido digital.

10. El método de conformidad con la reivindicación 9, caracterizado porque: el paso de recibir comprende recibir dos señales de entrada análogas, cada una con una característica respectiva de sincronización; el paso de convertir comprende convertir las dos señales análogas de entrada en señales digitales respectivas; y el paso de decodificar comprende decodificar dos señales digitales para proporcionar dos señales de salida usando un único canal de procesamiento que está sincronizado por señales de reloj interno que tiene una frecuencia de por lo menos el doble de la velocidad de sincronización requerida necesaria para procesar una única señal análoga.

11. El método de conformidad con la reivindicación 9, caracterizado porque: el paso de recibir también comprende recibir una señal digital de entrada que tiene una característica de sincronización; y el paso de decodificar también comprende decodificar una señal digital de entrada utilizando la circuitería/lógico de decodificación que está sincronizada por una respectiva de las señales de reloj interno que es independiente de la característica de sincronización de la señal digital de entrada.

12. El método de conformidad con la reivindicación 9, caracterizado porque el paso de recibir comprende recibir una señal análoga de televisión.