KR20020039367A - 디지털 및 아날로그 텔레비젼 신호의 디지털화 및 처리장치 - Google Patents

Abstract

본 발명은 다수의 서브 클럭 신호들을 발생하기 위해 사용되는 공통 기준 주파수 소스를 사용해서 디지털화 및 처리 기능을 수행하는 디지털 및 아날로그 텔레비젼 신호 디지털화 및 처리 장치에 관한 것이며, 이 장치에서 상기 기준 주파수 소스는 상기 입력 신호의 동기 특성과 무관하다. 이중 채널 아날로그 신호 처리시에 공통 주파수 소스는 채널/입력 신호에 동기되지 않는다. 디지털 신호 처리는 같은 공통 기준 주파수 소스를 토대로 수행된다. 유리하게도, 본 발명은 몇개의 아날로그 및 디지털 텔레비젼 신호를 동시에 디지털화하고 처리하는 데 필요한 모든 아날로그 대 디지털 변환기 및 디코더 회로/논리부를 단일 집적 회로상에 집적되게 하고 주파수 발생 회로의 이중화를 제거한다.

Description

디지털 및 아날로그 텔레비젼 신호의 디지털화 및 처리 장치{DIGITAL AND ANALOG TELEVISION SIGNAL DIGITIZATION AND PROCESSING DEVICE}

집적 회로(IC)는 모든 형태의 전자 장치에서 광범위하게 사용된다. 그 전자 장치가 더 복잡하게 됨에 따라, 요구된 기능 모두를 수행하는 데 필요한 IC의 수가 증가하고, 수 개의 IC의 기능들이 단일 IC로 통합되고 있다. 다수의 기능이 단일 IC로 통합될지라도, IC 내부의 복잡성을 감소시키는 것이 바람직하다.

현재의 텔레비젼에는 각종 지상파 및 비 지상파 소스로부터의 아날로그 및 디지털 텔레비젼 신호 모두를 처리하기 위한 다수의 다른 IC가 포함되어 있다. 그러나, 차세대의 디지털/아날로그 텔레비젼은 현재의 텔레비젼보다 더욱 고 집적도를 가지게 될 것이다. 고 집적도로 됨으로써 IC의 수가 감소하고, 수개의 각 IC에 의해 수행되었던 처리가 단일 IC로 통합된다. 그러나, 아날로그 텔레비젼 신호 수신기에서의 처리를 디지털 텔레비젼 신호에서 요구하는 처리와 통합하는 과정에는 각종 장애물이 존재한다.

아날로그 및 디지털 텔레비젼 신호 처리 IC의 집적에 대한 하나의 문제는 다른 비디오 소스(아날로그 및 디지털)가 다른 샘플링 레이트로 구동하는 아날로그 대 디지털(A/D) 변환기를 요구한다는 것이다. 아날로그 텔레비젼 신호가 라인 동기된 또는 크로마 서브-캐리어(chroma sub-carrier) 동기된 주파수를 토대로 하는 반면에, 디지털로 변조된 (디지털) 텔레비젼 신호는 그 자체의 심벌 레이트를 토대로 한다. 또한, 현재의 A/D 기술에서는 비동기 클럭이 존재할 때 A/D 성능에 역효과를 미치는 디지털 누화가 발생한다.

주파수를 벗어난(off-frequency) 동작동안 디지털 보간법을 사용하는 독립형 디지털 복조기를 사용하는 것은 공지되어 있다. 또한, 아날로그 신호의 제2의 채널 처리는 비동기 샘플 주파수로써 달성된다. 그러나, 후자의 경우에 메인 채널은 수평 동기 펄스 또는 컬러 버스트와 같은 입력되는 아날로그 텔레비젼 신호의 파라미터에 동기된다.

본 발명은 아날로그 및/또는 디지털 신호의 처리 장치, 상세하게는 각종 아날로그 및/또는 디지털 신호를 디지털화하고 처리하기 위해 다수의 클럭 주파수를 사용하는 집적 회로에 관한 것이다.

도 1은 본 발명의 IC를 사용할 수 있는 전형적인 시스템의 블럭 다이어그램.

도 2는 본 발명의 일 실시예와 결부되는 도 1의 전형적인 시스템에서 사용된 IC의 블럭 다이어그램.

도 3은 도 2의 IC에서 사용된 각종 디지털 주파수를 나타내는 도면.

도 4는 도 2의 IC의 디지털 컬러 디코더의 블럭 다이어그램.

도 5는 도 2의 IC의 콤 필터의 구현예의 블럭 다이어그램.

대응하는 참조 부호는 도면에서 대응하는 소자를 표시한다.

본 발명의 단일 시스템 IC는 입력 신호의 파라미터에 동기되지 않는 공통 주파수 소스를 사용해서 다수의 아날로그 및/또는 디지털 신호의 디지털화 및 처리를 동시에 수행한다. 그러므로, 입력 신호 모두의 고성능 샘플링 및 처리가 달성될 수 있다.

본 발명은 어떤 시스템에도 동기되지 않는 단일 기준 주파수(기준 클럭)를 사용해서 2개의 채널에 대해 표준 아날로그 비디오 디코딩을 제공한다. 즉, 기준 클럭은 어느 하나의 입력 신호의 동기가능 특성에 기초를 두거나 또는 동기되거나하지 않는다. 위성 및 지상파 텔레비젼 신호용인 2개의 디지털 신호 처리기는 같은 기준 주파수를 토대로 처리를 수행하도록 변형된다. 본 발명은 다수 채널의 모든 A/D 변환기 및 디지털 신호 처리기의 동기 주파수 동작을 제공하여 입력 신호의 잘못된 샘플링 및 처리를 방지한다.

본 발명의 일 실시예에서 특정 주파수의 단일 기준 클럭은 IC상의 A/D 변환기 및 디코딩 회로/논리부에 의해 필요로 되는 모든 동작 주파수(클럭 신호)를 발생하는 클럭 발생기에 입력된다. 기준 클럭은 독립적이어서 예를 들면 입력 신호의 동기화 특성에 동기되지 않는다.

나머지의 샘플링 및 처리 주파수를 발생시키는 단지 하나의 기준 클럭이 존재하기 때문에, A/D 변환기는 디지털 잡음이 거의 없는 최대 10 비트 정확도를 갖는 고성능으로 동작할 수 있다. 이것은 아날로그 입력을 샘플링하는 데 필요한 "정온 구역(quiet zone)"이 더 이상 존재하지 않기 때문에 비동기 샘플링 주파수로는 일반적으로 불가능하다. 그러나, 본 발명의 단일 기준 클럭(주파수)을 토대로 한 다수의 샘플링 주파수에 의해 디지털 변환 사이의 상기 정온 구역이 보호된다.

위성 (디지털) 방송 텔레비젼 신호를 처리하는 본 발명의 IC의 하나의 회로/논리부는 실제 샘플이 다른 주파수(예를 들어, 54 MHz)에서 얻어진다 할지라도 적당한 심벌 레이트 관련 주파수(예를 들어, 40 MHz)에서 입력 신호를 처리하기 위해 보간기를 사용한다. 비슷한 절차가 지상파 디지털 또는 잔류 측파대(VSB) 텔레비젼 신호에 적용되는데, 여기에서는 2배의 심벌 레이트가 알맞은 주파수(예를 들어, 21.54 MHz)인 반면에, 샘플링 주파수(클럭 신호)는 특정 주파수(예를 들어, 27MHz)보다 높다. 아날로그 텔레비젼 신호 처리는 각 채널당 특정 주파수(예를 들어, 18 MHz)에서 또한 달성된다. 아날로그 텔레비젼 신호 샘플이 입력 라인 레이트에 동기되지 않을지라도, 수평 주파수는 각 채널의 서브 샘플 정확도로 결정된다. 최종 샘플 레이트의 변환기는 루마(luma)용 주파수(예를 들어, 13.5 MHz)에 각각의 색차 신호용 주파수(예를 들어, 6.75 MHz)를 합한 주파수에 대응하는 주파수(예를 들어, 27 MHz)를 갖는다. 이것은 데이터 출력의 지터링없는 라인을 제공한다. 또한, 본 발명의 IC의 크로마(chroma) 복조기는 각각의 입력 신호에 대한 입력 크로마 버스트 신호에 동기되는 디지털 불연속 시간 발진기(DTO)를 사용한다. 그러므로, 모든 디지털 처리는, 예컨대 4가지 형태의 텔레비젼 신호 시스템과 같이, 회로/논리부의 각종 처리부에 고유한 비동기 특성에도 불구하고 동기 클럭을 사용하여 달성된다.

본 발명은 이중 NTSC 신호 처리부에서 다수의 디지털 회로를 이중으로 사용하는 것을 또한 가능하게 한다. 디지털 컬러 디코더(DCD)는 루마 및 크로마를 분리하기 위한 콤 필터링, 색차 신호를 발생하기 위한 크로마 복조, 동기화 신호 분리, 표준 인터페이스 주파수로의 샘플 레이트 변환(SRC) 및 수직 귀선소거 간격(VBI) 데이터 슬라이싱(slicing)을 포함하여 NTSC 비디오를 디코딩하기 위해 필요한 모든 신호 처리 기능을 수행한다. VBI는 전형적으로 폐쇄된 캡션(closed caption), "V-칩"을 모체로 하는 제어/레이팅 정보, 프로그램 가이드, 텔리텍스트 데이터 등을 포함하고 있다. 상기 기능 모두는 메인 채널 비디오 및 일반적으로 화상 내 화상(PIP; picture-in-picture)용으로 사용되는 제2 채널 비디오 모두를 위해 포함된다.

본 발명의 다른 특징에 따라, DCD는 2개의 채널을 결합하여 그 2개의 채널에 요구된 실제 데이터 저장 성분만을 이중화하고, 대부분의 처리에 대해서는 클럭 사이클마다 요구된 샘플링/클럭 주파수 및 스위칭 채널을 2회 구동시킴으로써 동일한 회로를 사용한다. 그러므로, 예를 들어, 각 18 MHz 채널은 한 클럭 사이클씩 건너서 36 MHz로 처리된다.

다른 형태에서, 본 발명은 아날로그 신호 처리부 및 클럭 발생기를 포함하고 있다. 아날로그 신호 처리부는 수평 동기 펄스 등과 같은 수평 성분을 갖는 아날로그 신호를 처리하도록 동작가능하다. 클럭 발생기는 아날로그 신호 처리부에 의해 사용되는 외부 기준 신호를 토대로 내부 클럭킹 신호를 생성하도록 동작가능하고, 상기 외부 기준 신호는 아날로그 신호의 동기화 성분과는 무관하다.

다른 형태에서, 본 발명은 아날로그 신호 처리부, 디지털 신호 처리부, 상기 아날로그 신호 처리부와 관련된 제1 A/D 변환기, 및 상기 디지털 신호 처리부와 관련된 제2 A/D 변환기를 포함하고 있다. 집적 회로는 단일 기준 클럭 신호로부터 상기 제1 및 제2 A/D 변환기 각각에 대해 제1 및 제2 클럭 신호를 제공하도록 동작가능한 클럭 발생기를 또한 포함하고 있으며, 상기 제1 및 제2 클럭 신호는 상기 제1 및 제2 A/D 변환기의 동기 동작을 제공한다.

또 다른 형태에서, 본 발명은 아날로그 신호 처리부, 디지털 신호 처리부 및 클럭 발생기를 포함하고 있다. 클럭 발생기는 아날로그 및 디지털 처리부에 의해 사용되는 다른 주파수의 다수 클럭 신호를 생성하도록 동작가능하고, 그 클럭 발생기는 입력 아날로그 및/또는 디지털 신호의 동기화 특성과 무관한 미리 정해진 주파수의 단일 기준 클럭 신호를 사용한다. 아날로그 및 디지털 신호 처리부는 자체의 각 아날로그 및 디지털 신호를 동시에 처리한다.

본 발명을 첨부 도면을 참조해서 설명한다.

도 1은 본 발명에 따른 IC를 사용하는 데 알맞은 시스템(10)의 블록 다이어그램이다. 시스템(10)은 신호 및/또는 데이터와 정보 처리용의 복수의 집적 회로(IC)를 포함하고, 적어도 하나의 IC는 알맞은 기능을 하기 위해서 다수의 클럭, 클럭 주파수 또는 클럭/클럭킹 신호를 필요로 한다. 이런 형태의 IC는 다중 클럭 IC라고도 부른다. 이 시스템(10)은 본 발명의 다중 클럭 IC를 사용하는 전형적인 환경예/적용예임을 알아야 한다. 본 명세서에서 설명된 원리에 따라 시스템(10)의 다중 클럭 IC는 다양한 형태를 띨 수 있고 당업자에게 공지되어 있는 다수의 기능을 수행한다.

시스템(10)에서 다중 클럭 IC는 각종 소스로부터의 각종 텔레비젼 신호 포맷에 대해 텔레비젼 신호 처리를 수행한다. 본 발명에 따른 다중 클럭 텔레비젼 신호 처리기 IC는 디지털 위성 텔레비젼 신호, 지상파(케이블 분배를 포함함) 디지털 텔레비젼 신호, 및 지상파(케이블 분배를 포함함) 아날로그 텔레비젼 신호를 처리하도록 구성 및 동작할 수 있다. 상기 아날로그 및 디지털 신호는 각종 인코딩 방식 및/또는 변조 방식으로 제공될 수 있다.

시스템(10)은 텔레비젼 장치, 셋 탑 박스 등(총체적으로 "텔레비젼 장치"라함)으로 구성되는 텔레비젼 신호 처리 장치(12)를 포함하고 있다. 텔레비젼 신호 처리 장치(12)는 수신된 텔레비젼 신호를 디코딩하는 처리 회로/논리부(16)를 포함하고 있다. 처리 회로/논리부(16)는 디지털 변조된 아날로그 오디오 및 비디오 텔레비젼 신호 또는 예를 들어 직각 위상 편이 방식(QPSK; Quadrature Phase Shift Keying) 변조/인코딩 포맷을 사용해서 변조된 직접 방송 위성(DBS; Direct Broadcast Satellite) 시스템(20)으로부터의 전송 신호("디지털 텔레비젼 신호")를 디코드 및 처리하도록 동작가능하다. 처리 회로/논리부(16)는 또한 지상파 디지털 텔레비젼(DTV) 안테나(26)로부터의 디지털 텔레비젼 신호를 디코드 및 처리하도록 동작가능하다. 그러한 텔레비젼 신호들은 잔류 측파대(VSB; Vestigal Sideband) 변조/인코딩 포맷을 사용해서 디지털 변조될 수 있다.

처리 회로/논리부(16)는 CATV(케이블 텔레비젼) 시스템(34)으로부터의 아날로그 텔레비젼 신호뿐만 아니라 신호 경로, 즉 라인(32)을 경유해서 수신된 지상파아날로그 안테나(30)로부터의 아날로그 오디오 및 비디오 텔레비젼 신호("아날로그 텔레비젼 신호")를 처리하도록 또한 동작가능하다. 아날로그 텔레비젼 신호의 변조/인코딩 포맷은 통상적으로 NTSC이나 다른 포맷도 사용될 수 있다. 아날로그 텔레비젼 신호의 처리는 일반적으로 적당한 회로, 소프트웨어, 및/또는 다른 구성을 통해 입력 신호를 디지털화하는 것을 포함하고 있다. CATV 시스템(34)으로부터의 디지털 텔레비젼 신호가 또한 디코드 및 처리될 수 있다. 텔레비젼 장치(12)는 도시된 것 외의 소스로부터의 아날로그 및/또는 디지털 텔레비젼 신호를 또한 수신 및 처리하도록 구성된다.

텔레비젼 신호 처리 장치(12)는 텔레비젼 신호 처리 장치(12)의 동작을 제어하는 저장된 프로그램 명령(즉, 소프트웨어)을 포함하는 메모리(18)를 통상적으로 또한 포함하고 있다. 회로/논리부(24)는 텔레비젼 신호 처리 장치(12)의 다른 기능을 위해서도 구비되는데, 그 기능은 본 발명을 이해하거나 실시하는 데 필요로 하지 않으므로 상세하게 설명하지 않는다.

시스템(10)은 처리 회로/논리부(16)에 연결되어 텔레비젼 신호의 비디오 부분(및 그것의 OSD)을 표시하기에 적합한 표시부(14)를 또한 포함한다. 셋 탑 박스 등의 경우에 표시기(14)는 장착된 텔레비젼 세트의 표시기와 관련된다. 출력(38)은 오디오 및/또는 비디오를 처리 장치(12)로부터 비디오 레코더 등을 포함하는 다른 장치로 공급하기 위해 또한 제공될 수 있다.

텔레비젼 신호 처리 장치(12)는, 제한적인 것은 아니지만 미국 인디애나주 인디애나폴리스 소재의 톰슨 컨슈머 일렉트로닉스사에서 제조한 DTV-320 HDTV(고선명 텔레비젼), 고선명 디지털 텔레비젼(HDTV) 등의 디지털 텔레비젼, 아날로그/디지털 텔레비젼 신호를 사용할 수 있는 셋 탑 박스, 텔레비젼 신호 저장 장치, 또는 각종 형태의 텔레비젼 신호의 처리가 가능한 기타 장치를 포함하는 아날로그/디지털 텔레비젼일 수 있다.

본 발명의 하나의 특징에 따르면, 시스템(10)에 포함되는 복수의 IC 중의 적어도 하나는 다중 클럭 IC이다. 텔레비젼 장치(12)의 처리 회로/논리부(16)에서 사용된 다중 클럭 IC는 유니버설 링크 IC로서 공지되어 있고 도 2에 예시하였다. 유니버설 링크 IC(40)는 합성된 신호 설계의 집적 회로이다. 즉, 그것은 아날로그 및 디지털 텔레비젼 신호 처리 회로를 모두 구비하며, 몇개의 텔레비젼 신호 처리 기능을 단일 IC에 통합, 즉 집적한 것이다.

도 2는 텔레비젼 장치(12)에서 사용된 유니버설 링크 IC(40)의 블록 다이어그램을 도시한다. 상이한 주파수의 다수의 클럭 신호가 미리 정해진 주파수의 외부 발생된 단일 기준 클럭 신호를 사용해서 유니버설 링크 IC(40)에 의해 발생된다. 유니버설 링크 IC(40)는 외부 발생된 기준 클럭 신호를 수신하는 I/O 핀(48)을 포함하고 있다. 본 실시예에서 유니버설 링크 IC(40)는 외부 제공된 27 MHz 기준 클럭 신호를 사용한다. 다른 외부 기준 클럭 신호 주파수도 또한 본 명세서에 설명된 원리에 따라 사용될 수 있다.

외부 기준 클럭 신호는 입력 텔레비젼 신호(아날로그 또는 디지털 신호)의, 동기 펄스 또는 컬러 버스트와 같은 임의의 동기가능한 특성을 토대로 하지 않고 또한 그 특성에 동기되지 않는다. 오히려, 외부 기준 클럭 신호는 유니버설 링크IC(40)의 회로/논리부의 각 섹션 또는 블럭의 클럭킹 신호 주파수 요건을 수용하도록 적당한 주파수의 클럭 신호를 발생하기 위해 그것의 승산 및 제산을 용이하게 하도록 선택된다.

유니버설 링크 IC(40)에서, 외부 기준 클럭 신호는 출력/라인(52)상에서 미리 정해진 주파수의 출력 클럭 신호를 생성하는 위상 동기 루프(PLL) 합성기(50)에 제공된다. 여기서, PLL 출력 클럭 신호는 108 MHz로 되도록 선택되어 내부 기준 클럭 신호로 고려할 수 있다. 나머지의 요구된 클럭 신호 모두는 상기 내부 기준 클럭 신호로부터 발생된다.

108 MHz의 내부 기준 클럭 신호가 다수의 클럭 주파수를 발생하도록 적당한 회로/논리부를 포함하는 클럭 발생기(54)에 제공된다. 클럭 발생기(54)에서 생성된 클럭 신호의 실제 수는 특정한 IC의 클럭 신호 요건에 따른다. 유니버설 링크 IC(40)에서, 클럭 발생기(54)는 상이한 주파수로 된 4개의 클럭 신호 및 내부 기준 클럭 신호와 같은 주파수의 하나의 클럭 신호를 생성한다. 다음에, 각 발생된 클럭 신호가 회로/논리부의 알맞은 섹션 또는 블럭으로 라우트된다.

본 발명에 따르면, PLL 클럭 합성기(50)에 의해 발생된 내부 IC 기준 클럭 주파수는 외부 기준 클럭 주파수의 배수이다. 특히, 내부 IC 기준 클럭 주파수는 외부 기준 클럭 주파수의 정수배인 것이 좋다. 내부 IC 기준 클럭 주파수는 회로/논리부의 각종 섹션 또는 블럭에 의해 사용가능한 복수의 IC 클럭 신호 또는 주파수로 분할될 수 있도록 또한 선택된다.

본 실시예의 경우에, 내부 기준 클럭 신호 주파수는 27 MHz인 외부 기준 클럭 신호의 4배인 108 MHz이다. 클럭 발생기(54)는 108 MHz의 내부 IC 클럭 신호의 1/2인 54 MHz의 클럭 신호, 108 MHz의 내부 IC 클럭 신호의 1/3인 36 MHz의 클럭 신호, 108 MHz의 내부 IC 클럭 신호의 1/4인 27 MHz의 클럭 신호, 및 108 MHz의 내부 IC 클럭 신호의 1/6인 18 MHz의 클럭 신호를 생성한다. 그러므로, 클럭 발생기(54)는 위상 편이없는 매스터 내부 클럭의 저조파(subharmonic)인 4개의 서브클럭을 발생시킨다.

내부 클럭 신호의 주파수를 결정할 때의 다른 요소는 유니버설 링크 IC(40)의 회로/논리부의 각종 섹션 또는 블럭에 대한 샘플링 레이트 또는 클럭킹 레이트이다. 유니버설 링크 IC(40)는 3개의 메인 섹션을 포함하고 있다. 그 3개의 메인 섹션은 위성에서 전송된 텔레비젼 신호를 수신 및 복조/디코드하도록 동작가능한 "Satlink" 섹션(42)과; 지상파로 전송된 일반적인 디지털 및/또는 디지털 고선명(HDTV) 신호를 수신 및 복조/디코드하도록 동작가능한 "VSB(잔류측파대) 링크" 섹션(44)과; NTSC (아날로그) 신호의 스위칭, 크로마 복조 및 기타의 신호 처리를 제공하도록 동작가능한 회로/논리부의 블럭인 "DCD"(디지털 컬러 디코더) 섹션(46)이다. 유니버설 링크 IC(40)는 메인 아날로그 텔레비젼 신호용의 제1 시스템, 보조 아날로그 텔레비젼 신호[(PIP(picture-in-picture) 및/또는 POP(picture-on-picture) 등] 용의 제2 시스템, 디지털 위성 텔레비젼 신호용의 제3 시스템 및 디지털 지상파 텔레비젼 신호용의 제4 시스템을 포함하는 몇개의 분리된 디코딩/복조 시스템을 제공한다. 상기 섹션들(42, 44, 46)은 독립적으로 및 병렬로 동작한다. 각종 신호의 특성 때문에, 회로/논리부의 섹션 또는 블럭의 회로/논리부의 여러 부분들은 다른 클럭킹 또는 샘플링 주파수를 필요로 한다.

Satlink 섹션(42)은 I 및 Q 입력을 적당한 "x-비트" A/D 변환기로 수신한다. 특히, I 및 Q 입력은 54 MHz 클럭 신호를 사용해서 클럭 또는 샘플링되는 이중 6-비트 A/D 변환기(56)에 제공된다. 복조 블럭(58) 및 순방향 오류 정정(FEC; Forward Error Correction) 블럭(60)은 위성 방송 디지털 텔레비젼 신호를 추가로 처리한다. 특히, 복조 블럭(58) 및 FEC 블럭(60)은 보간기를 사용하여 위성 방송 (디지털) 신호를 위성 방송 디지털 텔레비젼 신호용의 알맞은 심벌 레이트 관련 주파수로 처리한다. 본 실시예의 경우에, 알맞은 심벌 레이트 주파수는 40 MHz이다. 그러나, 이중 6-비트 A/D 변환기(56)는 40 MHz 클럭 또는 샘플링 신호만을 필요로 할지라도, 54 MHz IC 클럭 신호를 사용하여 입력 텔레비젼 신호를 클럭 또는 샘플링(오버샘플링)한다. 54 MHz 클럭은 필요로 하는 클럭 또는 샘플링 주파수에 비해 클럭 또는 샘플링 주파수를 35 % 증가시킨다.

Satlink 섹션(42)과 비슷하게, VSB 섹션(44)은 VSB 디지털 방송 텔레비젼 신호를 알맞은 "x-비트" A/D 변환기를 통해 수신한다. VSB 섹션(44)은 27 MHz 클럭 신호로 클럭되는 10-비트 A/D 변환기(62)를 통해 VSB 신호를 수신한다. 복조 블럭(64), 등화기 블럭(66), 위상 트랙커(tracker) 블럭(68) 및 FEC 블럭(70)은 지상파 방송 디지털 텔레비젼 신호를 추가로 처리한다. 특히, 복조 블럭(64), 등화기 블럭(66), 위상 트랙커(tracker) 블럭(68) 및 FEC 블럭(70)은 VSB(즉, 지상파) 방송 디지털 텔레비젼 신호용의 심벌 레이트 관련 주파수의 2배로 VSB 신호를 처리한다. 본 실시예의 경우에, 알맞은 심벌 레이트 주파수는 10.77 MHz이고, 알맞은 심벌 레이트 주파수의 2배는 21.54 MHz이다. 그러나, 10-비트 A/D 변환기(62)는 21.54 MHz 클럭 또는 샘플링 신호만을 필요로 하지만, 27 MHz IC 클럭 신호를 사용하여 입력 텔레비젼 신호를 클럭 또는 샘플링(오버샘플링)한다. 27 MHz 클럭은 필요로 하는 샘플링 주파수에 비해 클럭 또는 샘플링 주파수를 대략 25 % 증가시킨다.

DCD 섹션(46)에서 아날로그 샘플링은 아날로그 텔레비젼 신호의 각 채널에 대해 18 MHz 클럭 신호를 사용해서 달성된다. 상기 샘플들이 입력 텔레비젼 신호의 특성에 동기되지 않을 지라도, 상기 수평 주파수는 각 채널의 서브 샘플 정확도로 결정된다. DCD 섹션(46)은 2개의 아날로그 텔레비젼 신호(즉, 하나는 메인 채널용이고 나머지 하나는 PIP 또는 POP용임)를 DCD 아날로그 회로부(72)에서 수신하도록 동작가능하다. DCD 섹션(46)의 4개의 CV/Y 신호는 그 신호를 2개의 10-비트 A/D 변환기(76, 78)에 보내는 스위치(74)로 입력된다. DCD 섹션(46)의 분리된 2개의 C, U 및 V INS 세트는 그 신호를 2개의 10-비트 A/D 변환기(82, 84)로 보내는 스위치(80)로 입력된다. 상기 4개의 10-비트 A/D 변환기(76, 78, 82, 84)의 출력은 이중 채널 NTSC 디지털 컬러 디코더(86)로 입력된다. 최종의 샘플 레이트 변환은 27 MHz(루마용의 13.5 MHz 및 각 색차 신호용의 6.75 MHz)에서 달성된다. 이것은 데이터 출력의 지터링없는 라인들을 제공한다. 또한, 크로마 복조기는 입력 신호 각각에 대한 입력 크로마 버스트 신호에 동기되는 디지털 불연속 시간 발진기(DTO)를 사용한다.

모든 A/D 처리 및 디지털 신호 처리는 상기 4개의 신호전송 시스템에 고유한비동기 특성에도 불구하고 동기 클럭을 사용해서 달성된다. 또한, 클럭 발생기(54)에 의해 발생된 각각의 IC 클럭 신호 주파수는 회로/논리부의 적당한 부분을 알맞게 동작시키는 데 필요한 클럭/샘플링 신호 주파수와 같거나 더 크게된다. 그러한 오버샘플링은 특정한 신호의 처리에서 나중에 조정될 수 있다. A/D 및 신호 처리기 섹션의 동기 동작에 의해 발생된 바람직하지 않은 효과는 크로마 복조부(102, 104) 및 SRC 및 동기 처리기(110, 112)에 의해 보상될 수 있다. 그런 효과를 제거하는 기술은 당업자에게는 공지된 것이므로 본 명세서에서는 상세하게 설명하지 않는다.

나머지의 샘플링 및 처리 주파수를 발생시키는 단지 하나의 기준 클럭만이 존재하기 때문에, A/D 변환기들은 고성능(즉 최고 10-비트의 정확도)으로 동작할 수 있고 디지털 잡음이 거의 없다. 이것은, 아날로그 신호를 샘플링하는 데 필요한 "정온 구역(quiet zone)"이 더 이상 존재하지 않기 때문에, 비동기 샘플링 주파수로는 일반적으로 불가능하다. 그러나, 같은 클럭을 토대로 한 다수의 샘플링 주파수에 의해 디지털 변환들 사이의 정온 구역이 보호된다(도 3 참조).

본 발명의 다른 특징은 NTSC 텔레비젼 신호를 처리하는 디지털 회로의 일부를 이중으로 사용하는 것이다. 이 점과 관련해서, DCD 블럭(86)의 블럭 다이어그램을 도시하는 도 4를 참조한다. DCD 블럭(86)은 2개의 NTSC (아날로그) 텔레비젼 신호에 대해 필요한 신호 처리 기능 모두를 수행한다. DCD 블럭(86)은 각각의 루마 및 크로마 스위치(94, 96)로 입력되는 2개의 입력 아날로그 텔레비젼 신호로부터 루마 및 크로마를 분리하는 이중 콤 필터(90, 92)를 포함하고 있다. 각각의 루마 및 크로마 스위치(94, 96)는 36 MHz(단일 채널에 필요한 주파수 18 MHz의 2배)로각각 클럭되어 각 채널의 크로마 및 루마 성분이 매 클럭마다 스위치된다. 그러므로, 각각의 18 MHz 채널은 하나의 클럭 사이클씩 걸러서 36 MHz로 처리된다.

크로마 성분들은 각각의 ACC 및 크로마 복조 블럭(102, 104)에 입력된다. 한편, UV 성분들은 디멀티플렉서(98, 100)로 입력되어 분리된 U 및 V 성분을 발생한다. 크로마 복조 모듈(102, 104)의 U 및 V 출력(색차 신호)은 36 MHz(단일 채널에 필요한 주파수 18 MHz의 2배)로 다시 클럭되는 각 UV 스위치(106, 108)에서 각 디멀티플렉서(98, 100)의 U 및 V 출력과 결합되어, 각 채널의 크로마 및 루마 성분이 매 클럭마다 스위치되게 한다. 그러므로, 각각의 18 MHz 채널은 하나의 클럭 사이클씩 걸러서 36 MHz로 처리된다.

루마 및 UV 성분은 각 샘플링 레이트 변환기(SRC) 및 동기 신호 분리 블럭(110, 112)으로 입력되어 표준 인터페이스 주파수를 갖는 신호를 생성한다. 또한, 수직 귀선소거 간격(VBI) 데이터 슬라이싱은 데이터 슬라이서(114, 116)에 의해 수행되고, 여기서, 폐쇄된 캡션, "v-칩"을 모체로 한 제어 정보, 텔리텍스트 데이터, 프로그램 가이드 정보 등이 얻어진다. 각 샘플 레이트 변환기 및 동기 처리기(110, 112)와 각 데이터 슬라이서(114, 116)의 출력은 비디오 처리기(118)에 입력되어 메인 채널 비디오 및 제2 (보조) 채널 비디오를 공급한다. 제2 채널 비디오는 통상적으로 PIP 또는 POP용으로 사용된다. 앞서 설명한 바와 같이, 단일 기준 클럭을 사용하는 바람직하지 않은 효과는 크로마 복조부(102, 104), 및 SRC 및 동기 처리기(110, 112)에서 보상된다.

도 5의 블럭 다이어그램(130)은 본 발명의 하나의 특징에 따라 DCD 블럭(86)의 많은 논리 회로를 이중 사용해서 콤 필터를 구현한 도면이다. 18 MHz인 클럭킹 또는 샘플링 주파수의 제1 합성 비디오는 비디오의 하나의 라인을 유지하는 데이터 저장 장치(134) 및 콤 필터(132)로 입력된다. 동시에, 18 MHz인 클럭킹 또는 샘플링 주파수의 제2 합성 비디오는 비디오의 하나의 라인을 유지하는 데이터 저장 장치(134) 및 콤 필터(132)로 입력된다. 데이터 저장 장치(134, 136)는 18 MHz의 샘플링 레이트로 각각 클럭된다. 콤 필터(132)는 18 MHz의 2배인 36 MHz으로 클럭된다. 이러한 방법으로, 콤 필터(132)는 데이터 저장 장치(134, 136)의 출력을 대안적으로 처리한다.

그러므로, 2개의 완전히 다른 회로를 대신해서, DCD 블럭(86)은 2개의 채널을 결합하여 실제의 데이터 저장 성분만을 이중화한다. DCD 블럭(86)은 매 클럭마다 필요한 주파수 및 스위칭 채널을 2배로 동작시킴으로써 대부분의 처리를 위해 같은 회로를 또한 사용한다.

본 발명이 양호한 설계 및/또는 구성을 갖는 것으로 설명되었지만, 본 발명은 본 개시의 정신 및 범위내에서 또한 변형될 수 있다. 그러므로, 본 출원은 본 발명이 속하는 기술 분야에서 공지 또는 통상 실시되는 범위 내에 있고 또한 첨부된 청구 범위의 제한내에 있는 것으로서 본 명세서의 개시에서 벗어나는 것을 모두 커버하도록 의도된다. 특히, 본 발명은 시스템을 상이한 주파수 조건으로 동작시킨다고 하는 선결 조건이 있는 기타 회로에 응용할 수 있고, 여기서 동일한 실리콘 공간상의 시스템/회로, 특히 디지털 회로/논리부와 더불어 A/D 및 기타의 아날로그 회로를 구비한 시스템/회로를 동작시키는 것이 바람직하다.

Claims (17)

1. 동기 특성을 갖는 아날로그 신호를 수신하는 신호 입력과;

   외부 기준 클럭 신호를 수신하는 클럭 입력과;

   상기 클럭 입력에 연결되어 상기 외부 기준 클럭 신호를 토대로 복수의 내부 클럭 신호를 발생하는 클럭 발생기와;

   상기 신호 입력 및 상기 클럭 발생기에 연결되어 알맞은 신호 표준에 따라 상기 아날로그 신호를 처리하며, 상기 복수의 내부 클럭 신호중 각각에 의해 클럭되는 회로/논리를 갖는 신호 처리부를 갖는 집적 회로에 있어서,

   상기 외부 기준 클럭은 상기 아날로그 신호의 동기 특성과 무관하고, 상기 회로/논리는 상기 입력 아날로그 신호의 동기 특성과 무관한 상기 복수의 내부 클럭 신호중 각각에 의해 클럭되는 것인 집적 회로.
2. 제1항에 있어서, 상기 신호 처리부는 복수의 아날로그 대 디지털(A/D) 변환기 및 디코딩 회로/논리부를 포함하고, A/D 변환기 및 디코딩 회로/논리부 모두는 상기 복수의 내부 클럭 신호들중 각각에 의해 클럭되는 것인 집적 회로.
3. 제1항에 있어서, 상기 신호 처리부는 각 동기 특성을 갖는 2개의 분리된 아날로그 신호를 처리하도록 구성되고, 상기 2개의 분리된 아날로그 신호 각각이 각 동기 특성을 가지며, 상기 외부 기준 클럭 신호가 상기 동기 특성과 무관한 것인집적 회로.
4. 제3항에 있어서, 상기 아날로그 신호 처리부는 단일 처리 채널을 사용해서 상기 2개의 분리된 아날로그 신호를 처리하고, 상기 단일 처리 채널은 상기 아날로그 신호들중 하나의 신호를 처리하는 데 필요로 하는 요구된 클럭킹 속도의 적어도 2배의 신호 주파수를 갖는 내부 클럭 신호에 의해 클럭되는 것인 집적 회로.
5. 제4항에 있어서, 상기 아날로그 신호는 텔레비젼 신호인 것인 집적 회로.
6. 제5항에 있어서, 상기 동기 특성은 수평 동기 펄스 및 컬러 버스트 신호중 하나를 포함하는 것인 집적 회로.
7. 제1항에 있어서, 상기 신호 처리부는 동기 특성을 갖는 디지털 입력 신호를 처리하도록 또한 동작가능하고, 상기 외부 기준 클럭 신호가 상기 디지털 입력 신호의 동기화 특성과 무관한 것인 집적 회로.
8. 제7항에 있어서, 상기 디지털 입력 신호의 상기 동기화 특성이 심벌 레이트인 것인 집적 회로.
9. 동기화 특성을 갖는 입력 신호를 수신하는 신호 입력과;

   기준 클럭 신호를 발생하는 클럭 신호 발생기와;

   상기 신호 입력 및 상기 클럭 신호 발생기에 연결되어 알맞은 신호 표준에 따라 상기 입력 신호를 처리하는 회로/논리부를 구비하고, 표시에 적합한 출력 신호를 표시 장치에 제공하며, 상기 기준 클럭 신호를 토대로 복수의 내부 클럭 신호를 발생하는 신호 처리기와;

   상기 신호 처리기에 연결되어 상기 출력 신호를 표시 장치에 수신 및 연결하는 신호 출력을 구비하는 텔레비젼 장치에 있어서,

   상기 기준 클럭 신호는 상기 입력 신호의 상기 동기화 특성과 무관하고, 상기 신호 처리기의 상기 회로/논리부는 상기 입력 신호의 동기화 특성과 무관한 상기 복수의 내부 클럭 신호중 각각에 의해 클럭되는 것인 텔레비젼 장치.
10. 제9항에 있어서, 상기 신호 처리부는 복수의 아날로그 대 디지털(A/D) 변환기 및 디코딩 회로/논리부를 포함하고, 상기 A/D 변환기 및 상기 디코딩 회로/논리부 모두는 상기 복수의 내부 클럭 신호들중 각각에 의해 클럭되는 것인 텔레비젼 장치.
11. 제10항에 있어서, 상기 신호 처리부는 각각의 동기화 특성을 갖는 2개의 분리된 아날로그 신호를 처리하도록 구성되고, 상기 2개의 분리된 아날로그 신호 각각은 각각의 동기 특성을 갖고, 상기 기준 클럭 신호가 상기 동기화 특성과 무관한 것인 텔레비젼 장치.
12. 제11항에 있어서, 상기 아날로그 신호 처리부는 단일 처리 채널을 사용해서 상기 2개의 분리된 아날로그 신호를 처리하고, 상기 신호 처리 채널은 상기 아날로그 신호들중 하나의 신호를 처리하는 데 필요로 하는 요구된 클럭킹 속도의 적어도 2배의 신호 주파수를 갖는 내부 클럭 신호에 의해 클럭되는 것인 텔레비젼 장치.
13. 제12항에 있어서, 상기 동기화 특성은 수평 동기 펄스 및 컬러 버스트 신호중 하나를 포함하는 것인 텔레비젼 장치.
14. 제9항에 있어서, 상기 신호 처리부는 동기화 특성을 갖는 디지털 입력 신호를 처리하도록 또한 동작가능하고, 상기 외부 기준 클럭 신호는 상기 디지털 입력 신호의 상기 동기화 특성과 무관하고, 상기 동기화 특성이 상기 심벌 레이트인 것인 텔레비젼 장치.
15. 동기화 성분을 갖는 입력 신호를 수신하는 단계와;

    기준 클럭 신호를 발생하는 단계와;

    상기 기준 클럭 신호를 토대로 복수의 내부 클럭 신호를 발생하는 단계와;

    상기 복수의 내부 클럭 신호들중 하나를 사용해서 클럭되는 아날로그 대 디지털 (A/D) 변환기를 사용해서 상기 아날로그 입력 신호를 디지털 신호로 변환하는 단계와;

    표시에 알맞은 출력 신호를 제공하기 위해 상기 복수의 내부 클럭 신호들중 적어도 하나에 의해 클럭되는 디코딩 회로/논리부를 사용해서 알맞은 텔레비젼 신호 표준에 따라 상기 변환된 디지털 신호를 디코딩하는 단계;

    를 포함하는 동기화 성분을 갖는 입력 신호를 처리하는 방법에 있어서,

    상기 기준 클럭 신호는 상기 동기화 성분과 무관하게 발생하고, 상기 A/D 변환기 및 상기 디코딩 회로/논리부는 상기 입력 신호의 상기 동기화 특성과 무관한 상기 복수의 내부 클럭 신호들의 각 신호에 의해 클럭되는 것인 동기화 성분을 갖는 입력 신호 처리 방법.
16. 제15항에 있어서, 상기 수신하는 단계는 동기화 특성을 각각 갖는 2개의 아날로그 입력 신호를 수신하는 단계를 포함하고,

    상기 변환하는 단계는 상기 2개의 아날로그 입력 신호를 각 디지털 신호들로 변환하는 단계를 포함하고,

    상기 디코딩 단계는 단일 아날로그 신호를 처리하는 데 필요로 하는 요구된 클럭킹 속도의 적어도 2배의 주파수를 갖는 내부 클럭 신호에 의해 클럭되는 단일 처리 채널을 사용해서 2개의 출력 신호를 제공하기 위해 상기 2개의 디지털 신호들을 디코딩하는 단계를 포함하는 것인 동기화 성분을 갖는 입력 신호 처리 방법.
17. 제15항에 있어서, 상기 수신하는 단계는 동기화 특성을 갖는 디지털 입력 신호를 수신하는 단계를 또한 포함하고,

    상기 디코딩 단계는 상기 디지털 입력 신호의 상기 동기화 특성과 무관한 상기 내부 클럭 신호들중 각기 하나에 의해 클럭되는 디코딩 회로/논리부를 사용해서 상기 디지털 입력 신호를 디코딩하는 단계를 또한 포함하는 것인 동기화 성분을 갖는 입력 신호 처리 방법.