JPH0420133A - チャネルアクセス方式 - Google Patents
チャネルアクセス方式Info
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- JPH0420133A JPH0420133A JP12499590A JP12499590A JPH0420133A JP H0420133 A JPH0420133 A JP H0420133A JP 12499590 A JP12499590 A JP 12499590A JP 12499590 A JP12499590 A JP 12499590A JP H0420133 A JPH0420133 A JP H0420133A
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- JP
- Japan
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- signal
- unit
- channel
- units
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- 238000000034 method Methods 0.000 claims description 8
- 230000008054 signal transmission Effects 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＰＣＭ伝送装置のチャネルアクセス方式に関し、多重化
部とチャネル部の間の信号線を少なくして装置の小型化
、低価格化を実現するチャネルアクセス方式を提供する
ことを目的とし、ｍ個のユニットに各ｎ個ずつ搭載され
、アナログ入力信号をディジタルのデータに変換し、多
重化部からの制御信号によりデータを出力するチャネル
部と、チャネル部の出力を順次入力して多重化を行う多
重化部とを有するデータ伝送装置において、多重化部に
、ｍ個のユニットのうちの１つのユニットを順次指定す
るための信号を出力するユニット指定信号送出部を設け
、ｍ個のユニットのそれぞれに、多重化部から１つのユ
ニットを順次指定するための信号を入力し、指定された
ユニットではユニットに搭載されたｎ個のチャネル部を
順次指定する信号を出力するチャネル識別部を設け、チ
ャネル識別部の出力の指定する信号により指定されたチ
ャネル部からディジタルのデータを多重化部に出力する
ように構成する。
部とチャネル部の間の信号線を少なくして装置の小型化
、低価格化を実現するチャネルアクセス方式を提供する
ことを目的とし、ｍ個のユニットに各ｎ個ずつ搭載され
、アナログ入力信号をディジタルのデータに変換し、多
重化部からの制御信号によりデータを出力するチャネル
部と、チャネル部の出力を順次入力して多重化を行う多
重化部とを有するデータ伝送装置において、多重化部に
、ｍ個のユニットのうちの１つのユニットを順次指定す
るための信号を出力するユニット指定信号送出部を設け
、ｍ個のユニットのそれぞれに、多重化部から１つのユ
ニットを順次指定するための信号を入力し、指定された
ユニットではユニットに搭載されたｎ個のチャネル部を
順次指定する信号を出力するチャネル識別部を設け、チ
ャネル識別部の出力の指定する信号により指定されたチ
ャネル部からディジタルのデータを多重化部に出力する
ように構成する。
本発明は、ＣＥＰＴ系−次群ＰＣＭ伝送装置のチャネル
アクセス方式の改良に関するものである。
アクセス方式の改良に関するものである。
この際、多重化部（以下ＭＵＸ部と称する）とチャネル
部（以下ＣＨ部と称する）の間の信号線を少な（して、
装置の小型化、低価格化を実現するチャネルアクセス方
式が要望されている。
部（以下ＣＨ部と称する）の間の信号線を少な（して、
装置の小型化、低価格化を実現するチャネルアクセス方
式が要望されている。
第６図は一例のＰＣＭ伝送装置の構成を示すブロック図
である。
である。
第７図は従来例のチャネルパルスの送受系を示す図であ
る。
る。
第６図は例えばＣＥＰＴ系−次群ＰＣＭ伝送装置の構成
を示すが、同図において、各ＣＨ部１１−１−３０に入
力したアナログ信号は各ＣＨ部１−１〜１−３０におい
てディジタルのデータに変換される。そして、ＭＵＸ部
２から各ＣＨ部に送出される各ＣＨ部を順次指定するチ
ャネルパルスを各ＣＨ部で受信し、各ＣＨ部で自ＣＨ部
が指定されていることを識別した時、指定されたＣＨ部
から多重化するためのデータをＭＵＸ部２に送出する。
を示すが、同図において、各ＣＨ部１１−１−３０に入
力したアナログ信号は各ＣＨ部１−１〜１−３０におい
てディジタルのデータに変換される。そして、ＭＵＸ部
２から各ＣＨ部に送出される各ＣＨ部を順次指定するチ
ャネルパルスを各ＣＨ部で受信し、各ＣＨ部で自ＣＨ部
が指定されていることを識別した時、指定されたＣＨ部
から多重化するためのデータをＭＵＸ部２に送出する。
ＭＵＸ部２ては各ＣＨ部からのデータを順次受信し、例
えば周波数２ＭＨｚの時分割多重化を行う。そして多重
化したＰＣＭデータを伝送路に送出する。
えば周波数２ＭＨｚの時分割多重化を行う。そして多重
化したＰＣＭデータを伝送路に送出する。
次に、上述したＭＵＸ２から各ＣＨ部へ送出するチャネ
ルパルスの送受方法について説明する。
ルパルスの送受方法について説明する。
第７図において、ＭＵＸ部２内のＬＳＩで作られた論理
回路４の出力に、例えばＡ線と称する５本の信号線とＢ
線と称する３本の信号線、及びＣ線と称する２本の信号
線が接続される。そして、Ａ線、Ｂ線及びＣ線のそれぞ
れ１本ずつの信号線が、３本のうち少な（とも１本は各
ＣＨ部間で互いに異なるようにして、各ＣＨ部毎に設け
た論理積回路（以下ＡＮＤ回路と称する）３−１〜３−
３０に接続される。今の場合、ＣＨ数が３０であり、（
Ａ線の信号線）×（Ｂ線の信号線）×（ｃ線の信号線）
＝５ｘ３ｘ２＝３０となって、各ＣＨ部ではＭＵＸ部２
から自ＣＨ部への指定信号を識別することができる。
回路４の出力に、例えばＡ線と称する５本の信号線とＢ
線と称する３本の信号線、及びＣ線と称する２本の信号
線が接続される。そして、Ａ線、Ｂ線及びＣ線のそれぞ
れ１本ずつの信号線が、３本のうち少な（とも１本は各
ＣＨ部間で互いに異なるようにして、各ＣＨ部毎に設け
た論理積回路（以下ＡＮＤ回路と称する）３−１〜３−
３０に接続される。今の場合、ＣＨ数が３０であり、（
Ａ線の信号線）×（Ｂ線の信号線）×（ｃ線の信号線）
＝５ｘ３ｘ２＝３０となって、各ＣＨ部ではＭＵＸ部２
から自ＣＨ部への指定信号を識別することができる。
このようにしてＰＣＭ伝送装置におけるチャネルアクセ
スを行っていた。
スを行っていた。
しかしながら上述のチャネルアクセス方式においては、
ＭＵＸ部からは計１０本、各ＣＨ部へは３本の信号線が
必要であり、双方向を考えるとその数が倍となり、ＭＵ
Ｘ部とＣＨ部の間の信号線が多くなって、ユニットが大
型化しコストも高くなるという問題点があった。
ＭＵＸ部からは計１０本、各ＣＨ部へは３本の信号線が
必要であり、双方向を考えるとその数が倍となり、ＭＵ
Ｘ部とＣＨ部の間の信号線が多くなって、ユニットが大
型化しコストも高くなるという問題点があった。
したがって本発明の目的は、ＭＵＸ部とＣＨ部の間の信
号線を少なくして装置の小型化、低価格化を実現するチ
ャネルアクセス方式を提供することにある。
号線を少なくして装置の小型化、低価格化を実現するチ
ャネルアクセス方式を提供することにある。
上記問題点は第１図に示す装置の構成によって解決され
る。
る。
即ち第１図において、ｍ個のユニット５００−１〜５０
０−ｍに各ｎ個ずつ搭載され、アナログ入力信号をディ
ジタルのデータに変換し、多重化部２００からの制御信
号によりデータを出力するチャネル部１００−１〜１Ｏ
Ｏ−ｎと、チャネル部１００−１−１ｏｏ−ｎの出力を
順次入力して多重化を行う多重化部２００とを有するデ
ータ伝送装置において、 ７００は多重化部２００に設けられ、ｍ個のユニッ）
５００−１〜５００−ｍのうちの１つのユニットを順次
指定するための信号を出力するユニット指定信号送出部
である。
０−ｍに各ｎ個ずつ搭載され、アナログ入力信号をディ
ジタルのデータに変換し、多重化部２００からの制御信
号によりデータを出力するチャネル部１００−１〜１Ｏ
Ｏ−ｎと、チャネル部１００−１−１ｏｏ−ｎの出力を
順次入力して多重化を行う多重化部２００とを有するデ
ータ伝送装置において、 ７００は多重化部２００に設けられ、ｍ個のユニッ）
５００−１〜５００−ｍのうちの１つのユニットを順次
指定するための信号を出力するユニット指定信号送出部
である。
６００はｍ個のユニット５００−１〜５００−ｍのそれ
ぞれに設けられ、多重化部２００から１つのユニットを
順次指定するための信号を入力し、指定されたユニット
ではユニットに搭載されたｎ個のチャネル部１００−１
〜１００−ｎを順次指定する信号を出力するチャネル識
別部である。
ぞれに設けられ、多重化部２００から１つのユニットを
順次指定するための信号を入力し、指定されたユニット
ではユニットに搭載されたｎ個のチャネル部１００−１
〜１００−ｎを順次指定する信号を出力するチャネル識
別部である。
そして、チャネル識別部６００の出力の指定する信号に
より指定されたチャネル部からディジタルのデータを多
重化部２００に出力するように構成する。
より指定されたチャネル部からディジタルのデータを多
重化部２００に出力するように構成する。
第１図において、多重化部２００に設けたユニット指定
信号送出部７００において、ｍ個のユニット５００−１
〜５００−ｍのうちの１つのユニットを順次指定するた
めの信号を出力する。そして各ユニット５００−１〜５
００−ｍに設けたチャネル識別部６００において、上述
した多重化部２００から１つのユニットを順次指定する
ための信号を入力し、指定されたユニットではユニット
に搭載されたｎ個のチャネル部１００−１〜１００−ｎ
を順次指定する信号を出力する。
信号送出部７００において、ｍ個のユニット５００−１
〜５００−ｍのうちの１つのユニットを順次指定するた
めの信号を出力する。そして各ユニット５００−１〜５
００−ｍに設けたチャネル識別部６００において、上述
した多重化部２００から１つのユニットを順次指定する
ための信号を入力し、指定されたユニットではユニット
に搭載されたｎ個のチャネル部１００−１〜１００−ｎ
を順次指定する信号を出力する。
そして、チャネル識別部６００の出力の指定する信号に
より指定されたチャネル部からディジタルのデータを多
重化部２００に出力する。
より指定されたチャネル部からディジタルのデータを多
重化部２００に出力する。
この結果、多重化部２００に設けたユニット指定信号送
出部７００とｍ個のユニット５００−１〜５００−ｍと
の間には、ユニットを指定する信号線だけを準備すれば
よ（、信号線を少なくすることができ装置の小型化、低
価格化を実現することができる。
出部７００とｍ個のユニット５００−１〜５００−ｍと
の間には、ユニットを指定する信号線だけを準備すれば
よ（、信号線を少なくすることができ装置の小型化、低
価格化を実現することができる。
第２図は本発明の実施例の装置の構成を示すブロック図
である。
である。
第３図は実施例のチャネルパルス送出部の構成を示すブ
ロック図である。
ロック図である。
第４図は実施例のチャネルパルス識別部の構成を示すブ
ロック図である。
ロック図である。
第５図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、ＭＵＸ部２０にチャネルパルス送出部
７０を設け、クロック（ＣＬＫ） 、シリアルデータ及
びラッチパルスを各ＣＨ部を有するユニットに向けて送
出する。各ユニット５０−１〜５０−５は例えば各６個
のＣＨ部を有し、チャネルパルス識別部６０で上記ＭＵ
Ｘ部２０からのクロック（ＣＬＫ）、シリアルデータ及
びラッチパルスを受信する。そしてチャネルパルス識別
部６０で各ＣＨを指定するチャネルパルスの識別を行う
。
７０を設け、クロック（ＣＬＫ） 、シリアルデータ及
びラッチパルスを各ＣＨ部を有するユニットに向けて送
出する。各ユニット５０−１〜５０−５は例えば各６個
のＣＨ部を有し、チャネルパルス識別部６０で上記ＭＵ
Ｘ部２０からのクロック（ＣＬＫ）、シリアルデータ及
びラッチパルスを受信する。そしてチャネルパルス識別
部６０で各ＣＨを指定するチャネルパルスの識別を行う
。
以下に詳細に説明する。
第３図に示すチャネルパルス送出部７０に設けた論理回
路７２において、各ＣＨ部を順次指定する例えば８ビツ
トからなるパラレルの信号データをパラレル／シリアル
変換部（以下Ｐ／Ｓと称する）７１に送出する。Ｐ／Ｓ
７１では入力したパラレルの信号データを、他の端子に
入力したクロック（ＣＬＫ）に同期させて、かっＬＯＡ
Ｄ （ロード）パルスにより１つのＣＨ部を示す８ビツ
ト毎に区切ってシリアルのデータに変換して出力する。
路７２において、各ＣＨ部を順次指定する例えば８ビツ
トからなるパラレルの信号データをパラレル／シリアル
変換部（以下Ｐ／Ｓと称する）７１に送出する。Ｐ／Ｓ
７１では入力したパラレルの信号データを、他の端子に
入力したクロック（ＣＬＫ）に同期させて、かっＬＯＡ
Ｄ （ロード）パルスにより１つのＣＨ部を示す８ビツ
ト毎に区切ってシリアルのデータに変換して出力する。
第５図に示すようにＬＯＡＤパルスは又フリップフロッ
プ回路（以下ＦＦと称する）７３のＤ端子にも入力して
一次保持し、タロツクパルスによりＱ端子からラッチパ
ルスとして出力する。
プ回路（以下ＦＦと称する）７３のＤ端子にも入力して
一次保持し、タロツクパルスによりＱ端子からラッチパ
ルスとして出力する。
上記クロック（ＣＬＫ）、シリアルデータ及びラッチパ
ルスを第４図に示すチャネルパルス識別部６０内のシリ
アル／パラレル変換部（以下Ｓ／Ｐと称する）６１で受
信し、パラレルのデータに変換する。そして例えば下位
３ビツトのデータを出力し、排他的論理和回路（以下Ｅ
Ｘ−ＯＲ回路と称する） ６２−１〜６２−３の一方の
入力端子に加える。他方の入力端子には例えばユニット
５０−１を指定する信号データの場合、第４図に■、■
で示すようにＥＸ−ＯＲ回路６２−１及び６２−２には
地電位（アース電位、“Ｌ″レベル、及び６２−３には
同図■で示すように＋５Ｖ（“Ｈ”レベル）を加える。
ルスを第４図に示すチャネルパルス識別部６０内のシリ
アル／パラレル変換部（以下Ｓ／Ｐと称する）６１で受
信し、パラレルのデータに変換する。そして例えば下位
３ビツトのデータを出力し、排他的論理和回路（以下Ｅ
Ｘ−ＯＲ回路と称する） ６２−１〜６２−３の一方の
入力端子に加える。他方の入力端子には例えばユニット
５０−１を指定する信号データの場合、第４図に■、■
で示すようにＥＸ−ＯＲ回路６２−１及び６２−２には
地電位（アース電位、“Ｌ″レベル、及び６２−３には
同図■で示すように＋５Ｖ（“Ｈ”レベル）を加える。
つまり■、■、■の組み合わせで“００１”となるよう
に設定する。
に設定する。
そしてＥＸ−ＯＲ回路６２−１〜６２−３でそれぞれ両
者が一致した時、ＥＸ−ＯＲ回路６２−１〜６２−３か
らは“Ｌ”レベル（“０”）の信号を出力する。
者が一致した時、ＥＸ−ＯＲ回路６２−１〜６２−３か
らは“Ｌ”レベル（“０”）の信号を出力する。
これら“Ｌ”レベルの出力信号を否定論理和回路（以下
ＮＯＲ回路と称する）６３に加える。ＮＯＲ回路６３は
入力がすべて“Ｌ”レベル（“０”）の時“Ｈ”レベル
（“１”）の信号データを出力する。この出力をカウン
タ６４に加える。カウンタ６４ではこの信号データじ１
”）を入力すると、まずＣ８部１０−１を指定する信号
をＣ８部１０−１に出力する。Ｃ８部１０−１ではこの
指定信号を受信してディジタルの主信号データをＭＵＸ
部２０に向けて出力する。
ＮＯＲ回路と称する）６３に加える。ＮＯＲ回路６３は
入力がすべて“Ｌ”レベル（“０”）の時“Ｈ”レベル
（“１”）の信号データを出力する。この出力をカウン
タ６４に加える。カウンタ６４ではこの信号データじ１
”）を入力すると、まずＣ８部１０−１を指定する信号
をＣ８部１０−１に出力する。Ｃ８部１０−１ではこの
指定信号を受信してディジタルの主信号データをＭＵＸ
部２０に向けて出力する。
次にカウンタ６４では、入力クロックに同期してカウン
トを開始し８ビツト目に達した時数のＣＨ部、即ちＣ８
部１０−２を指定する信号をＣ８部１０−２に出力する
。以下カウンタ６４でカウントを続け、８ビツト目毎に
次のＣＨ部を指定する信号を該当するＣＨ部に出力する
。６個目のＣ８部１０−６への指定信号の出力を終了す
ると、Ｃ８部１Ｏ−１−１ｏ−６を有するユニット５０
−１を指定する信号がＭＵＸ部２０のチャネルパルス送
出部７０から送られてこないため、ＮＯＲ回路６３の出
力は“Ｌ”レベル（“０”）となりカウンタ６４はリセ
ットして初期化される。
トを開始し８ビツト目に達した時数のＣＨ部、即ちＣ８
部１０−２を指定する信号をＣ８部１０−２に出力する
。以下カウンタ６４でカウントを続け、８ビツト目毎に
次のＣＨ部を指定する信号を該当するＣＨ部に出力する
。６個目のＣ８部１０−６への指定信号の出力を終了す
ると、Ｃ８部１Ｏ−１−１ｏ−６を有するユニット５０
−１を指定する信号がＭＵＸ部２０のチャネルパルス送
出部７０から送られてこないため、ＮＯＲ回路６３の出
力は“Ｌ”レベル（“０”）となりカウンタ６４はリセ
ットして初期化される。
次にユニット５０−２を指定する信号がＭＵＸ部２０の
チャネルパルス送出部７０から送出され、ユニット５０
−２テは自ユニット５０−２への信号であることを識別
し、ＮＯＲ回路６３からカウンタ６４に“Ｈ”レベル（
“ｌ”）を出力し、上述したと同様の動作を行ってＣ８
部１０−７〜１０−１２の識別を行う。他のユニッ）
５０−３〜５０−５についても同様にして、それぞれの
ユニット及び各ＣＨ部の識別を行う。
チャネルパルス送出部７０から送出され、ユニット５０
−２テは自ユニット５０−２への信号であることを識別
し、ＮＯＲ回路６３からカウンタ６４に“Ｈ”レベル（
“ｌ”）を出力し、上述したと同様の動作を行ってＣ８
部１０−７〜１０−１２の識別を行う。他のユニッ）
５０−３〜５０−５についても同様にして、それぞれの
ユニット及び各ＣＨ部の識別を行う。
このようにしてＭＵＸ部とＣＨ部の間の信号線を例えば
１０本から３本に減らすことが出来、装置の小型化、コ
ネクタビンの削減を実現することが出来る。更に回路の
構成の簡易化も実現出来る。
１０本から３本に減らすことが出来、装置の小型化、コ
ネクタビンの削減を実現することが出来る。更に回路の
構成の簡易化も実現出来る。
この結果、低価格化、信頼性の向上を実現することが出
来る。
来る。
以上説明したように本発明によれば、ＭＵＸ部とＣＨ部
の間の信号線を例えば１０本から３本に減らすことが出
来、装置の小型化、コネクタビンの削減を実現すること
が出来る。更に回路の構成の簡易化も実現出来る。この
結果、低価格化、信頼性の向上を実現することが出来る
。
の間の信号線を例えば１０本から３本に減らすことが出
来、装置の小型化、コネクタビンの削減を実現すること
が出来る。更に回路の構成の簡易化も実現出来る。この
結果、低価格化、信頼性の向上を実現することが出来る
。
第１図は本発明の原理図、
第２図は本発明の実施例の装置の構成を示すブロック図
、 第３図は実施例のチャネルパルス送出部の構成を示すブ
ロック図、 第４図は実施例のチャネルパルス識別部の構成を示すブ
ロック図、 第５図は実施例の動作を説明するタイムチャート、 第６図は一例のＰＣＭ伝送装置の構成を示すブロック図
、 第７図は従来例のチャネルパルスの送受系を示す図であ
る。 図において ６００はチャネル識別部、 ７００はユニット指定信号送出部 を示す。
、 第３図は実施例のチャネルパルス送出部の構成を示すブ
ロック図、 第４図は実施例のチャネルパルス識別部の構成を示すブ
ロック図、 第５図は実施例の動作を説明するタイムチャート、 第６図は一例のＰＣＭ伝送装置の構成を示すブロック図
、 第７図は従来例のチャネルパルスの送受系を示す図であ
る。 図において ６００はチャネル識別部、 ７００はユニット指定信号送出部 を示す。
Claims (1)
- 【特許請求の範囲】 ｍ個のユニット（５００−１〜５００−ｍ）に各ｎ個ず
つ搭載され、アナログ入力信号をディジタルのデータに
変換し、多重化部（２００）からの制御信号により該デ
ータを出力するチャネル部（１００−１〜１００−ｎ）
と、該チャネル部（１００−１〜１００−ｎ）の出力を
順次入力して多重化を行う多重化部（２００）とを有す
るデータ伝送装置において、 該多重化部（２００）に、該ｍ個のユニット（５００−
１〜５００−ｍ）のうちの１つのユニットを順次指定す
るための信号を出力するユニット指定信号送出部（７０
０）を設け、 該ｍ個のユニット（５００−１〜５００−ｍ）のそれぞ
れに、該多重化部（２００）から１つのユニットを順次
指定するための信号を入力し、指定されたユニットでは
該ユニットに搭載されたｎ個のチャネル部（１００−１
〜１００−ｎ）を順次指定する信号を出力するチャネル
識別部（６００）を設け、 該チャネル識別部（６００）の出力の指定する信号によ
り指定されたチャネル部からディジタルのデータを該多
重化部（２００）に出力するようにしたことを特徴とす
るチャネルアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124995A JPH0750877B2 (ja) | 1990-05-15 | 1990-05-15 | チャネルアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124995A JPH0750877B2 (ja) | 1990-05-15 | 1990-05-15 | チャネルアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0420133A true JPH0420133A (ja) | 1992-01-23 |
| JPH0750877B2 JPH0750877B2 (ja) | 1995-05-31 |
Family
ID=14899290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124995A Expired - Fee Related JPH0750877B2 (ja) | 1990-05-15 | 1990-05-15 | チャネルアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750877B2 (ja) |
-
1990
- 1990-05-15 JP JP2124995A patent/JPH0750877B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750877B2 (ja) | 1995-05-31 |
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