JP3950165B2 - 信号処理装置 - Google Patents

Description

この発明は、信号処理装置に関し、特に原稿読取装置等に適用され、複数のアナログ信号をデジタル化して高速化処理する信号処理装置に関する。

近年、スキャナ、複合複写機等に用いられる原稿読取装置は、１ラインあたりの読取速度の高速化が著しく、この原稿読取装置に適用される信号処理装置においては、１ラインを複数ブロックに分割して並列処理し、なおかつ分割したブロックそれぞれの処理速度を高速化する必要がある。また複数ブロック毎に読み出されるアナログデータを処理する回路も当然高速化する必要がある。一方、原稿読取装置の小型化に伴い、信号処理装置も１チップ化等の手段により小型化される傾向にある。
基本的に、信号処理装置内の各ブロックは、駆動クロックにてＯＮ／ＯＦＦ制御されているスイッチドキャパシタによって接続され、各ブロックのデータ取り込み、後段ブロックへのデータ移送を、駆動クロックのタイミングを調整することによって、各ブロックが処理している信号同士の干渉がないように処理されている。
しかし、従来の信号処理装置は、高速クロックにより高速駆動していくと、各回路ブロックのスイッチングのタイミングによっては、隣り合う信号の出力同士が影響し合う状態が発生したり、回路の小型化に伴って、各回路の配置、配線引き回しが難しくなり、配線同士の干渉という問題が起き、各回路間において、信号データ同士の干渉、いわゆるクロストークが発生していた。それによって、信号処理装置に入る前と後ではデータの変化、劣化が起こり、信号処理される前のデータと信号処理された後のデータとの間のデータの相関が得られないという問題が生来していた。また、原稿読取装置の小型化、高速化に伴い、並列処理される複数信号線同士の配線が近接することになり、信号処理装置前段にて配線間のクロストークが起こりうる状況もある。
これに対し、信号処理装置内部の回路配置やブロック間スイッチングタイミングの最適化を行ったり、また原稿読取装置において配線同士の近接を極力避けることにより、上記のような問題点を解消することも行われているが、実際にはそれによっても解消しきれないクロストークが存在しており、例えば、原稿読取装置の読取データ処理のためにこのような信号処理装置を用いて原稿読み取りを実施した場合、出力データのある部分が他の部分に薄い影のように映り込んでしまう、いわゆる「ゴースト現象」を起こしてしまい、画質化の原因となっていた。
この発明は、上記課題を解消するためになされたものであり、複数信号列を並列処理する際に発生する信号データ間のクロストークを効果的に抑制できる信号処理回路を提供することを目的とする。

この発明に係る信号処理装置は、アナログ入力信号線を複数組備えている入力線路と、前記入力線路からの複数のアナログ信号を所望の順番で後段の一本の信号線に送り出すマルチプレクサ回路と、アナログ信号をデジタル信号に変換して出力するアナログ−デジタル変換回路と、前記アナログ−デジタル変換回路より順次出力された信号の内、同時に信号処理装置に入力された複数信号に対して、信号一つずつ、その信号と他の相互に干渉している複数信号との影響度を複数信号それぞれに係数化し、その係数と信号を掛け合わせたデータを足し合わせるクロストーク補正回路を備えたものである。
また、この発明に係る信号処理装置は、アナログ入力信号線を複数組備えている入力線路と、前記入力線路からの複数のアナログ信号を所望の順番で後段の一本の信号線に送り出すマルチプレクサ回路と、アナログ信号をデジタル信号に変換して出力するアナログ−デジタル変換回路と、前記アナログ−デジタル変換回路より順次出力された信号の内、一つの信号についてその前後複数の信号と相互に干渉している複数信号との影響度をそれぞれに係数化し、その係数と信号を掛け合わせたデータを足し合わせるクロストーク補正回路を備えたものである。
更にこの発明に係る信号処理装置は、上記クロストーク除去係数を装置外から変更する通信処理回路を備えたものである。
この発明によれば、原稿読取装置の信号の配線間に発生するクロストークや、原稿読取装置の信号を処理する回路をＡＳＩＣのように１チップＩＣ化して小型化する際に、アナログ信号処理部にて発生するクロストークを抑制できる信号処理装置が容易かつ精度よく提供でき、また、クロストーク除去係数を保存する記憶装置を装置外と通信機能を持つことにより、部品の追加取替えの必要なく、容易に原稿読取装置に応じて個々に係数を変更可能となるものである。

図１は、実施の形態１による信号処理装置の全体構成図である。
図２は、図１による信号処理装置のクロストーク補正回路の詳細構成を示す回路図である。
図３は、実施の形態１による信号処理装置のクロストークを修正した出力信号（デジタル）波形図である。
図４は、実施の形態１による信号処理装置のクロストークを修正していない出力信号（デジタル）波形図である。
図５は、実施の形態１による信号処理装置のクロストークを修正する過程を示す出力信号（デジタル）波形図である。
図６は、実施の形態１による信号処理装置のデータ処理の流れを模式的に示したタイミングチャートである。
図７は、実施の形態２による信号処理装置のクロストーク補正回路の詳細構成を示す回路図である。
図８は、実施の形態２による信号処理装置のデータ処理の流れを模式的に示したタイミングチャートである。

実施の形態１．
以下、この発明の実施の形態１について、図１乃至図６を用いて説明する。図１は、実施の形態１による信号処理装置の全体構成図であり、図中、１はスキャナ、複合複写機等に用いられる原稿読取装置（例えば密着イメージセンサ）であり、１ラインを複数個のブロック（図では１ａ〜１ｆの６個）に分割した状態を示している。２は各ブロックから読み出されるアナログ入力信号の取り込み部分を示しており、この部分で前述した信号間クロストークを発生する。３は上記複数のアナログ入力信号を所望の順番で一本の信号線に送り出すマルチプレクサ回路、４は上記多重化された信号を増幅する増幅回路、５は増幅されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路、６はこの発明の目的とするクロストーク補正回路、７はクロストークが修正されたデジタル出力信号を処理する通常の信号処理回路である。なお、８は上記クロストーク補正回路６を制御する係数を外部から制御できるようにした通信処理回路である。
図２は上記クロストーク補正回路６の詳細回路構成図であり、図において、１０は上記データ入力の並列信号数を数えるカウンタ、２０は複数個の記憶ブロック２１〜２７からなり、上記データ入力Ｄｉｎをクロック周期に応じて１段階ずつ次段へ順次送るシフトレジスタ回路で、２１は上記アナログ−デジタル変換回路５（図１）を経て入力されるデジタルデータ入力信号Ｄｉｎを記憶し、２２は１クロック前に当該クロストーク補正回路に入力された信号を記憶し、２３−２８も同様に２〜７クロック前に当該クロストーク補正回路に入力されたそれぞれの信号を記憶する。３０は上記記憶ブロック２１〜２８に信号が全て格納されるまでデータを保持する８つのチャンネル３１〜３８からなる信号保持回路である。４０は８つのチャンネル４１〜４８からなり、上記信号保持回路３１〜３８に保持されているデータと、後述の信号間の信号干渉度を係数化したデータとを乗算する乗算器、５０は上記乗算器４０の各チャンネルそれぞれの信号を加算して補正データを作成する加算器、５１はデータ出力されるビット数に応じて上記データのオーバーフローあるいはアンダーフローを防ぐ回路、Ｄｏｕｔは補正されたデジタルデータ出力を示す。５２は後述の信号間の信号干渉度を係数化したデータを予め保存している記憶装置、５３は上記信号保持回路３１〜３８のデータと上記記憶装置５２の係数データとをマッチングさせるためのマルチプレクサ回路、５４はクロストークを補正するべき信号を選択する選択回路である。カウンタ１０は例えばそのカウント値がｘとなれば有効信号１を出力し、それ以外は０を出力するものであり、有効信号１を出力する度に信号保持回路３０の保持データを送出し、信号保持回路３０に次の値を後段より取り込むものである。
図３は、実施の形態１による信号処理装置のクロストークを修正した出力信号波形図であり、図４は同じくクロストークを修正していない出力信号波形図であり、図５は図２のクロストーク補正回路６により上記クロストークを補正する様子を示す出力信号波形図である。図は、複数のアナログ入力信号が一系列の信号で、例えばＳＩＧ１、ＳＩＧ２、ＳＩＧ３、ＳＩＧ４の順番に送られてくるものとし、また、ＳＩＧ２に大入力Ｘ（所望のデジタルデータの最大値）、ＳＩＧ１、３、４に小入力Ｙを入力した場合を想定している。なお、領域１〜４は図２の記憶ブロック２２〜２８のそれぞれのブロックに当り、そのうち、隣接２〜４ブロックに入っている信号を表すものである。例えば、領域１はブロック２５、領域２はブロック２４、領域３はブロック２３、領域４はブロック２２と置き換えることができる。次に、クロストークの影響を受けた図４のような出力波形を修正する手順について図５を参照しながら模式的に説明する。先ず、図５（ａ）において、ＳＩＧ２が領域１に取り込まれているとき、領域２のＳＩＧ１の減少量を上方向（矢印）に修正する。また、図５（ｂ）のように、ＳＩＧ２が領域３に取り込まれているとき、領域２のＳＩＧ３の減少量を下方向（矢印）に修正する。更に図５（ｃ）のように、ＳＩＧ２が領域４に取り込まれているとき、領域２のＳＩＧ４の減少量を上方向（矢印）に修正するものである。上記修正は図２で説明した記憶装置５２に保存している複数種類の係数を乗算器４１−４８にてデータ入力信号Ｄｉｎと掛け合わせることにより行われる。
次に、乗算器４１−４８にてデータ入力信号Ｄｉｎと掛け合わせる係数５２の作成方法及び利用方法について説明する。まず原稿読取装置１にて、原稿照明灯を点灯した状態で読み取り面に黒原稿を置き、そのデータを取り込む。上記読取装置１からの信号は読取領域をｎ分割されてｎ本の信号になって当該信号処理装置に入力される。次に、原稿照明灯を点灯し、分割した１ブロック目の読取領域のみ白原稿を、他ブロックは黒原稿を読み込んだデータを採取する。次に２ブロック目の読取領域のみ白原稿を、他ブロックは黒原稿を読み込んだデータを採取する。同様の作業を３ブロック目、４ブロック目、…、ｎブロック目まで行う。採取したデータの中で、まず１ブロック目に白原稿を読んだデータにおいて、１ブロック目以外の各ブロックのデータと全領域黒原稿で採取したデータを比較する。ここで白原稿の入力信号がアナログ−デジタル変換回路５の出力ビット数の最大値で大入力とし、黒原稿の入力信号が基準電位であるので小入力として処理する。係数Ｃｎｘは下記の式にて求める。

この係数を、原稿読取ラインをｎブロックに分割している場合は、ｎ×（ｎ−１）個の演算を行い、記憶装置５２内の係数テーブルに収納する。この係数を記憶装置５２に格納し、カウンタ１０の数に応じて、マルチプレクサ５３を通じて乗算器４１−４８に代入されることにより、信号処理装置から出力される原稿読取データＤｏｕｔはクロストークの影響のないデータになる。
図６はこの発明の信号処理装置のデータ処理の流れを模式的に示したタイミングチャートであり、上記数１により得られた係数を実際にどのように用いて補正を行うかを説明する。本回路にはクロック５５が常時入力されており、クロックの立ち上がりないし立ち下がりに同期してデータＤｉｎがシフトレジスタ回路２０に入力されるものとする。ある時点でブロック２１にあるデータは次のクロックによってブロック２２に送り込まれる。ブロック２２にあるデータは２３に、２３のデータは２４に移動し、以下同様に順次ブロック間の移動を行う。
また、カウンタ１０も上記クロックに同期してカウントアップする。次に、カウンタが”ｘ”になった時点で（図では”６”）ブロック２１−２８のデータＤ０−Ｄ７をそれぞれデータ保持用ブロック３８−３１に取り込み、それを保持する。上記信号保持回路３０に取り込まれたそれぞれのデータに、カウンタの値に応じて記憶装置（メモリ）５２に格納された係数を掛けていく。例えば、カウンタ値が０の場合は数１にて求めた係数Ｃ１２〜Ｃ１８を用いて、３１に入っていたデータをＤ０、３２に入っていたデータをＤ１、・・・・３８に入っていたデータをＤ７とすると、
Ｄ０’＝Ｄ０×１＋Ｄ１×Ｃ１２＋Ｄ２×Ｃ１３＋Ｄ３×Ｃ１４＋Ｄ４×Ｃ１５＋Ｄ５×Ｃ１６＋Ｄ６×Ｃ１７＋Ｄ７×Ｃ１８
の計算によってクロストーク補正後のＤ０の値Ｄ０’を得る。
カウンタ値が１の場合は
Ｄ１’＝Ｄ０×Ｃ２１＋Ｄ１×１＋Ｄ２×Ｃ２３＋Ｄ３×Ｃ２４＋Ｄ４×Ｃ２５＋Ｄ５×Ｃ２６＋Ｄ６×Ｃ２７＋Ｄ７×Ｃ２８
の計算によってクロストーク補正後のＤ１の値Ｄ１’を得る。以下、クロックが入る度に、Ｄ２’、・・・・、Ｄ７’と同様の計算を行うものである。
従って、実施の形態１においては、同時に信号処理装置に入力された複数信号それぞれに対して、信号一つずつ、その信号と他の相互に干渉している複数信号との影響度を係数化したものを掛け合わすことにより、同時に信号処理装置に入力された複数信号間で発生するクロストークをデジタル的に確実且つ高精度で解消することができる効果を有する。
なお、図６では８入力間のクロストークを補正するために、カウンタは０から７までの８つをカウントするものに、またデジタルデータブロックも２１から２８の８つを用意したものになっているが、クロストーク補正する対象が異なれば、それに応じてカウンタがカウントする数やデジタルデータブロック数等の構成も変わるのは言うまでもない。
実施の形態２．
この発明の実施の形態２について図７および図８を用いて説明する。図７は、実施の形態２による信号処理装置のクロストーク補正回路の構成図である。図８は実施の形態２による信号処理装置のデータ処理の流れを模式的に示したタイミングチャートである。図中、実施の形態１で説明したものと同一又は相当部分には同一符号を示しており、それらについての詳細な説明は省略する。
前記実施の形態１によるクロストーク補正回路では、同時に信号処理装置に入力された複数信号それぞれに対して、信号一つずつ、その信号と他の相互に干渉している複数信号との影響度を係数化する例を示したが、この実施の形態２のクロストーク補正回路は、前記アナログ−デジタル変換回路より順次出力された信号の内、一つの信号についてその前後複数の信号と相互に干渉している複数信号との影響度をそれぞれに係数化する場合の例を示している。
ここでは、シフトレジスタ２０のブロック２５に入ったデータについてクロストーク補正を施す場合を想定している。
回路駆動クロックが立ち上がる、ないし立ち下がる毎にデータが回路内を２１から２２、２３、２４、２５、２６、２７、２８と移動する。ブロック２５に入ったデータに関しては、係数を掛けず、他の７つ、２１、２２、２３、２４、２６、２７、２８のデータに対して、それぞれ乗算器４８、４７、４６、４５、４３、４２、４１を用いてマルチプレクサ回路５３により出力される係数データと掛け合わせる。それを加算器５０にて足し合わせることにより、クロストーク補正されたデータがＤｏｕｔとして出力される。係数に関しては実施の形態１と同様の算出によって得られる。次に図８のタイミングチャートを元にして数１により得た係数を実際にどのように用いて補正を行うか説明する。本回路には５５のクロックが常時入力され、クロックの立ち上がりないし立ち下がりに同期してデータが回路に入力される。ある時点に２１にあるデータは次のクロックによって２２に送り込まれる。２２にあるデータは２３に、２３のデータは２４、２４のデータは２５、２５のデータは２６、２６のデータは２７、２７のデータは２８と移動する。また、カウンタ１０もクロックに同期してカウントアップする。クロストーク補正されるデータはブロック２５に格納されたデータである。係数データを保存している記憶装置５２からマルチプレクサ回路５３を通して乗算器４１−４８に入力される係数はカウンタ値に応じて図８のように変わる。これによって、ある時点で２５に格納されたデータに対して前３クロックの係数Ｃ４１〜Ｃ４３、後４クロックの係数Ｃ４５〜Ｃ４８を掛け合わすことにより、それぞれに入った信号の影響によるクロストークを補正することができる。
従って、実施の形態２においては、一つの信号についてその前後複数の信号と相互に干渉している複数信号との影響度をそれぞれに係数化したものを掛け合わすことにより、同時に信号処理装置に入力された複数信号間で発生するクロストークを簡単なデジタル回路で解消することができる効果を有する。
実施の形態３．
この発明の実施の形態３について図１を用いて説明する。実施の形態３は実施の形態１または実施の形態２の記憶装置５２に保存するクロストーク除去係数を、装置外から変更する通信処理回路８を追加したものである。この通信処理回路８を用いることによって、記憶装置５２の係数を外部から逐次的に書き換えることが可能となるものである。通信処理回路８は外部から入力を受け取る部分、受け取ったデータをクロストーク補正回路６及び信号処理回路７を駆動させているクロックに同期させる部分、必要に応じてクロストーク補正回路６の解釈できるフォーマットに変換する部分、入力をクロストーク補正回路６の記憶装置５２に送信する部分から構成されている。上記入力を受け取る部分は入力信号線、出力信号線、クロック信号線、信号有効／無効指示信号線の独立４線にて構成されるシリアル信号線とすることが出来、または入力／出力信号を適当なビット数の並列信号として送るパラレル信号線により構成されることができる。なお、シリアル信号線は送信速度は遅くなるが、線数が少なくて済み、パラレル信号線は入力／出力用の信号線が増える分、線数が多くなるが、送信速度は速くなり、その時々の用途に応じて入力受け取り部分を選択すると良い。

Claims (5)

1. アナログ入力信号線を複数組備えている入力線路と、その入力線路からの前記複数のアナログ信号を所望の順番で後段の一本の信号線に送り出すマルチプレクサ回路と、アナログ信号をデジタル信号に変換して出力するアナログ−デジタル変換回路と、前記アナログ−デジタル変換回路より順次出力された信号の内、同時に信号処理装置に入力された複数信号に対して、信号一つずつ、その信号と他の相互に干渉している複数信号との影響度を複数信号それぞれに係数化し、その係数と信号を掛け合わせたデータを足し合わせるクロストーク補正回路を備えたことを特徴とする信号処理装置。
2. クロストーク補正回路は、データ入力の並列信号数をカウントするカウンタと、複数個の記憶ブロックからなり上記データ入力をクロック周期に応じて次段へ順次シフトするシフトレジスタと、上記記憶ブロックに信号が全て格納されるまでデータを保持する信号保持回路と、上記信号保持回路に保持されるそれぞれのデータと信号間の信号干渉度を予め係数化したデータとを乗算する乗算器と、上記乗算器のそれぞれの信号を加算してクロストークの補正された出力データを出力する加算器とを備えたことを特徴とする請求項１に記載の信号処理装置。
3. アナログ入力信号線を複数組備えている入力線路と、その入力線路からの前記複数のアナログ信号を所望の順番で後段の一本の信号線に送り出すマルチプレクサ回路と、アナログ信号をデジタル信号に変換して出力するアナログ−デジタル変換回路を持ち、前記アナログ−デジタル変換回路より順次出力された信号の内、一つの信号についてその前後複数の信号と相互に干渉している複数信号との影響度をそれぞれに係数化し、その係数と信号を掛け合わせたデータを足し合わせるクロストーク補正回路を備えたことを特徴とする信号処理装置。
4. クロストーク補正回路は、データ入力の並列信号数をカウントするカウンタと、複数個の記憶ブロックからなり上記データ入力をクロック周期に応じて次段へ順次シフトするシフトレジスタと、上記各記憶ブロックに保持されたそれぞれのデータと信号間の信号干渉度を予め係数化したデータとを乗算する乗算器と、上記乗算器のそれぞれの信号を加算してクロストークの補正された出力データを出力する加算器とを備えたことを特徴とする請求項３に記載の信号処理装置。
5. 上記記憶装置に保存するクロストーク除去係数を装置外から変更する通信処理回路を備えたことを特徴とする請求項１あるいは３記載の信号処理装置。

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