JP2021087040A - 信号処理装置、撮像装置、読取装置、画像形成装置および信号処理方法 - Google Patents

Abstract

【課題】レーン数を増加することなく、低コストでデータを転送する。【解決手段】ｍチャンネルのデータをメモリに書き込むデータ書込み手段と、前記メモリから読み出したデータをｎ（ｍ＞ｎ）チャンネルのデータで出力するチャンネル数変換手段と、前記ｎチャンネルのデータを後段の処理装置へと転送する複数のシリアルデータ転送手段と、を備える。【選択図】図４

Description

本発明は、信号処理装置、撮像装置、読取装置、画像形成装置および信号処理方法に関する。

従来、固体撮像素子を用いた撮像装置においては、ＲＧＢからなる画素を配置した３ラインセンサ構成や、ＲＧＢなどの可視光以外に赤外などの不可視光の読取を可能とする４ラインセンサ構成が知られている。

一方、特許文献１には、画像読出し信号をデジタルデータに変換した後、ＲＡＭ（Random Access Memory）を用いて速度変換を実施しＬＶＤＳ（Low Voltage Differential Signaling）によりデータ転送することで、データ転送速度を低減する技術が開示されている。

しかしながら、従来の４ラインセンサでは、４色分の画像データを専用の伝送路を設けて後段の信号処理ＩＣへと画像信号を転送することが考えられるが、センサＩＣと信号処理ＩＣとのＩＦ信号数が多いとＩＣ実装上の制約が発生する、という問題がある。

また、４色の画像データを扱うためには、簡単には系統数を増やせばよい。特許文献１においては、６系統を採用している。しかしながら、ＲＧＢ＊１０Ｂｉｔの画像データを扱うには最低５系統のＬＶＤＳデータレーンを設ければ事足りるため、３色以上を取り扱う場合であっても５系統で全てのデータを転送できることが望ましい。また、レーン数増加によりＩＣ実装上の制約が発生する、という問題がある。

本発明は、上記に鑑みてなされたものであって、レーン数を増加することなく、低コストでデータを転送することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、ｍチャンネルのデータをメモリに書き込むデータ書込み手段と、前記メモリから読み出したデータをｎ（ｍ＞ｎ）チャンネルのデータで出力するチャンネル数変換手段と、前記ｎチャンネルのデータを後段の処理装置へと転送する複数のシリアルデータ転送手段と、を備えることを特徴とする。

本発明によれば、低コストでＩＣ実装上の制約の発生を抑制することができる、という効果を奏する。

図１は、第１の実施の形態にかかる画像形成装置の一例の構成を示す図である。 図２は、画像読取装置の構造を例示的に示す断面図である。 図３は、画像読取装置を構成する各部の電気的接続を示すブロック図である。 図４は、画像読取装置における信号処理部および画像処理部の回路構成例を示す図である。 図５は、信号処理部が備えるチャンネル数変換回路の構成の一例を示す図である。 図６は、信号処理部におけるデータ処理の一例を示すタイミングチャートである。 図７は、画像処理部におけるデータ処理の一例を示すタイミングチャートである。 図８は、第２の実施の形態にかかる画像読取装置における信号処理部および画像処理部の回路構成例を示す図である。 図９は、第３の実施の形態にかかる画像読取装置における信号処理部および画像処理部の回路構成例を示す図である。 図１０は、第４の実施の形態にかかる信号処理部におけるデータ処理の一例を示すタイミングチャートである。 図１１は、第５の実施の形態にかかる信号処理部におけるデータ処理の一例を示すタイミングチャートである。 図１２は、第６の実施の形態にかかる画像読取装置における信号処理部および画像処理部の回路構成例を示す図である。

以下に添付図面を参照して、信号処理装置、撮像装置、読取装置、画像形成装置および信号処理方法の実施の形態を詳細に説明する。

（第１の実施の形態）
図１は、第１の実施の形態にかかる画像形成装置１００の一例の構成を示す図である。図１において、画像形成装置１００は、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する一般に複合機と称されるものである。

画像形成装置１００は、読取装置である画像読取装置１０１およびＡＤＦ（Automatic Document Feeder）１０２を有し、その下部に画像形成部１０３を有する。画像形成部１０３については、内部の構成を説明するために、外部カバーを外して内部の構成を示している。

ＡＤＦ１０２は、画像を読み取らせる原稿を読取位置に位置づける原稿支持部である。ＡＤＦ１０２は、載置台に載置した原稿を読取位置に自動搬送する。画像読取装置１０１は、ＡＤＦ１０２により搬送された原稿を所定の読取位置で読み取る。また、画像読取装置１０１は、原稿を載置する原稿支持部であるコンタクトガラスを上面に有し、読取位置であるコンタクトガラス上の原稿を読み取る。具体的に画像読取装置１０１は、内部に光源や、光学系や、ＣＭＯＳイメージセンサなどの固体撮像素子を有するスキャナであり、光源で照明した原稿の反射光を光学系を通じて固体撮像素子で読み取る。

画像形成部１０３は、記録紙を手差しする手差ローラ１０４や、記録紙を供給する記録紙供給ユニット１０７を有する。記録紙供給ユニット１０７は、多段の記録紙給紙カセット１０７ａから記録紙を繰り出す機構を有する。供給された記録紙は、レジストローラ１０８を介して二次転写ベルト１１２に送られる。

二次転写ベルト１１２上を搬送する記録紙は、転写部１１４において中間転写ベルト１１３上のトナー画像が転写される。

また、画像形成部１０３は、光書込装置１０９や、タンデム方式の作像ユニット（Ｙ、Ｍ、Ｃ、Ｋ）１０５や、中間転写ベルト１１３や、上記二次転写ベルト１１２などを有する。作像ユニット１０５による作像プロセスにより、光書込装置１０９が書き込んだ画像を中間転写ベルト１１３上にトナー画像として形成する。

具体的に、作像ユニット（Ｙ、Ｍ、Ｃ、Ｋ）１０５は、４つの感光体ドラム（Ｙ、Ｍ、Ｃ、Ｋ）を回転可能に有し、各感光体ドラムの周囲に、帯電ローラ、現像器、一次転写ローラ、クリーナーユニット、及び除電器を含む作像要素１０６をそれぞれ備える。各感光体ドラムにおいて作像要素１０６が機能し、感光体ドラム上の画像が各一次転写ローラにより中間転写ベルト１１３上に転写される。

中間転写ベルト１１３は、各感光体ドラムと各一次転写ローラとの間のニップに、駆動ローラと従動ローラとにより張架して配置されている。中間転写ベルト１１３に一次転写されたトナー画像は、中間転写ベルト１１３の走行により、二次転写装置で二次転写ベルト１１２上の記録紙に二次転写される。その記録紙は、二次転写ベルト１１２の走行により、定着装置１１０に搬送され、記録紙上にトナー画像がカラー画像として定着する。その後、記録紙は、機外の排紙トレイへと排出される。なお、両面印刷の場合は、反転機構１１１により記録紙の表裏が反転されて、反転された記録紙が二次転写ベルト１１２上へと送られる。

なお、画像形成部１０３は、上述したような電子写真方式によって画像を形成するものに限るものではなく、インクジェット方式によって画像を形成するものであってもよい。

次に、画像読取装置１０１について説明する。

図２は、画像読取装置１０１の構造を例示的に示す断面図である。図２に示すように、画像読取装置１０１は、本体１１内に、撮像装置９を備えたセンサ基板１０、レンズユニット８、第１キャリッジ６及び第２キャリッジ７を有する。第１キャリッジ６は、ＬＥＤ（Light Emitting Diode）である光源２及びミラー３を有する。第２キャリッジ７は、ミラー４,５を有する。また、画像読取装置１０１は、上面にコンタクトガラス１及び基準白板１３を設けている。

画像読取装置１０１は、読取動作において、第１キャリッジ６及び第２キャリッジ７を待機位置（ホームポジション）から副走査方向（Ａ方向）に移動させながら光源２から光を上方に向けて照射する。そして、第１キャリッジ６及び第２キャリッジ７は、原稿１２からの反射光を、レンズユニット８を介して撮像装置９上に結像させる。

また、画像読取装置１０１は、電源ＯＮ時などには、基準白板１３からの反射光を読取って基準を設定する。即ち、画像読取装置１０１は、第１キャリッジ６を基準白板１３の直下に移動させ、光源２を点灯させて基準白板１３からの反射光を撮像装置９の上に結像させることによりゲイン調整を行う。

撮像装置９（図４参照）には、入射光量を電気信号に変換する画素が配置されている。画素は行列状に配置され、各画素から得られる電気信号は、一定時間毎に所定の順序で、後段の信号処理部２１（図４参照）へと転送される（画素読出し信号）。各画素上には特定の波長の光のみを透過するフィルタが配置されている。本実施の形態の撮像装置９では、同一のフィルタが配置された画素群から得られる各信号をチャンネルと称する。

図３は、画像読取装置１０１を構成する各部の電気的接続を示すブロック図である。図３に示すように、画像読取装置１０１は、上述した撮像装置９、光源２に加え、画像処理部２０、制御部２３、光源駆動部２４、を備えている。光源駆動部２４は、光源２を駆動する。

撮像装置９は、固体撮像素子２２と、信号処理装置である信号処理部２１とを有している。固体撮像素子２２は、縮小光学系用センサであり、例えばＣＭＯＳイメージセンサなどである。固体撮像素子２２は、画素アレイ２２０を備える。画素アレイ２２０は、画素を構成する多数のフォトダイオード（ＰＤ）が行列状に配置され、所定の順序で光電変換結果を後段の信号処理部２１へと転送する。

信号処理部２１は、ゲイン制御部（増幅器）、オフセット制御部、Ａ／Ｄ変換部（ＡＤＣ回路）などを有している。信号処理部２１は、固体撮像素子２２から出力された画像信号（Ｒ／Ｇ／Ｂ／ＮＩＲ）に対して、ゲイン制御、オフセット制御、Ａ／Ｄ変換などを実行する。

制御部２３は、光源駆動部２４、固体撮像素子２２、信号処理部２１、画像処理部２０の各部の設定を制御する。

画像処理部２０は、各種の画像処理を実行する。

次に、信号処理部２１および画像処理部２０の回路構成について詳述する。

ここで、図４は画像読取装置１０１における信号処理部２１および画像処理部２０の回路構成例を示す図である。

なお、本実施形態において、ｍ，ｎは１以上の整数であり、ｍ＞ｎである。また、本実施形態においては、固体撮像素子２２により取得した画像データを処理する場合について説明するが、本発明の構成による信号処理装置は画像データを扱う場合のみに限定されるものではない。

図４に示すように、信号処理部２１は、ＡＤＣ回路２１１、データ書込み手段および速度変換手段である速度変換回路２１２、チャンネル数変換手段であるチャンネル数変換回路２１３、データ転送クロック生成回路２１４、マッピング回路２１５、パラレル−シリアル回路２１６、データ転送回路２１７、データ格納クロック生成回路２１８、制御レジスタ２１９などを備える。制御レジスタ２１９は、制御部２３を介した各種設定を記憶する。

図４に示すように、信号処理部２１では、固体撮像素子２２からチャンネル毎に得られる画素読出し信号（Ａ１〜Ａｍ）をＡＤＣ回路２１１により１０Ｂｉｔのデジタルデータ（ＤＩ１〜ＤＩｍ）へと変換する。変換されたＤＩ１〜ＤＩｍ信号は、画素読出し周波数と同じ周波数の速度変換回路書込みクロック（ＷＣＬＫ）に同期して速度変換回路２１２へと書込まれる。なお、ＷＣＬＫは、データ格納クロック生成回路２１８により生成される。

速度変換回路２１２のメモリに書込まれたデータは、速度変換回路読出しクロック（ＲＣＬＫ）に同期して読み出される。なお、ＲＣＬＫは、データ転送クロック（ＳＥＲＣＬＫ）を生成するデータ転送クロック生成回路２１４により生成される。

速度変換回路２１２のメモリから読み出されたｍチャンネル１０Ｂｉｔのデータ（ＤＯ１〜ＤＯｍ）は、チャンネル数変換回路２１３によりＭＣＬＫに同期したｎチャンネル１０Ｂｉｔのデータ（Ｄ１〜Ｄｎ）へと変換される。なお、ＭＣＬＫは、データ転送クロック（ＳＥＲＣＬＫ）を生成するデータ転送クロック生成回路２１４により生成される。

ここで、信号処理部２１が備えるチャンネル数変換回路２１３について詳述する。図５は、信号処理部２１が備えるチャンネル数変換回路２１３の構成の一例を示す図である。ここでは、ｍ＝４、ｎ＝３として説明する。図５に示すように、チャンネル数変換回路２１３は、データ並び変え部２１３１と、処理選択レジスタ２１３２と、セレクタ２１３３とを備える。チャンネル数変換回路２１３は、データ並び変え部２１３１により、速度変換回路２１２から読み出された４チャンネル画像データ（ＤＯ１〜ＤＯ４）を並び替えて３チャンネル画像データ（Ｄ１〜Ｄ３）とする。

セレクタ２１３３は、処理選択レジスタ２１３２を介した制御により、後段に出力する３チャンネル画像データ（Ｄ１〜Ｄ３）を選択的に出力する。

なお、チャンネル数変換回路２１３には、データ並び替えを実施せず、入力された複数チャンネル画像データのうちから一部を選択し、そのまま出力する機能を設けてもよい。例えば、画像処理部２０において、図５に示すように、予め定められた３チャンネル分の画像データ（ＤＯ１〜ＤＯ３）のみを必要とする場合に、データ並び変え部２１３１をバイパスして予め定められた３チャンネル分の画像データを出力するようにすればよい。このようにすることで、一つの装置で、回路変更や伝送路切替えを行う必要なく、処理選択レジスタ２１３２の設定のみで３チャンネルあるいは４チャンネルの画像データ転送切替えが可能となる。

チャンネル数変換回路２１３で変換されたデータ（Ｄ１〜Ｄｎ）は、後段のマッピング回路２１５、パラレル−シリアル回路２１６及びデータ転送回路２１７を経由して画像処理部２０へと転送される。マッピング回路２１５は、チャンネル数変換回路２１３で変換されたデータ（Ｄ１〜Ｄｎ）に対してマッピング処理を実施し、例えば５系統７ＢｉｔのＭＡ〜ＭＥの信号を得る。また、パラレル−シリアル回路２１６は、ＭＡ〜ＭＥの信号をパラレル−シリアル変換してＳＥＲＣＬＫ信号に同期したＳＡ〜ＳＥの信号を得る。また、画像処理部２０においてシリアル-パラレル変換を実施するための転送データ同期クロックＳＣＫを発生する。したがって、チャンネル数変換回路２１３、マッピング回路２１５、パラレル−シリアル回路２１６及びデータ転送回路２１７によりデータ転送手段が実現されている。

一方、図４に示すように、画像処理部２０は、データ転送回路２０１、シリアル−パラレル回路２０２、マッピング回路２０３、チャンネル数変換回路２０４、メモリ２０５、各種画像処理回路２０６、画像処理クロック生成回路２０７などを備える。

図４に示すように、画像処理部２０では、データ転送回路２０１を介してデータと共に転送されるクロックに同期したクロック（ＰＣＬＫ）を用いて、後段のシリアル−パラレル回路２０２、マッピング回路２０３を経由して送信されたｎチャンネル１０Ｂｉｔのデータをチャンネル数変換回路２０４でｍチャンネル１０Ｂｉｔのデータ（ＰＩ１〜ＰＩｍ）へと変換し、ｍチャンネル分設けたメモリ２０５へと書き込む。画像処理部２０でのメモリ読出し以降の各種画像処理回路２０６での処理は、画像処理クロック生成回路２０７により生成されたクロック（ＳＣＬＫ）に同期して実施される。

なお、以降の説明では、一例として固体撮像素子２２からの入力データチャンネル数ｍを４，データ転送チャンネル数ｎを３として説明する。なお、全ての説明においてｍ＝４，ｎ＝３に限定されはしない。

次に、信号処理部２１におけるデータ処理について詳述する。ここで、図６は信号処理部２１におけるデータ処理の一例を示すタイミングチャートである。図６に示す例は、信号処理部２１において４チャンネルの画像データを処理する場合を示すものである。

なお、図６においては、固体撮像素子２２の出力から、ＡＤＣ回路２１１によるデジタルデータ化処理までの詳細は省略する。

図６に示すように、ＡＤＣ回路２１１からの出力（ＤＩ１−ＤＩ４）は、ＷＣＬＫに同期して速度変換回路２１２へと書き込まれる。速度変換回路２１２からの画像データ読出しはＷＣＬＫとは異なるクロックＲＣＬＫに同期して実施される。速度変換回路２１２への書込みと読出しを実施する周波数が同じであると、速度変換回路２１２からの読出しが速度変換回路２１２への書込みを追い越してしまうため、予め速度変換回路２１２への書込みを実施しておく必要があり、大規模な速度変換回路を搭載することになる。速度変換回路２１２への書込みを実施するクロック生成回路（データ格納クロック生成回路２１８）と速度変換回路２１２からの読出しを実施するクロック生成回路（データ転送クロック生成回路２１４）を別々に備え、後述するようにＷＣＬＫとＲＣＬＫ及びＭＣＬＫの周波数を適切に独立して制御部２３によって制御可能とすることで、本発明に必要な速度変換回路２１２の回路規模を最小化することができる。

また、図６に示すように、ＷＣＬＫと、ＲＣＬＫ及びＭＣＬＫとの周波数を独立して制御部２３によって制御可能とすることで、扱う画像データチャンネル数に因らずデータ転送速度を適切に設定することが可能となる。

すなわち、速度変換回路２１２の書込みを行うためのクロック生成回路（データ格納クロック生成回路２１８）と、速度変換回路２１２の読出しを行うためのクロック生成回路（データ転送クロック生成回路２１４）とを別々に備えることで、速度変換回路２１２への書込み速度に対して、速度変換回路２１２からの読出し速度を早めることができ、チャンネル数削減を行うことが可能となる。一つのクロック生成回路で書込みおよび読出しのクロックを生成する場合、読出し速度が間に合わないために多くのメモリ回路を必要としてしまう。

図６に示す４チャンネル分の画像データの３チャンネルへの変換例では、ＭＣＬＫ１クロック当たりにデータ転送される３チャンネル分のデータは、チャンネル数変換回路２１３に入力される４チャンネル分の画像データのうち、所望の１チャンネルから得られる３画素分のデータとした。このように全データ転送期間において、無効な画像データを転送することなく転送するデータを選択することで、全クロックにおいて無効な画素データを乗じることがないので、最小クロック数で必要な全データを転送可能となる。なお、例えばＭＣＬＫ１クロックで２画素ずつデータ転送した場合には、毎クロック１画素分ロスが出ることになる。

なお、図６に示すタイミングチャートにおいて、信号処理部２１は、速度変換回路２１２からの読み出しに使用するＲＣＬＫを、周波数はＭＣＬＫと等しいが４パルス中３パルスしか発生しないように制御している。ＲＣＬＫは、書込みと読出しの速度差を吸収できる速度で読出しができればよく、例えばＭＣＬＫと同期したＷＣＬＫ同等の周波数のクロックとしても良い。

ＭＣＬＫは、固体撮像素子２２からの入力データチャンネル数ｍを４，データ転送チャンネル数ｎを３とする場合には、ＷＣＬＫを生成するクロック生成回路（データ格納クロック生成回路２１８）とは異なるクロック生成回路（データ転送クロック生成回路２１４）で生成される。ＭＣＬＫの周波数は、ＷＣＬＫの４／３倍（ｍ／ｎ倍）とする。ＭＣＬＫの周波数をＷＣＬＫの周波数の４／３倍とすることで、書込みビットレートと読出しビットレートが等しくなり、速度変換回路のメモリ段数（回路規模）を少なくできるので、速度変換回路２１２への書込み、速度変換回路２１２からの読出し及びデータ転送を効率よく実施でき、速度変換回路２１２のサイズを最小化できる。

また、大規模な速度変換回路２１２を搭載可能な信号処理部２１においては、ＭＣＬＫとＷＣＬＫ周波数比を自由に設定してもよい。例えば、ＭＣＬＫの周波数は、ＷＣＬＫの４／３倍以上としてもよい。このようにデータ転送周波数を高速化することで、短時間でのデータ転送が可能となる。ＭＣＬＫの周波数をＷＣＬＫの４／３倍（ｍ／ｎ倍）以上とすることで、データ転送を行っていない場合（有効なデータ転送期間以外）は、データ転送回路２１７をＯＦＦし消費電力を低減するなどが実施可能となる。また、異なるチャンネル数ｍを処理する場合においてもデータ転送周波数を統一することが可能となり、伝送経路設計共通化や、ノイズ対策部品の共通化を図ることができる。

さらに、ＭＣＬＫの周波数は、ＷＣＬＫの４／３倍（ｍ／ｎ倍）以下としてもよい。このようにすることで、データの転送周波数を低減できる。ＭＣＬＫの周波数をＷＣＬＫの４／３倍以下とすることは、転送周波数が高いと、伝送経路で生じる電磁ノイズ（ＥＭＩノイズ）や、伝送信号品質の低下あるいは消費電力の増加が発生するため、それらを抑制するために有効な手段である。また、異なるチャンネル数ｍを処理する場合においてもデータ転送周波数を統一することが可能となり、伝送経路設計共通化や、ノイズ対策部品の共通化を図ることができる。

４チャンネル分の画像データを処理可能な構成の信号処理部２１において、４チャンネルまたは３チャンネル分の画像データを転送する場合には、転送するデータに含まれるチャンネル数によらず、転送周波数が等しくなるよう制御部２３によって制御してもよい。つまり、４色データ転送時も３色データ転送時と同じデータ転送周波数とする。

言い換えれば、ｍチャンネルのデジタルデータとして異なるチャンネル数ｍ１，ｍ２のデジタルデータをｎチャンネルに変換する際にも、速度変換回路読出し周波数を同一に制御する。このように扱う画像チャンネル数ｍに因らず一定のデータ転送周波数に設定できることで、伝送路設計で考慮すべき反射や波形鈍りなどを限定された周波数のみを考慮して対応することができる。ＥＭＩ対策部品なども特定周波数にのみ対応させればよく、設計工数／実装コストを削減することができる。

次に、画像処理部２０におけるデータ処理について詳述する。

ここで、図７は画像処理部２０におけるデータ処理の一例を示すタイミングチャートである。図７に示す例は、画像処理部２０において４チャンネルの画像データを処理する場合を示すものである。

図７に示すように、画像処理部２０は、データ転送回路２０１を介して転送される信号をシリアル−パラレル回路２０２にてシリアル−パラレル変換した後、信号処理部２１にて実施したマッピングの逆処理をマッピング回路２０３にて実施することでＰ１〜Ｐ３の３チャンネル１０Ｂｉｔの信号を得る。Ｐ１〜Ｐ３からなる画像データは、チャンネル数変換回路２０４により、４チャンネルの信号に変換される。データの並び替えは、信号処理部２１でのチャンネル数変換時に実施した並び替えの逆とする。

図７に示すように、４チャンネル分の画像データには、４データ中に１データの不要な画像データが含まれるが、不要な画像データはメモリ２０５への書込みを実施しない。メモリ２０５から読み出される画像データには不要な画像データは含まれておらず、信号処理部２１で得られた４チャンネルの画像データがそのまま復調される。

なお、本実施形態において、入力データチャンネル数ｍを４、データ転送チャンネル数ｎを３として説明を行ったが、具体的には、各チャンネルの構成として、入力チャンネルをＲ／Ｇ／Ｂの可視光３色分の画像データ及び近赤外（ＮＩＲ）などの不可視光から得られる画像データとする構成が考えられる。このような場合において、不可視光画像を必要とする場合は入力チャンネル数を４とし、必要としない場合は入力チャンネル数を３とする。本実施形態の構成によれば、不可視光画像の取得要否に因らず、信号処理部２１から画像処理部２０へのデータ転送は、３チャンネル分のテータ転送レーンを設ければよい。

このように本実施形態によれば、固体撮像素子２２がｍチャンネル分の画像データをｎチャンネル分のデータ転送回路２１７により画像処理部２０へ転送することにより、ｎチャンネルデータ転送時と同じ回路構成でデータ転送が可能となるので、ｍチャンネルデータを転送するための新たな伝送経路を設ける必要がなく、実装面積の増加や部品追加が発生しないため、レーン数を増加することなく、低コストでデータを転送することができる。

また、読出しチャンネルに因らずデータ転送に必要な基板上構成が同一であるため、例えば、可視光（ＲＧＢ３色）の読取と、可視光及び不可視光を同時点灯（ＲＧＢ＋ＮＩＲ）して画像読取を一つの回路構成により画像データ転送することが可能な撮像装置を実現できる。

さらに、例えば可視光及び不可視光を読取る撮像装置（ｍ色読取装置）であっても、不可視の画像情報を必要としない場合は、設定のみでｎ色読取装置同等のデータ転送速度に変更できるため、低消費化を図ることができる。

なお、本実施形態において、信号処理部２１と画像処理部２０との間のデータ転送回路２１７，２０１については特に限定はしないが、ＬＶＤＳ（Low Voltage Differential Signaling）やＶｂｙＯｎｅ（登録商標）などの低振幅差動信号出力手段を用いてデータ転送を行ってもよい。このように差動信号出力とすることでノイズ耐性が向上するため、データ転送周波数が高く、かつ長距離伝送を行う場合に有効である。

（第２の実施の形態）
次に、第２の実施の形態について説明する。

第２の実施の形態の画像読取装置１０１の信号処理部２１は、速度変換回路２１２への書込みチャンネル数を制限する点が、第１の実施の形態と異なる。以下、第２の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略し、第１の実施の形態と異なる箇所について説明する。

図８は、第２の実施の形態にかかる画像読取装置１０１における信号処理部２１および画像処理部２０の回路構成例を示す図である。

図８に示すように、ｍチャンネル（例えば４チャンネル）分の画像データを処理可能な信号処理部２１において、ｎチャンネル（例えば３チャンネル）分の画像データのみを必要とする場合には、速度変換回路２１２への書込みをｍチャンネル全てではなく、ｎチャンネル分の画像データのみに制限する。

具体的には、画像読取装置１０１の信号処理部２１は、速度変換回路２１２に入力されるｍチャンネルのデジタルデータのうち、選択したｍチャンネル以下のｎチャンネルについてのデジタルデータのみを速度変換回路２１２へ格納する。

このようにチャンネル数を減らして画像データを取得することにより、速度変換回路２１２へのアクセス（書込み）を減らすことで、速度変換回路２１２への書込みアクセス数を減らすことができ、消費電力を低減することができる。

（第３の実施の形態）
次に、第３の実施の形態について説明する。

第３の実施の形態の画像読取装置１０１における信号処理部２１は、速度変換回路２１２からの読出しチャンネル数を制限する点が、第１の実施の形態と異なる。以下、第３の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略し、第１の実施の形態と異なる箇所について説明する。

図９は、第３の実施の形態にかかる画像読取装置１０１における信号処理部２１および画像処理部２０の回路構成例を示す図である。

図９に示すように、ｍチャンネル（例えば４チャンネル）分の画像データを処理可能な信号処理部２１において、ｎチャンネル（例えば３チャンネル）分の画像データのみを必要とする場合には、速度変換回路２１２からの読出しをｍチャンネル全てではなく、ｎチャンネル分の画像データのみに制限する。

具体的には、画像読取装置１０１の信号処理部２１は、速度変換回路２１２へ格納されたｍチャンネルのデジタルデータのうち、選択したｍチャンネル以下のｎチャンネルについてのデジタルデータのみを読出す。

このようにチャンネル数を減らして画像データを取得することにより、速度変換回路２１２からのアクセス（読出し）を減らすことで、速度変換回路２１２からの読出しアクセス数を減らすことができ、消費電力を低減することができる。

（第４の実施の形態）
次に、第４の実施の形態について説明する。

第４の実施の形態の画像読取装置１０１の信号処理部２１は、ＭＣＬＫ１クロック当たりにデータ転送されるｎチャンネル（例えば３チャンネル）分のデータとして、チャンネル毎１画素ずつ、各チャンネル順次選択し出力する点が、第１の実施の形態ないし第３の実施の形態と異なる。以下、第４の実施の形態の説明では、第１の実施の形態ないし第３の実施の形態と同一部分の説明については省略し、第１の実施の形態ないし第３の実施の形態と異なる箇所について説明する。

図１０は、第４の実施の形態にかかる信号処理部２１におけるデータ処理の一例を示すタイミングチャートである。図１０に示す４チャンネル分の画像データの３チャンネルへの変換例では、ＭＣＬＫ１クロック当たりにデータ転送される３チャンネル分のデータとして、ｍチャンネルのチャンネル毎１画素ずつ順次選択し出力するようにした。より詳細には、ＭＣＬＫ１クロック期間に、例えば、（チャンネル１，チャンネル２，チャンネル３）,（チャンネル４，チャンネル１，チャンネル２），（チャンネル３，チャンネル４，チャンネル１），（チャンネル２，チャンネル３，チャンネル４）の順で転送する。このように全データ転送期間において、無効な画像データを転送することなく転送するデータを選択することで、全クロックにおいて無効な画素データを乗じることがないので、最小クロック数で必要な全データを転送可能となる。なお、例えばＭＣＬＫ１クロックで２画素ずつデータ転送した場合には、毎クロック１画素分ロスが出ることになる。

（第５の実施の形態）
次に、第５の実施の形態について説明する。

第５の実施の形態の画像読取装置１０１の信号処理部２１は、速度変換回路２１２への書込みチャンネル数よりも速度変換回路２１２からの読出しチャンネル数を少なくする点が、第１の実施の形態ないし第４の実施の形態と異なる。以下、第５の実施の形態の説明では、第１の実施の形態ないし第４の実施の形態と同一部分の説明については省略し、第１の実施の形態ないし第４の実施の形態と異なる箇所について説明する。

図１１は、第５の実施の形態にかかる信号処理部２１におけるデータ処理の一例を示すタイミングチャートである。第１の実施の形態などにおいては、速度変換回路２１２への書込みと速度変換回路２１２からの読出しを同チャンネル数分設ける構成とした。図１１に示すように、本実施形態においては、速度変換回路２１２からの読出しチャンネル数（例えば、３チャンネル）が、速度変換回路２１２への書込みチャンネル数（例えば、４チャンネル）よりも少なくなっている。

なお、本実施形態の構成においても、速度変換回路読出しを行うＲＣＬＫと、データ転送を行うＭＣＬＫとは、同一クロックとなる。

このように構成した場合、速度変換回路２１２の読出し制御により、例えば、４チャンネル分の画像データを一度に書込み、読出す際には、データが書込まれているデータ格納アドレスを指定して３チャンネル分の画像データを読み出すこともできるので、速度変換回路読出しとチャンネル数変換を同時に行うことができる。この場合には、速度変換回路読出し後のチャンネル数変換が不要となる。

（第６の実施の形態）
次に、第６の実施の形態について説明する。

第６の実施の形態の画像処理装置２０は、画素アレイ２２０と信号処理部２１とを固体撮像素子２２として一つの素子で備えている点が、第１の実施の形態ないし第５の実施の形態と異なる。以下、第６の実施の形態の説明では、第１の実施の形態ないし第５の実施の形態と同一部分の説明については省略し、第１の実施の形態ないし第５の実施の形態と異なる箇所について説明する。

図１２は、第６の実施の形態にかかる画像読取装置１０１の回路構成例を示す図である。図１２に示すように、画像読取装置１０１では、撮像装置９が、画素アレイ２２０と信号処理部２１とを固体撮像素子２２として一つの素子で備えている。

このように入力光を電気信号に変換する画素アレイ２２０と、画素アレイ２２０の出力信号をデジタルデータへと変換する信号処理部２１とを、固体撮像素子２２として１チップ化することで、画素アレイ２２０と信号処理部２１との間を接続する基板上の配線や信号受け渡しに使用する回路が不要となる。特に、高速に画像データを取得する画像読取装置１０１においては、画素アレイ２２０と信号処理部２１とを制御する信号も高速で動作させる必要があり、制御信号の基板上でのクロストークなどを考慮した基板レイアウトが必要となる。本実施形態のように１チップ化することで、基板レイアウト時の制約が少なくなる。

以上、本発明の各実施形態について説明したが、それらの各部の具体的な構成、処理の内容、データの形式は、実施形態で説明したものに限るものではない。

また、以上説明した実施形態の構成は、相互に矛盾しない限り任意に組み合わせて実施可能であることは勿論である。

２ 光源
９ 撮像装置
２１ 信号処理装置
２２ 固体撮像素子
２１２ 速度変換手段、データ書込み手段
２１３ チャンネル数変換手段
２１５，２１６，２１７ シリアルデータ転送手段
１００ 画像形成装置
１０１ 読取装置
１０３ 画像形成部

特開２０１７−０６３２９９号公報

Claims (18)

1. ｍチャンネルのデータをメモリに書き込むデータ書込み手段と、
   前記メモリから読み出したデータをｎ（ｍ＞ｎ）チャンネルのデータで出力するチャンネル数変換手段と、
   前記ｎチャンネルのデータを後段の処理装置へと転送する複数のシリアルデータ転送手段と、
   を備えることを特徴とする信号処理装置。
2. 前記メモリへのデータの書込み速度に対して、前記メモリからのデータの読出し速度を速める速度変換手段を備え、
   前記チャンネル数変換手段は、前記速度変換手段によりデータ読み出し速度を速められたｍチャンネルのデータを、ｎチャンネルのデータへと変換する、
   ことを特徴とする請求項１に記載の信号処理装置。
3. 前記速度変換手段は、
   前記メモリへのデータの書込みを行うためのクロックの生成回路と、
   前記メモリからのデータの読出しを行うためのクロックの生成回路と、
   を備える、
   ことを特徴とする請求項２に記載の信号処理装置。
4. 前記速度変換手段は、前記メモリからのデータの読出し周波数を、前記メモリへの書込み周波数のｍ／ｎ倍とする、
   ことを特徴とする請求項２または３に記載の信号処理装置。
5. 前記速度変換手段は、前記メモリからのデータの読出し周波数を、前記メモリへの書込み周波数のｍ／ｎ倍以上とする、
   ことを特徴とする請求項２または３に記載の信号処理装置。
6. 前記速度変換手段は、前記メモリからのデータの読出し周波数を、前記メモリへの書込み周波数のｍ／ｎ倍以下とする、
   ことを特徴とする請求項２または３に記載の信号処理装置。
7. 前記速度変換手段は、前記ｍチャンネルのデータとして異なるチャンネル数ｍ１，ｍ２のデータを前記ｎチャンネルのデータに変換する際にも、前記メモリからのデータの読出し周波数を同一に制御する、
   ことを特徴とする請求項２または３に記載の信号処理装置。
8. 前記データ書込み手段は、前記ｎチャンネルのデータのみを必要とする場合には、前記ｍチャンネルのデータのうち、前記ｎチャンネルのデータのみを前記メモリに書き込む、
   ことを特徴とする請求項１ないし７の何れか一項に記載の信号処理装置。
9. 前記速度変換手段は、前記ｎチャンネルのデータのみを必要とする場合には、前記メモリに書き込まれた前記ｍチャンネルのデータのうち、予め選択された前記ｎチャンネルのデータのみを読み出す、
   ことを特徴とする請求項２ないし７の何れか一項に記載の信号処理装置。
10. 前記チャンネル数変換手段は、前記ｍチャンネルのデータのうち、予め定められたｎチャンネルのデータのみを必要とする場合には、チャンネル数変換を実施せず、前記チャンネル数変換手段をバイパスして予め定められた任意のｎチャンネルのデータのみを出力する、
    ことを特徴とする請求項２に記載の信号処理装置。
11. 前記チャンネル数変換手段は、基準クロックの１クロック当たりにデータ転送される前記ｎチャンネルのデータを、前記ｍチャンネルのデータのうち、所望の１チャンネルから得られるｎ個のデータとする、
    ことを特徴とする請求項２に記載の信号処理装置。
12. 前記チャンネル数変換手段は、基準クロックの１クロック当たりにデータ転送される前記ｎチャンネルのデータとして、前記ｍチャンネルのチャンネル毎に１個ずつ順次選択する、
    ことを特徴とする請求項２に記載の信号処理装置。
13. 前記速度変換手段は、データが書込まれているデータ格納アドレスを指定して読み出すことで前記チャンネル数変換手段と同様のデータ並び替えを行う、
    ことを特徴とする請求項２に記載の信号処理装置。
14. 前記シリアルデータ転送手段は、低振幅差動信号出力手段を用いてデータ転送を行う、
    ことを特徴とする請求項１ないし１３の何れか一項に記載の信号処理装置。
15. 画素アレイと、
    前記画素アレイで読み取ったデータを入力する請求項１ないし１４の何れか一項に記載の信号処理装置と、
    を有する固体撮像素子を備えることを特徴とする撮像装置。
16. 光を照射する光源と、
    前記光源から照射された光の反射光を受光する請求項１５に記載の撮像装置と、
    を備えることを特徴とする読取装置。
17. 請求項１６に記載の読取装置と、
    画像形成部と、
    を備えることを特徴とする画像形成装置。
18. 信号処理装置で実行される信号処理方法であって、
    ｍチャンネルのデータをメモリに書き込むデータ書込み工程と、
    前記メモリから読み出したｍチャンネルのデータをｎ（ｍ＞ｎ）チャンネル分の複数のシリアル信号として後段の処理装置へと転送するデータ転送工程と、
    を含むことを特徴とする信号処理方法。

Images