JP6699772B2

JP6699772B2 - 光電変換素子、画像読取装置、画像形成装置及び画像読取方法

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Publication number: JP6699772B2
Application number: JP2019035492A
Authority: JP
Inventors: 政元中澤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2019-02-28
Filing date: 2019-02-28
Publication date: 2020-05-27
Anticipated expiration: 2033-10-24
Also published as: JP2019092221A

Description

本発明は、光電変換素子、画像読取装置、画像形成装置及び画像読取方法に関する。

原稿を読取る画像読取装置では、原稿からの反射光を光電変換する光電変換素子として、従来ＣＣＤが主に使用されていた。近年は、画像読取装置に対する高速化及び低電力化の要求により、光電変換素子としてＣＭＯＳリニアイメージセンサが注目されている。ＣＭＯＳリニアイメージセンサは、入射光をフォトダイオードによって光電変換する点はＣＣＤと同じである。ただし、ＣＣＤが電荷をシフトレジスタによって転送し、転送後に電荷検出部によって電荷−電圧変換を行うのに対し、ＣＭＯＳリニアイメージセンサは、画素付近で電荷−電圧変換を行って後段に出力する。

また、従来のＣＭＯＳリニアイメージセンサは、光電変換を行うフォトダイオード（ＰＤ）、ＰＤが蓄積した電荷の電荷−電圧変換を行うフローティングディフュージョン（ＦＤ）、ＦＤの電位をリセットするリセット回路、及びＦＤの電圧信号をバッファして後段に伝えるソースフォロワ（ＳＦ）が画素内に構成されている。つまり、従来のＣＭＯＳリニアイメージセンサは、フォトダイオード以外の部分（画素回路）が画素内に配置されていることにより、フォトダイオードの面積（開口）が制限され、感度が低くなるという問題がある。

この問題は、同じＣＭＯＳリニアイメージセンサであっても、等倍光学系用の密着イメージセンサ（CIS；Contact−Image−Sensor）よりも、画素サイズが小さい縮小光学系用のＣＭＯＳリニアイメージセンサでは特に顕著となる。

上記問題を解決する技術例として、例えば特許文献１には、複数の画素が一次元に配列された画素列が複数行で配列されたＣＭＯＳの固体撮像素子であって、各画素に対して個別に設けられ、各画素の内部に配置された第１の画素回路と、各列の画素に対して共通に設けられた第２の画素回路とを備え、前記第２の画素回路は、前記画素列の外部に配置されている固体撮像素子が開示されている。

しかしながら、従来のＣＭＯＳリニアイメージセンサは、画素回路の一部が画素内に構成されているため、感度がまだ低いという問題があった。また、画素回路に色間（ＲＧＢ）で共通の部分があるため、一度にＲＧＢの何れかしか読み出すことができず、高速化が困難であるという問題があった。

本発明は、上記に鑑みてなされたものであって、感度の低下を防止することができる光電変換素子、画像読取装置、画像形成装置及び画像読取方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画素毎に受光量に応じて電
荷を発生させる複数の画素列と、各画素で蓄積された電荷を導き出す画素回路を前記各画素列に沿って画素毎に配置した複数の非画素領域と、を有し、前記各画素列、および、前記非画素領域はそれぞれ２ラインのピッチで設けられていることを特徴とする。

本発明によれば、感度の低下を防止することができるという効果を奏する。

図１は、ＣＭＯＳエリアセンサの構成の概要を示す図である。図２は、ＣＭＯＳエリアセンサの列単位の画素構成を例示する図である。図３は、ＣＭＯＳエリアセンサの動作例を示す図である。図４は、ＣＭＯＳリニアイメージセンサの第１例の概要を示す図である。図５は、ＣＭＯＳリニアイメージセンサの動作例を示す図である。図６は、ＣＭＯＳリニアイメージセンサの第２例の概要を示す図である。図７は、ＣＭＯＳリニアイメージセンサの第２例の列単位の画素構成を例示する図である。図８は、ＣＭＯＳリニアイメージセンサの動作例を示す図である。図９は、実施形態にかかる光電変換素子の構成の概要を例示する図である。図１０は、図９に示した光電変換素子の列単位の画素構成を例示する図である。図１１は、光電変換素子の動作例を示す図である。図１２は、画素回路が出力する信号を他の回路へ伝える信号線の位置を示す光電変換素子の断面の模式図である。図１３は、光電変換素子の第１実施例の概要を示す図である。図１４は、光電変換素子の第２実施例の概要を示す図である。図１５は、光電変換素子の列単位の画素構成を例示する図である。図１６は、光電変換素子の動作例を示す図である。図１７は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、ＣＣＤイメージセンサからＣＭＯＳイメージセンサへの置き換えが先行しているＣＭＯＳエリアセンサを例として、本発明をするに至った背景について説明する。図１は、ＣＭＯＳエリアセンサ１０の構成の概要を示す図である。

ＣＭＯＳエリアセンサ１０の画素２０は、受光量に応じて電荷を発生させる光電変換を行うフォトダイオード（ＰＤ）と、フォトダイオードが光電変換により発生させた電荷を、フォトダイオードから導き出すように動作する画素回路２００とを有する。具体的には、画素回路２００は、フォトダイオードが発生させた電荷を電圧信号に変換して後段の他の回路へ出力する。ＣＭＯＳエリアセンサ１０は、ベイアー配列のエリアセンサであり、Ｒ／Ｇ／Ｇ／Ｂの４画素を１つの単位としている。

図２は、図１に示したＣＭＯＳエリアセンサ１０の列単位の画素構成を例示する図である。以下、実質的に同じ構成部分には、同一の符号が付してある。画素回路２００は、ＰＤが蓄積した電荷の電荷−電圧変換を行うフローティングディフュージョン（ＦＤ；電荷電圧変換部）、ＦＤに電荷を転送する転送部（Ｔ、Ｔｒ２）、ＦＤの電位をリセットするリセット部（ＲＳ、Ｔｒ１）、ＦＤの電圧信号をバッファして後段の他の回路へ伝えるソースフォロワ（ＳＦ）、及び画素を選択する画素選択部（Ｓ、Ｔｒ３）を有する。画素回路２００からの読出線（ＳＩＧ（＊））は、列単位で共通となっており、画素２０の信号が行単位で読み出される。

このとき、画素２０内に画素回路２００が構成されているために、ＰＤの面積（開口）が制限され、感度が低くなってしまう。特に、エリアセンサでは構成上２次元上に画素を敷き詰めるため、このような感度低下は避けられない問題となる。そのため、エリアセンサでは画素毎にオンチップレンズが形成されてＰＤ面に光を集光することにより、開口を確保することが一般的であるが、コストアップや歩留まりの低下を招いてしまう。

図３は、ＣＭＯＳエリアセンサ１０の動作例を示す図である。ＣＭＯＳエリアセンサ１０は、画素回路２００からの読出線が列単位で共通となっているため、画素２０の信号が行単位で読み出される。図３（ａ）に示すように、ＳＩＧ（１）ではＲ→Ｇ→Ｒ・・・と読み出され、ＳＩＧ（２）ではＧ→Ｂ→Ｇ・・・と読み出される。読み出された信号はＲ／Ｇ／Ｂ（又はＲ／Ｇ／Ｇ／Ｂ）毎に並べ替えられ、図示しない後段の他の回路へ伝えられる。

また、図３（ｂ）は、画素回路２００の動作を示している。まず、読み出される画素２０（行）が画素選択部によって選択される（ＳがＯＮする）。選択された画素２０では、ＦＤがリセットされ（ＲＳがＯＮする）、次いで転送部がＯＮされ（ＴがＯＮする）、リセットされたＦＤにＰＤの電荷が転送される。ＦＤで変換された電圧信号は、ＳＦによってバッファされ、読出線を介してＳＩＧ（＊）の信号として出力される。その後、次の画素行が画素選択部により選択され、順次読出し動作が行われる。

なお、ＳＩＧでは、一般的にサンプルホールド回路により信号が保持されるが、相関二重サンプリング（ＣＤＳ）が行われる場合、ＲＳがＯＮした後（ＴがＯＮする前）の信号が基準レベルとして保持される。

図４は、ＣＭＯＳリニアイメージセンサの第１例の構成の概要を示す図である。図４に示すように、ＣＭＯＳリニアイメージセンサ１２は、例えば密着イメージセンサ（CIS;Contact−Image−Sensor）であり、ＣＭＯＳエリアセンサ１０に似た構成となっている。ＣＭＯＳリニアイメージセンサ１２は、図示しないフィルタを介して受光するＲ／Ｇ／Ｂの光の色毎に一方向に画素２２が配列されている点がＣＭＯＳエリアセンサ１０とは異なる。画素２２は、フォトダイオード（ＰＤ）及び画素回路２２０を有する。

また、ＣＭＯＳリニアイメージセンサ１２は、画素回路２２０からの読出線が列単位で共通となっており、画素２２の信号が行単位で読み出される。即ち、ＣＭＯＳリニアイメージセンサ１２は、ＲＧＢで共通の読出線となり、ＲＧＢ毎に読み出されることになる。このように、ＣＭＯＳリニアイメージセンサ１２は、ＣＭＯＳエリアセンサ１０に似た構成となっているため、画素回路２２０による感度低下の問題がある。

図５は、ＣＭＯＳリニアイメージセンサ１２の動作例を示す図である。ＣＭＯＳリニアイメージセンサ１２は、画素回路２２０からの読出線がＲＧＢで共通となっているため、画素２２の信号がＲＧＢ毎に読み出される。このとき、ＳＩＧ（１）〜ＳＩＧ（ｎ）は、全て同じ出力となり、Ｒ→Ｇ→Ｂ・・・と読み出される。画素回路２２０の動作は、図３（ｂ）に示した動作と同様である。ＣＭＯＳリニアイメージセンサ１２は、相関二重サンプリング（ＣＤＳ）が行われる場合、ＲＳがＯＮした後（ＴがＯＮする前）の信号が基準レベルとして保持される点もＣＭＯＳエリアセンサ１０と同様である。

図６は、ＣＭＯＳリニアイメージセンサの第２例の構成の概要を示す図である。図７は、図６に示したＣＭＯＳリニアイメージセンサの第２例の列単位の画素構成を例示する図である。図６に示すように、ＣＭＯＳリニアイメージセンサ１４は、画素回路による感度低下を低減するために、画素に対して共通な画素回路と、画素に対して共通でない画素回路とが分けられ、共通な画素回路が画素外に配置されている。

つまり、図６に示すように、ＣＭＯＳリニアイメージセンサ１４は、画素回路が画素毎に独立した回路（第１画素回路２４０）と、ＲＧＢの画素２４に共通した回路（第２画素回路２４２）とに分けられている。第１画素回路２４０は、転送部（Ｔｒ２、Ｔ）までを有する。第２画素回路２４２は、フローティングディフュージョン（ＦＤ）、リセット部（Ｔｒ１、ＲＳ）、及びソースフォロワ（ＳＦ）までをＲＧＢで共通な画素回路として有する。ＣＭＯＳリニアイメージセンサ１４は、ＲＧＢで共通の読出線となっている点はＣＭＯＳリニアイメージセンサ１２と同じである。なお、ＣＭＯＳリニアイメージセンサ１４は、ＲＧＢ画素列のピッチが４／３ライン（画素副走査サイズの４／３倍）となっている。

ＣＭＯＳリニアイメージセンサ１４は、画素２４内に構成する画素回路が小さくなるため、フォトダイオード（ＰＤ）の面積を増やすことができるが、画素２４内に画素回路の一部（第１画素回路２４０）が残っており、感度が十分向上しているとは言えない。具体的には、正方形の画素２４の領域に対してＰＤの副走査サイズが３／４にされており、残り１／４の領域に第１画素回路２４０が配置されている。即ち、第１画素回路２４０によってＰＤ面積の１／４が削られているということを意味しており、ＰＤの面積が画素回路によって制限されているという状況は変わっていない。つまり、ＣＭＯＳリニアイメージセンサ１４は、まだ感度向上の余地を残しており、画素領域は非効率である。

なお、ＣＭＯＳリニアイメージセンサであっても、密着イメージセンサ（ＣＩＳ）である場合は元々画素サイズが大きいため、図６に示したＣＭＯＳリニアイメージセンサ１４のような構成であっても非効率さの影響はほとんどない。これに対し、ＣＩＳの１／１０以下の画素サイズとなる縮小光学系用のＣＭＯＳリニアイメージセンサでは、第１画素回路２４０による影響が大きく、ＣＭＯＳリニアイメージセンサ１４のような構成ではまだ感度が不十分である。これは、画素サイズが変わっても画素回路のサイズがほぼ同じであるために、ＰＤの面積が小さいほど相対的に画素回路の影響が大きくなるためである。また、ＣＭＯＳリニアイメージセンサ１４の構成では、第２画素回路２４２がＲＧＢで共通であるため、一度にＲＧＢの何れかしか読み出すことができない（線順次読取）。このため、ＣＭＯＳリニアイメージセンサ１４の構成では読取動作を高速化することができないという問題がある。

図８は、ＣＭＯＳリニアイメージセンサ１４の動作例を示す図である。図８（ａ）に示すように、ＣＭＯＳリニアイメージセンサ１４の画素の読み出し方は、ＣＭＯＳリニアイメージセンサ１２と同様である。この場合も第２画素回路２４２からの読出線はＲＧＢで共通となっているため、画素２４の信号がＲＧＢ毎に読み出される。

また、図８（ｂ）に示すように、第１画素回路２４０及び第２画素回路２４２の動作は、図３（ｂ）に示した動作に対し、転送部（Ｔｒ２、Ｔ）が画素選択部を兼ねていることが異なる。そのため、ＣＭＯＳリニアイメージセンサ１４は、Ｒ→Ｇ→Ｂ→・・・といったように電荷転送部が順次ＯＮすることによって読み出す画素列が選択されることになる。また、ＣＭＯＳリニアイメージセンサ１４は、相関二重サンプリング（ＣＤＳ）が行われる場合、ＲＳがＯＮした後（ＴがＯＮする前）の信号が基準レベルとして保持される点も図３（ｂ）に示した動作と同様である。

ＣＭＯＳリニアイメージセンサ１４は、感度が向上しているが、画素２４内には第１画素回路２４０が残っており、感度の向上が十分であるとは言えない。これは、ＲＧＢで共通な第２画素回路２４２があること、つまり線順次読取の構成であることに起因している。すなわち、線順次読取の場合、１ラインの期間にＲＧＢ３色分の画像信号を読み出す必要があるため時分割で読み出すことになるが、読み出すタイミングがＲＧＢで異なるため、ＲＧＢで読んでいる位置が異なることになり、色ずれが発生してしまう。このため、ＲＧＢ画素列のピッチを広げることができず、画素回路を配置する領域が確保できないため、ＰＤの面積を削らざるを得なくなっている。また、線順次読取ではＲＧＢ各１色ずつ読み出すため、高速化もすることができない。

（実施形態）
次に、光電変換素子の実施形態を詳細に説明する。図９は、実施形態にかかる光電変換素子１６の構成の概要を例示する図である。図１０は、図９に示した光電変換素子１６の列単位の画素構成を例示する図である。光電変換素子１６は、例えばオンチップレンズを具備しないＣＭＯＳリニアカラーイメージセンサである。光電変換素子１６は、図示しないフィルタを介して受光するＲ／Ｇ／Ｂの光の色毎にそれぞれ一方向にｎ個の画素２６が配列されている。

各画素２６には、受光量に応じて電荷を発生させる受光素子（フォトダイオード；ＰＤ）が後述する分離帯を除く略全ての領域を占めるように設けられている。また、複数の画素２６は、受光する光の色毎に一方向に配列されてＲＧＢの３つの画素列を形成している。３つの画素列は、それぞれ外部からの光を受光する受光領域に設けられている。

また、光電変換素子１６には、各画素列それぞれに隣接して沿うように、非画素領域３０が画素毎に設けられている。非画素領域３０は、外部からの光を受光しない非受光領域となっている。また、非画素領域３０には、ＰＤが発生させた電荷を、ＰＤから画素毎に導き出すように動作する画素回路３００が設けられている。画素回路３００は、ＰＤが蓄積した電荷の電荷−電圧変換を行うフローティングディフュージョン（ＦＤ；電荷電圧変換部）、ＰＤが発生させた電荷をＦＤに転送する転送部（Ｔ、Ｔｒ２）、ＦＤの電位をリセットするリセット部（ＲＳ、Ｔｒ１）、及びＦＤの電圧信号をバッファして後段の他の回路へ伝えるソースフォロワ（ＳＦ；伝達部）を有する。ｎ個の画素回路３００は、それぞれ画素２６の信号を独立に後段の他の回路へ出力する。

つまり、光電変換素子１６は、ＲＧＢの反射光を同時に読み出すことが可能となり、線順次読取の場合に比べてＲＧＢの画素列のピッチを大きくすることが可能となっている。例えば、図６に示したＣＭＯＳリニアイメージセンサ１４において４／３ラインであったピッチは、光電変換素子１６では２ラインのピッチに拡大されている。つまり、光電変換素子１６は、画素２６のサイズと同等の面積を持つ（画素回路の面積に対して十分な）非画素領域３０が画素列と隣接するように形成されているため、画素回路を共通部分と非共通部分とに分ける必要がなく、画素回路の全てを非画素領域３０に画素毎に配置することが可能となっている。なお、光電変換素子１６は、画素毎に独立して信号の読み出しが可能であるため画素選択部は不要となっている。

このように、光電変換素子１６は、画素２６内の領域をＰＤが占有（後述する分離帯を除く）している。つまり、光電変換素子１６は、画素（又は受光領域）におけるＰＤ面積を最大化することが可能となっており、感度が最大化されている。また、光電変換素子１６は、ＲＧＢの各画素２６の信号を独立に読み出し可能となっていることから、読取動作を高速化することが可能となっている（単純に線順次読取方式の３倍以上の高速化が可能である）。

図１１は、光電変換素子１６の動作例を示す図である。光電変換素子１６は、画素回路３００からの読出線が各画素２６で独立しているため、画素２６の信号が例えばＲＧＢそれぞれ同時に読み出される。また、図８（ｂ）に示したＣＭＯＳリニアイメージセンサ１４の動作がＲＧＢの順次動作であるのに対し、各画素回路３００は、各画素２６に対して一斉に同じタイミングで動作する。また、光電変換素子１６は、相関二重サンプリング（ＣＤＳ）が行われる場合、ＲＳがＯＮした後（ＴがＯＮする前）の信号が基準レベルとして保持される点はＣＭＯＳリニアイメージセンサ１４と同様である。

図１２は、画素回路３００が出力する信号を他の回路へ伝える信号線（出力信号線）の位置を示す光電変換素子１６の断面の模式図である。縮小光学系用のＣＭＯＳリニアイメージセンサでは、ＰＤが配置される領域に対する信号線（配線）が配置される領域の割合がＣＩＳよりも大きくなる場合がある。光電変換素子１６は、画素回路３００から出力されるＲＧＢの各信号線が配置される幅が、画素列内で隣接する画素（ＰＤ）を分離する分離帯（画素分離帯）４０の幅以下となるようにされている。

具体的には、図１２（ａ）に示すように、光電変換素子１６は、分離帯４０の主走査方向の幅をＷ０とし、Ｒの信号線４２、Ｇの信号線４４及びＢの信号線４６が配置される幅をＷとした場合、Ｗ≦Ｗ０となるようにされている。これにより、光電変換素子１６は、画素回路３００からの信号線によってＰＤの開口が制限されることが防止されている。なお、図１２におけるＭ１〜Ｍ３は、それぞれ配線層を表している。つまり、図１２（ａ）では、光電変換素子１６が３層配線の構造である場合の例が示されている。このように、画素回路３００が出力する信号を他の回路へ伝える出力信号線は、画素列内でＰＤ間の分離を行う分離帯４０が配置されていない配線層に形成され、且つ分離帯４０に重なる範囲内に配置されている。

また、複数の信号線が隣接して配置される場合、信号線の間隔が小さいと色間でのクロストークによって偽色が発生する場合がある。そのため、光電変換素子１６は、図１２（ｂ）に示すように、信号線が各画素列毎に異なる配線層に配置されてもよい。これにより、光電変換素子１６は、信号線による色間でのクロストークが防止され、画素回路３００からの信号線によってＰＤの開口が制限されることが防止される。なお、ＲＧＢの各信号線は、図１２（ｂ）に示すように主走査方向の位置が分離帯４０の中央部で必ずしも一致する必要はないが、感度低下のリスク、特性の対象性などの観点から、図１２（ｂ）に示すように配置されることが望ましい。

図１３は、光電変換素子１６の第１実施例（光電変換素子１６ａ）の概要を示す図である。光電変換素子１６は、画素回路３００が出力する信号を伝える信号線に限らず、画素回路３００に対して制御を行う制御信号を伝える制御線（制御信号線）もＰＤの開口を制限する場合がある。

光電変換素子１６ａは、画素回路３００に対する制御線が非画素領域３０などの非受光領域に配置されている。これにより、光電変換素子１６ａは、画素回路３００への制御線がＰＤの開口を制限することが防止されている。

また、図１３においては、制御線がＲＳ／Ｔ／ＶＤＤ（電源ライン）の３本によって示されているが、実際には複数本存在するため、配線スペースは無視できない。そこで、光電変換素子１６ａは、少なくとも同じ画素列内では画素回路３００への制御線が共通とされている。これにより、光電変換素子１６ａは、制御線の規模が最小化され、ＰＤの開口が制限されることが防止されている。

さらに、光電変換素子１６ａは、画素回路３００への制御線が画素列間（ＲＧＢ間）で共通とされている。これにより、光電変換素子１６ａは、ＲＧＢで露光タイミングを合わせた同時露光（グローバルシャッタ）が実現されるため、色ずれを防止することを可能にする。なお、図１３においては、制御線をＲＧＢで共通とすることによって露光タイミングを同時とすることを可能にしているが、制御線をＲＧＢでそれぞれ独立に構成し、同タイミングの制御信号を用いても効果は同じである。

図１４は、光電変換素子１６の第２実施例（光電変換素子１６ｂ）の概要を示す図である。図１５は、図１４に示した光電変換素子１６ｂの列単位の画素構成を例示する図である。光電変換素子１６は、ＣＭＯＳリニアカラーイメージセンサである場合、ロジック回路を内蔵できることから、画素回路３００の後段に、可変ゲインアンプ（PGA；Programmable−Gain−Amplifier）やＡＤＣ（Analog−Digital−Converter）を備えて高精度・低ノイズの画像読取を行う場合がある。また、光電変換素子１６は、さらに高速化するためにＰＧＡやＡＤＣを画素毎に備える場合もあるが、その場合には回路規模が大きくなってしまう。

図１４及び図１５に示すように光電変換素子１６ｂは、非画素領域３０に画素回路３００及びアナログメモリ３０２（ＭＥＭ，Ｃｍ）を画素毎に有する。アナログメモリＣｍは、画素回路３００の後段に接続され、画素回路３００の出力を一旦保持する。アナログメモリＣｍの後段のスイッチは画素選択部（Ｓ、Ｔｒ３）であり、ＲＧＢの出力を順次ＰＧＡやＡＤＣに出力するための選択スイッチである。

よって、光電変換素子１６ｂは、画素回路３００が出力する信号を一旦アナログメモリＣｍに保持することができるため、画素回路３００の後段に配置され得るＰＧＡやＡＤＣを共通化することが可能となる。つまり、光電変換素子１６ｂは、ＰＧＡやＡＤＣによる処理をシリアルに行うことを可能にし、ＲＧＢの各信号を同一回路で独立処理することを可能にするので、回路規模を抑えることも可能にする。なお、光電変換素子１６ｂは、画素選択部を備えてＲＧＢの信号を順次後段の他の回路へ伝送するため、信号読み出し線がＲＧＢ共通となっている。

図１６は、光電変換素子１６ｂの動作例を示す図である。画素回路３００の動作は、図８（ｂ）に示した動作と同様である。光電変換素子１６ｂでは、画素回路３００から出力された信号はＲＧＢ毎にアナログメモリ（Ｃｍ（＊））に一旦保持される。次いで、ＲＧＢの画素選択信号（Ｓ（＊））が順次ＯＮすると、アナログメモリ（Ｃｍ（＊））に保持された信号がＲＧＢ共通の信号読み出し線（ＳＩＧ）に読み出され、後段の図示しないＰＧＡやＡＤＣなどに出力される。

また、光電変換素子１６ｂは、相関二重サンプリング（ＣＤＳ）が行われる場合、ＲＳがＯＮした後（ＴがＯＮする前）の信号が基準レベルとして保持されればよい。ただし、この場合、光電変換素子１６ｂは、基準レベル用のアナログメモリＣｍをさらに備える必要がある。

次に、光電変換素子１６を有する画像読取装置を備えた画像形成装置について説明する。図１７は、光電変換素子１６を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば光電変換素子１６、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング制御部（ＴＧ）１６０が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１６は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数の受光素子（ＰＤ）が電荷を発生させて蓄積を開始する。そして、光電変換素子１６は、ＡＤ変換及びパラレルシリアル変換等を行った後に、ＬＶＤＳ１６２によって画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子１６などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又はタイミング制御部１６０）は、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

ＬＶＤＳ１６２は、後段となるＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

１６、１６ａ、１６ｂ光電変換素子
３０非画素領域
４０分離帯
５０画像形成装置
６０画像読取装置
７０画像形成部
３００画素回路
３０２ＭＥＭ、Ｃｍ（アナログメモリ）
ＰＤフォトダイオード（受光素子）
ＦＤフローティングディフュージョン（電荷電圧変換部）
ＳＦソースフォロワ（伝達部）
Ｔｒ１リセット部
Ｔｒ２転送部
Ｔｒ３画素選択部

特開２０１０−１３５４６４号公報

Claims

画素毎に受光量に応じて電荷を発生させる複数の画素列と、
各画素で蓄積された電荷を導き出す画素回路を前記各画素列に沿って画素毎に配置した複数の非画素領域と、
を有し、
前記各画素列、および、前記非画素領域はそれぞれ２ラインのピッチで設けられていること
を特徴とする光電変換素子。
前記画素回路それぞれは、
画素で蓄積された電荷を画素毎に転送する転送部と、
前記転送部が転送した電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部の電位をリセットするリセット部と、
前記電荷電圧変換部が変換した電圧を他の回路へ伝達する伝達部と
を有すること
を特徴とする請求項１に記載の光電変換素子。
前記画素列は、
受光する光の色毎に一方向に配列されていること
を特徴とする請求項１又は２に記載の光電変換素子。
前記画素回路を制御する制御信号を伝える制御信号線は、前記画素列内で共通であること
を特徴とする請求項３に記載の光電変換素子。
前記制御信号線は、前記画素列間で共通であること
を特徴とする請求項４に記載の光電変換素子。
前記制御信号線は、前記非画素領域を含む非受光領域に形成されていること
を特徴とする請求項４又は５に記載の光電変換素子。
前記画素回路が出力する信号を他の回路へ伝える出力信号線は、前記画素列内で前記画素間の分離を行う分離帯が配置されていない配線層に形成され、且つ前記分離帯に重なる範囲内に配置されていること
を特徴とする請求項３乃至６のいずれか１項に記載の光電変換素子。
前記出力信号線は、前記画素列毎に異なる配線層に形成されていること
を特徴とする請求項７に記載の光電変換素子。
前記出力信号線は、
前記画素回路毎に独立させて形成されていること
を特徴とする請求項７又は８に記載の光電変換素子。
前記画素回路は、
アナログメモリを介して信号を出力すること
を特徴とする請求項１乃至９のいずれか１項に記載の光電変換素子。
請求項１乃至１０のいずれか１項に記載の光電変換素子と、
受光量に応じて電荷を発生させることを各画素で受光素子が同時に開始するよう制御する制御部と
を有することを特徴とする画像読取装置。
請求項１１に記載の画像読取装置と、
前記画像読取装置の出力に基づいて画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
２ラインのピッチで設けられている複数の画素列、および、２ラインのピッチで設けられている複数の非画素領域により、画素毎に受光量に応じて電荷を発生させる工程と、
前記各画素列に沿って画素毎に配置した複数の前記非画素領域の画素回路により、各画素で蓄積された電荷を導き出す工程と、
を含む画像読取方法。
前記画素回路毎に独立させて形成された出力信号線によって前記画素回路それぞれが出力する信号を他の回路へ伝える工程、又は、前記画素回路それぞれがアナログメモリを介して信号を出力する工程をさらに含む請求項１３に記載の画像読取方法。