KR20100112076A

KR20100112076A - 고체 촬상 소자 및 카메라 시스템

Info

Publication number: KR20100112076A
Application number: KR1020100026588A
Authority: KR
Inventors: 유스케 오이케; 마사키 사카키바라; 타다유키 타우라
Original assignee: 소니 주식회사
Priority date: 2009-04-08
Filing date: 2010-03-25
Publication date: 2010-10-18
Also published as: US20140009656A1; CN101860688B; TWI430661B; US8786748B2; JP2010245955A; EP2239937A2; US20100259662A1; US8570417B2; TW201103323A; CN101860688A; JP5272860B2

Abstract

본 발명의 고체 촬상 소자는, 광신호를 전기 신호로 변환하는 광전 변환 기능을 갖는 복수의 픽셀이 2차원 어레이 형상으로 배열된 픽셀 어레이부와, 상기 픽셀의 행 배열에 대응하고 각 행에 배열된 상기 픽셀을 구동 제어하기 위한 픽셀 구동선과, 상기 픽셀의 열 배열에 대응하고 각 열에 배열된 상기 픽셀의 판독 신호를 판독하기 위한 신호선과, 상기 픽셀 구동선을 통해 판독을 행하도록 픽셀을 구동하는 픽셀 구동부와, 상기 신호선으로부터 수신한 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 판독 회로를 포함하고, 상기 각 행에 배선된 픽셀 구동선 및 상기 각 열에 배선된 신호선 중, 적어도 한쪽은 복수로 배선되고, 상기 픽셀 어레이부에 있어, 상기 각 행 및 상기 각 열에 배선된 상기 픽셀 구동선 및 상기 신호선의 배선수로부터 결정되는 수의 복수의 픽셀에 의해 픽셀군이 형성되고, 상기 픽셀군의 상기 픽셀은 상기 픽셀 구동선 또는 상기 신호선의 다른 배선에 접속되고, 상기 픽셀 구동부는 상기 픽셀군의 복수의 픽셀을, 위상을 편이시킨 타이밍에서 순차적으로 구동하고, 아날로그 신호를 대응하는 상기 신호선 중의 하나를 통해 판독하고, 상기 판독 회로는 상기 픽셀군으로부터 복수의 상기 신호선에 의해 판독된 아날로그 신호를 순차적으로 수신하고, 상기 수신한 아날로그 신호를 디지털 신호로 순차적으로 변환하는 AD 컨버터를 포함한다.

Description

고체 촬상 소자 및 카메라 시스템{SOLID-STATE IMAGING DEVICE AND CAMERA SYSTEM}

본 발명은 CMOS 이미지 센서로 대표되는 고체 촬상 소자 및 카메라 시스템에 관한 것이다.

고체 촬상 소자(이미지 센서)로서는 CCD(Charge Coupled Device)나 CMOS등(Complimentary Metal Oxide Semiconductor)이 폭넓게 실용적으로 사용되고 있다.

CCD나 CMOS 이미지 센서 등의 고체 촬상 소자로는 종래, 광전 변환 소자에 의해 얻어진 아날로그 신호를, 고체 촬상 소자와는 다른 아날로그-디지털 컨버터를 이용하여 디지털 데이터로 변환하고 기록을 하는 것이 주류였다.

현재는 고속화나 소형화를 목적으로 하여, 고체 촬상 소자와 아날로그-디지털 컨버터가 동일 칩이나 동일 패키지에 집적되게 되어 있다.

고속화를 실현하는 고체 촬상 소자로서 여러 가지의 장치가 제안되고 있다(예를 들면, 일본국 특개2006-340044호 공보, 일본국 특개2006-80861호 공보, 및 일본국 특개2003-234967호 공보 참조).

상기 일본국 특개2006-340044호 공보에 기재된 고체 촬상 소자는 1개 이상의 AD 컨버터를 집적할 뿐만 아니라, 열 병렬(column parallel)하는 방법으로 수천개에 이르는 AD 컨버터를 집적화하여 고속화를 실현하고 있다.

일본국 특개2006-80861호 공보에 기재된 고체 촬상 소자로는 열 병렬의 샘플 및 홀드 회로를 갖고, 파이프라인형 AD 컨버터를 복수 열로 공유한 구성으로 고속화를 실현하고 있다.

일본국 특개2003-234967호 공보에 기재된 고체 촬상 소자는 상기 일본국 특개2006-80861호 공보와 마찬가지로, 열 병렬의 샘플 및 홀드 회로를 갖고, 파이프라인형 AD 컨버터에서 처리하는 기술이 제안되고 있다.

일본국 특개2006-340044호 공보에 기재된 고체 촬상 소자는 상기 일본국 특개2006-340044호 공보의 도 1에 예시된 바와 같이, 수천개의 열 병렬의 AD 컨버터를 집적한다.

따라서, 상기 고체 촬상 소자로는 고해상도화에 수반하여 아날로그-디지털(AD)변환 회로의 수도 증가하고, 면적 및 소비 전력이 증가한다.

또한, 이 고체 촬상 소자에서는 단위 AD 컨버터를 소형화하기 위해, 일반적으로 고속이지만 면적이 큰 파이프라인형 AD 컨버터 등을 이용하기는 어렵고, 비교적 저속의 축차 비교형 AD 컨버터 등이 사용된다.

이 때문에, 이 고체 촬상 소자로는 병렬화에 의해 고속화를 실현하지만, 면적 및 소비 전력의 증가와, 고속화의 한계가 문제로 대두되고 있다.

일본국 특개2006-80861호 공보에 기재된 고체 촬상 소자는 열 병렬의 샘플 및 홀드 회로를 설치한 것으로, AD 컨버터를 복수 열로 공유할 수 있고, 또한 촬상 소자로부터 신호를 판독하는 기간과, AD 변환 기간을 중복되게 할 수 있다.

그러나, 일본국 특개2006-340044호 공보에서 사용된 바와 같은 축차 비교형 AD 컨버터를 이용하면, 각 열의 AD 변환의 완료를 기다리고 다음 열의 처리로 옮겨가기 때문에, 병렬수에 따라 속도가 떨어지게 된다.

또한, 일본국 특개2006-80861호 공보에 기재된 고체 촬상 소자는 파이프라인형 AD 컨버터를 이용한 것으로, 높은 단위 시간당 처리량의 AD 변환을 실행하고, 복수 열의 공유에 의해 면적 효율을 올리면서, 고속화를 도모하고 있다.

그러나, 추가된 아날로그 신호의 샘플 및 홀드 회로는 일반적으로 큰 용량 소자가 각 열에 필요하기 때문에, 면적의 증가는 무시할 수 없다.

또한, 샘플 및 홀드 회로는 열(thermal) 노이즈 (kT/C 노이즈)를 발생하기 때문에, 샘플 및 홀드 소자를 추가하는 것은 화질을 떨어지게 하다.

그러나, 모든 파이프라인 단계는 항상 동작하는 것이 아니고, 그에 따라, 판독 기간이나 샘플 및 홀드 기간이 긴 경우에는 AD 컨버터의 가동률이 떨어져서 고속 성능을 충분히 낼 수 없게 된다.

일본국 특개2003-234967호 공보에 기재된 고체 촬상 소자에서도, 상술한 바와 같은 일본국 특개2006-80861호 공보에 기재된 고체 촬상 소자와 동일한 문제점이 있다.

즉, 복수 열로 AD 컨버터를 공유하는 구성은 AD 컨버터의 면적 및 소비 전력의 절감이나, 고속의 파이프라인형 AD 컨버터의 적용이 가능하다는 메리트를 들 수 있다.

한편, 그 때문에 필요한 샘플 및 홀드 회로는

(1) 면적 증가를 수반할 뿐만 아니라,

(2) 노이즈 원인이 되어 화질을 떨어뜨리게 하다. 또한, AD 컨버터의 가동률이 낮아지고,

(3) AD 컨버터의 고속성을 충분히 달성할 수 없다는 문제점을 안고 있다.

따라서, 본 발명은 샘플 및 홀드 회로를 필요로 하지 않고, 노이즈 증가에 의한 화질 열화, 면적 증가, 속도 저하를 방지할 수 있는 고체 촬상 소자 및 카메라 시스템을 제공하기 위한 것이다.

본 발명의 제1의 관점의 고체 촬상 소자는 광신호를 전기 신호로 변환하는 광전 변환 기능을 갖는 복수의 픽셀이 2차원 배열(array) 형태로 배열된 픽셀 어레이부와, 상기 픽셀의 행 배열에 대응하여 각 행에 배열된 상기 픽셀을 구동 제어하기 위한 픽셀 구동선과, 상기 픽셀의 열 배열에 대응하여 각 열에 배열된 상기 픽셀의 판독 신호를 판독하기 위한 신호선과, 상기 픽셀 구동선을 통해 판독을 행하도록 픽셀을 구동하는 픽셀 구동부와, 상기 신호선으로부터 수신한 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 판독 회로를 포함하고, 상기 각 행에 배선된 픽셀 구동선 및 상기 각 열에 배선된 신호선 중, 적어도 한쪽은 복수로 배선되고, 상기 픽셀 어레이부에 있어, 상기 각 행 및 상기 각 열에 적어도 한쪽에 복수로 배선된 상기 픽셀 구동선 및 상기 신호선의 배선수로부터 결정되는 수의 복수의 픽셀에 의해 픽셀군이 형성되고, 상기 픽셀군의 복수의 픽셀은 각각 복수로 배선이 다른 배선에 접속되고, 상기 픽셀 구동부는 상기 픽셀군의 복수의 픽셀을, 위상 편이된 타이밍에서 순차적으로 구동하고 아날로그 신호를 대응하는 상기 신호선을 통해 판독하고, 상기 판독 회로는 상기 픽셀군으로부터 복수의 상기 신호선에 의해 판독된 아날로그 신호를 순차적으로 수신하고, 상기 수신한 아날로그 신호를 디지털 신호로 순차적으로 변환하는 AD 컨버터를 포함한다.

본 발명의 제2의 관점의 카메라 시스템은 고체 촬상 소자와, 상기 고체 촬상 소자에 피사체상을 결상하는 광학계와, 상기 고체 촬상 소자의 출력 화상 신호를 처리하는 신호 프로세서를 가지고, 상기 고체 촬상 소자는 광신호를 전기 신호로 변환하는 광전 변환 기능을 갖는 복수의 픽셀이 2차원 배열(array) 형태로 배열된 픽셀 어레이부와, 상기 픽셀의 행 배열에 대응하여 각 행에 배열된 상기 픽셀을 구동 제어하기 위한 픽셀 구동선과, 상기 픽셀의 열 배열에 대응하여 각 열에 배열된 상기 픽셀의 판독 신호를 판독하기 위한 신호선과, 상기 픽셀 구동선을 통해 판독을 행하도록 픽셀을 구동하는 픽셀 구동부와, 상기 신호선으로부터 수신한 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 판독 회로를 포함하고, 상기 각 행에 배선된 픽셀 구동선 및 상기 각 열에 배선된 신호선 중, 적어도 한쪽은 복수로 배선되고, 상기 픽셀 어레이부에 있어, 상기 각 행 및 상기 각 열에 적어도 한쪽에 복수로 배선된 상기 픽셀 구동선 및 상기 신호선의 배선수로부터 결정되는 수의 복수의 픽셀에 의해 픽셀군이 형성되고, 상기 픽셀군의 복수의 픽셀은 각각 복수로 배선이 다른 배선에 접속되고, 상기 픽셀 구동부는 상기 픽셀군의 복수의 픽셀을, 위상 편이된 타이밍에서 순차적으로 구동하고 아날로그 신호를 대응하는 상기 신호선을 통해 판독하고, 상기 판독 회로는 상기 픽셀군으로부터 복수의 상기 신호선에 의해 판독된 아날로그 신호를 순차적으로 수신하고, 상기 수신한 아날로그 신호를 디지털 신호로 순차적으로 변환하는 AD 컨버터를 포함한다.

본 발명에 의하면, 샘플 및 홀드 회로가 불필요하고, 노이즈 증가에 의한 화질 열화, 면적 증가, 속도 저하를 방지할 수 있다.

도 1은 본 발명의 제1의 실시예에 따른 고체 촬상 소자의 구성예를 나타내는 도면.
도 2는 본 실시예에 관계된4개의 트랜지스터로 구성된 CMOS 이미지 센서의 픽셀의 하나의 예를 나타내는 도면.
도 3은 대표적인 파이프라인형 AD 컨버터의 구성예를 나타내는 도면.
도 4는 본 제1의 실시예에 따른 CMOS 이미지 센서의 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 제1 도면.
도 5는 본 제1의 실시예에 따른 CMOS 이미지 센서의 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 제2 도면.
도 6은 본 제1의 실시예에 따른 CMOS 이미지 센서의 전체적인 구동예를 나타내는 것으로서, 픽셀 판독하고, 멀티플렉서의 선택 동작, 및 AD 변환 동작의 타이밍을 나타내는 도면.
도 7은 본 발명의 제2의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면,
도 8은 본 제2의 실시예에 따른 CMOS 이미지 센서의 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 도면.
도 9는 본 제2의 실시예에 따른 CMOS 이미지 센서의 전체적인 구동예를 나타내는 도면.
도 10은 본 발명의 제3의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면.
도 11은 본 제3의 실시예에 따른 CMOS 이미지 센서의 전체적인 구동예를 나타내는 도면.
도 12는 본 발명의 제4의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면.
도 13은 기본적인 이면 조사형의 CMOS 이미지 센서를 나타내는 간략 단면도.
도 14는 본 발명의 실시예에 의해 개선할 수 있는 노이즈와 면적에 관하여 설명하기 위한 도면.
도 15는 본 발명의 실시예에 따른 고체 촬상 소자가 적용된 카메라 시스템의 구성의 하나의 예를 나타내는 도면.

이하, 본 발명의 실시의 형태를 도면에 관련짓고 설명하다. 또한, 설명은 이하의 순서에 행한다.

1. 제1의 실시예(고체 촬상 소자의 제1의 구성예)

2. 제2의 실시예(고체 촬상 소자의 제2의 구성예)

3. 제3의 실시예(고체 촬상 소자의 제3의 구성예)

4. 제4의 실시예(고체 촬상 소자의 제4의 구성예)

5. 제5의 실시예(카메라 시스템의 구성예)

<1. 제1 실시예>

도 1은 본 발명의 제1의 실시예에 따른 고체 촬상 소자의 구성예를 나타내는 도면이다.

본 실시예로는 고체 촬상 소자로서 CMOS 이미지 센서(100)를 예로서 설명한다.

상기 CMOS 이미지 센서(100)는 픽셀 어레이부(110), 픽셀 구동부로서의 행주사 회로(120), 멀티플렉서군(130), 파이프라인형 AD 컨버터군(140), 메모리 어레이군(150), 및 수평 선택 회로(160)를 갖는다.

그리고, 멀티플렉서군(130), 파이프라인형 AD 컨버터군(140), 메모리 어레이군(150), 및 수평 선택 회로(160)에 의해 판독 회로가 구성된다.

픽셀 어레이부(110)는 광전 변환을 행하는 복수의 픽셀 회로(110a)가 M행×N열의 2차원 배열(array) 되거나 또는 2차원 매트릭스(matrix) 형상으로 되어 있다.

도 1에서는 하나의 예로서, 픽셀 회로(110a)가 10×10의 매트릭스(matrix) 모양으로 배열된 픽셀 어레이부(110)를 나타내고 있다.

그리고, 본 제1의 실시예에 있어서는 각 픽셀행을 구동하는 수평 픽셀 구동선(k)(k0 내지 k3)이 각 행에 복수로 배선되고, 수평 픽셀 구동선(k0 내지 k3)은 상기 행의 어느 한쪽의 픽셀에 각각 접속되고 있다.

각 행에 복수로 배선된 수평 픽셀 구동선(k0 내지 k3)과 동일한 수의 복수의 픽셀 회로(110a)에 의해 픽셀군(PG0, PG1‥)이 형성된다.

그리고, 픽셀군(PG0, PG1‥)의 복수의 픽셀 회로(110a)는 각각 다른 수평 픽셀 구동 배선(k0 내지 k3)에 접속되고 있다.

또한, 각 열에 픽셀의 출력 신호를 판독한 수직 신호 출력선(vsl)이 배선되고 있고, 복수 열로 1개의 AD 컨버터를 공유하고 있다.

도 2는 본 실시예에 관계된 4개의 트랜지스터로 구성된 CMOS 이미지 센서의 픽셀의 하나의 예를 나타내는 도면이다.

이 픽셀 회로(110a)는 예를 들면 포토 다이오드(PD)로 된 광전 변환 소자(111)를 갖는다.

상기 픽셀 회로(110a)는 상기 1개의 광전 변환 소자(111)에 대해, 전송 트랜지스터(112), 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 선택 트랜지스터(115)의 4개의 트랜지스터를 능동 소자로서 가진다.

광전 변환 소자(111)는 입사광을 그 광량에 따른 양의 전하(여기에서는 전자)로 광전 변환한다.

전송 트랜지스터(112)는 광전 변환 소자(111)와 출력 노드로서의 플로팅 디퓨전부(FD)와의 사이에 접속되고, 전송 제어선(LTRG)를 통하여 그 게이트(전송 게이트)에 제어 신호인 전송 신호(TRG)가 부여된다.

이것에 의해 , 전송 트랜지스터(112)는 광전 변환 소자(111)로 광전 변환된 전자를 플로팅 디퓨전부(FD)에 전송한다.

리셋 트랜지스터(113)는 전원 라인(LVREF)과 플로팅 디퓨전부(FD)와의 사이에 접속되고, 리셋 제어선(LRST)를 통하여 그 게이트에 제어 신호인 리셋 신호(RST)가 부여된다.

이것에 의해 , 리셋 트랜지스터(113)는 플로팅 디퓨전부(FD)의 전위를 전원 라인(LVREF)의 전위에 리셋한다.

플로팅 디퓨전부(FD)에는 증폭 트랜지스터(114)의 게이트가 접속되어 있다. 증폭 트랜지스터(114)는 선택 트랜지스터(115)를 이용하여 수직 신호 출력선(vsl)에 접속되고, 픽셀 부외의 정전류원과 소스 폴로워를 구성하고 있다.

그리고, 선택 제어선(LSEL)을 통하여 어드레스 신호에 따른 제어 신호인 선택 신호(SEL)이 선택 트랜지스터(115)의 게이트에 부여되고, 선택 트랜지스터(115)가 온 한다.

선택 트랜지스터(115)가 온 하면, 증폭 트랜지스터(114)는 플로팅 디퓨전부(FD)의 전위를 증폭해 그 전위에 따른 전압을 수직 신호 출력선(vsl)에 출력한다.

수직 신호 출력선(vsl)을 통하여, 각 픽셀으로부터 출력된 전압은 칼럼 판독계의 멀티플렉서군(130) 내의 대응하는 멀티플렉서에 입력된다.

픽셀 어레이부(110)에 배선되어 있는 리셋 제어선(LRST), 전송 제어선(LTRG), 및 선택 제어선(LSEL)이 한 조로서, 각 행의 복수의 배선인 수평 픽셀 구동선(k0 내지 k3)이 각각 형성된다.

즉, 수평 픽셀 구동선(k0)은 리셋 제어선(LRST0), 전송 제어선(LTRG0), 및 선택 제어선(LSEL0)의 3개의 제어선에 의해 형성된다.

수평 픽셀 구동선(k1)은 리셋 제어선(LRST1), 전송 제어선(LTRG1), 및 선택 제어선(LSEL1)의 3개의 제어선에 의해 형성된다.

수평 픽셀 구동선(k2)은 리셋 제어선(LRST2), 전송 제어선(LTRG2), 및 선택 제어선(LSEL2)의 3개의 제어선에 의해 형성된다.

수평 픽셀 구동선(k3)은 리셋 제어선(LRST3), 전송 제어선(LTRG3), 및 선택 제어선(LSEL3)의 3개의 제어선에 의해 형성된다.

본 제1의 실시예의 픽셀 어레이부(110)에 있어서는 각 행에 4개의 수평 픽셀 구동선(k0 내지 k3)이 배선되고 있다.

이것에 대응하여, 각 행이 연속한 4 열의 픽셀 회로(110a)가 각각 다른 수평 픽셀 구동선(k0 내지 k3)에 접속된다. 그리고, 계속되고 연속한 4 열의 픽셀 회로가 각각 다른 수평 픽셀 구동선(k0 내지 k3)에 접속된다.

도 1에 있어, 제0 행을 예로 들면, 제0열의 픽셀 회로(110a-0)가 수평 픽셀 구동선(k0)에 접속되고, 제1열의 픽셀 회로(110a-1)가 수평 픽셀 구동선(k1)에 접속되고 있다. 또한, 제2열의 픽셀 회로(110a-2)가 수평 픽셀 구동선(k2)에 접속되고, 제3열의 픽셀 회로(110a-3)이 수평 픽셀 구동선(k3)에 접속되고 있다.

제4열의 픽셀 회로(110a-4)가 수평 픽셀 구동선(k0)에 접속되고, 제5열의 픽셀 회로(110a-5)가 수평 픽셀 구동선(k1)에 접속되고 있다. 또한, 제6열의 픽셀 회로(110a-6)가 수평 픽셀 구동선(k2)에 접속되고, 제7열의 픽셀 회로(110a-7)가 수평 픽셀 구동선(k3)에 접속되고 있다.

이하의 픽셀은 , 동일하게 반복된다.

즉, 본 제1의 실시예에 있어서는 각 행에 대해 수평 픽셀 구동선이 배선되는 경우, 각 행에 있어, 연속한 x열의 픽셀 회로를 1개의 행픽셀군(PG0, PG1, ‥·)으로서, 각 행픽셀군으로 각 픽셀 회로(110a)가 다른 수평 픽셀 구동선에 접속된다.

그리고, 열방향의 복수의 픽셀군을, 중복 기간이 다른 타이밍으로 판독 가능하게 한다.

본 제1의 실시예에 있어서는 판독의 수평 동기 신호의 위상을 복수의 픽셀군의 각 픽셀과 다르게 함으로, 복수의 픽셀 판독으로 1개의 AD 컨버터를 공유하도록 구성된다.

행주사 회로(120)는 리셋 제어선(LRST), 전송 제어선(LTRG), 및 선택 제어선(LSEL)을 포함한 수평 픽셀 구동선(k0 내지 k3)을, 열방향의 복수의 픽셀군으로, 중복 기간이 다른 타이밍에서 읽어내도록 구동한다. 행주사 회로(120)는 픽셀 어레이부(110)의 임의의 행에 배치된 픽셀 회로(110a)의 동작을 제어한다. 행주사 회로(120)는 제어선(LSEL, LRST, LTRG)을 통하여 각 픽셀 회로(110a)를 제어한다.

멀티플렉서군(130)은 픽셀 어레이부(110)의 행픽셀군(PG0, PG1, ‥·)에 대응하여 배치된 멀티플렉서(130-0, 130-1, ‥·)를 갖는다.

각 멀티플렉서(130-0, 130-1, ‥·)는 각 행픽셀군(PG0, PG1, ‥·)의 각 픽셀 회로(110a)에 접속된 x개(본 예에서는 4개)의 수직 신호 출력선(vsl)이 각각 접속된다.

전술한 바와 같이, 본 실시예에 따르면, 각 행에 복수로 배선된 수평 픽셀 구동선(k0 내지 k3)의 판독 구동의 타이밍은 상이하기 때문에, x개의 수직 신호 출력선(vsl)에 의해 판독된 아날로그 신호의 판독 타이밍이 편이한다.

각 멀티플렉서(130-0, 130-1, ‥·)는 접속된 x개의 수직 신호 출력선(vsl)에 의해 판독된 아날로그 신호(VSL)를 순차적으로 선택하고, 파이프라인형 AD 컨버터군(140)의 대응하는 AD 컨버터에 전송한다.

각 멀티플렉서(130-0, 130-1, ‥·)는 x개의 수직 신호 출력선(vsl)에 접속된 스위치(SW0 내지 SW3)를 갖는다.

스위치(SW0 내지 SW3)는 각 행에 복수로 배선된 수평 픽셀 구동선(k0 내지 k3)의 판독 구동의 타이밍에 따른 선택 신호(m0 내지 m3)에 의해 순차적으로 온, 오프 된다.

도 1에 있어서, 멀티플렉서(130-0)의 스위치(SW0)가 제0 열의 수직 신호 출력선(vsl0)에 접속되고, 스위치(SW1)가 제1 열의 수직 신호 출력선(vsl1)에 접속되어 있다. 또한, 멀티플렉서(130-0)의 스위치(SW2)가 제2 열의 수직 신호 출력선(vsl2)에 접속되고, 스위치(SW3)가 제3 열의 수직 신호 출력선(vsl3)에 접속되어 있다.

멀티플렉서(130-1)의 스위치(SW0)가 제4 열의 수직 신호 출력선(vsl4)에 접속되고, 스위치(SW1)가 제5 열의 수직 신호 출력선(vsl5)에 접속되어 있다. 또한, 멀티플렉서(130-1)의 스위치(SW2)가 제6 열의 수직 신호 출력선(vsl6)에 접속되고, 스위치(SW3)가 제7 열의 수직 신호 출력선(vsl7)에 접속되어 있다.

파이프라인형 AD 컨버터군(140)은 멀티플렉서군(130)의 행픽셀군(PG0, PG1, ‥·)에 대응하여 배치된 멀티플렉서(130-0, 130-1, ‥·)에 대응하여 배치된 AD 컨버터(140-0, 140-1, ‥·)를 갖는다.

각각의 AD 컨버터(140-0, 140-1, ‥·)는 복수의 단(stage)으로 구성되고, 순차적으로 입력을 수신할 수 있는 이른바 파이프라인 동작이 가능한 AD 컨버터이다.

도 3은 대표적인 파이프라인형 AD 컨버터의 구성예를 나타내는 도면이다.

도 3의 파이프라인형 AD 컨버터는 n단계의 스테이지(141-0 내지 141-(n-1)) 로 구성된다.

각 스테이지(141(-0 내지 -(n-1))는 전단으로부터의 출력을 샘플링하는 샘플 및 홀드 회로(SHA)(1411)와, k-비트의 AD 컨버터(1412)와, k-비트의 디지털-아날로그 컨버터(DAC)(1413)를 포함한다.

각각의 스테이지(141(-0 내지 -(n-1))는 아날로그 가감산 회로(1414), 및 앰플리파이어(1415)를 갖는다.

각 단의 변환 비트수는 1비트, 임계치를 2개 설정하고 3값으로 출력하는 1.5 비트, 임계치를 3개 설정한 2 비트 등의 다양한 계조로 구성할 수 있고, 스테이지마다 다를 수도 있다.

예를 들면, 각 단의 변환 비트수가 1비트인 경우, 예를 들면 4단계 또는 16 단계의 파이프라인 구성은 16비트의 AD 컨버터를 형성한다. 이 경우, 초단의 1비트의 AD 변환이 종료되면, 다음 단에 신호가 전송되고, 그에 따라, 다음 입력 신호를 수신할 수 있다.

또한, 수평 픽셀 구동선(k0 내지 k3)의 판독 구동 타이밍을, 파이프라인형 AD 컨버터의 단위 시간당 처리량에 상당한 시간만큼 순차적으로 편이시키는 것이 바람직하다.

메모리 어레이군(150)은 파이프라인형 AD 컨버터군(140)의 각 AD 컨버터(140-0, 140-1, ‥·)에 대응하는 m개(본 예에서는 4개)의 메모리(M0 내지 M3)를 포함하는 메모리군(150-0, 150-1, ‥·)으로 나누어진다.

각 메모리군(150-0, 150-1, ‥·)의 4개의 메모리(M0 내지 M3)는 대응하는 AD 컨버터(140-0, 140-1, ‥·) 중의 하나로부터 수신된 디지털 데이터를 기억(래치)한다.

수평 선택 회로(160)는 수평 주사 회로(161)와, 수평 전송선(162)과, 각 메모리군(150-0, 150-1, ‥·)의 각 메모리(M0 내지 M3)의 판독 포트와 수평 전송선(162)의 사이에 배치된 선택선(LS10 내지 LS17, ‥·)를 갖는다.

또한, 수평 선택 회로(160)는 각 스위치(SW10 내지 SW17, ‥·)를 선택 구동하기 위한 선택선(LS10 내지 LS17, ‥·)을 갖는다.

수평 주사 회로(161)는 선택선(SL10 내지 LS17, ‥·)을 순차적으로 구동하고, 각 스위치(SW10 내지 SW17, ‥·)를 순차적으로 온, 오프 제어하고, 각 메모리군(150-0, 150-1, ‥·)의 각 메모리(M0 내지 M3)로부터의 데이터를 수평 전송선(162)에 판독하게 하다.

또한, 수평 전송선(162)에 의해 전송된 데이터는 앰플리파이어(도시 생략)를 경유하여 신호 프로세서에 입력되어, 2차원 화상을 생성한다.

도 4는 본 실시예에 따른 CMOS 이미지 센서에 의한 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 타이밍도이다.

도 5는 본 실시예에 따른 CMOS 이미지 센서에 의한 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 다른 타이밍도.

도 6은 본 실시예에 따른 CMOS 이미지 센서를 구동하는 전체적인 구동예를 나타내는 도면이다. 도 6은 픽셀 판독, 멀티플렉서의 선택 동작, 및 AD 변환 동작의 타이밍을 나타낸다.

전술한 바와 같이, 본 실시예에 있어서, 각 행에 4개의 수평 픽셀 구동선(k0 내지 k3)이 배선된다. AD 컨버터를 공유하기 위한 출력 신호를 전환하는 멀티플렉서(130)에 대한 선택 신호(펄스 신호)는 m0 내지 m3이라고 한다.

본 실시예의 CMOS 이미지 센서(100)에 있어서, 각 행에 수평 픽셀 구동선이 복수로 배선되고, 수직 신호 출력선은 각 열에 1개 배선된다.

각 행에 복수(본 실시예에서는 4)로 배선된 수평 픽셀 구동선(k0, k1, k2, k3)은 각각 다른 열의 픽셀에 접속되고, 행주사 회로(120)에 의해 다른 타이밍에서 픽셀을 구동할 수 있다.

행주사 회로(120)의 구동에 의해, 도 4 내지 도 6에 도시된 바와 같이, 수평 픽셀 구동선(k0, k1, k2, k3)에 의해 i번째의 픽셀행은 열마다 다른 위상으로 판독이 시작된다. 즉, 행주사 회로(120)는 위상 ph만큼 편이된 타이밍에서 픽셀군(PG) 중의 4픽셀을 구동하여 판독한다.

판독이 종료된 타이밍에서, 픽셀을 출력하는 열을 선택하도록 구성된 멀티플렉서(130-1, 130-1, ‥에) 의해 선택되고, 픽셀로부터 판독된 아날로그 신호가 파이프라인형 AD 컨버터(140-0, 140-1, ‥·)에 입력된다.

본 실시예에 있어서, 픽셀 어레이부(110)의 복수(본 예에서는 4)의 열은 1개의 AD 컨버터를 공유하고, 행주사 회로(120) 등에 의해 공유된 픽셀을 판독하는 타이밍의 위상이 편이된다.

이것에 의해, 본 실시예의 CMOS 이미지 센서(100)는 샘플 및 홀드 회로를 없애고, 샘플 및 홀드 회로에 상당한 회로 면적을 감소하고, 샘플 및 홀드 회로에서 발생한 열(thermal) 노이즈(kT/C 노이즈)에 기인한 화질 열화를 방지한다.

또한, 샘플 및 홀드 기간이 없기 때문에, 판독 시간을 AD 컨버터를 공유하는 픽셀 구동선의 수에 맞춤에 의해, AD 컨버터의 가동률을 올림에 의해 고 프레임 레이트화가 달성 가능하다.

<2. 제2 실시예>

도 7은 본 발명의 제2의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면이다.

본 발명의 제2 실시예의 CMOS 이미지 센서(100A)가 앞서 설명된 실시예의 CMOS 이미지 센서(100)와 다른 점은 수평 픽셀 구동선(k)은 각 행에 1개 배선되고, 수직 신호 출력선(vsl)이 각 열에 복수(본 실시예에서는 4)로 배선된다는 것에 있다.

CMOS 이미지 센서(100A)는 각 열에 수직 신호 출력선이 4개 배선되고, 각각의 수직 신호 출력선(vsl0 내지 vsl3)을 4행 단위로 각 픽셀 회로(110a)에 접속한 구성 예이다.

각 열에 수직 신호 출력선(vsl0 내지 vsl3)이 배선되고, 상기 수직 신호 출력선(vsl0 내지 vsl3)이 하나의 AD 컨버터를 공유한다.

이 경우, 열방향으로 연속한 4픽셀이 픽셀군(PGA_을 형성하고, 행주사 회로(120A)는 픽셀군(PGA)의 각 픽셀을 위상 편이된 타이밍에서 구동하고 판독한다.

도 8은 본 제2의 실시예에 따른 CMOS 이미지 센서의 픽셀 판독 및 AD 변환 동작의 타이밍을 나타내는 도면이다.

도 9는 본 제2의 실시예에 따른 CMOS 이미지 센서의 전체적인 구동예를 나타내는 도면이다.

도 9는 픽셀 판독, 멀티플렉서의 선택 동작, 및 AD 변환 동작의 타이밍을 나타내고 있다.

전술한 바와 같이, 본 제2의 실시예에 있어서, 하나의 예로서, 각 열에 4개의 수직 신호 출력선(vsl0 내지 vsl3)이 배선되어 있다. 또한, AD 컨버터를 공유하는 출력 신호를 전환하는 멀티플렉서(130A-0 내지 130A-10(N))에 대한 선택 신호(펄스 신호)를 m0 내지 m3이라고 한다.

멀티플렉서(130A-0 내지 130A-N)는 선택 신호(m0 내지 m3)에 의해 스위치가 순차적으로 온 오프 되고, 수직 신호 출력선(vsl0 내지 vsl3)에 의해 판독된 아날로그 신호를 선택하고, 대응하는 AD 컨버터(140A-0 내지 140A-10(N))에 출력한다.

본 제2의 실시예에 있어서는 각 열에 복수로 배선된 수직 신호 출력선(vsl)은 1개의 AD 컨버터를 공유한다

예를 들면, i번째, (i+1)번째, (i+2)번째, (i+3)번째의 행은 중복된 타이밍기간에서 판독되고, 동일한 픽셀 열에 있어 수직 신호 출력선(vsl0 내지 vsl3)에 각각 출력된다.

그들은 상기 판독 타이밍에서 멀티플렉서(130A-i)에 의해 선택되고, AD 컨버터(140A-i)에 입력되어, 도 8에 도시된 구동 동작이 가능해진다.

수평 선택 회로(160A)에 있어서, 각 스위치(SW10A 내지 SW17A)는 4개의 스위치 각각을 포함한다.

본 제2의 실시예에 의하면, 상술한 제1의 실시예의 효과와 동일한 효과를 얻을 수 있다.

<3. 제3 실시예>

도 10은 본 발명의 제3의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면이다.

본 발명의 제3의 실시예의 CMOS 이미지 센서(100B)는 제1의 실시예의 CMOS 이미지 센서(100)와 제2의 실시예의 CMOS 이미지 센서(100A)를 조합한 픽셀 판독 구성을 갖는다.

본 발명의 실시예에 있어서는 1개의 파이프라인형 AD 컨버터를 동일 기간에 공유한 픽셀은 임의의 n×m 픽셀의 2차원 배열로 구성되어 있어도 상관없다.

제3의 실시예의 CMOS 이미지 센서(100B)에 있어서, 각 행에서 수평 픽셀 구동선(k)이 복수개(이 예로는 4)씩 배선되고, 수직 신호 출력선(vsl)이 각 열로 복수개(이 예로는 4)씩 배선되어 있다.

상기 CMOS 이미지 센서(100B)에 있어서, 예를 들면 4×4의 픽셀군(PGB0)의 경우에, 도 10에 도시딘 픽셀 회로(110a)에 붙였던 도면 부호 1 내지 3으로부터 위상을 ph만큼 편이시켜 픽셀이 판독된다.

위상이 편이된 판독 종료에 대응하여 멀티플렉서(130B-0)는 AD 컨버터(140B-0)에 대한 입력을 선택한다.

AD 컨버터에서 변환된 디지털 신호는 메모리(150B-0, 150B-1)에 격납되고, 수평 선택 회로(160B)에 순차적으로 선택되고 출력된다.

본 제3의 실시예에 있어서는 복수 열의 복수의 수직 신호 출력선에서, 1개의 AD 컨버터가 공유되고 있다.

도 11은 본 제3의 실시예에 따른 CMOS 이미지 센서의 전체적인 구동예를 나타내는 도면이다.

도 11은 픽셀 판독, 멀티플렉서의 선택 동작, 및 AD 변환 동작의 타이밍을 나타내고 있다.

여기에서는 상술했던 것처럼, AD 컨버터(140B-0, 140B-1)는 16스테이지를 포함하고, 4×4 픽셀을 픽셀군(PGB0, PGB1)이라고 한다.

도 10에 도시된 바와 같이, 각 행에 4개의 수평 픽셀 구동선(k0, k1, k2, k3)이 배선되고, 또한 각 열에 4개의 수직 신호 출력선(vsl0 내지 vsl3)이 배선되어 있다.

4×4의 합계 16개로 이루어진 수직 신호 출력선 각각은 멀티플렉서(130B-0, 130B-1)에 의해 선택되고 AD 컨버터(140B-0, 140B-1)에 입력된다. 멀티플렉서(130B-0, 130B-1)는 수직 신호 출력선(vsl)을 선택 신호(펄스 신호)(m0, m1, m2, ‥, m15)에 근거하여 선택한다.

행주사 회로(120B)는 각 행의 수평 픽셀 구동선(k0 내지 k3)상에서 순차적으로 위상을 편이시켜 판독 동작을 시작하고, 판독 종료의 타이밍에서 선택 신호(m0 내지 m15)에 근거하여 순차적으로 AD 컨버터(140B-0, 140B-1)에 신호를 입력한다.

AD 컨버터(140B-0, 140B-1)에 입력된 신호는 초단의 AD STAGE #1에서 처리되고, 다음 단의 ADSTAGE (# 2, # 3 . . . )에 전송된다.

이전 신호가 다음 단에 전송되면, 다음 입력 신호를 수신할 수 있기 때문에, AD STAGE의 사이클과, 판독의 위상 편이를 일치시킴에 의해 샘플 및 홀드 회로 없이, 복수의 행에 의한 AD 컨버터의 공유와 고속화를 실현할 수 있다.

<4. 제4 실시예>

도 12는 본 발명의 제4의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 나타내는 도면이다.

본 제4의 실시예의 CMOS 이미지 센서(100C)는 멀티플렉서군(130C), AD 컨버터군(140C), 메모리군(150C), 및 수평 선택 회로(160C)를 포함하는 판독 회로의 다른 배치 구성이 채용된 경우를 나타내고 있다.

AD 컨버터 등은 픽셀 배열의 상하로 배치해도 상관하지 않고, 관통 비어홀이나 범프 접속에 의한 회로의 적층 구조(3차원 구조)를 이용하고, 2차원 배열의 픽셀 단위로 AD 컨버터를 공유해도 상관하지 않는다.

3차원 구조를 이용하여 2차원 배열의 픽셀 단위의 AD 컨버터를 공유하는 것은 한정된 배선수에 대해 병렬도가 높은 AD 변환이 가능해지고, 그에 따라, 고속 촬상을 실현할 수 있다.

2층 이상의 적층 구조에 있어서, 픽셀 어레이부(110C)(수광 소자부) 이후의 스테이지에서, 멀티플렉서군(130C), AD 컨버터군(140C), 메모리군(150C), 및 수평 선택 회로(160C)는 어느 경계에서 층을 분리해도 상관하지 않는다.

도 12의 CMOS 이미지 센서(100C)는 2개로 층을 분리한 경우가 예시되고 있다.

이상, 본 발명의 제 1, 제 2, 제 3, 및 제4의 실시예에 따른 고체 촬상 소자(CMOS 이미지 센서)에 관하여 설명했다.

일반적인 이미지 센서로는 수광부 (포토 다이오드)에 대해, 배선층 측에서 광을 조사하기 때문에, 각 행 및 각 열의 배선수가 증가하면, 개구률이 내려가거나, 광이 배선층에 의해 가려져서, 감도가 저하되는 문제가 발생할 수 있는 수광부에 대해, 배선층과는 반대의 면(이후, 이면이라고 함)으로부터 광을 조사하는 구조로 하는 것으로, 배선수의 증가에 의한 개구률의 저하나 면적 증가를 회피할 수 있다.

도 13은 기본적인 이면 조사형의 CMOS 이미지 센서를 나타내는 간략 단면도이다.

상기 CMOS 이미지 센서(200)는 포토 다이오드(211)가 형성된 실리콘층(210)의 한쪽의 면측에 배선층(220)을 형성하고, 실리콘층(210)의 다른 방향의 면측, 즉, 배선층(220)과 반대의 면(이면)측에서 가시광을 취입한 이면 조사형 구조를 갖는다.

이 구성에 의해 , 수광면을 고려한 배선이 불필요하게 되고, 배선의 자유도를 높일 수 있다.

도 13에 있어서, 230은 기판 지지재를, 241는 Si0₂ 로 된 절연막, 242는 차광막, 242a는 개구부, 243은 절연막, 244는 색 필터, 245는 마이크로 렌즈를, 각각 나타내고 있다.

이상 설명했던 것처럼, 본 실시예에 의하면, 이하의 효과를 얻을 수 있다.

고체 촬상 소자에 있어, 소면적 및 저 노이즈로, 고속의 아날로그-디지털 변환이 가능해진다.

또한, 배선층과 반대의 이면에서 빛을 조사하는 이면 조사형의 촬상 장치를 이용함에 의해, 수평 픽셀 구동선 또는 수직 신호 출력선을, 픽셀 영역상에 배선할 수 있고, 배선수의 증가에 의한 개구률의 저하나 면적 증가를 회피할 수 있다.

도 14(A) 및 도 14(B)는 본 발명의 실시예에 의해 개선할 수 있는 노이즈와 면적에 관하여 설명하기 위한 도면이다.

하나의 예로서, 1 픽셀의 면적이 2μm×2μm의 800만 픽셀(4000열× 2000행) 의 이미지 센서를 예로 든다.

샘플 및 홀드 회로에 필요한 용량은 1μm² 당 1fF로 형성할 수 있다고 하면, 단순화를 위해, 소자간의 분리나 배선 영역은 없는 것으로 한다.

샘플 및 홀드 회로에 이용한 용량과, 샘플 및 홀드 회로에서 발생한 노이즈 양, 면적을 도 14(A)에 나타낸다.

또한, 판독 노이즈의 전형치를 150μVrms로 한 경우에, 샘플 및 홀드 회로의 픽셀 영역에 대한 면적 비율과 노이즈 비율을 도 14(B)에 나타낸다.

용량을 크게 함으로써 노이즈를 절감한 것은 가능하지만, 샘플 및 홀드 회로에서 발생한 노이즈는 전 노이즈의 10% 내지 30% 정도를 차지하고 있어, 현저한 화질 열화로 어어진다.

또한, 전체의 10% 정도까지 노이즈를 억제하는 것은 촬상 영역의 수배의 면적을 차지는 것이 되어 현실적이 아니다.

샘플 및 홀드 회로에 사용할 수 있는 면적은 현실적으로는 촬상 영역의 20% 정도라고 말할 수 있기 때문에, 30% 정도의 노이즈가 샘플 및 홀드 회로에 의해 증가하고 있는 것이 된다.

본 발명의 실시예는 샘플 및 홀드 회로가 불필요한 구성 및 구동이기 때문에, 이러한 면적 증가와 노이즈 증가는 없고, 소면적 및 저 노이즈로 고속의 촬상을 가능하게 한다.

이와 같은 효과를 갖는 고체 촬상 소자는 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.

<5. 제5의 실시예>

도 15는 본 발명의 실시예에 따른 고체 촬상 소자가 적용된 카메라 시스템의 구성의 하나의 예를 나타내는 도면이다.

본 카메라 시스템(300)은 도 15에 도시된 바와 같이, 본 실시예에 따른 CMOS 이미지 센서(고체 촬상 소자)(100, 100A 내지 100C)가 적용 가능한 촬상 디바이스(310)를 갖는다. 또한, 카메라 시스템(300)은 이 촬상 디바이스(310)의 픽셀 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상 면상에 결상시키는 렌즈(320)를 갖는다. 카메라 시스템(300)은 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 프로세서(PRC)(340)를 갖는다.

구동 회로(330)는 촬상 디바이스(310) 안의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 갖고, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.

또한, 신호 프로세서(340)는 촬상 디바이스(310)의 출력 신호에 대해 소정의 신호 처리를 가한다. 신호 프로세서(340)로 처리된 화상 신호는 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는 프린터 등에 의해 하드 카피된다. 또한, 신호 프로세서(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 된 모니터에 동화로서 투영된다.

상술한 바와 같이, 디지털 카메라 등의 촬상 장치에 있어, 촬상 디바이스(310)으로서, 전술한 촬상 소자(100, 100A 내지 100C)를 탑재한 것으로, 저소비 전력으로, 고정밀의 카메라가 실현할 수 있다.

Claims

광신호를 전기 신호로 변환하는 광전 변환 기능을 갖는 복수의 픽셀이 2차원 어레이 형상으로 배열된 픽셀 어레이부와,
상기 픽셀의 행 배열에 대응하고 각 행에 배열된 상기 픽셀을 구동 제어하기 위한 픽셀 구동선과,
상기 픽셀의 열 배열에 대응하고 각 열에 배열된 상기 픽셀의 판독 신호를 판독하기 위한 신호선과,
상기 픽셀 구동선을 통해 판독을 행하도록 픽셀을 구동하는 픽셀 구동부와,
상기 신호선으로부터 수신한 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 판독 회로를 포함하고,
상기 각 행에 배선된 픽셀 구동선 및 상기 각 열에 배선된 신호선 중, 적어도 한쪽은 복수로 배선되고,
상기 픽셀 어레이부에 있어, 상기 각 행 및 상기 각 열에 배선된 상기 픽셀 구동선 및 상기 신호선의 배선수로부터 결정되는 수의 복수의 픽셀에 의해 픽셀군이 형성되고, 상기 픽셀군의 상기 픽셀은 상기 픽셀 구동선 또는 상기 신호선의 다른 배선에 접속되고,
상기 픽셀 구동부는 상기 픽셀군의 복수의 픽셀을, 위상을 편이시킨 타이밍에서 순차적으로 구동하고, 아날로그 신호를 대응하는 상기 신호선 중의 하나를 통해 판독하고,
상기 판독 회로는 상기 픽셀군으로부터 복수의 상기 신호선에 의해 판독된 아날로그 신호를 순차적으로 수신하고, 상기 수신한 아날로그 신호를 디지털 신호로 순차적으로 변환하는 AD 컨버터를 포함하는 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,
상기 픽셀 구동선이 각 행에 복수로 배선되고, 상기 픽셀군이 복수 열의 복수의 픽셀에 의해 형성되고,
상기 신호선이 각 열에 1개씩 배선되고,
상기 판독 회로에서, 복수 열로 1개의 AD 컨버터를 공유하고 있는 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,
상기 신호선이 각 열에 복수로 배선되고, 상기 픽셀군이 복수 행의 복수의 픽셀에 의해 형성되고,
상기 픽셀 구동선이 각 행에 배선되고,
상기 판독 회로에서, 각 열의 복수로 배선된 신호선에서, 1개의 AD 컨버터를 공유하고 있는 것을 특징으로 하는 고체 촬상 소자.
제3항에 있어서,
상기 픽셀 구동선이 각 행에 복수로 배선되고, 상기 신호선이 각 열에 복수로 배선되고,
상기 픽셀군이, 복수 열의 복수의 픽셀 및 복수 행의 복수의 픽셀에 의해 형성되고,
상기 판독 회로는 복수 열의 복수의 신호선에서, 1개의 AD 컨버터를 공유하고 있는 것을 특징으로 하는 고체 촬상 소자.
제1 내지 제4항 중 어느 한 항에 있어서,
상기 AD 컨버터는 복수의 단으로 형성되고, 순차적으로 입력을 수신할 수 있고, 파이프라인 동작이 가능한 파이프라인형 AD 컨버터에 의해 형성되는 것을 특징으로 하는 고체 촬상 소자.
제5항에 있어서,
상기 픽셀 구동부는 상기 픽셀 구동선의 판독 구동을, 상기 파이프라인형 AD 컨버터의 단위 시간당 처리량에 상당한 시간 만큼 순차적으로 편이시킨 것을 특징으로 하는 고체 촬상 소자.
제1항 내지 제6항 중 어느 한 항에 있어서,
광전 변환 기능을 가지는 수광 소자와 주변 회로는 적층 구조로 형성되고,
상기 수광 소자는 2차원 배열마다 상기 AD 컨버터를 공유하는 것을 특징으로 하는 고체 촬상 소자.
제1항 내지 제7항 중 어느 한 항에 있어서,
광전 변환 기능을 갖는 수광 소자에 대해, 배선층과는 반대측의 면에서 광을 조사하는 이면 조사형 구성을 채택하고,
상기 픽셀 구동선 및 상기 신호선 중의 적어도 한쪽이 상기 수광 소자 영역상에 배선되는 것을 특징으로하는 고체 촬상 소자.
고체 촬상 소자와,
상기 고체 촬상 소자상에 피사체상을 결상하는 광학계와,
상기 고체 촬상 소자로부터 출력된 화상 신호를 처리한 신호 프로세서를 갖고,
상기 고체 촬상 소자는,
광신호를 전기 신호로 변환하는 광전 변환 기능을 갖는 복수의 픽셀이 2차원 어레이 형상으로 배열된 픽셀 어레이부와,
상기 픽셀의 행 배열에 대응하고 각 행에 배열된 상기 픽셀을 구동 제어하기 위한 픽셀 구동선과,
상기 픽셀의 열 배열에 대응하고 각 열에 배열된 상기 픽셀의 판독 신호를 판독하기 위한 신호선과,
상기 픽셀 구동선을 통해 판독을 행하도록 픽셀을 구동하는 픽셀 구동부와,
상기 신호선으로부터 수신한 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 판독 회로를 포함하고,
상기 각 행에 배선된 픽셀 구동선 및 상기 각 열에 배선된 신호선 중, 적어도 한쪽은 복수로 배선되고,
상기 픽셀 어레이부에 있어, 상기 각 행 및 상기 각 열에 배선된 상기 픽셀 구동선 및 상기 신호선의 배선수로부터 결정되는 수의 복수의 픽셀에 의해 픽셀군이 형성되고, 상기 픽셀군의 상기 픽셀은 상기 픽셀 구동선 또는 상기 신호선의 다른 배선에 접속되고,
상기 픽셀 구동부는 상기 픽셀군의 복수의 픽셀을, 위상을 편이시킨 타이밍에서 순차적으로 구동하고, 아날로그 신호를 대응하는 상기 신호선 중의 하나를 통해 판독하고,
상기 판독 회로는 상기 픽셀군으로부터 복수의 상기 신호선에 의해 판독된 아날로그 신호를 순차적으로 수신하고, 상기 수신한 아날로그 신호를 디지털 신호로 순차적으로 변환하는 AD 컨버터를 포함하는 것을 특징으로 하는 카메라 시스템.