JP7322552B2 - 光電変換装置、ラインセンサ、画像読取装置、及び画像形成装置 - Google Patents

Description

本願は、光電変換装置、ラインセンサ、画像読取装置、及び画像形成装置に関する。

従来、光電変換されたアナログ電圧信号を増幅し、Ａ／Ｄ（Analog／Digital）変換して出力する光電変換装置が知られている。

また、位相をずらしたタイミングで、複数の画素が順に駆動してアナログ電圧信号を出力し、複数列で１つのＡＤＣ（Analog Digital Converter）を共有する装置が開示されている（例えば、特許文献１参照）。

しかしながら、特許文献１の装置では、光電変換装置が大型化する場合があった。

開示の技術は、光電変換装置の大型化を抑制することを課題とする。

開示の技術の一態様に係る光電変換装置は、入射光に応答して複数の画素が出力するアナログ電圧信号を保持するアナログメモリと、前記複数の画素に含まれるＮ個の画素が並行して出力し、前記アナログメモリに一時保持されたアナログ電圧信号を、Ａ／Ｄ（Analog／Digital）変換するＮ－１個以下のＡ／Ｄ変換器と、を有し、前記Ａ／Ｄ変換器は、前記Ｎ個の画素が並行して前記アナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、前記複数の画素を備える光電変換部の少なくとも一方の側に設けられている。

開示の技術によれば、光電変換装置の大型化を抑制できる。

ＡＤＣの個数と面積の関係を説明する図であり、（ａ）はＰ個のＡＤＣが含まれる場合を示す図、（ｂ）は１個のＡＤＣが含まれる場合を示す図である。 第１の実施形態に係る光電変換装置の構成例を説明する図である。 第１の実施形態に係る光電変換装置の動作例のタイミングチャートである。 第１の実施形態に係る光電変換装置の各部の配置例を示す図である。 第１の実施形態に係る光電変換装置の各部の配置の他の例を示す図である。 各画素ブロックによる電圧信号の出力順を示す図であり、（ａ）は比較例に係る光電変換装置の場合を示す図、（ｂ）は実施形態に係る光電変換装置の場合を示す図である。 ＡＤＣの配置例を示す図であり、（ａ）は比較例に係る光電変換装置の場合を説明する図、（ｂ）は実施形態に係る光電変換装置の場合を説明する図である。 ＡＤＣの出力変動を説明する図であり、（ａ）はＡＤＣへの入出力を示す図、（ｂ）は入力信号の一例を示す図、（ｃ）は基準信号の変動を示す図、（ｄ）は基準信号に伴う出力信号の変動を示す図である。 実施形態に係るＡＤＣの配置の他の例を示す図である。 実施形態に係るＡＤＣの配置のさらに他の例を示す図である。 実施形態に係る光電変換装置のＡＤＣの個数例を示す図である。 パイプライン型のＡＤＣの回路構成例を示す図である。 変換速度と内部増幅器の電流量及びサイズとの関係を説明する図である。 アナログメモリの構成例を説明する図であり、（ａ）は比較例に係るアナログメモリの構成を示す図、（ｂ）は実施形態に係るアナログメモリの構成例を示す図、（ｃ）は実施形態に係るアナログメモリとＡＤＣの構成例を示す図である。 第２の実施形態に係る光電変換装置の各部の配置例を説明する図である。 第２の実施形態に係る光電変換装置の各部の配置の他の例を説明する図である。 青用の増幅器とＡＤＣの配置例を簡略的に説明する図である。 第２の実施形態に係る光電変換装置の動作例のタイミングチャートである。 第３の実施形態に係る光電変換装置の各部の配置例を示す図である。 光電変換装置内でのトランジスタの位置と電気的特性との関係を示す図である。 第４の実施形態に係る画像読取装置の構成例を説明する図である。 第５の実施形態に係る画像形成装置の構成例を説明する図である。

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一の構成部分には同一符号を付し、重複した説明を省略する場合がある。

実施形態では、入射光に応答して複数の画素のそれぞれが出力するアナログ電圧信号を、アナログメモリに一時保持させることで、当該複数の画素に含まれるＮ個の画素が並行して出力するアナログ電圧信号を、Ｎ－１個以下のＡＤＣを用いてＡ／Ｄ変換可能にする。

ここで、図１は、光電変換装置におけるＡＤＣの個数と面積の関係を説明する図であり、（ａ）はＰ個のＡＤＣが含まれる場合を示す図、（ｂ）は１個のＡＤＣが含まれる場合を示す図である。

図１（ａ）において、光電変換装置１００はＰ個のＡＤＣ１０５を備える。ＡＤＣ１０５のそれぞれにおけるＡ／Ｄ変換の変換速度をｆ_１（ＭＨｚ）とすると、光電変換装置１００全体でのＡ／Ｄ変換の変換速度はＰ×ｆ_１（ＭＨｚ）になる。

一方、図１（ｂ）において、光電変換装置２００は１個のＡＤＣ２０５を備える。ＡＤＣ２０５におけるＡ／Ｄ変換の変換速度をＰ×ｆ_１（ＭＨｚ）とすると、光電変換装置２００全体でのＡ／Ｄ変換の変換速度は、光電変換装置１００の場合と等しくなる。

従って、１個当たりのＡＤＣの変換速度を上げるとともに、ＡＤＣの数を減らしてＡＤＣ等の素子及び配線を共有させることで、光電変換装置におけるＡ／Ｄ変換の変換速度を維持しつつ、光電変換装置の面積を小さくできる。

［第１の実施形態］
＜第１の実施形態に係る光電変換装置３００の構成＞
第１の実施形態に係る光電変換装置３００の構成について、図２を参照して説明する。図２は、光電変換装置３００の構成の一例を説明する図である。図２に示すように、光電変換装置３００は、光電変換部１と、アナログメモリ２と、ＡＤＣ３と、電流源４とを備える。また、光電変換部１は、画素１１ａ及び１１ｂを含む画素ブロック１１と、画素１２ａ及び１２ｂを含む画素ブロック１２と、画素１３ａ及び１３ｂを含む画素ブロック１３と、選択スイッチ１４～１６とを備える。

画素ブロック１１～１３のそれぞれは、２個の画素のそれぞれのアナログ電圧信号を、並行してアナログメモリ２に出力する。より具体的には、画素ブロック１１は、選択スイッチ１４がＯＮの場合に、画素１１ａ及び１１ｂのそれぞれのアナログ電圧信号を、並行してアナログメモリ２に出力する。画素ブロック１２は、選択スイッチ１５がＯＮの場合に、画素１２ａ及び１２ｂのそれぞれのアナログ電圧信号を、並行してアナログメモリ２に出力する。画素ブロック１３は、選択スイッチ１６がＯＮの場合に、画素１３ａ及び１３ｂのそれぞれのアナログ電圧信号を、並行してアナログメモリ２に出力する。

ここで、画素ブロック１１～１３のそれぞれは、「Ｎ個の画素」の一例である。図２の例では、Ｎ＝２である。また、画素１３ａ及び１３ｂのそれぞれがアナログ電圧信号を並行してアナログメモリ２に出力することを、２個の画素のローリングという。換言すると、Ｎ個の画素がアナログ電圧信号を並行してアナログメモリ２に出力することを、Ｎ個の画素のローリングという。

次に、画素ブロック１１～１３のそれぞれに含まれる各画素の構成について、図２における画素１１ｂを参照して説明する。図２に示すように、画素１１ｂは、ＰＤ（Photo Diode）１１１と、ＦＤ（Front Diffusion）領域１１２とを備える。

ＰＤ１１１は、入射光に応答した電荷を出力する受光素子である。ＰＤ１１１のアノードは、接地電圧に接続され、ＰＤ１１１のカソードは、ＦＤ領域１１２における転送トランジスタ１１２１の一端に電気的に接続されている。

ＦＤ領域１１２は、ＰＤ１１１による電荷を電圧に変換する領域である。また、ＦＤ領域１１２は、転送トランジスタ１１２１と、リセットトランジスタ１１２２と、増幅トランジスタ１１２３とを備えている。

一端にＰＤ１１１が電気的に接続された転送トランジスタ１１２１の他端には、リセットトランジスタ１１２２及び増幅トランジスタ１１２３のそれぞれの一端が電気的に接続されている。

リセットトランジスタ１１２２は、画素１１ｂをリセットさせる素子である。リセットトランジスタ１１２２の他端に対して、リセット電圧である駆動信号Ｖｒｄが印加されることで、画素１１ｂがリセットされる。

増幅トランジスタ１１２３は、転送トランジスタ１１２１を介してＰＤ１１１から電荷を入力し、ＦＤ領域１１２にて電荷から変換されたアナログ電圧信号を増幅する素子である。

なお、図２では図示を省略するが、ＰＤ１１１の上側（光が入射する側）には、入射する光の波長帯域（色）を選択するためのカラーフィルタと、入射する光を集光するためのマイクロレンズが画素毎に設けられている。但し、カラーフィルタ及びマイクロレンズは必ずしも設けられていなくてもよい。

画素ブロック１１～１３のそれぞれに含まれる各画素の構成は、上述した画素１１ｂと同様であるため、重複した説明を省略する。

アナログメモリ２は、画素ブロック１１～１３に含まれる画素のそれぞれが出力するアナログ電圧信号を入力して保持する素子である。

また、ＡＤＣ３は、アナログメモリ２の出力するアナログ電圧信号をＡ／Ｄ変換し、変換後のデジタル電圧信号を出力する素子である。ここで、ＡＤＣ３は、「Ａ／Ｄ変換器」の一例である。

電流源４は、画素ブロック１１～１３のそれぞれに含まれる各増幅トランジスタを駆動するための電流を供給する電源である。以下に示す図では、図を簡略化するため、電流源の図示を省略する。

なお、アナログメモリ２をＡＤＣ３の近くに配置されるようにすると、光電変換部１に含まれる各画素からアナログメモリ２までの配線長が長くなって、画素毎に設けられた増幅トランジスタ１１２３では十分にアナログ電圧信号を増幅できない場合がある。そのため、光電変換部１とアナログメモリ２との間に、各画素からのアナログ電圧信号を増幅するための追加の増幅回路を設けた構成にしてもよい。

＜光電変換装置３００の動作＞
次に、光電変換装置３００の動作について、図３を参照して説明する。図３は、光電変換装置３００の動作の一例を説明するタイミングチャートである。図３に示す各信号は、図２に示した各構成要素の動作のタイミングを示している。なお、以下では、信号がＨｉｇｈになっている状態を「信号がＯＮになっている」といい、信号がＬｏｗになっている状態を「信号がＯＦＦになっている」という。

図３において、信号ＳＬ１は、選択スイッチ１４がＯＮになるタイミングを示している。同様に、信号ＳＬ２は、選択スイッチ１５がＯＮになるタイミングを示し、信号ＳＬ３は、選択スイッチ１６がＯＮになるタイミングを示している。

信号ＭＥＭは、画素ブロック１１～１３のそれぞれに含まれる画素の出力するアナログ電圧信号が、アナログメモリ２に書き込まれるタイミングを示している。さらに、信号ＡＤは、アナログメモリ２から読み出されたアナログ電圧信号を、ＡＤＣ３がＡ／Ｄ変換するタイミングを示している。

図３に示すように、信号ＳＬ１がＯＮになっている期間に信号ＭＥＭがＯＮになる。そして、画素ブロック１１における画素１１ａ及び１１ｂの出力するアナログ電圧信号がアナログメモリ２に書き込まれる。その後、信号ＭＥＭがＯＮからＯＦＦになるタイミングで、信号ＡＤがＯＦＦからＯＮになる。そして、その時点でアナログメモリ２に保持されている画素１１ａ及び１１ｂの２画素分のアナログ電圧信号が読み出されて、ＡＤＣ３によりＡ／Ｄ変換される。Ａ／Ｄ変換の終了後に、デジタル電圧信号がＡＤＣ３から出力される。

また、画素１１ａ及び１１ｂの出力した電圧信号のＡ／Ｄ変換が終了したタイミングで、信号ＳＬ２がＯＮになる。そして、信号ＳＬ２がＯＮになっている期間に信号ＭＥＭがＯＮになり、画素ブロック１２における画素１２ａ及び１２ｂの出力するアナログ電圧信号がアナログメモリ２に書き込まれる。

その後、信号ＭＥＭがＯＮからＯＦＦになるタイミングで、信号ＡＤがＯＦＦからＯＮになる。そして、その時点でアナログメモリ２に保持されている画素１２ａ及び１２ｂの２画素分のアナログ電圧信号が読み出されて、ＡＤＣ３によりＡ／Ｄ変換される。Ａ／Ｄ変換の終了後に、デジタル電圧信号がＡＤＣ３から出力される。

また、画素１２ａ及び１２ｂの出力したアナログ電圧信号のＡ／Ｄ変換が終了したタイミングで、信号ＳＬ３がＯＮになる。そして、信号ＳＬ３がＯＮになっている期間に信号ＭＥＭがＯＮになり、画素ブロック１３における画素１３ａ及び１３ｂの出力するアナログ電圧信号がアナログメモリ２に書き込まれる。

その後、信号ＭＥＭがＯＮからＯＦＦになるタイミングで、信号ＡＤがＯＦＦからＯＮになる。そして、その時点でアナログメモリ２に保持されている画素１３ａ及び１３ｂの２画素分のアナログ電圧信号が読み出されて、ＡＤＣ３によりＡ／Ｄ変換される。Ａ／Ｄ変換の終了後に、デジタル電圧信号がＡＤＣ３から出力される。

このように、アナログメモリ２を介してＡＤＣ３によるＡ／Ｄ変換を行うことで、画素ブロック１１～１３のそれぞれに含まれる２個の画素が並行して出力したアナログ電圧信号を、１個のＡＤＣ３でＡ／Ｄ変換できる。換言すると、Ｎ個の画素が並行して出力したアナログ電圧信号を、Ｎ－１個以下のＡＤＣ３でＡ／Ｄ変換できる。

なお、図３では、１つの画素が、ＰＤ１１１の光電変換した信号のみを出力する例を示したが、これに限定されるものではない。例えば、リセットトランジスタ１１２２をＯＮにしたときの電圧信号（リセット電圧）と、ＰＤ１１１の光電変換した信号の２つの信号等を、１つの画素が出力するように構成してもよい。

＜光電変換装置３００における配置、構成等の具体例＞
以下では、光電変換装置３００における各部の配置や構成等の具体例を説明する。なお、光電変換部１に含まれる画素数や、並行して電圧信号を出力するＮ個の画素の画素数等が異なる複数の例を示す場合があるが、上述した光電変換装置３００と同じ機能を備える構成部には、何れにも共通の部品番号を付して説明する。

（各部の配置例）
図４は、光電変換装置３００における各部の配置の一例を説明する図である。図４に示すように、光電変換装置３００は、光電変換部１と、アナログメモリ２と、ＡＤＣ３とを備える。

これらのうち、光電変換部１は、図４に矢印で示したＸ方向にＫ列、また、Ｙ方向に２行の合計Ｋ×２個の画素を備える。また、光電変換部１において、斜線ハッチングで示したＹ方向に配列する２つの画素は、１つの画素ブロックを構成している。当該画素ブロックを構成する２つの画素から並行してアナログ電圧信号が出力される。

光電変換部１の正のＹ方向側には、光電変換部１においてＸ方向に配列された画素全体に隣接するようにして、アナログメモリ２が配置されている。また、アナログメモリ２の正のＹ方向側には、アナログメモリ２のＸ方向全体に隣接するようにして、ＡＤＣ３が配置されている。ここで、図４の例では、Ｎ＝２であり、Ｎ－１＝１個のＡＤＣ３が設けられている。

また、図５は、光電変換装置３００における各部の配置の他の例を説明する図である。図５に示す光電変換装置３００は、図４と同様に、光電変換部１と、アナログメモリ２と、ＡＤＣ３とを備える。

これらのうち、光電変換部１は、図５に矢印で示したＸ方向にＫ列、Ｙ方向に３行の合計Ｋ×３個の画素を備える。第１行目の全画素は、赤色の入射光に応答したアナログ電圧信号を出力する赤用画素であり、第２行目の全画素は、緑色の入射光に応答したアナログ電圧信号を出力する緑用画素である。また、第３行目の全画素は、青色の入射光に応答したアナログ電圧信号を出力する青用画素である。

また、光電変換部１において、斜線ハッチングで示した４列３行の合計１２個の画素は、１つの画素ブロックを構成している。当該画素ブロックを構成する１２個の画素から並行してアナログ電圧信号が出力される。

光電変換部１の正のＹ方向側には、光電変換部１においてＸ方向に配列された画素全体に隣接するようにして、アナログメモリ２が配置されている。また、アナログメモリ２の正のＹ方向側には、アナログメモリ２のＸ方向全体に隣接するようにして、Ｘ方向に配列された１１個のＡＤＣ３が配置されている。ここで、図５の例では、Ｎ＝１２であり、Ｎ－１＝１１個のＡＤＣ３が設けられている。

（各画素ブロックによるアナログ電圧信号の出力順）
次に、図６は、光電変換装置３００における各画素ブロックによるアナログ電圧信号の出力順の一例を説明する図であり、（ａ）は比較例に係る光電変換装置の場合を説明する図、（ｂ）は実施形態に係る比較例に係る光電変換装置３００の場合を説明する図である。

図６（ａ）及び（ｂ）のそれぞれは、Ｘ方向に６列、Ｙ方向に３行の合計１８個の画素を備える光電変換部１を示している。また、図６の上から下に向けて順に、時刻の異なる３通りの光電変換部１が示されている。図６の上段には時刻Ｔにおける光電変換部１、中段には時刻２Ｔにおける光電変換部１、下段には時刻３Ｔにおける光電変換部１がそれぞれ示されている。

図６（ａ）及び（ｂ）において、画素に対応して示されている「Ｒ」は、当該画素が赤色の入射光に応答したアナログ電圧信号を出力する赤用画素であることを示している。また、「Ｇ」は、当該画素が緑色の入射光に応答したアナログ電圧信号を出力する緑用画素であることを示し、「Ｂ」は、当該画素が青色の入射光に応答したアナログ電圧信号を出力する青用画素であることを示している。「Ｒ」、「Ｇ」及び「Ｂ」に添えられた数字は、当該画素の列番号を示している。また、図６（ａ）及び（ｂ）において、斜線ハッチングで示した画素は、当該時刻にアナログ電圧信号を並行して出力する画素であることを示している。

図６（ａ）において、時刻Ｔでは、斜線ハッチングで示すＲ１、Ｇ１、Ｂ１、Ｒ４、Ｇ４及びＢ４のそれぞれの画素が並行してアナログ電圧信号を出力している。この場合、画素ブロックに含まれる画素数は６個であるため、Ｎ＝６である。

ここで、Ｒ１とＲ４、Ｇ１とＧ４、Ｂ１とＢ４のそれぞれの画素間には、並行してアナログ電圧信号を出力しない画素（斜線ハッチングされていない画素）が介在しているため、これらは相互に隣接していない。この点は、以下の時刻２Ｔ及び３Ｔにおいても同様である。

また、図６（ａ）の時刻２Ｔでは、斜線ハッチングで示すＲ２、Ｇ２、Ｂ２、Ｒ５、Ｇ５３及びＢ５のそれぞれの画素が並行してアナログ電圧信号を出力し、また、時刻３Ｔでは、斜線ハッチングで示すＲ３、Ｇ３、Ｂ３、Ｒ６、Ｇ６及びＢ６のそれぞれの画素が並行してアナログ電圧信号を出力している。

一方、図６（ｂ）において、時刻Ｔでは、斜線ハッチングで示すＲ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１及びＢ２のそれぞれの画素が並行してアナログ電圧信号を出力している。この場合も、上述したものと同様に、Ｎ＝６である。

ここで、Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１及びＢ２の画素は、それぞれが何れかの画素と隣接しているため、これらは相互に隣接している。この点は、以下の時刻２Ｔ及び３Ｔにおいても同様である。

時刻２Ｔでは、斜線ハッチングで示すＲ３、Ｒ４、Ｇ３、Ｇ４、Ｂ３及びＢ４のそれぞれの画素が並行してアナログ電圧信号を出力し、また、時刻３Ｔでは、斜線ハッチングで示すＲ５、Ｒ６、Ｇ５、Ｇ６、Ｂ５及びＢ６のそれぞれの画素が並行してアナログ電圧信号を出力している。

また、図６（ｂ）では、時刻Ｔにおける画素ブロックと、時刻２Ｔにおける画素ブロックは隣接しており、時刻２Ｔにおける画素ブロックと、時刻３Ｔにおける画素ブロックは隣接している。

ここで、光電変換装置を用いて画像を撮像する場合、撮像対象となる被写体が動いている場合がある。そして、光電変換装置における隣接する画素間で、アナログ電圧信号を出力する時刻に差があると、撮像される画像内に、急激な色や明るさの変化に伴う段差が生じる場合がある。従って、隣接する画素間では、アナログ電圧信号を出力する時刻差は、できるだけ小さいことが好ましい。

比較例に係る図６（ａ）の場合、例えば、画素Ｒ４は時刻Ｔにアナログ電圧信号が出力され、画素Ｒ３は時刻３Ｔにアナログ電圧信号が出力されているため、隣接する画素Ｒ４と画素Ｒ３の間の時刻差は２Ｔである。そして、他の画素での時刻差は２Ｔ以下であるため、図６（ａ）では、隣接した画素間におけるアナログ電圧信号を出力した時刻差は最大で２Ｔになる。

これに対し、実施形態に係る図６（ｂ）の場合、例えば、隣接する画素Ｒ１と画素Ｒ２は、並行してアナログ電圧信号が出力されているため、両者の間に時刻差はない。また、画素Ｒ２は時刻Ｔにアナログ電圧信号が出力され、画素Ｒ３は時刻２Ｔにアナログ電圧信号が出力されているため、隣接する画素Ｒ２と画素Ｒ３の間の時刻差はＴである。他の画素でも同様であるため、図６（ｂ）では、隣接する画素間におけるアナログ電圧信号を出力した時刻差は、最大でＴになる。

実施形態では、図６（ｂ）に示したように、並行してアナログ電圧信号を出力する６個の画素は、１８個の画素のうちの相互に隣接する画素で構成されている。また、時刻Ｔにおける画素ブロックに含まれる６個の画素が、並行してアナログ電圧信号を出力した後、これに隣接する時刻２Ｔにおける画素ブロックに含まれる６個の画素が、並行してアナログ電圧信号を出力している。さらに、その後、時刻２Ｔにおける画素ブロックに対して隣接する時刻３Ｔにおける画素ブロックに含まれる６個の画素が、並行してアナログ電圧信号を出力している。ここで、図６（ｂ）における時刻Ｔでの画素ブロックは、「第１の画素ブロック」の一例であり、時刻２Ｔでの画素ブロックは、「第２の画素ブロック」の一例である。

このようにすることで、図６（ａ）の場合と比較して、隣接する画素間でアナログ電圧信号を出力する時刻差を少なくでき、撮像される画像内での色や明るさの変化に伴う段差を抑制できる。

（ＡＤＣの配置例）
次に、図７は、ＡＤＣ３の配置の一例を説明する図であり、（ａ）は比較例に係る光電変換装置３００'の場合を説明する図、（ａ）は実施形態に係る光電変換装置３００の場合を説明する図である。

図７（ａ）に示すように、光電変換装置３００'は、光電変換部１'と、ＡＤＣ３'とを備える。光電変換部１'と、ＡＤＣ３'は、図７（ａ）に矢印で示すＸ方向に並んで配置されている。この場合、光電変換部１'に含まれる画素のうち、ＡＤＣ３'側に位置する画素１１'とＡＤＣ３'との距離は短くなるが、ＡＤＣ３'とは反対側に位置する画素１２'とＡＤＣ３'との距離は、Ｘ方向における光電変換部１'のサイズと同程度になって長くなる。このように距離が長いと、画素１１'からＡＤＣ３'までの出力配線が長くなる。その結果、寄生抵抗や寄生容量が大きくなり、正確にアナログ電圧信号をＡＤＣ３'に送信できなくなる場合がある。

一方、図７（ｂ）に示すように、光電変換装置３００では、光電変換部１と、ＡＤＣ３とを備え、光電変換部１と、ＡＤＣ３は、図７（ｂ）に矢印で示すＹ方向に並んで配置されている。ここで、光電変換部１において、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックは、Ｙ方向と直交するＸ方向に順に切り替えられる。そのため、換言すると、図７（ｂ）では、ＡＤＣ３は、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックが順に切り替えられるＸ方向と直交するＹ方向の片側（正のＹ方向側）に配置されている。

このような配置により、光電変換部１に含まれる画素からＡＤＣ３までの距離の最大値は、Ｘ方向における光電変換部１のサイズの１／２になり、図７（ａ）の場合と比較して短くなる。その結果、出力配線の長さに起因した寄生抵抗や寄生容量を低減でき、より正確にアナログ電圧信号をＡＤＣ３に送信できる。

次に、ＡＤＣ３の配置のクロストークへの影響について説明する。

一般に、ＡＤＣでは、入力信号が大きく変化すると、ＡＤＣに入力される基準信号（参照信号）が大きく変動し、基準信号が正しい値に戻るまで、正確にＡ／Ｄ変換を行えなくなる場合がある。

図８は、このようなＡＤＣの出力変動を説明する図であり、（ａ）はＡＤＣへの入出力を示す図、（ｂ）は入力信号の一例を示す図、（ｃ）は基準信号の変動を示す図、（ｄ）は基準信号に伴う出力信号の変動を示す図である。

図８（ｂ）のアナログ電圧信号がＡＤＣに入力した場合に、図８（ｃ）に一点鎖線の丸で囲って示したように、基準信号の変動９１があったとする。この場合、入力したアナログ電圧信号をＡ／Ｄ変換したデジタル電圧信号には、図８（ｄ）に二点鎖線の丸で囲って示したように、デジタル電圧信号のノイズ９２が生じる。

例えば、所定の画素が赤色（Ｒ１）の入射光に応答したアナログ電圧信号をＡ／Ｄ変換し、隣接する次の画素が緑色（Ｇ１）、また次の画素が赤色（Ｒ２）、さらに次の画素が緑色（Ｇ２）の入射光に応答したアナログ電圧信号をＡ／Ｄ変換するとする。この場合、Ｇ１のＡ／Ｄ変換でＲ１のＡ／Ｄ変換におけるノイズ９２の影響が生じる。Ｒ１からＲ２のように同じ波長帯域のＡ／Ｄ変換では、明るさの変化が小さいため、影響が生じ難いが、Ｇ１からＲ１のように異なる波長帯域のＡ／Ｄ変換では、明るさの変化が大きくなり、影響が特に顕著になる。換言すると、色間のクロストークが大きくなる。

これに対し、実施形態では、ＡＤＣ３を入射光の色（波長帯域）毎に分ける構成としている。図９は、実施形態に係るＡＤＣの配置の一例を示す図であり、色毎にＡＤＣを分けた場合を示す図である。

図９において、光電変換装置３００は、光電変換部１と、光電変換部１の正のＹ方向側に設けられたアナログメモリ２と、アナログメモリ２の正のＹ方向側に設けられたＡＤＣ３とを備える。

光電変換部１の第１行目の全画素は、赤色の入射光に応答したアナログ電圧信号を出力する赤用画素である。また、第２行目の全画素は、緑色の入射光に応答したアナログ電圧信号を出力する緑用画素であり、第３行目の全画素は、青色の入射光に応答したアナログ電圧信号を出力する青用画素である。

図９に示すように、ＡＤＣ３は、負のＸ方向側から順に赤用ＡＤＣ、緑用ＡＤＣ、青用ＡＤＣ、赤用ＡＤＣ、緑用ＡＤＣ、青用ＡＤＣを備えている。赤用ＡＤＣは、赤用画素からアナログメモリ２を介して入力したアナログ電圧信号をＡ／Ｄ変換し、緑用ＡＤＣは、緑用画素からアナログメモリ２を介して入力したアナログ電圧信号をＡ／Ｄ変換し、青用ＡＤＣは、青用画素からアナログメモリ２を介して入力したアナログ電圧信号をＡ／Ｄ変換する。

換言すると、光電変換部１における複数の画素に含まれる赤用画素１０１は、ＡＤＣ３に含まれる赤用ＡＤＣ３１にアナログ電圧信号を出力し、当該複数の画素に含まれる緑色画素は１０２、ＡＤＣ３に含まれる緑用ＡＤＣ３２にアナログ電圧信号を出力する。ここで、赤用画素１０１は、「所定の波長帯域の入射光に応答した電圧信号を出力する画素」の一例であり、緑用画素１０２は、「所定の波長帯域とは異なる波長帯域の入射光に応答した電圧信号を出力する画素」の一例である。また、赤用ＡＤＣ３１は、「第１のＡ／Ｄ変換器」の一例であり、緑用ＡＤＣ３２は、「第２のＡ／Ｄ変換器」の一例である。

このような配置により、ＡＤＣ３における１つのＡＤＣは、光電変換部１における１つの色用の画素からのアナログ電圧信号のみをＡ／Ｄ変換するため、上述した色間のクロストークを防止できる。

また、一方で、色間のクロストークに関し、画素からＡＤＣまでの距離に起因してＡ／Ｄ変換特性が異なる場合がある。そのため、色毎で複数のＡＤＣを用いる場合には、同じ波長帯域用のＡＤＣは近傍に配置することが好ましい。

図１０は、実施形態に係るＡＤＣの配置の他の例を示す図であり、色毎のＡＤＣを近傍に配置した場合を示す図である。なお、図１０において、図９と共通の部分については、重複する説明を省略する。

図１０に示すように、ＡＤＣ３は、負のＸ方向側から順に赤用ＡＤＣ、赤用ＡＤＣ、緑用ＡＤＣ、緑用ＡＤＣ、青用ＡＤＣ、青用ＡＤＣを備えている。

光電変換部１における複数の画素に含まれる赤用画素１０１は、ＡＤＣ３に含まれる赤用ＡＤＣ３１にアナログ電圧信号を出力し、当該複数の画素に含まれる緑用画素１０２は、ＡＤＣ３に含まれる緑用ＡＤＣ３２にアナログ電圧信号を出力する。また、当該複数の画素に含まれる赤用画素１０１と同じ波長帯域の入射光に応答したアナログ電圧信号を出力する赤用画素１０３は、ＡＤＣに含まれるＡＤＣ３３にアナログ電圧信号を出力する。そして、ＡＤＣ３１は、ＡＤＣ３３との間にＡＤＣ３２を介在させずに配置されている。ここで、赤用画素１０３は、「所定の波長帯域と同じ波長帯域の入射光に応答した電圧信号を出力する画素」の一例であり、ＡＤＣ３３は、「第３のＡ／Ｄ変換器」の一例である。

このような配置により、同じ波長帯域用のＡＤＣは近傍に配置されるため、同じ波長帯域の画素からＡＤＣまでの距離の差が低減される。これにより、画素からＡＤＣまでの距離に起因したＡ／Ｄ変換特性の相異を抑制できる。

（ＡＤＣの個数例）
次に、図１１は、光電変換装置３００におけるＡＤＣ３の個数の一例を説明する図である。

図１１に示すように、光電変換装置３００は、並行してアナログ電圧信号を出力する画素数が１２個（Ｎ＝１２）の場合に、６個のＡＤＣ３を備える。換言すると、Ｎの約数に該当する個数のＡＤＣ３を備える。

例えば、Ｎ＝１２の場合に、Ｎの約数とは異なる１０個のＡＤＣ３を備えた場合、１０個のうち８個のＡＤＣ３がＡ／Ｄ変換を行わない期間が生じる。これにより、Ａ／Ｄ変換の無駄が生じる。

実施形態では、Ｎの約数に該当する個数のＡＤＣ３を備えることで、Ａ／Ｄ変換を行わないＡＤＣ３をなくすことができ、これにより、Ａ／Ｄ変換の効率を向上させることができる。

（パイプライン型ＡＤＣの例）
また、実施形態に係る光電変換装置３００は、パイプライン型ＡＤＣを備えている。ここで、パイプライン型ＡＤＣとは、低分解能である複数のＡＤＣを多段接続したパイプライン回路を含むＡＤＣをいう。図１２は、実施形態に係るパイプライン型ＡＤＣの構成の一例を説明する図である。

図１２に示すように、ＡＤＣ３は、ＡＤＣ３_１ｓｔ、ＡＤＣ３_２ｎｄ、・・・、及びＡＤＣ_ｌａｓｔを含み、これらは多段接続されている。図中の左側からＡＤＣ３にアナログ電圧信号が入力し、ＡＤＣ３_１ｓｔ、ＡＤＣ３_２ｎｄ、・・・、及びＡＤＣ_ｌａｓｔのそれぞれにより、パイプライン動作で順にＡ／Ｄ変換され、Ａ／Ｄ変換後のデジタル電圧信号が図中の右側から出力される。

光電変換装置３００は、パイプライン型ＡＤＣを備えることで、動作速度を保ったままコンパレートすることができ、高速に動作できる。実施形態のように、Ｎ個の画素が並行して出力するアナログ電圧信号をＡ／Ｄ変換する場合には、特に好適となる。なお、図１２では「ＳＨ」と示されたサンプリングホールド回路があるが、これは前段の出力をバッファするためのものであり、必ずしも設けられていなくてもよい。また、全差動型のパイプライン型ＡＤＣを用いると、ノイズ耐性を向上できるため、さらに好適である。

（ＡＤＣの変換速度について）
ここで、ＡＤＣによる変換速度は、ＡＤＣの内部に設けられた内部増幅器の電流量、及び素子サイズに依存する場合がある。図１３は、このような変換速度と内部増幅器の電流量及びサイズとの関係を説明する図である。

図１３に示すように、ＡＤＣ内の内部増幅器は、自身の負荷が小さい場合は、素子のサイズが大きくなり、内部増幅器内を流れる電流が多くなるに従って変換速度が上がる。しかし、素子のサイズが大きくなりすぎると、内部増幅器自身の負荷が大きくなって変換速度が低下する。撮像用途で用いられる光電変換装置等におけるＡＤＣは、８ｂｉｔ～１６ｂｉｔの分解能を備えることが多く、このような分解能における１つのＡＤＣの変換速度は、最大数１０ＭＨｚ程度である。そのため、光電変換装置３００では、数１０ＭＨｚの変換速度のＡＤＣを備えることが好ましい。

（アナログメモリの構成例）
次に、アナログメモリ２の構成について説明する。図１４は、アナログメモリの構成の一例を説明する図であり、（ａ）は比較例に係るアナログメモリの構成を示す図、（ｂ）は実施形態に係るアナログメモリの構成例を示す図、（ｃ）は実施形態に係るアナログメモリとＡＤＣの構成例を示す図である。

ここで、アナログメモリの電源電圧やＧＮＤ電圧には、内部回路の動作電流等に起因したノイズが重畳する場合がある。そのため、図１４（ａ）に示すように、電源電圧やＧＮＤ電圧を基準にして信号を保持するようにアナログメモリ２'を構成すると、ノイズによって正常に信号を保持できない場合がある。

そこで、実施形態では、図１４（ｂ）に示すように、ＢＧＲ（Band Gap Reference）等により生成された基準信号に対して、信号を保持するようにアナログメモリ２を構成している。なお、図１４（ｂ）では、アナログメモリ２を容量（コンデンサ）で構成しているが、アナログメモリ２をトランジスタで構成すると、単位面積あたりの保持容量値をあげることができ、好適である。

また、図１４（ｃ）は、アナログメモリ２の他の構成例として、アナログメモリ２の基準信号とＡＤＣ３で使用する基準電圧とを共通化する場合を示している。図１４（ｃ）の構成により、基準信号にノイズが重畳された場合にも、アナログメモリ２の基準信号に重畳されたノイズを、ＡＤＣ３の基準信号に重畳されたノイズでキャンセルすることができるため、さらに好適である。

＜光電変換装置３００の作用効果＞
従来、光電変換されたアナログ電圧信号を増幅し、Ａ／Ｄ（Analog／Digital）変換して出力する光電変換装置が知られている。また、位相をずらしたタイミングで、複数の画素が順に駆動してアナログ電圧信号を出力し、複数列で１つのＡＤＣ（Analog Digital Converter）を共有する装置が開示されている。

しかしながら、従来の装置では、Ｎ個の画素が並行してアナログ電圧信号を出力する場合に、Ｎ個の画素数と同じ数だけのＡＤＣが必要になり、光電変換装置の面積が大きくなる場合があった。また、ＡＤＣの個数が増えるに従い、光電変換装置の消費電力が増大し、ＡＤＣによる変換速度が低下する場合があった。

本実施形態では、入射光に応答して複数の画素のそれぞれが出力するアナログ電圧信号を、アナログメモリに一時保持させてからＡＤＣに出力する。これにより、Ｎ個の画素数と同じ数だけのＡＤＣを設けずにＡ／Ｄ変換を行うことが可能になる。換言すると、Ｎ個の画素が並行して出力するアナログ電圧信号を、Ｎ－１個以下のＡＤＣを用いてＡ／Ｄ変換可能にする。ＡＤＣの個数を減少させることで、光電変換装置の面積が大型化することを抑制でき、また、光電変換装置３００の消費電力を抑制するとともに、ＡＤＣによる変換速度を高速化することができる。

また、本実施形態では、Ｎ個の画素は、光電変換部１に含まれる複数の画素のうちの相互に隣接する画素で構成され、第１の画素ブロックに含まれるＮ個の画素が並行してアナログ電圧信号を出力した後、当該第１の画素ブロックに隣接する第２の画素ブロックに含まれるＮ個の画素が、並行してアナログ電圧信号を出力する。これにより、隣接する画素間でアナログ電圧信号を出力する時刻差を抑制し、撮像される画像内での色や明るさの変化に伴う段差を抑制できる。

また、本実施形態では、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、光電変換部１の少なくとも一方の側に、ＡＤＣ３が設けられている。

これにより、光電変換部１に含まれる画素からＡＤＣ３までの距離は、最大でもＸ方向における光電変換部１のサイズの１／２にすることができる。その結果、出力配線の長さに起因した寄生抵抗や寄生容量を低減でき、より正確にアナログ電圧信号をＡＤＣ３に送信できる。

また、本実施形態では、所定の波長帯域の入射光に応答したアナログ電圧信号を出力する画素は、ＡＤＣ３に含まれる第１のＡＤＣにアナログ電圧信号を出力し、複数の画素に含まれる所定の波長帯域とは異なる波長帯域の入射光に応答したアナログ電圧信号を出力する画素は、ＡＤＣ３に含まれる第１のＡＤＣとは異なる第２のＡＤＣにアナログ電圧信号を出力する。このようにすることで、ＡＤＣ３における１つのＡＤＣは、光電変換部１における１つの色用の画素からのアナログ電圧信号のみをＡ／Ｄ変換するため、色間のクロストークを防止できる。

また、本実施形態では、複数の画素に含まれる所定の波長帯域の入射光に応答したアナログ電圧信号を出力する画素は、ＡＤＣ３に含まれる第１のＡＤＣにアナログ電圧信号を出力し、複数の画素に含まれる所定の波長帯域とは異なる波長帯域の入射光に応答したアナログ電圧信号を出力する画素は、ＡＤＣに含まれる第１のＡＤＣとは異なる第２のＡＤＣにアナログ電圧信号を出力する。また、複数の画素に含まれる所定の波長帯域と同じ波長帯域の入射光に応答したアナログ電圧信号を出力する画素は、ＡＤＣ３に含まれる第１のＡＤＣとは異なる第３のＡＤＣにアナログ電圧信号を出力する。そして、第１のＡＤＣは、第３のＡＤＣとの間に第２のＡＤＣを介在させずに配置されている。このようにすることで、同じ波長帯域用のＡＤＣは近傍に配置されるため、同じ波長帯域の画素からＡＤＣまでの距離の差が低減される。そして、画素からＡＤＣまでの距離に起因したＡ／Ｄ変換特性の相異を抑制できる。

また、本実施形態では、ＡＤＣの個数は、光電変換部１における並行してアナログ電圧信号を出力する画素数（Ｎ）の約数に該当する個数である。これにより、Ａ／Ｄ変換を行わないＡＤＣ３をなくすことができ、Ａ／Ｄ変換の効率を向上させることができる。

また、本実施形態では、ＡＤＣ３は、パイプライン型のＡＤＣである。これにより、光電変換装置３００は、動作速度を保ったままコンパレートすることができ、高速にＡ／Ｄ変換を行うことができる。

［第２の実施形態］
次に、第２の実施形態に係る光電変換装置３００ａについて説明する。

本実施形態では、光電変換部１とアナログメモリ２との間に、増幅用アナログメモリ５と、Ｌ個の増幅器６とを設けている。そして、ＡＤＣの個数をＭ個とし、光電変換部１が並行してアナログ電圧信号を出力する画素数をＮ個とした場合に、Ｎ＞Ｌ＞Ｍの関係を成立させる。これにより、信号の感度を上げてＡ／Ｄ変換をより正確に実行させるとともに、光電変換装置のサイズが大きくなることを抑制する。

＜光電変換装置３００ａの各部の配置例＞
図１５は、光電変換装置３００ａの配置の一例を説明する図である。図１５に示すように、光電変換装置３００ａは、光電変換部１と、アナログメモリ２と、ＡＤＣ３と、増幅用アナログメモリ５と、増幅器６とを備える。

これらのうち、光電変換部１は、図１５に矢印で示したＸ方向にＫ列、Ｙ方向に３行の合計Ｋ×３個の画素を備える。第１行目の全画素は、赤色の入射光に応答したアナログ電圧信号を出力する赤用画素であり、第２行目の全画素は、緑色の入射光に応答したアナログ電圧信号を出力する緑用画素である。また、第３行目の全画素は、青色の入射光に応答したアナログ電圧信号を出力する青用画素である。

また、光電変換部１において、斜線ハッチングで示したＮ個の画素は、１つの画素ブロックを構成しており、このＮ個の画素から並行してアナログ電圧信号が出力される。

光電変換部１の正のＹ方向側には、Ｘ方向に画素が配列された光電変換部１の画素全体に隣接するようにして、梨地ハッチングで示す増幅用アナログメモリ５が配置されている。また、増幅用アナログメモリ５の正のＹ方向側には、増幅用アナログメモリ５のＸ方向全体に隣接するようにして、Ｘ方向に配列されたＬ個の増幅器６が設けられている。

また、増幅器６の正のＹ方向側には、Ｘ方向に配列されたＬ個の増幅器６全体に隣接するようにして、アナログメモリ２が配置されている。さらに、アナログメモリ２の正のＹ方向側には、アナログメモリ２のＸ方向全体に隣接するようにして、Ｘ方向に配列されたＭ個のＡＤＣ３が配置されている。

換言すると、光電変換装置３００ａでは、光電変換部１とアナログメモリ２との間に、増幅用アナログメモリ５と、Ｌ個の増幅器６とが設けられている。また、図１５の例では、Ｎ＝１２であり、Ｍ＝６であり、また、Ｌは６より大きく、１２より小さい数値である。従って、Ｎ＞Ｌ＞Ｍの関係が成立している。

光電変換部１の各画素から出力されたアナログ電圧信号は、増幅用アナログメモリ５及び増幅器６を通って増幅された後、アナログメモリ２に入力され、その後、ＡＤＣ３に入力され、Ａ／Ｄ変換される。

また、図１６は、光電変換装置３００ａの配置の他の例を説明する図である。図１６でも図１５と同様に、光電変換装置３００ａは、光電変換部１と、アナログメモリ２と、ＡＤＣ３と、増幅用アナログメモリ５と、増幅器６とを備えている。

光電変換部１の構成は、図１５で説明したものと同様である。光電変換部１の正のＹ方向側には、各色用のＡＤＣ３が配置されている。また、増幅用アナログメモリ５及び増幅器６は、Ｘ方向におけるＡＤＣ３に含まれる２つの青用ＡＤＣの間、２つの緑用ＡＤＣの間、並びに２つの赤用ＡＤＣの間のそれぞれに設けられている。

ＡＤＣ３のうちの青色ＡＤＣの周辺を例に、より詳しく説明する。光電変換部１の正のＹ方向側に隣接するようにして、梨地ハッチングで示す増幅用アナログメモリ５が配置され、増幅用アナログメモリ５の正のＹ方向側に隣接するようにして、増幅器６が配置されている。そして、増幅用アナログメモリ５及び増幅器６のそれぞれをＸ方向の両側から挟むようにして、２つのアナログメモリ２が配置され、増幅用アナログメモリ５、増幅器６及び２つのアナログメモリ２を両側から挟むようにして、２つの青用ＡＤＣが配置されている。

また、図１６の場合においても、Ｎ＞Ｌ＞Ｍの関係が成立している。

光電変換部１の各画素から出力されたアナログ電圧信号は、増幅用アナログメモリ５及び増幅器６を通って増幅された後、アナログメモリ２に入力され、その後、ＡＤＣ３に入力されてＡ／Ｄ変換される。

＜光電変換装置３００ａの動作例＞
次に、光電変換装置３００ａの動作について説明する。この説明では、図１７に簡略的に示した光電変換装置３００ａにおける青用の増幅器及びＡＤＣの場合を例にして説明する。図１７は、青用画素ｂ０～ｂ３１のアナログ電圧信号が、増幅器ｂ１及びｂ２のそれぞれから青用ＡＤＣｂ１に入力され、また、増幅器ｂ３及びｂ４のそれぞれから青用ＡＤＣｂ２に入力される構成及び配置を示している。

図１８は、光電変換装置３００ａの動作の一例を説明するタイミングチャートである。図１８では、光電変換部１における１６個の画素が並行して出力したアナログ電圧信号を、４個の増幅用アナログメモリ５が保持し、増幅器ｂ１～ｂ４がこれを読み出して増幅処理を行っている。また、増幅器ｂ１～ｂ４から同時に出力されたアナログ電圧信号を、２個のアナログメモリ２が保持し、ＡＤＣｂ１及びｂ２がこれを読み出してＡ／Ｄ変換している。

図１８は、上段から下段に向けて、（１）から（１２）までの各ステップにおける信号処理のタイミングを示している。また、光電変換部１に含まれる青用画素である画素番号１～３１の各画素が出力したアナログ電圧信号に対する、増幅器ｂ１～ｂ４及び青用ＡＤＣｂ１及びｂ２のそれぞれによる信号処理のタイミングを示している。

（１）において、増幅器ｂ１の増幅用アナログメモリ５は、画素ｂ０～ｂ３及び画素ｂ１６～ｂ１９のそれぞれが出力したアナログ電圧信号を保持する。

同時に、（２）において、増幅器ｂ２の増幅用アナログメモリ５は、画素ｂ４～ｂ７及び画素ｂ２０～ｂ２３のそれぞれが出力したアナログ電圧信号を保持する。

同時に、（３）において、増幅器ｂ３の増幅用アナログメモリ５は、画素ｂ８～ｂ１１及び画素ｂ２４～ｂ２７のそれぞれが出力したアナログ電圧信号を保持する。

同時に、（４）において、増幅器ｂ２の増幅用アナログメモリ５は、画素ｂ１２～ｂ１５及び画素ｂ２８～ｂ３１のそれぞれが出力したアナログ電圧信号を保持する。

続いて、（５）において、増幅器ｂ１は、図示したタイミングで、画素ｂ０～ｂ３のそれぞれが出力したアナログ電圧信号を、増幅用アナログメモリから読み出し、増幅する。

同時に、（６）において、増幅器ｂ２は、画素ｂ４～ｂ７のそれぞれが出力したアナログ電圧信号を、増幅用アナログメモリから読み出し、増幅する。

同時に、（７）において、増幅器ｂ３は、画素ｂ８～ｂ１１のそれぞれが出力したアナログ電圧信号を、増幅用アナログメモリから読み出し、増幅する。

同時に、（８）において、増幅器ｂ４は、画素ｂ１２～ｂ１５のそれぞれが出力したアナログ電圧信号を、増幅用アナログメモリから読み出し、増幅する。

同時に、（９）において、ＡＤＣｂ１のアナログメモリ２は、画素ｂ０及びｂ４、画素ｂ１及びｂ５、画素ｂ２及びｂ６、画素ｂ３及びｂ７のそれぞれが出力して増幅されたアナログ電圧信号を保持する。

同時に、（１０）において、ＡＤＣｂ２のアナログメモリ２は、画素ｂ８及びｂ１２、画素ｂ９及びｂ１３、画素ｂ１０及びｂ１４、画素ｂ１１及びｂ１５のそれぞれが出力して増幅されたアナログ電圧信号を保持する。

続いて、（１１）において、ＡＤＣｂ１は、図示したタイミングで、画素ｂ０、ｂ４、ｂ１、ｂ５、ｂ２及びｂ６のそれぞれが出力して増幅されたアナログ電圧信号を、アナログメモリ２から読み出し、Ａ／Ｄ変換する。

同時に、（１２）において、ＡＤＣｂ２は、画素ｂ８、ｂ１２、ｂ９、ｂ１３、ｂ１０及びｂ１４のそれぞれが出力して増幅されたアナログ電圧信号を、アナログメモリ２から読み出し、Ａ／Ｄ変換する。

このようにして、光電変換装置３００ａは、光電変換部１の各画素が出力したアナログ電圧信号をＡ／Ｄ変換することができる。

なお、図１７～１８では、青用画素を例に動作を説明したが、赤用画素、緑用画素、及び近赤外線用画素等の他の色の画素においても同様である。また、図１７～１８では、増幅器６が４個、ＡＤＣ３が２個の場合について説明したが、これに限定されるものではなく、これ以外の個数であってもよい。

＜光電変換装置３００ａの作用効果＞
本実施形態では、光電変換部１とアナログメモリ２との間に、増幅用アナログメモリ５と、Ｌ個の増幅器６とを設け、光電変換部１に含まれる各画素が出力したアナログ電圧信号を数倍から数百倍に増幅してＡ／Ｄ変換する。これにより、信号の感度を上げ、より正確にＡ／Ｄ変換を行うことができる。

また、本実施形態では、光電変換部１と増幅器６との間に増幅用アナログメモリ５を設け、増幅器６の個数を少なくするが、増幅器６は数倍から数百倍の増幅を行うため、ＡＤＣに比べて高速化が容易ではない。そのため、増幅器６の個数をＡＤＣ３の個数より多くして、ＡＤＣの個数をＭ個とし、光電変換部１が並行してアナログ電圧信号を出力する画素数をＮ個とした場合に、Ｎ＞Ｌ＞Ｍの関係を成立させる。これにより、光電変換装置の面積の増大を抑制するとともに、Ａ／Ｄ変換の高速化を図ることができる。

また、例えば、Ｎ＝２４、Ｍ＝６、Ｌ＝１２として、Ｎと、Ｌと、Ｍとの間で、相互に約数、又は倍数の関係が成立するように構成すると、Ａ／Ｄ変換を行わないＡＤＣ３をなくすことができ、Ａ／Ｄ変換の効率を向上させることができる。

なお、これ以外の効果は、第１の実施形態で説明したものと同様である。

［第３の実施形態］
次に、第３の実施形態に係る光電変換装置３００ｂについて説明する。

本実施形態では、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、光電変換部１の両側にＡＤＣ３を配置する。これにより、光電変換装置の撓み等に起因した応力によって、電気特性が変化することを抑制する。

図１９は、光電変換装置３００ｂの各部の配置の一例を説明する図である。図１９に示すように、光電変換装置３００ｂは、光電変換部１と、アナログメモリ２と、ＡＤＣ３と、増幅用アナログメモリ５と、増幅器６とを備える。

これらのうち、光電変換部１は、図１９に矢印で示したＸ方向にＫ列、Ｙ方向に４行の合計Ｋ×４個の画素を備える。第１行目の全画素は、赤色の入射光に応答したアナログ電圧信号を出力する赤用画素であり、第２行目の全画素は、緑色の入射光に応答したアナログ電圧信号を出力する緑用画素である。また、第３行目の全画素は、青色の入射光に応答したアナログ電圧信号を出力する青用画素であり、第４行目の全画素は、近赤外線の入射光に応答したアナログ電圧信号を出力する近赤外用画素である。

光電変換部１の負のＹ方向側には、赤用及び緑用のＡＤＣ３が配置され、光電変換部１の正のＹ方向側には、近赤外用及び青用のＡＤＣ３が配置されている。また、増幅用アナログメモリ５及び増幅器６は、Ｘ方向におけるＡＤＣ３に含まれる２つの赤用ＡＤＣの間、２つの緑用ＡＤＣの間、２つの青用ＡＤＣの間、及び２つの近赤外用ＡＤＣの間のそれぞれに設けられている。

ここで、Ｙ方向における光電変換部１の両側にＡＤＣ３が配置されている。また、Ｘ方向は、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向に該当するため、Ｙ方向は、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向に該当する。従って、換言すると、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、光電変換部１の両側にＡＤＣ３が配置されている。

ＡＤＣ３のうちの赤色ＡＤＣの周辺を例に、より詳しく説明する。光電変換部１の負のＹ方向側に隣接するようにして、梨地ハッチングで示す増幅用アナログメモリ５が配置され、増幅用アナログメモリ５の負のＹ方向側に隣接するようにして、増幅器６が配置されている。そして、増幅用アナログメモリ５及び増幅器６のそれぞれをＸ方向の両側から挟むようにして、２つのアナログメモリ２が配置され、増幅用アナログメモリ５、増幅器６及び２つのアナログメモリ２を両側から挟むようにして、２つの青用ＡＤＣが配置されている。

光電変換部１の各画素から出力されたアナログ電圧信号は、増幅用アナログメモリ５及び増幅器６を通って増幅された後、アナログメモリ２に入力され、その後、ＡＤＣ３に入力されてＡ／Ｄ変換される。

＜光電変換装置３００ｂの作用効果＞
ここで、図２０は、光電変換装置内でのトランジスタの位置と電気的特性との関係を説明する図である。図２０に示すように、トランジスタを光電変換装置の中央に配置した場合に対し、負のＹ方向の端部、又は正のＹ方向の端部に配置した場合は、トランジスタのＶｔｈ等の電気特性が変化する場合がある。

本実施形態では、Ｎ個の画素が並行してアナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、光電変換部１の両側にＡＤＣ３を配置する。これにより、光電変換部１が光電変換装置３００ｂの端部に配置されなくなるため、光電変換装置３００ｂの撓み等に起因した応力によって、光電変換部１の電気特性が変化することを抑制できる。そして、入射光に応答した正確なアナログ電圧信号を出力させることができる。

なお、これ以外の効果は、第１又は第２の実施形態で説明したものと同様である。

［第４の実施形態］
次に、第４の実施形態に係る画像読取装置４００について説明する。ここで、画像読取装置４００は、スキャナ等の装置である。

図２１は、画像読取装置４００の構成の一例を説明するブロック図である。図２１に示すように、画像読取装置４００は、光電変換装置３００と、ＣＰＵ（Central Processing Unit）４０１と、ＬＥＤ（Light Emitting Diode）ドライバ４０２と、ＬＥＤ４０３と、画像処理部４０４とを備える。

ＣＰＵ４０１は、画像読取装置４００全体を制御するプロセッサである。ＬＥＤドライバ４０２は、ＣＰＵ４０１の制御下で、ＬＥＤ４０３を駆動させて用紙等の原稿に光を照射させる電気回路である。

光電変換装置３００は、ＬＥＤ４０３から光を照射された原稿からの反射光を受光してＡ／Ｄ変換したデジタル電圧信号を、原稿を読み取った画像データとして画像処理部４０４に転送する。

画像処理部４０４は、光電変換装置３００から転送された画像データに対して、各種の補正処理を実行する電子回路である。

本実施形態では、光電変換装置３００を備えることで、光電変換装置の大型化を抑制できる。また、消費電力を抑制するとともに、Ａ／Ｄ変換の変換速度の高速化を図った画像読取装置４００を提供することができる。

［第５の実施形態］
次に、第５の実施形態に係る画像形成装置５００について説明する。ここで、画像形成装置５００は、ＭＦＰ（Multifunction Peripheral/Printer/Product）やプリンタ等の装置である。

図２２は、画像形成装置５００の構成の一例を説明するブロック図である。図２２に示すように、画像形成装置５００は、プリンタエンジン５０１と、光電変換装置３００と、ＣＰＵ４０１と、ＬＥＤドライバ４０２と、ＬＥＤ４０３と、画像処理部４０４とを備える。

光電変換装置３００、ＣＰＵ４０１、ＬＥＤドライバ４０２、ＬＥＤ４０３、及び画像処理部４０４については、図２１で説明したものと同様であるため、ここでは重複した説明を省略する。

プリンタエンジン５０１は、光電変換装置３００により読み取られた画像データを、画像処理部４０４を介して入力する。そして、ＣＰＵ４０１の制御下で、画像データに基づいて用紙等の記録媒体上に画像を形成する。

本実施形態では、光電変換装置３００を備えることで、光電変換装置の大型化を抑制できる。また、消費電力を抑制するとともに、Ａ／Ｄ変換の変換速度の高速化を図った画像形成装置５００を提供することができる。

以上、実施形態について説明してきたが、本発明は、具体的に開示された上記の実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

光電変換装置３００、３００ａ及び３００ｂは、赤、緑、青及び近赤外等の画素のラインを含んでおり、それぞれをラインセンサとして機能させることができる。

１ 光電変換部
１１～１３ 画素ブロック
１１１ ＰＤ
１１２ ＦＤ領域
１１２１ 転送トランジスタ
１１２２ リセットトランジスタ
１１２３ 増幅トランジスタ
２ アナログメモリ
３ ＡＤＣ（Ａ／Ｄ変換器の一例）
４ 電流源
５ 増幅用アナログメモリ
６ 増幅器
３００ 光電変換装置
４００ 画像読取装置
５００ 画像形成装置

特許５２７２８６０号公報

Claims (12)

1. 入射光に応答して複数の画素が出力するアナログ電圧信号を保持するアナログメモリと、
   前記複数の画素に含まれるＮ個の画素が並行して出力し、前記アナログメモリに一時保持されたアナログ電圧信号を、Ａ／Ｄ（Analog／Digital）変換するＮ－１個以下のＡ／Ｄ変換器と、を有し、
   前記Ａ／Ｄ変換器は、前記Ｎ個の画素が並行して前記アナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、前記複数の画素を備える光電変換部の少なくとも一方の側に設けられている
   光電変換装置。
2. 入射光に応答して複数の画素が出力するアナログ電圧信号を保持するアナログメモリと、
   前記複数の画素に含まれるＮ個の画素が並行して出力し、前記アナログメモリに一時保持されたアナログ電圧信号を、Ａ／Ｄ（Analog／Digital）変換するＮ－１個以下のＡ／Ｄ変換器と、を有し、
   前記複数の画素に含まれる所定の波長帯域の入射光に応答した前記アナログ電圧信号を出力する画素は、前記Ａ／Ｄ変換器に含まれる第１のＡ／Ｄ変換器に前記アナログ電圧信号を出力し、
   前記複数の画素に含まれる前記所定の波長帯域とは異なる波長帯域の入射光に応答した前記アナログ電圧信号を出力する画素は、前記Ａ／Ｄ変換器に含まれる前記第１のＡ／Ｄ変換器とは異なる第２のＡ／Ｄ変換器に前記アナログ電圧信号を出力し、
   前記複数の画素に含まれる前記所定の波長帯域と同じ波長帯域の入射光に応答した前記アナログ電圧信号を出力する画素は、前記Ａ／Ｄ変換器に含まれる前記第１のＡ／Ｄ変換器とは異なる第３のＡ／Ｄ変換器に前記アナログ電圧信号を出力し、
   前記第１のＡ／Ｄ変換器は、前記第３のＡ／Ｄ変換器との間に前記第２のＡ／Ｄ変換器を介在させずに設けられている
   光電変換装置。
3. 入射光に応答して複数の画素が出力するアナログ電圧信号を保持するアナログメモリと、
   前記複数の画素に含まれるＮ個の画素が並行して出力し、前記アナログメモリに一時保持されたアナログ電圧信号を、Ａ／Ｄ（Analog／Digital）変換するＮ－１個以下のＡ／Ｄ変換器と、を有し、
   前記複数の画素を備える光電変換部と前記アナログメモリとの間に、増幅用アナログメモリと、Ｌ個の増幅回路とが設けられ、
   前記Ａ／Ｄ変換器の個数をＭ個とした場合に、Ｎ＞Ｌ＞Ｍの関係が成立している
   光電変換装置。
4. 前記Ｎ個の画素は、前記複数の画素のうちの隣接する画素で構成され、
   第１の画素ブロックに含まれる前記Ｎ個の画素が並行して前記アナログ電圧信号を出力した後、
   前記第１の画素ブロックに隣接する第２の画素ブロックに含まれる前記Ｎ個の画素が、並行して前記アナログ電圧信号を出力する
   請求項１乃至３の何れか１項に記載の光電変換装置。
5. 前記複数の画素に含まれる所定の波長帯域の入射光に応答した前記アナログ電圧信号を出力する画素は、
   前記Ａ／Ｄ変換器に含まれる第１のＡ／Ｄ変換器に前記アナログ電圧信号を出力し、
   前記複数の画素に含まれる前記所定の波長帯域とは異なる波長帯域の入射光に応答した前記アナログ電圧信号を出力する画素は、
   前記Ａ／Ｄ変換器に含まれる前記第１のＡ／Ｄ変換器とは異なる第２のＡ／Ｄ変換器に前記アナログ電圧信号を出力する
   請求項１乃至４の何れか１項に記載の光電変換装置。
6. 前記Ａ／Ｄ変換器の個数は、前記Ｎの約数に該当する個数である
   請求項１乃至５の何れか１項に記載の光電変換装置。
7. 前記Ａ／Ｄ変換器は、パイプライン型のＡ／Ｄ変換器である
   請求項１乃至６の何れか１項に記載の光電変換装置。
8. 前記Ｎと、前記Ｌと、前記Ｍとは、相互に約数、又は倍数の関係にある
   請求項３に記載の光電変換装置。
9. 前記Ａ／Ｄ変換器は、
   前記Ｎ個の画素が並行して前記アナログ電圧信号を出力する画素ブロックを順に切り替える方向と直交する方向において、前記複数の画素を備える光電変換部の両側に配置されている
   請求項１乃至８の何れか１項に記載の光電変換装置。
10. 請求項１乃至９の何れか１項に記載の光電変換装置を有する
    ラインセンサ。
11. 請求項１乃至９の何れか１項に記載の光電変換装置を有する
    画像読取装置。
12. 請求項１乃至９の何れか１項に記載の光電変換装置を有する
    画像形成装置。

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