CN103780850B - 像素分裂与合并图像传感器及其信号传输方法 - Google Patents

Abstract

本发明公开了一种图像传感器，包括由多个像素组组成的像素阵列，多个开关控制模块，可变增益放大器，流水线ADC和解码模块，其中每个像素组包括多个像素，所述多个像素构成至少一个单位像素。每一个开关控制模块对应像素阵列模块的一行配置，其包括第一选通电路和第二选通电路。可变增益放大器对各个第一选通电路和第二选通电路的输出信号进行处理，流水线ADC对可变增益放大器输出的信号进行模数转换。解码模块控制每一行的第一和第二选通电路交替读取并输出该行的各单位像素的信号，并控制各个第一和第二选通电路以使其读取的各单位像素的信号依次输出至可变增益放大器。本发明能够节省版图面积，突破多个模数转换器版图的高度限制。

Description

像素分裂与合并图像传感器及其信号传输方法

技术领域

本发明涉及图像传感器领域，特别涉及一种图像传感器及其信号传输方法。

背景技术

图像传感器是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD和CMOS两大类。CMOS传感器获得广泛应用的一个前提是其所拥有的较高灵敏度、较短曝光时间和日渐缩小的像素尺寸。其中,CMOS图像传感器重要的性能指标之一的像素灵敏度主要由填充因子（感光面积与整个像素面积之比）与量子效率（由轰击屏幕的光子所生成的电子的数量）的乘积来决定。

传统的CMOS图像传感器采用的前感光式（FSI）技术，即前照技术。前照技术的主要特点是在硅片正面按顺序制作感光二极管、金属互联以及光管孔。其优点是：工艺简单，与CMOS工艺完全兼容；成本较低；Light pipe填充材料折射率可调；有利于提高入射光的透射率，减少串扰等。随着像素尺寸的变小，提高填充因子所来越困难，目前另一种技术是从传统的前感光式变为背部感光式（BSI），即背照技术。背照技术的主要特点是首先在硅片正面按顺序制作感光二极管、金属互联，然后对硅片背面进行减薄（通常需要减薄至20um以下），并通过对于背部感光式CMOS传感器最重要的硅通孔技术将感光二极管进行互联引出。由于互联电路置于背部，前部全部留给光电二极管，这样就实现了尽可能大的填充因子。由于成本以及对于超薄硅片的减薄工艺的限制，通常背照技术应用于小像素的图像传感器中（目前应用于智能手机的中小像素摄像头普遍采用背照技术）。

一般来说，对于一个像素单元来说，如果该像元的面积越大，则对应更加优秀的灵敏度和动态范围。在目前的单反、微单、高清监控等高端CMOS图像传感器的应用领域中，通常采用具有较大像素的前照技术来实现。另一方面，为了使图像传感器的尺寸变小，设计人员通常希望采用更加小的像素单元。因此，上述两方面的需求就形成了一对矛盾。

因此，有必要提出一种图像传感器以解决上述矛盾。现有技术中提出了一种具有像素分裂与合并功能的图像传感器，如图1所示，传感器像素阵列模块1的单侧或者左右两侧具有多个ADC模块4，每一个ADC模块4对应一列或者两列的像素，通过解码模块2控制行方向选择，并控制可变增益放大模块3依次将每行的像素分裂信号或像素合并信号放大并由ADC模块4转换成数字信号后，通过ADC模块4的移位寄存器将数据依次移出。然而，由于多个ADC模块的版图面积较大，因此这种像素分裂与合并图像传感器适用于像素较大的传感器中，而对于小像素（如像素尺寸在2.5um以下）的图像传感器，由于留给ADC版图的高度只有2.5um或者5um，上述多个ADC模块的系统架构并不适合。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种基于流水线式ADC的像素分裂与合并的图像传感器，可根据需求控制像素的合并与分裂，以切换小像素图像传感器的分辨率，解决小像素情况下像素分裂与合并图像传感器的信号传递。

为达成上述目的，本发明提供一种图像传感器，包括由多个像素组所组成的P行、Q列的像素阵列模块，每个所述像素组包括多个像素，所述多个像素构成至少一个单位像素，P、Q为正整数；多个开关控制模块，分别对应所述像素阵列模块的每一行配置，用于读取所述单位像素的信号，其中每一所述开关控制模块包括第一选通电路和第二选通电路；可变增益放大器，与所述像素阵列模块各行的所述第一选通电路和第二选通电路相连，用于对所述第一选通电路和第二选通电路所输出的信号进行处理；流水线模数转换器，与所述可变增益放大器相连，对其输出的信号进行模数转换；以及解码模块，其控制每一行的所述第一选通电路和第二选通电路交替读取并输出该行的各单位像素的信号，并控制各所述第一选通电路和第二选通电路以使其读取的单位像素的信号依次输出至所述可变增益放大器。

优选地，每一所述像素组包括一个读出电路，所述第一选通电路和所述第二选通电路与其对应行的各像素组的读出电路的输出端相连；所述解码模块控制同一行的各所述读出电路依次输出该行的各单位像素的信号，并控制所述第一选通电路和第二选通电路对其对应行的各所述读出电路所输出的信号交替地读取并输出至所述可变增益放大器。

优选地，每一所述读出电路包括多个传输管、悬浮节点、复位管、源跟随器和行选通管，所述多个传输管分别与所述像素组的各像素一一对应相连；所述多个传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连，源极与所述第一选通电路和所述第二选通电路的输入端相连。

优选地，所述解码模块控制每一所述读出电路在所述复位管对所述悬浮节点进行电荷清空和复位时输出第一信号，在所述复位管对所述悬浮节点进行电荷清空和复位后与某一所述单位像素对应相连的传输管开启时输出第二信号，所述第一信号和第二信号用于表征该单位像素的信号。

优选地，任一个所述选通电路包括第一电容和第二电容，各所述第一电容的输出端通过第一信号总线连接至所述可变增益放大器，各所述第二电容的输出端通过第二信号总线连接至所述可变增益放大器；所述第一电容用于对所述第一信号进行读取，所述第二电容用于对所述第二信号进行读取；所述解码模块控制所述第一电容和第二电容依次进行所述第一信号的读取和第二信号的读取，且将两次读取结果同时通过所述第一信号总线和第二信号总线输出至所述可变增益放大器。

优选地，所述可变增益放大器将所述两次读取结果相减以获得所述单位像素的信号，放大后输出至所述模数转换器。

优选地，任一个所述第一电容和第二电容均采用如下配置：其一端接地，另一端与串联的读取开关和输出开关相连，所述读取开关连接所述第一选通电路或第二选通电路的输入端，所述输出开关连接所述第一信号总线或第二信号总线。

优选地，所述解码模块控制各所述第一选通电路/第二选通电路同时读取由所述像素阵列模块中同一列的各所述读出电路所输出的一组单位像素的信号，并将所读取的信号依次串行输出至所述可变增益放大器；当各所述第一选通电路/第二选通电路所读取的信号全部串行输出完毕以后，所述解码模块控制各所述第二选通电路/第一选通电路同时读取由该列的各读出电路所输出的或由下一列的各读出电路所输出的下一组单位像素的信号。

优选地，所述解码模块控制P个所述第一选通电路/第二选通电路的第一电容同时进行所述像素阵列模块中同一列的各所述读出电路输出的所述第一信号的读取，并在读取完成后再控制P个所述第一选通电路/第二选通电路的第二电容同时进行该列的各所述读出电路输出的所述第二信号的读取，以获得该列的P个所述两次读取结果；所述解码模块控制P个所述两次读取结果为依次输出至所述可变增益放大器。

本发明还提供了一种利用上述图像传感器进行信号传输的方法，包括：步骤S1，设定所述单位像素；步骤S2，对所述像素阵列的各个所述单位像素的信号进行输出、读取、处理并进行模数转换；其中对于所述像素阵列模块的每一行，该行的各所述单位像素的信号由该行的所述第一选通电路和第二选通电路交替读取并输出；对于所述像素阵列模块，各所述第一选通电路和第二选通电路读取的单位像素的信号为依次输出至所述可变增益放大器。

优选地，对于所述像素阵列的各行，各所述第一选通电路/第二选通电路一次所读取的P个单位像素的信号为依次串行输出至所述可变增益放大器以经处理后输出至所述模数转换器，且当各所述第一选通电路/第二选通电路一次所读取的P个所述单位像素的信号全部串行输出完毕以后，各所述第二选通电路/第一选通电路开始进行下一次P个单位像素的信号读取。

优选地，每一所述像素组包括一个读出电路，所述第一选通电路和所述第二选通电路与其对应行的各像素组的读出电路的输出端相连；每一所述读出电路包括与所述像素组的各像素对应相连的多个传输管、悬浮节点、复位管、源跟随器和行选通管；步骤S2进一步包括：

S20：设定每一所述第一选通电路和第二选通电路其中一个为开启，另一个为关闭；

S21：对所述像素阵列模块每一行的第i个像素组的读出电路的悬浮节点进行电荷清空和复位，通过所述读出电路输出第一信号；

S22：通过各开启的选通电路读取P个所述第一信号；

S23：开启所述像素阵列模块每一行的第i个像素组的第j个单位像素所对应的传输管，通过所述读出电路输出第二信号，其中i，j均为自然数，且i小于等于Q，j小于等于单位像素的个数；

S24：通过各开启的所述选通电路读取P个所述第二信号，所述第一信号和所述第二信号构成两路信号；

S25：将P个所述两路信号依次输出至所述可变增益放大器，所述可变增益放大器对接收的所述两路信号进行依次处理；其中每一个所述两路信号分别通过第一信号总线和第二信号总线同时输出至所述可变增益放大器；

S26：通过模数转换器依次对所述可变增益放大器输出的信号进行模数转换，并依次输出对应的数字信号；

S27：设定所述开启的选通电路为关闭，所述关闭的选通电路为开启；

S28：重复步骤S21至S27，直至所述像素阵列模块中全部所述单位像素的数字信号依次输出。

优选地，任一个所述选通电路包括第一电容和第二电容，任一个所述第一电容和第二电容均采用如下配置：其一端接地，另一端与串联的读取开关和输出开关相连，所述读取开关连接所述第一选通电路或第二选通电路的输入端，所述输出开关连接第一信号总线或第二信号总线，所述第一信号总线和所述第二信号总线连接所述可变增益放大器，其中，

步骤S22包括：开启与所述第一电容相连的读取开关，关断与所述第一电容相连的输出开关以及与所述第二电容相连的读取开关和传输开关，使所述第一信号存储至所述第一电容；

步骤S24包括：开启与所述第二电容相连的读取开关，关断与所述第二电容相连的输出开关以及与所述第一电容相连的读取开关和输出开关，使所述第二信号存储至所述第二电容；

步骤S25中通过同时开启与所述第一电容相连的输出开关和与所述第二电容相连的输出开关，并关断所述读取开关，以使每一个所述两路信号分别通过所述第一信号总线和第二信号总线同时输出。

本发明的优点在于图像传感器能够依据特定条件或需求，调节图像传感器的分辨率，通过分裂、合并图像传感器的像素并进行数据输出实现不同条件下图像质量的优化，并且使得此图像传感器更加智能，应用范围更广。此外，相较于现有技术本发明的图像传感器基于流水线式ADC，有效避免了在小像素情况下由于多个ADC的版图高度限制带来的困难。通过本发明通过信号选通电路的设计，使版图面积大大节省，非常适用于小像素。更进一步的，由于信号选通电路采用了两组选通电路交替进行信号读取，能够大幅降低对流水线式ADC采样频率的要求。

附图说明

图1所示为现有技术中图像传感器的方块图；

图2所示为本发明一实施例的图像传感器的像素分布示意图；

图3所示为本发明一实施例的图像传感器的一个像素组的读出电路的示意图；

图4所示为本发明一实施例的图像传感器的方块图；

图5a所示为本发明一实施例的图像传感器在像素分裂模式下的示意图；

图5b所示为本发明一实施例的图像传感器在像素合并模式下的示意图

图6所示为本发明一实施例的图像传感器的一个像素组与一个开关控制模块的选通电路的连接关系的示意图；

图7所示为本发明一实施例的图像传感器在像素分裂模式下信号的传输时序图；

图8所示为本发明一实施例的图像传感器在像素合并模式下信号的传输时序图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

图2是本发明图像传感器的方块图。如图2所示，图像传感器包括像素阵列模块10，解码模块20，开关控制模块30，可变增益放大器PGA40以及流水线ADC50。其中像素阵列模块10可为由多个像素组所组成的像素阵列，每个像素组包括多个像素，所述多个像素构成至少一个单位像素。多个开关控制模块30分别对应像素阵列模块10的每一行配置，用于读取所述单位像素的信号，其中每一个开关控制模块30包括第一选通电路和第二选通电路。可变增益放大器40，与像素阵列模块10各行的第一选通电路和第二选通电路相连，用于对第一选通电路和第二选通电路所输出的信号进行处理；流水线模数转换器50与可变增益放大器40相连，对其输出的信号进行模数转换。解码模块20控制每一行的第一选通电路和第二选通电路交替读取并输出该行的各单位像素的信号，此外由于多个开关控制模块共用同一个可变增益放大器和一个流水线ADC，解码模块20还控制各开关控制模块的第一选通电路和第二选通电路，以使其读取的单位像素的信号是依次输出至可变增益放大器。

以下将对各部分以及本发明的图像传感器的工作方式加以详细说明。

请参见图3，其所示为本发明一实施例图像传感器像素阵列模块中像素分布示意图，图4为本发明一实施例的图像传感器的一个像素组的读出电路的示意图。

如图3所示，图像传感器包括多个像素单元100，每个像素单元100包括多个像素组101、102、103、104，每个像素组包括多个像素。

本实施例中，图1中像素单元100的排布采用bayer模式为例，每个像素单元100包括一个红色像素组101、两个绿色像素组102和103、一个蓝色像素组104。可替代地，像素单元100也不局限于bayer模式，也可以采用其他模式。另外，像素单元100也不局限于基于RGB三原色，也可以采用其他如CMMY四色，详细不再赘述。

本实施例中，红色像素组101包括4个红色像素R1、R2、R3和R4，每个绿色像素组102/103包括4个绿色像素G1、G2、G3和G4，或G5、G6、G7和G8，蓝色像素组104中包括4个蓝色像素B1、B2、B3和B4。因此，一个像素单元100包括4红色像素、8个绿色像素、4个蓝色像素，共计16个像素。对于每个像素组来说，其具有像素的合并与分裂功能。

这里所说的像素的合并与分裂功能，是指通过将一个像素组中的多个像素构成至少单位像素，以在不同光照条件下实现不同的感光面积。具体来说，在强光条件下，每个像素组，如红色像素组（R1/R2/R3/R4），可以作为4个单位像素来使用。如果每个像素的感光面积为s，那么在强光下，该图像传感器的一个像素单元100具有16个像素点，感光面积可达16s，此时图像传感器切换为分裂模式，具有更高的像素点和分辨率。在弱光条件下，红色像素组（R1/R2/R3/R4）可以作为1个单位红色像素R来使用，绿色像素组（G1/G2/G3/G4）作为1个单位绿色像素Ga来使用，绿色像素组（G5/G6/G7/G8）可以作为1个单位绿色像素Gb来使用，蓝色字像素组（B1/B2/B3/B4）作为1个单位蓝色像素B来使用。如果每个像素面积为s，那么在弱光下，每个像素组仅具有1个单位像素，每个单位像素的感光面积为4s，是强光条件下一个单位像素面积的4倍，此时图像传感器切换为合并模式，其信号强度是分裂模式下的4倍，具有更加优秀的动态范围和灵敏度。因此，这种具有合并和分裂功能的像素组与现有技术中的像素组相比，具有较高的动态范围和灵敏度，以及在弱光下具有更好的图像表现力。在本实施例中，由像素组中像素的组合形成单位像素，例如在分裂模式下，单位像素为1个像素，那么一个像素组包括四个单位像素；而在合并模式下，单位像素为4个像素，也即是一个像素组仅包括一个单位像素。当然，单位像素也可以包含其他数量的像素，只要像素组的总像素数量为其整倍数即可，例如以两个像素作为1个单位像素，则可适用于中等光线强度的条件。

利用本发明的具有像素的合并与分裂功能的图像传感器，在环境光强较强室外光线较足，如当汽车在白天强光下行驶时，图像传感器切换到分裂模式，具有更高的像素数；而当环境光强较弱，如汽车行驶至隧道或地下车库，或者在阴天、晚间情况下行驶时，图像传感器切换到合并模式，通过牺牲像素的数目，来实现更加高的暗光表现力。

为了实现本实施例中像素组的合并与分裂功能，每个像素组包括如图4所示的读出电路。

具体来说，请参见图2，读出电路包括传输管201、行选通管202、复位管203、源跟随器204，悬浮节点P。其中，4传输管201与像素组中每个像素的感光单元（PD1/PD2/PD3/PD4）连接，用于分别读取感光单元的信号并输出至悬浮节点P。源跟随器204的源极将从悬浮节点读出的信号输出到行选通管202。复位管203用于对悬浮节点P的电荷进行清空和复位。行选通管202用于选中该读出电路所对应的像素组，并将相应的信号输出以进行处理。

由于每个像素组比如红色像素组包括4个红色像素，对应的就存在4个感光单元如感光二极管（PD1/PD2/PD3/PD4）。为了实现单独对每个感光单元进行操作，每个感光单元均连接有一传输管201，每个传输管201的栅极连接有一选通信号TXi（TX1/TX2/TX3/TX4），当选通信号TXi置高时，该传输管201开启，输出对应感光单元的信号至悬浮节点P。为了实现选中某一像素组，行选通管202的栅极连接有一选中信号ROW，当该选中信号ROW置高时，选中该读出电路所对应的像素组。为了实现悬浮节点P的电荷清空和复位，复位管203的栅极连接有一复位信号RX，当该复位信号RX置高时，复位管203开启，使得悬浮节点P的电位被拉高到Vdd，从而对P点的电荷进行清空，实现复位。其中，选通信号TXi，选中信号ROW，复位信号RX均由解码模块产生。

读出电路各个部件的连接关系如下：

传输管201的源极与感光单元205的输出端连接，栅极与选通信号TXi连接，漏极与复位管203的源极连接于悬浮节点P。

行选通管202的栅极连接有一选中信号ROW，漏极与源跟随器204的源极连接，源极作为输出端OUT。

复位管203的栅极连接有一复位信号RX，源极与源跟随器204的栅极连接于悬浮节点P，漏极连接有电源电压Vdd。

源跟随器204的栅极与复位管203的源极连接，源极与行选通管202的漏极连接，漏极连接有电源电压VDD。

由于一个像素组中，4个像素的传输管201共用同一个悬浮节点P，根据选通信号TXi开启或关断，可以输出不同的单位像素的信号，例如可以合并输出4个像素的信号或分别依次输出4个像素的信号。当该像素组的每个像素的信号依次输出时，图像传感器切换到分裂模式，具有更高的像素数和分辨率，适合于例如强光环境。当该像素组的每个像素的信号合并输出时，图像传感器切换到合并模式，在该合并模式下，虽然输出的像素信号数量为分裂模式下的四分之一造成分辨率下降，但其信号强度是分裂模式下的四倍，具有更加优秀的动态范围和灵敏度。此外，由于像素组包括4个感光单元PD1、PD2、PD3、PD4以及7个控制晶体管，分摊到平均每个感光单元的面积为1.75个晶体管。因此，在相同像素面积的情况下，像素组的填充因子更高，意味着具有更好的信噪比和灵敏度。

在版图结构布局中，对于一个像素组，如红色像素组（R1、R2、R3、R4）区域，每个红色像素对应一个感光单元，读出电路中的所有晶体管都位于这三个红色像素的区域中心部位，如图5a和图5b中的黑点区域所示。绿色像素组（G1、G2、G3、G4，G5、G6、G7、G8），蓝色像素组（B1、B2、B3、B4）的版图布局与红色像素组版图布局一致，在此不再赘述。

为实现上述的具有合并与分裂模式的图像传感器的信号传输，针对由像素组所组成的像素阵列模块，如一个P行、Q列的像素阵列（P、Q为正整数），配置了多个与像素阵列模块的每一行对应的开关控制模块，每一个开关控制模块包括第一选通电路和第二选通电路。在本实施例中，像素阵列模块由4×4个像素组组成，对应像素阵列的每一行的4个像素组配置一个开关控制模块。该行的4个像素组的读出电路的输出端均与该开关控制模块的第一选通电路和第二选通电路的输入端相连。图4所示为一个像素组的读出电路与两个选通电路的连接示意图。请参考图4，每个像素组的读出电路的输出端连接两个选通电路401、402的输入端。请注意，虽然图中未示，但该行的其他3个像素组的读出电路的输出端也连接到这两个选通电路401、402的输入端。两个选通电路在解码模块的时序控制下交替读取将该行的所有单位像素并输出至可变增益放大器。对于像素阵列的一行像素组来说，当图像传感器在分裂模式下时，单位像素为像素组中的一个像素，解码模块控制4个读出电路依次输出且每一个读出电路依次输出其对应像素组的4个像素的信号，同时控制两个选通电路交替地依次读取这4个读出电路所输出的该行4个像素组中的共4×4=16个单位像素的信号；当图像传感器在合并模式下时，单位像素即为一个像素组，解码模块控制同一行的4个读出电路依次输出对应的4个像素组的信号（即每一个像素组中4个像素的合并信号），同时控制两组选通电路交替地依次读取这4个像素组的信号。

由于像素阵列有4行，因此也就具有4个选通电路401和4个选通电路402，解码模块控制4个的选通电路401（或4个选通电路402）将其读取的单位像素的信号依次串行输出，并且控制在其中一组如4个选通电路401所读取的信号全部串行输出之后，再进行另一组如4个选通电路402进行下一次的单位像素的信号读取。具体来说，例如当图像传感器在像素分裂模式下，解码模块控制像素阵列第1列像素组的4个读出电路输出第一列像素组的像素PD1的信号，4个选通电路401同时读取这4个像素PD1的信号，并串行输出至可变增益放大器403进行处理，在串行输出完成后，解码模块又控制同样这4个读出电路输出第一列像素组的像素PD2的信号，4个选通电路402同时读取这4个像素PD2的信号并依次输出至可变增益放大器403进行处理。需要特别注意的是，在4个选通电路402读取这4个像素PD2的信号之前，需确保4个像素PD1的信号的串行输出已经完成。可变增益放大器403对选通电路401或402所依次输出的像素的信号进行处理后传输至流水线式模数转换器404，由该模数转换器404依次进行模数转换最终输出数字信号。以此类推，当第一列像素组的4个像素的信号均输出后，进行第二列像素组的像素的信号输出，直至整个像素阵列模块的64个像素的信号均完成输出，实现图像传感器分裂模式下的信号输出。

当图像传感器在合并模式下时，解码模块控制第一列像素组的4个读出电路输出第一列像素组的4个像素的合并信号，4个选通电路401同时读取这4个合并信号，并串行输出至可变增益放大器403进行处理，在串行输出完成后，解码模块又控制第二列像素组的4个读出电路输出第二列像素组的4个像素的合并信号，4个选通电路402读取这4个合并信号并依次输出至可变增益放大器403进行处理。在4个选通电路402读取这4个第二像素组的合并信号的信号之前，需确保4个第一像素组的合并信号的串行输出已经完成。可变增益放大器403对选通电路401或402所依次输出的像素组的合并信号进行处理后传输至流水线式模数转换器404，由模数转换器依次进行模数转换最终输出数字信号。以此类推，当第二列像素组的合并信号输出后，再进行第三列像素组合并信号的输出，直至整个像素阵列模块的16个像素组合并信号均完成输出，实现图像传感器合并模式下的信号输出。

请继续参考图4，为了进行单位像素的读取，任一条选通电路401（402）均包括两个电容C1和C2，电容C1的输出端通过第一信号总线B1连接至可变增益放大器403，电容C2的输出端通过第二信号总线B2连接至可变增益放大器403，每个电容C1、C2都对应一个驱动缓冲器（图中未示）以驱动信号总线。电容C1一端与串联的读取开关S1和输出开关S3相连，另一端接地。读取开关S1的一端与读出电路的输出端OUT也即是选通电路的输入端相连，另一端与接地的电容C1相连，输出开关S3的一端与接地的电容C1相连，另一端连接至第一信号总线B1。电容C2一端与串联的读取开关S2和输出开关S4相连，另一端接地。读取开关S2的一端与读出电路的输出端OUT也即是选通电路的输入端相连，另一端与接地的电容C2相连，输出开关S4的一端与接地的电容C2相连，另一端连接至第二信号总线B2。解码模块通过对读取开关和输出开关的开闭控制使电容C1和C2进行单位像素的信号的读取和输出。具体来说，对于任一个读出电路来说，电容C1用于读取该读出电路的复位管对悬浮节点进行电荷清空和复位时该读出电路输出的第一信号，电容C2用于读取复位管对悬浮节点进行电荷清空和复位后与要读取的单位像素对应相连的传输管开启时该读出电路所输出的第二信号，这里的第一信号和第二信号用于表征该要读取的单位像素的信号。因此，电容C1和C2先后读取第一信号和第二信号，再将该第一信号和第二信号同时通过第一信号总线和第二信号总线两路输出至可变增益放大器403，可变增益放大器403具有2to1功能，即将两路信号作差，并进行增益放大。模数转换器404与可变增益放大器403的输出端连接，用于进行模数转换。

接下来，将详细说明通过解码模块控制图像传感器在合并模式或分裂模式下进行信号传输的时序控制过程。

请参考图7，其所示为本发明一实施例的图像传感器在分裂模式（像素组的各像素的模拟信号依次输出）的信号输出时序图，本实施例中单位像素为像素组中的一个像素。以下将结合图5a、图6和图7说明本发明实施例图像传感器在分裂模式的像素信号传输过程。

在图5a所示的像素阵列中，包括4×4个像素组，每个像素组包括4个像素（PD1，PD2，PD3，PD4），与像素阵列行数对应的，具有4个开关控制模块（R1，R2，R3，R4），每个开关控制模块具有2个选通电路（如R1_1和R1_2）。当图像传感器曝光完毕，从像素阵列的第一列开始逐列进行单位像素的信号传输，直至全部列的单位像素信号传输完毕。图7所示为在分裂模式下T1至T4时间段内完成一列像素组的信号传输的时序图。首先，解码模块将选中信号ROW置高使行选通管202开启，选中像素阵列第一列的4个像素组。在T1时间段内，由4个第一选通电路（R1_1，R2_1，R3_1，R4_1）对第一列的4个像素组的像素PD1进行信号读取，此时第二选通电路均关断。具体来说，首先将第一列的4个像素组的读出电路的复位管203的栅极信号RX置高，复位管203开启，悬浮节点P与电源电压Vdd相连，对P点电荷进行清空和复位，此时悬浮节点P点的电压约为Vdd电压，如3.3V。读出电路输出端的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第一信号。解码模块开启4个第一选通电路401（R1_1，R2_1，R3_1，R4_1）的读取开关S1对4个读出电路输出的4个第一信号同时进行读取，并保持第一选通电路401中输出开关S3关断，读取开关S2和输出开关S4关断，从而将4个读取结果存入4个电容C1中，然后关断4个第一选通电路401的读取开关S1。接着，解码模块将复位管203的栅极信号RX置低，复位管截止；将传输管201的栅极信号TX1置为高电平，像素的感光单元PD1对应的传输管导通而其余传输管截止，此时像素PD1的信号被传输至悬浮节点P点，P点的电压经由源跟随器和行选通管输出至读出电路的输出端OUT，该输出端OUT的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第二信号。解码模块开启4个第一选通电路的读取开关S2，保持输出开关S4关断、读取开关S1和输出开关S3关断，以对4个第二信号进行读取，并将读取结果存入4个电容C2中，之后解码模块关断第一选通电路401的读取开关S2，并将选通信号TX1置低。如此，每一个第一选通电路（R1_1/R2_1/R3_1/R4_1）的电容C1存储了第一次读取的第一信号，电容C2存储了第二次读取的第二信号，第一信号和第二信号可用作表征像素PD1的信号。

然后，解码模块控制4个第一选通电路的依次输出信号。具体来说，解码模块将第一选通电路R1_1的两个输出开关S3和S4同时开启，保持其他第一选通电路R2_1、R3_1、R4_1的输出开关均关闭。由此将像素阵列中第一列第一行像素组的像素PD1的两次读取的第一信号和第二信号分别通过第一信号总线和第二信号总线同时传递给可变增益放大器403，可变增益放大器403将两次读取结果相减得到电源电压Vdd与像素PD1的模拟信号的差值并放大输出至流水线模数转换器404，流水线模数转换器404进行模数转换。可以理解，该两次读取结果相减得到的差值可以被认为是像素PD1的模拟信号的另一种表现形式，当入射光越强，PD1进行光电转换得到的电荷越多，则两次读取结果的差值也就越小。在第一选通电路R1_1的两次读取结果传输至可变增益放大器完成后，解码模块将第一选通电路R2_1的两个输出开关S3和S4开启，保持另外三条第一选通电路的输出开关关断，由此将第一列第二行像素组的像素PD1的两次读取结果通过第一信号总线和第二信号总线同时传输至可变增益放大器PGA，处理后再输出至流水线ADC；以此类推，将第一列全部4行的像素组的像素PD1的模拟信号输出至流水线ADC依次进行模数转换，最后将数字信号依次输出。

接下来，在T2时间段内，通过解码模块的控制使得第二选通电路（R1_2，R2_2，R3_2，R4_2）对第一列的4个像素组的像素PD2进行信号输出，并保持第一选通电路关断。

具体来说，仍然是采用两次读取的方式，4个第二选通电路（R1_2，R2_2，R3_2，R4_2）的每一个均通过其电容C1和电容C2分别存储先后读取的第一信号和第二信号，然后依次将两次读取结果同时通过第一信号总线B1和第二信号总线B2输出至可变增益放大器PGA，由可变增益放大器PGA处理后输出至流水线ADC。进行第一次读取时，解码模块将第一列的每个像素组读出电路的复位管203的栅极信号RX置高，读出电路输出端的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第一信号；解码模块开启各个第二选通电路（R1_2，R2_2，R3_2，R4_2）的读取开关S1进行第一信号的读取，同时保持输出开关S3、S4和读取开关S2关断。4个第一信号存入4个第二选通电路的电容C1中，然后关断各个第二选通电路的读取开关S1，接着解码模块将复位管203的栅极信号RX置低。进行第二次读取时，解码模块将传输管的栅极信号TX2置为高电平，像素PD2对应的传输管导通而其余传输管截止，此时像素PD2的模拟信号被传输至悬浮节点P点，读出电路输出端OUT的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第二信号；然后解码模块开启各个第二选通电路的读取开关S2以进行第二信号的读取，同时保持输出开关S4、S3和读取开关S1关断，4个第二信号存入各第二选通电路的电容C2中；之后解码模块关断各个第二选通电路的读取开关S2，将选通信号TX2置低。如此，每个第二选通电路（R1_2/R2_2/R3_2/R4_2）的电容C1存储了第一次读取的第一信号，电容C2存储了第二次读取的第二信号，第一信号和第二信号可用作表征像素PD2的信号。

然后，解码模块将第二选通电路R1_2的输出开关S3和S4开启，将其他3个第二选通电路的输出开关S3和S4关闭，从而将像素阵列中第一列第一行像素组的像素PD2的两次读取结果通过第一信号总线和第二信号总线同时传递给可变增益放大器403，处理后再输出至流水线模数转换器404，由流水线模数转换器404进行模数转换。在第一列第一行像素组的像素PD2的两次读取结果传输至可变增益放大器403后，解码模块将第二选通电路R2_2的两条通路的输出开关S3和S4开启，将其他3个第二选通电路的输出开关S3和S4关闭，从而将第一列第二行像素组的像素PD2的两次读取结果通过第一和第二信号总线同时传输至可变增益放大器PGA，处理后再输出至流水线ADC；以此类推，将第一列各行的像素组的像素PD2的模拟信号依次输出至可变增益放大器和流水线ADC进行依次处理，最终将第一列的4个像素组的像素PD2的数字信号串行输出。

相类似的，在T3时间段内解码模块控制由第一选通电路（R1_1，R2_1，R3_1，R4_1）对第一列各个像素组的像素PD3进行信号输出；在T4时间段内，再由第二选通电路（R1_2，R2_2，R3_2，R4_2）对第一列各个像素组的像素PD4进行信号输出，最终在T1～T4时间段内，完成第一列像素组的信号输出。当第一列像素组的信号输出后，通过解码模块将行选信号ROW选中第二列像素组，以与上述第一列像素组信号输出相同的方式进行第二列的像素组的信号输出，以此类推，直至像素阵列的所有列的像素组的信号输出。

对于每一个开关控制模块，其第一选通电路和第二选通电路是交替输出其对应行的像素组中各个像素的模拟信号，且所有开关控制模块共用同一个可变增益放大器和流水线模数转换器，因此在各个第二选通电路（或各个第一选通电路）完成两次读取之前，各个第一选通电路（或各个第二选通电路）的两次读取结果（即第一信号和第二信号）必须已经传输至可变增益放大器，从而可通过可变增益放大器和流水线ADC处理转化为数字信号依次输出。也即是说，第一列的各个像素组的像素PD1的信号串行输出的时间，为该些像素PD1的两次读取完成至第一列各个像素组的像素PD2的两次读取完成之间的时间段，这一时间段也可以近似认为是可变增益放大器PGA或流水线模数转换器ADC的工作时间。

由以上可知，在以分裂模式进行信号传输时，是依次对像素阵列各个列进行信号输出，而对于每一列，又是以通过各第一选通电路将该列的全部像素组的像素PD1的信号依次输出、再通过各第二选通电路将该列的全部像素组的像素PD2的信号依次输出、之后通过各第一选通电路将该列的全部像素组的像素PD3的信号依次输出、通过各第二选通电路将该列的全部像素组的像素PD4的信号依次输出这样的方式进行。

请参考图6，其所示为本发明一实施例的图像传感器在合并模式（像素组的各像素信号合并输出）的信号传输时序图，在本实施例中单位像素由一个像素组的4个像素组成。以下将结合图5b，图6和图8说明本发明实施例图像传感器在合并模式下的像素信号传输过程。

在图5b所示的像素阵列中，包括4×4个像素组，每个像素组包括4个像素（PD1，PD2，PD3，PD4），与像素阵列行数对应的，具有4个开关控制模块，每个开关控制模块具有2组选通电路（如R1_1和R1_2）。当图像传感器曝光完毕，从像素阵列的第一列开始逐列进行信号传输，直至全部列的信号传输完毕。在合并模式下，4个像素PD1、PD2、PD3、PD4合并成为1个单位像素PD0使用，图6所示的T1至T2时间段内，为完成2列像素组的数据传输的时序图。

在T1时间段内，由第一选通电路（R1_1，R2_1，R3_1，R4_1）对第一列各个单位像素PD0的信号（即像素组4个像素PD1、PD2、PD3、PD4的合并信号）同时读取并依次输出，第二选通电路关断。具体来说，首先解码模块通过行选信号ROW置高使行选通管202开启，选中像素阵列第一列的各个像素组。将第一列的每个像素组读出电路的复位管203的栅极信号RX置高，复位管开启，悬浮节点P与电源电压Vdd相连，对P点电荷进行清空和复位，此时悬浮节点P点的电压约为Vdd电压，如3.3V，读出电路输出端的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第一信号；解码模块开启各个第一选通电路（R1_1，R2_1，R3_1，R4_1）的读取开关S1对读出电路输出的第一信号进行读取，同时保持第一选通电路的输出开关S3、S4和读取开关S2关断，将读取结果存入各第一选通电路的电容C1中后关闭各个第一选通电路的读取开关S1；接着，解码模块将复位管203的栅极信号RX置低，复位管截止；将传输管的栅极信号TX1、TX2、TX3、TX4置为高电平，4个像素对应的传输管均导通，4个像素的模拟信号被并行传输至悬浮节点P点，P点的电压经由源跟随器和行选通管输出至读出电路的输出端OUT，该输出端OUT的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第二信号。解码模块开启各个第一选通电路的读取开关S2以对4个读出电路所输出的第二信号进行读取，同时保持第二选通电路的输出开关S3、S4以及读取开关S1关断，4个第二信号存入各第二选通电路的电容C2中后解码模块将各读取开关S2关断；之后解码模块将4个传输管的栅极信号置低。如此，每个第一选通电路（R1_1/R2_1/R3_1/R4_1）的电容C1储存了第一次读取的第一信号，电容C2存储了第二次读取的第二信号，每一个的第一信号和第二信号用于表征一个单位像素PD0的信号。

然后，解码模块控制各个第一选通电路的信号依次输出。具体来说，解码模块先将第一选通电路R1_1的两个输出开关S3和S4同时开启，保持其他第一选通电路R2_1、R3_1、R4_1的输出开关S3和S4均关闭。由此将像素阵列中第一列第一行像素组的单位像素PD0的信号（即4个像素合并的信号）的两次读取结果通过第一和第二信号总线同时传递给可变增益放大器403，可变增益放大器403将两次读取结果相减并放大输出至流水线模数转换器404，进行模数转换。在第一选通电路R1_1将第一列第一行像素组的两次读取结果传输完成后，解码模块将第一选通电路R2_1的输出开关S3和S4开启，保持其他第一选通电路的输出开关均关闭。由此将第一列第二行的像素组的单位像素PD0的两次读取结果通过第一和第二信号总线同时传输至可变增益放大器PGA，处理后再输出至流水线ADC；以此类推，将第一列各行的像素组的单位像素PD0的信号依次串行输出至流水线ADC依次进行模数转换，最后将数字信号依次输出。

接下来，在T2时间段内，解码模块控制由第二选通电路（R1_2，R2_2，R3_2，R4_2）对第二列各个单位像素PD0的信号同时读取并依次输出，第一选通电路关断。

具体来说，首先解码模块通过行选信号ROW置高使行选通管202开启，选中像素阵列第二列的各个像素组。通过解码模块将第二列的每个像素组读出电路的复位管203的栅极信号RX置高，读出电路输出端的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第一信号；解码模块开启各个第二选通电路（R1_2，R2_2，R3_2，R4_2）的读取开关S1进行第一信号的读取，同时保持第二选通电路的输出开关S3、S4和读取开关S2关断，在将读取结果存入各第二选通电路的电容C1后关断各个第二选通电路的读取开关S1；接着，解码模块将复位管203的栅极信号RX置低，之后将传输管的栅极信号TX1、TX2、TX3、TX4置为高电平，4个像素的模拟信号被并行传输至悬浮节点P点，读出电路输出端OUT的电压为P点电压减去源跟随器的栅源电压以及行选通管的漏源电压，作为第二信号。解码模块开启各个第二选通电路的读取开关S2进行第二信号的读取，同时保持第二选通电路的输出开关S4、S3以及读取开关S1关断，在将第二信号存入各第二选通电路的电容C2中后，关断各读取开关S2；之后解码模块将4个传输管的栅极信号置低。

然后，解码模块控制各个第二选通电路的信号依次输出。具体来说，解码模块先将第二选通电路R1_2的输出开关S3和S4同时开启，保持其他第二选通电路的输出开关均关闭。由此将像素阵列中第二列第一行像素组的单位像素PD0的先后两次读取的第一信号和第二信号通过第一和第二信号总线同时传递给可变增益放大器403，可变增益放大器403将两次读取结果作差并放大输出至流水线模数转换器404，进行模数转换。在第二选通电路R1_2将第二列第一行像素组的两次读取结果传输完成后，解码模块将第二选通电路R2_2的输出开关S3和S4开启，保持其他第二选通电路的输出开关均关闭。由此将第二列第二行的像素组的单位像素PD0的两次读取结果通过第一和第二信号总线同时传输至可变增益放大器PGA，处理后再输出至流水线ADC；以此类推，将第二列各行的像素组的单位像素PD0的信号依次串行输出至流水线ADC进行模数转换，最后将数字信号依次输出。当第二列像素组的信号输出后，通过解码模块将行选信号ROW选中第三列像素组，由第一选通电路进行第三列的像素组的单位像素PD0信号输出，以此类推，直至像素阵列的所有列的像素组的单位像素PD0的信号输出为止。

由以上可知，对于每一个开关控制模块，其第一选通电路和第二选通电路是交替读取不同列的像素组的单位像素PD0的信号，由于所有开关控制模块共用同一个可变增益放大器和流水线模数转换器，因此在各个第二选通电路（或各个第一选通电路）完成两次读取之前，各个第一选通电路（或各个第二选通电路）的两次读取结果必须已经依次输出至可变增益放大器403。也即是说，一列像素组的单位像素PD0的信号串行输出的时间，为该些单位像素PD0信号两次读取完成至下一列像素组的单位像素PD0的两次读取完成之间的时间段，该时间段也可近似为可变增益放大器PGA或模数转换器ADC的工作时段。

综上所述，本发明的图像传感器具有以下优点：

首先，本发明的图像传感器通过对单位像素的设定可以在分裂模式和合并模式间切换以相应调节图像传感器的分辨率，以满足不同条件下图像质量的需求，应用范围更为广泛；

其次图像传感器通过两个选通电路交替输出单位像素信号，能够大幅降低对流水线ADC读取频率的要求。具体来说，如果仅采用一个选通电路，那么当T1时间段两次读取结束后，并且在T2时间段第一次读取到来之前，所有电容上的信号都必须通过信号总线传递给可变增益放大器PGA和流水线ADC及时处理，因为当T2时间段的第一次读取到来之时，所有电容上的信号都会被刷新。举例来说，假设T1=T2=15us，第一次读取/第二次读取（RX/TX）所需时间一共10us，那么可变增益放大器PGA或流水线ADC的工作时间仅为5us，假设对于1920*1080（1080p全高清模式）格式的图像传感器来说，在5us内需要传输的像素数为1920/2=960个，因此流水线ADC的读取频率为1/5us*960=192MHz，如果要求12位ADC精度的话，12位192MHz的流水线ADC将非常消耗面积和功耗。而本发明提出的采用两组选通电路的方式，在第一列各像素组的单位像素（如像素PD1）完成两次读取的时刻至第一列各像素组的另一单位像素（如像素PD2）完成两次读取的时刻，均可作为第一列各像素组的像素PD1信号串行输出的可用时间，即可变增益放大器FGA或流水线ADC的工作时间。那么此时，留给流水线ADC的处理时间为15us，对于1920*1080（1080p全高清模式）格式的图像传感器来说，在15um内需要传输的像素数为1920/2=960个，因此ADC的读取频率为1/15um*960=64MHz，12位64MHz的流水线ADC比12位192MHz的流水线ADC难度大幅下降，功耗和面积得到了大幅改善。

再次，基于流水线式ADC的像素分裂与合并图像传感器，避免了在小像素情况下由于多个ADC模块的版图高度限制带来的困难。本发明通过选通电路中电容C1、C2和开关S1、S2、S3、S4的设计，有效节省了版图面积，非常适用于小像素图像传感器，尤其是像素尺寸在2.5um以下的图像传感器。而通过一个流水线ADC即可实现所有像素信号的模拟数字转换，结构更加简洁。

此外，可变增益放大器PGA具有将两路信号作差功能，同时经控制可具有模拟增益放大功能，适用于在不同R/G/B像素需要不同色彩模拟增益的情况下使用。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (13)

1.一种图像传感器，其特征在于，包括：

由多个像素组所组成的P行、Q列的像素阵列模块，每个所述像素组包括多个像素，所述多个像素构成至少一个单位像素，P、Q为正整数；

多个开关控制模块，分别对应所述像素阵列模块的每一行配置，用于读取所述单位像素的信号，其中每一所述开关控制模块包括第一选通电路和第二选通电路；

可变增益放大器，与所述像素阵列模块各行的所述第一选通电路和第二选通电路相连，用于对所述第一选通电路和第二选通电路所输出的信号进行处理；

流水线模数转换器，与所述可变增益放大器相连，对其输出的信号进行模数转换；以及

解码模块，其控制每一行的所述第一选通电路和第二选通电路交替读取并输出该行的各单位像素的信号，并控制各所述第一选通电路和第二选通电路以使其读取的单位像素的信号依次输出至所述可变增益放大器。

2.根据权利要求1所述的图像传感器，其特征在于，每一所述像素组包括一个读出电路，所述第一选通电路和所述第二选通电路与其对应行的各像素组的读出电路的输出端相连；所述解码模块控制同一行的各所述读出电路依次输出该行的各单位像素的信号，并控制所述第一选通电路和第二选通电路对其对应行的各所述读出电路所输出的信号交替地读取并输出至所述可变增益放大器。

3.根据权利要求2所述的图像传感器，其特征在于，每一所述读出电路包括多个传输管、悬浮节点、复位管、源跟随器和行选通管，所述多个传输管分别与所述像素组的各像素一一对应相连；所述多个传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连，源极与所述第一选通电路和所述第二选通电路的输入端相连。

4.根据权利要求3所述的图像传感器，其特征在于，所述解码模块控制每一所述读出电路在所述复位管对所述悬浮节点进行电荷清空和复位时输出第一信号，在所述复位管对所述悬浮节点进行电荷清空和复位后与某一所述单位像素对应相连的传输管开启时输出第二信号，所述第一信号和第二信号用于表征该单位像素的信号。

5.根据权利要求4所述的图像传感器，其特征在于，任一个所述选通电路包括第一电容和第二电容，各所述第一电容的输出端通过第一信号总线连接至所述可变增益放大器，各所述第二电容的输出端通过第二信号总线连接至所述可变增益放大器；所述第一电容用于对所述第一信号进行读取，所述第二电容用于对所述第二信号进行读取；所述解码模块控制所述第一电容和第二电容依次进行所述第一信号的读取和第二信号的读取，且将两次读取结果同时通过所述第一信号总线和第二信号总线输出至所述可变增益放大器。

6.根据权利要求5所述的图像传感器，其特征在于，所述可变增益放大器将所述两次读取结果相减以获得所述单位像素的信号，放大后输出至所述模数转换器。

7.根据权利要求6所述的图像传感器，其特征在于，任一个所述第一电容和第二电容均采用如下配置：其一端接地，另一端与串联的读取开关和输出开关相连，所述读取开关连接所述第一选通电路或第二选通电路的输入端，所述输出开关连接所述第一信号总线或第二信号总线。

8.根据权利要求2至7任一项所述的图像传感器，其特征在于，所述解码模块控制各所述第一选通电路/第二选通电路同时读取由所述像素阵列模块中同一列的各所述读出电路所输出的一组单位像素的信号，并将所读取的信号依次串行输出至所述可变增益放大器；当各所述第一选通电路/第二选通电路所读取的信号全部串行输出完毕以后，所述解码模块控制各所述第二选通电路/第一选通电路同时读取由该列的各读出电路所输出的或由下一列的各读出电路所输出的下一组单位像素的信号。

9.根据权利要求5至7任一项所述的图像传感器，其特征在于，所述解码模块控制P个所述第一选通电路/第二选通电路的第一电容同时进行所述像素阵列模块中同一列的各所述读出电路输出的所述第一信号的读取，并在读取完成后再控制P个所述第一选通电路/第二选通电路的第二电容同时进行该列的各所述读出电路输出的所述第二信号的读取，以获得该列的P个所述两次读取结果；所述解码模块控制P个所述两次读取结果为依次输出至所述可变增益放大器。

10.一种根据权利要求1所述的图像传感器的信号传输方法，其特征在于，包括：

步骤S1，设定所述单位像素；

步骤S2，对所述像素阵列模块的各所述单位像素的信号进行读取、处理并进行模数转换；

其中对于所述像素阵列模块的每一行，该行的各所述单位像素的信号由该行的所述第一选通电路和第二选通电路交替读取并输出；对于所述像素阵列模块，各所述第一选通电路和第二选通电路读取的单位像素的信号为依次输出至所述可变增益放大器。

11.根据权利要求10所述的信号传输方法，其特征在于，对于所述像素阵列的各行，各所述第一选通电路/第二选通电路一次所读取的P个单位像素的信号为依次串行输出至所述可变增益放大器以经处理后输出至所述模数转换器，且当各所述第一选通电路/第二选通电路一次所读取的P个所述单位像素的信号全部串行输出完毕以后，各所述第二选通电路/第一选通电路开始进行下一次P个单位像素的信号读取。

12.根据权利要求11所述的信号传输方法，其特征在于，每一所述像素组包括一个读出电路，所述第一选通电路和所述第二选通电路与其对应行的各像素组的读出电路的输出端相连；每一所述读出电路包括与所述像素组的各像素对应相连的多个传输管、悬浮节点、复位管、源跟随器和行选通管；步骤S2进一步包括：

S20：设定每一所述第一选通电路和第二选通电路其中一个为开启，另一个为关闭；

S21：对所述像素阵列模块每一行的第i个像素组的读出电路的悬浮节点进行电荷清空和复位，通过所述读出电路输出第一信号；

S22：通过各开启的选通电路读取P个所述第一信号；

S23：开启所述像素阵列模块每一行的第i个像素组的第j个单位像素所对应的传输管，通过所述读出电路输出第二信号，其中i，j均为自然数，且i小于等于Q，j小于等于单位像素的个数；

S24：通过各开启的所述选通电路读取P个所述第二信号，所述第一信号和所述第二信号构成两路信号；

S25：将P个所述两路信号依次输出至所述可变增益放大器，所述可变增益放大器对接收的所述两路信号进行依次处理；其中每一个所述两路信号分别通过第一信号总线和第二信号总线同时输出至所述可变增益放大器；

S26：通过模数转换器依次对所述可变增益放大器输出的信号进行模数转换，并依次输出对应的数字信号；

S27：设定所述开启的选通电路为关闭，所述关闭的选通电路为开启；

S28：重复步骤S21至S27，直至所述像素阵列模块中全部所述单位像素的数字信号依次输出。

13.根据权利要求12所述的信号传输方法，其特征在于，任一个所述选通电路包括第一电容和第二电容，任一个所述第一电容和第二电容均采用如下配置：其一端接地，另一端与串联的读取开关和输出开关相连，所述读取开关连接所述第一选通电路或第二选通电路的输入端，所述输出开关连接第一信号总线或第二信号总线，所述第一信号总线和所述第二信号总线连接所述可变增益放大器，其中，

步骤S22包括：开启与所述第一电容相连的读取开关，关断与所述第一电容相连的输出开关以及与所述第二电容相连的读取开关和传输开关，使所述第一信号存储至所述第一电容；

步骤S24包括：开启与所述第二电容相连的读取开关，关断与所述第二电容相连的输出开关以及与所述第一电容相连的读取开关和输出开关，使所述第二信号存储至所述第二电容；

步骤S25中通过同时开启与所述第一电容相连的输出开关和与所述第二电容相连的输出开关，并关断所述读取开关，以使每一个所述两路信号分别通过所述第一信号总线和第二信号总线同时输出。