CN104301639A - 超高帧率cmos图像传感器 - Google Patents

Abstract

本发明公开了一种CMOS图像传感器，包括多个独立且并行工作的图像传感器单元，每个图像传感器单元包括一个像素单元和一个数据处理及输出单元，各像素单元组成一个像素阵列且各数据处理及输出单元设置于像素阵列的外围。每个像素单元包括多个子像素阵列；每个数据处理及输出单元包括控制子像素阵列中像素选中和输出的第一控制模块、读取像素的双采样模块、控制双采样模块对像素信号的读取和输出的第二控制模块，对双采样模块输出的信号进行模数转换并存储至相应行缓存模块的模数转换器模块以及将行缓存模块缓存的信号串行输出的移位寄存器模块。本发明能够在实现超高帧率的同时降低CMOS图像传感器后方数据处理压力。

Description

超高帧率CMOS图像传感器

技术领域

本发明涉及图像传感器领域，特别涉及一种超高帧率的多通道CMOS图像传感器。 

背景技术

图像传感器是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD和CMOS两大类。CMOS传感器获得广泛应用的一个前提是其所拥有的较高灵敏度、较短曝光时间和日渐缩小的像素尺寸。 

通常来说，一个CMOS图像传感器的帧率取决于后方数字信号处理器(DSP)的能力，目前来看，通常的数字信号处理器具备1080p全高清视频流下每秒钟30帧(30fps)或60帧(fps)的处理能力，这一帧率足以达到高清视频流所需的帧率能力。 

但是对于某些特殊应用来说，每秒钟30帧或60帧的视频流帧率却远远不能满足其要求。例如，对于某些科学应用相机来说，通常需要拍摄超高速运动的物体，比如拍摄超高速运动的子弹、百米运动员冲刺等，因此要求其图像传感器能够具备超高帧率的图像采集能力。一般来说，超高帧率的图像传感器需要具备1080p全高清视频流下每秒钟200帧以上的数据流能力。 

由于CMOS工艺具备高度集成的特点，可以在一颗芯片上集成像素部分和数字处理电路部分，因此非常适用于有效提高图像传感器的帧率。所以，超高帧率的CMOS图像传感器是目前超高帧率传感器技术领域研究的重点。 

现有的超高帧率的CMOS图像传感器通常是采用单通道数据输出架构，如果要实现1080p(1920*1080＝约2M像素)全高清视频流下每秒钟300帧以上的数据流能力，意味着每秒钟需要传输2M*300＝600M个像素，每秒钟6亿个像素的吞吐量显然是非常巨大的，将会对后端数字信号处理器带来极大的压力。 

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种超高帧率CMOS图像传感器，不仅可以实现200帧或更高帧的数据流能力，并且大幅降低像素信号处理的压力。 

为达成上述目的，本发明提供一种CMOS图像传感器，包括多个独立且并行工作的图像传感器单元，每个所述图像传感器单元包括一个像素单元和一个数据处理及输出单元，各所述图像传感器单元的像素单元组成一个像素阵列且各所述数据处理及输出单元设置于所述像素阵列的外围。其中，每一所述像素单元包括多个子像素阵列。每一所述数据处理及输出单元包括：第一控制模块，用于选中所述多个子像素阵列的像素、控制所述多个子像素阵列中同一列的像素的信号并行输出且控制同一行的像素的信号为依次输出；多个双采样模块，对应所述至多个子像素阵列的各行配置，用于分别读取所述多个子像素阵列各行的像素的信号并输出；多个模数转换器模块，每一所述模数转换器模块与一个所述子像素阵列所对应的各所述双采样模块相连，用于对各所述双采样模块输出的信号进行模数转换；第二控制模块，用于控制各所述双采样模块并行读取所述子像素阵列中同一列的像素的信号且控制每一所述双采样模块依次读取其对应行的各像素的信号；并控制对应于同一所述子像素阵列的各所述双采样模块将其读取的同一列的各像素的信号依次输出至与其相连的所述模数转换器模块；多个行缓存模块，对应所述多个子像素阵列的各行配置且与所述多个模数转换器模块相连，每一所述行缓存模块用于对经所述模数转换器转换后的其对应行的像素的信号进行缓存；以及移位寄存器模块，用于将所述多个行缓存模块缓存的信号串行输出。 

优选的，每一所述像素包括感光二极管、传输管、悬浮节点、复位管、源跟随器和行选通管，所述传输管与所述感光二极管相连；所述传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连、源极与该像素对应的所述双采样模块的输入端相连。对于每一个所述像素，所述第一控制模块控制所述悬浮节点进行电荷清空和复位以输出第一信号，控制所述传输管在所述悬浮节点进行电荷清空和复位后开启以输出第二信号，由所述第一信号和第二信号组成的两路信号用于表征该像素的信号。 

优选的，所述双采样模块包括第一通路和第二通路，所述第一通路包括串联的第一读取开关和第一输出开关且两者之间连接第一接地电容，所述第二通路包括串联的第二 读取开关和第二输出开关且两者之间连接第二接地电容。 

优选的，对于每一所述双采样模块，所述第二控制模块控制该双采样模块的第一读取开关、第一输出开关、第二读取开关和第二输出开关的开闭以将其读取的像素的第一信号存储于所述第一接地电容，将该像素的第二信号存储于所述第二接地电容，并将所述第一信号和第二信号同时输出至该双采样模块所连接的所述模数转换器模块。 

优选的，所述模数转换器将其每次所接收的该第一信号和第二信号相减并对其进行模数转换。 

优选的，所述第二控制模块控制所述多个双采样模块同时进行所述子像素阵列中同一列的各所述第一信号的读取，并在完成后再同时进行该列的各所述第二信号的读取；所述第二控制模块控制对应于同一所述子像素阵列的多个双采样模块将其读取的该子像素阵列中同一列的各所述两路信号为依次输出至相连的所述模数转换器模块。 

优选的，所述第二控制模块控制对应于不同的所述子像素阵列中同一行的各所述双采样模块同时将其读取的信号输出至相连的所述模数转换器模块。 

优选的，所述移位寄存器模块将所述多个行缓存模块缓存的信号串行输出的时间小于等于所述双采样模块读取并输出一个所述像素的信号的时间。 

优选的，所述多个子像素阵列分布为多行一列。 

优选的，所述图像传感器单元为2个或4个，各所述数据处理及输出单元相对设置于所述像素阵列的两侧。 

本发明的优点在于将CMOS图像传感器分成多个图像传感器单元，各个图像传感器单元的像素单元形成连续无缝的像素阵列，而数据处理及输出单元形成多个独立的数据传输通道，以分别将像素阵列对应部分的信号独立处理和输出，相较于现有技术，本发明的每个数据传输通道的数据吞吐量得以显著减小，因此不仅大幅降低了数据处理及输出单元对信号处理的压力，而且也能够大幅降低CMOS图像传感器的设计复杂度。此外，将数据处理及输出单元分布在像素阵列的外侧，从而在像素阵列的外侧也可避免成像后每个CMOS图像传感器单元周围出现黑边。 

附图说明

图1所示为本发明一实施例的CMOS图像传感器的示意图； 

图2所示为本发明一实施例的一个图像传感器单元的示意图； 

图3所示为本发明一实施例的一个图像传感器单元的双采样模块的示意图； 

图4所示为本发明一实施例的一个图像传感器单元的像素信号的传输时序图。 

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。 

本发明的CMOS图像传感器1包括多个图像传感器单元10。每一个图像传感器单元10独立工作，并且多个图像传感器单元是并行工作。图1是本发明一实施例的CMOS图像传感器的示意图，如图1所示，图像传感器单元10为4个，以两行两列分布。本实施例中，CMOS图像传感器1可实现1080p(即1920*1080＝约2M像素)全高清视频流下每秒钟300帧以上的数据流能力，由于其分成了4个独立工作的图像传感器单元10，每个图像传感器单元10包含的像素总数为2M/4＝0.5M像素，分布为960行、540列，因此，在满足每秒300帧以上数据流能力的前提下，每个图像传感器单元10每秒钟的数据吞吐量为0.5M*300＝150M个像素，不仅大幅降低了后方数字信号处理的压力，而且也大幅降低了每个图像传感器单元的设计复杂度。 

图2所示为一个图像传感器单元10的示意图，该图像传感器单元10位于图1所示的CMOS图像传感器的左上角。请结合参照图1和图2，每个图像传感器单元10均包括一个像素单元和一个数据处理及输出单元。其中，每个像素单元包括多个子像素阵列，如本实施例中，包括4个子像素阵列P1、P2、P3和P4。因此，每个子像素阵列中包含的像素总数为0.5/4＝0.125M个像素。每个数据处理及输出单元包括第一控制模块11、第二控制模块12、多个双采样模块13、多个模数转换器模块14、多个行缓存模块15和移位寄存器模块16。其中，双采样模块13和行缓存模块15均是对应多个子像素阵列的各行配置，而模数转换器模块14则是对应于各个子像素阵列配置。也即是每个子像素阵列的每一行对应配置一个双采样模块13和一个行缓存模块15，而每个子像素阵列对应配置一个模数转换器模块14。此外，每一个图像传感器单元对应配置一个移位寄存器模块16。第一控制模块11控制多个子像素阵列中像素的选中以及像素信号的输 出，第二控制模块12控制双采样模块对子像素阵列的像素信号的读取和输出，模数转换器模块14用于对双采样模块13输出的信号进行模数转换并存储于行缓存模块15中，最终通过移位寄存器模块16输出。为方便数据处理及传输单元中各个模块的排布，多个子像素阵列以多行一列的方式设置，本实施例中，4个子像素阵列P1、P2、P3和P4分为4行，因此每个子像素阵列呈现为240行、540列的阵列分布。移位寄存器模块16位于最外侧，构成了处理后的像素数据的输出通道。虽然图2仅显示了一个图像传感器单元10，但根据图1可知，4个相同的图像传感器单元10以CMOS图像传感器的中心呈对称分布，4个移位寄存器模块分别构成了4个数据输出通道，数据传输方向如图1中箭头所示，由此即可构成本实施例的四通道CMOS图像传感器。 

接下来将结合图2至图4说明本发明一实施例的CMOS图像传感器单元的工作原理。由于组成CMOS图像传感器的图像传感器单元的工作方式完全一致且并行工作，因此下文将仅以一个图像传感器单元为例进行详细说明。 

如前所述，数据处理及输出单元包括第一控制模块11、第二控制模块12、多个双采样模块13、多个模数转换器模块14、多个行缓存模块15和移位寄存器模块16。 

其中，第一控制模块11(Token模块)是用于选中子像素阵列P1～P4中的像素并控制其中同一列的像素的信号并行输出以及控制同一行的像素的信号为依次输出。具体地，每一个像素包括感光二极管PD、传输管M4、行选通管M1、复位管M3、源跟随器M2，悬浮节点P。其中，传输管M4与感光二极管PD连接，用于读取感光二极管PD的信号并输出至悬浮节点P。源跟随器M2的源极将从悬浮节点P读出的信号输出到行选通管M1。复位管M3用于对悬浮节点P的电荷进行清空和复位。行选通管M1用于选中像素，并将相应的像素信号输出。为了实现选中某一像素，行选通管M1的栅极连接有一选中信号ROW，当该选中信号ROW置高时，选中该行选通管M1所在的像素。为了实现单独对每个感光二极管进行操作，每个传输管M4的栅极连接有一选通信号TX，当选通信号TX置高时，该传输管M4开启，输出对应感光二极管PD的信号至悬浮节点P。为了实现悬浮节点P的电荷清空和复位，复位管M3的栅极连接有一复位信号RX，当该复位信号RX置高时，复位管M3开启，使得悬浮节点P的电位被拉高到电源Vdd，从而对悬浮节点P的电荷进行清空，实现复位。其中，选通信号TX，选中信号ROW，复位信号RX均由第一控制模块产生。由此，通过第一控制模块11对选通信号TX、选中信号ROW和复位信号RX的控制，就能够控制子像素阵列P1～P4的位于同一列的960 个像素的信号并行输出并且控制位于同一行的540个像素的信号为依次输出。 

多个双采样模块13对应多个子像素阵列的各行配置，用于分别读取并输出各行的像素的信号。本实施例中，4个子像素阵列共有960行像素，因此也对应配置有960个双采样模块13。各双采样模块13的读取和输出动作均由第二控制模块12控制，具体来说第二控制模块12控制各双采样模块13并行读取各子像素阵列中同一列的像素的信号、控制每一个双采样模块13对其对应行的各像素的信号依次读取，此外还控制对应于同一个子像素阵列的各个双采样模块13将其读取的同一列的各像素的信号是依次输出。因此，在本实施例中，在第二控制模块12的控制下，全部双采样模块13并行读取位于同一列的960个像素的信号，但每个双采样模块13在读取对应行的540个像素信号时是依次读取。另一方面，对于每一个子像素阵列而言，其对应的240个双采样模块所读取的位于同一列的240个像素的信号则是依次输出的。较佳的，第二控制模块12还控制对应不同子像素阵列的4组双采样模块(每组为240个双采样模块)的信号的输出是并行的，即能够使得对应于不同的子像素阵列中同一行的各双采样模块13同时输出其读取的信号，以进一步提升数据传输效率。 

请继续参考图3，为了进行像素信号的读取，每一个双采样模块13包括两条通路，第一通路具有串联的读取开关S1和输出开关S3，读取开关S1和输出开关S3之间连接有接地电容C1。第二通路具有串联的读取开关S2和输出开关S4，读取开关S2和输出开关S4之间连接有接地电容C2。第二控制模块12通过对各读取开关和输出开关的开闭控制使接地电容C1和C2进行像素的信号的读取和输出，其中接地电容C1用于存储悬浮节点的电荷复位时的像素输出的第一信号，接地电容C2用于存储悬浮节点电荷复位后传输管开启时的像素输出的第二信号，而第一信号和第二信号的差值即代表了该像素的信号。 

双采样模块13输出的信号交由模数转换器模块14进行模数转换。具体的，每一个模数转换器模块14与一个子像素阵列所对应的各个双采样模块13相连，本实施例中模数转换器模块14为4个。模数转换器模块14一次接收的信号包括表征像素信号的由第一信号和第二信号所组成的两路信号，其将两者信号相减得到该像素的信号并进行相应的模数转换动作。由于对应同一个子像素阵列的240个双采样模块13依次输出同一列像素信号至模数转换器模块14，模数转换器模块14可以依次对其接收的信号进行模数转换。由以上可知，对于一个子像素阵列，模数转换器模块14对像素信号的处理顺 序为从第1列的第1～240个像素的信号、第2列第1～240个像素的信号、……、第540列第1～240个像素的信号。在图像传感器单元中，对应4个子像素阵列的4个模数转换器模块14的动作同步。 

经模数转换器模块14处理的像素信号传递至与其相连的多个行缓存模块15缓存。具体来说，多个行缓存模块15是对应各子像素阵列的各行配置，每一个行缓存模块15用于对模数转换器14转换后的其对应行的像素的信号进行缓存。本实施例中，对应于960行像素，行缓存模块也为960个，分别存储对应行的像素的数字信号。 

移位寄存器模块16与各行缓存模块15相连，用于将960个行缓存模块缓存的信号串行输出，推送到芯片外部。 

接下来，将结合图2～4以一个图像传感器单元为例详细说明本发明的CMOS图像传感器进行信号传输的时序控制过程。 

如前所述，一个子像素阵列包括240×540个像素，对应一个子像素阵列具有240个双采样模块和240个行缓存模块以及1个模数转换器模块。当图像传感器单元曝光完毕，同时从4个子像素阵列的第一列开始逐列进行像素的信号的传输，直至全部列的像素信号传输完毕。 

首先，进行第一列像素信号的传输。 

第一控制模块通过将相应选中信号ROW置高选中每个子像素阵列第一列的240个像素。以子像素阵列P1的读取转换为例(其他子像素阵列的信号读取转换方式相同且同时进行)，在t1时间段内，第一控制模块11将这240个选中的像素的复位管的栅极信号RX1置高，对悬浮节点电荷进行清空和复位，此时悬浮节点P的电压约为Vdd电压，如3.3V。行选通管源极(像素输出端)的电压为悬浮节点P电压减去源跟随器M2的栅源电压以及行选通管M1的漏源电压，作为第一信号；同时，第二控制模块12开启全部240个双采样模块13的第一通路的读取开关S1分别对240个像素的第一信号进行读取，同时保持第一通路的输出开关S3和第二通路关断，从而将这240个读取结果存入各第一通路所对应的接地电容C1中，然后关闭各读取开关S1。接着，在t2时间段内，第一控制模块11将第一列240个像素的复位管的栅极信号RX1置低，复位管截止；将传输管的栅极信号TX1置为高电平，此时像素的信号被传输至悬浮节点P，悬浮节点P的电压经由源跟随器和行选通管输出，该输出的电压为悬浮节点P电压减去源跟随器M2的栅源电压以及行选通管M1的漏源电压，作为第二信号；同时第二控制模块12开 启240个双采样模块13的第二通路的读取开关S2，保持第二通路的输出开关S4关断、第一通路关断，以对240个第二信号进行读取，并将读取结果存入各第二通路所对应的接地电容C2中，之后第一控制模块11将第一列各像素的选通信号TX1置低。因此，在t1+t2时间段内，对应第1行～第240行的双采样模块13在第一和二控制模块的作用下读取第一信号并存储于接地电容C1、读取第二信号并存储于接地电容C2，这240个双采样模块13动作相同，且同时发生。 

当t1+t2时间结束后，该子像素阵列内的第1列所有行的像素信号均完成存储，此时，模数转换器模块14开始工作。具体的，第二控制模块13控制仅对应子像素阵列第一列第1行的双采样模块13的输出开关S3和S4打开，从而将接地电容C1和C2中存储第一信号和第二信号两路传递到模数转换器模块14进行处理。较佳的，模数转换器模块14为逐次逼近寄存器型模数转换器(SAR ADC)，其具有较高的采样频率。模数转换器模块14将第一信号和第二信号相减并进行模数转换，并将处理完的数字信号存放在对应于第1行的240个行缓存模块15中。可以理解，该第一信号和第二信号相减得到的差值可以被认为是像素的信号的表现形式，当入射光越强，该像素进行光电转换得到的电荷越多，则第一信号和第二信号的差值也就越小。紧接着，第二控制模块12控制仅对应第2行的双采样模块13的输出开关S3和S4打开将由相应接地电容存储的表征第一列第二行像素的、由第一信号和第二信号组成的两路信号传递到模数转换器模块进行处理，同样的模数转换器模块14将处理完的数字信号存放在对应第2行的行缓存模块中，以此类推，通过第二控制模块12对对应每行的双采样模块13中输出开关S3和S4的开闭控制，使得模数转换器模块14在t3时间内将第一列全部240行的像素信号全部存储到相应的行缓存模块15中。其他子像素阵列P2、P3、P4的工作情况与子像素阵列P1同时进行且完全一致。因此，在T1＝t1+t2+t3时间结束后，一个独立的图像传感器单元10内所有子像素阵列第1列上240*4＝960个像素信号均已经完成读取转换并存储在对应的960个行缓存模块15中。 

然后，行缓存模块15中存储的像素信号通过移位寄存器模块16在t4时间内依次串行输出至芯片外部。 

接下来依次进行第2列、第3列、……、第540列像素信号的传输。较佳的，后一列像素的读取与前一列像素经处理后从移位寄存器输出为同时开始进行。以第一列像素经模数转换器处理后的输出为例，在移位寄存器模块16开始工作的同时，第一控制模 块11也开始选中各子像素阵列的第二列像素，以进行各第二列像素的信号读取。具体来说，T2时间开始，移位寄存器模块16在t4时间段内串行输出全部子像素阵列第一列的各像素的数字信号；同时在第一和第二控制模块的作用下，在t1+t2时间段内，4个子像素阵列的第二列像素被选中，并且每个子像素阵列对应第1行～第240行的双采样模块13将各第二列像素的第一信号存储于相应的接地电容C1、第二信号存储于相应的接地电容C2，并且4个子像素阵列对应的双采样模块动作相同，且同时发生。由于在接下来的t3时间段内，4个模数转换器模块14会将全部960个第二列像素的数字信号存储到行缓存模块15中，因此在t3时间到来之前，原先存储在各行缓存模块15中的数字信号必须已经转移，也即是说，移位寄存器模块16将第一列像素数字信号全部串行输出至芯片外部的时间t4必须小于等于t1+t2时间段。这也就意味着，对于从各子像素阵列第2列开始的像素信号来说，每个图像传感器单元在t1+t2时间段内完成两个独立的动作，其一是将前一列上所有240*4＝960个像素的数字信号通过移位寄存器模块16串行推送到芯片外部；其二是将当前列上所有像素的模拟信号存储到每行对应的双采样模块13的接地电容C1和C2上。而在t3时间内完成将当前列像素模拟信号的模数转换及存储在每一行对应的行缓存模块的动作。 

因此，经过T1+T2+…+T540+t4时间后，该独立的传感器单元的像素的数字信号都被成功推送到芯片外部。 

其他图像传感器单元的工作方式与上述方式完全一致且同时进行，因此，经过T1+T2+…+T540+t4时间后，四个图像传感器单元经处理后的像素数据都分别通过4条独立的数据输出通道被成功推送到芯片外部。 

假设本实施例中CMOS图像传感器的帧率为300fps，则每个图像传感器单元的数据吞吐率为每秒2M/4*300＝150M个像素，则每个图像传感器单元对每列像素的处理(读取转换)时间T1＝1/300/540＝6.173us。由于t3时间段内要将240个信号依次进行模数转换，而在t1+t2时间内是对240个像素的信号并行进行读取输出，因此一般来说t3时间段应尽量大于t1+t2时间段，如可设定t1+t2＝1.5us，t3＝4.673us。此时，每个模数转换器模块14在t3＝4.673us时间内需要处理240个像素的数据，即每秒钟处理51.36M个像素的数据，对于10位的模数转换器模块来说，其处理速度为51.36M*10＝513.6MHz。由于SAR ADC的采样频率较高，可以满足该处理速度的要求。移位寄存器模块16需要在t3＝4.673us内移出960个数据，即每秒移出960/t3＝205.4M个像素的数字信号，所以其 移出数据频率为205.4MHz。 

综上所述，本发明的具有超高帧率的数据流能力CMOS图像传感器通过设置多个独立的图像传感器单元分担了像素信号处理的压力，降低了数据处理部分的设计压力，并提高了对像素信号处理的效率。 

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。 

Claims (10)

1.一种CMOS图像传感器，其特征在于，包括多个独立且并行工作的图像传感器单元，每个所述图像传感器单元包括一个像素单元和一个数据处理及输出单元，各所述图像传感器单元的像素单元组成一个像素阵列且各所述数据处理及输出单元设置于所述像素阵列的外围；其中，

每一所述像素单元包括多个子像素阵列；

每一所述数据处理及输出单元包括：

第一控制模块，用于选中所述多个子像素阵列的像素、控制所述多个子像素阵列中同一列的像素的信号并行输出且控制同一行的像素的信号为依次输出；

多个双采样模块，对应所述至多个子像素阵列的各行配置，用于分别读取所述多个子像素阵列各行的像素的信号并输出；

多个模数转换器模块，每一所述模数转换器模块与一个所述子像素阵列所对应的各所述双采样模块相连，用于对各所述双采样模块输出的信号进行模数转换；

第二控制模块，用于控制各所述双采样模块并行读取所述子像素阵列中同一列的像素的信号且控制每一所述双采样模块依次读取其对应行的各像素的信号；并控制对应于同一所述子像素阵列的各所述双采样模块将其读取的同一列的各像素的信号依次输出至与其相连的所述模数转换器模块；

多个行缓存模块，对应所述多个子像素阵列的各行配置且与所述多个模数转换器模块相连，每一所述行缓存模块用于对经所述模数转换器转换后的其对应行的像素的信号进行缓存；以及

移位寄存器模块，用于将所述多个行缓存模块缓存的信号串行输出。

2.根据权利要求1所述的CMOS图像传感器，其特征在于，每一所述像素包括感光二极管、传输管、悬浮节点、复位管、源跟随器和行选通管，所述传输管与所述感光二极管相连；所述传输管的漏极、所述源跟随器的栅极、所述复位管的源极连接于所述悬浮节点；所述行选通管的漏极与所述源跟随器的源极相连、源极与该像素对应的所述双采样模块的输入端相连；

对于每一个所述像素，所述第一控制模块控制所述悬浮节点进行电荷清空和复位以输出第一信号，控制所述传输管在所述悬浮节点进行电荷清空和复位后开启以输出第二信号，由所述第一信号和第二信号组成的两路信号用于表征该像素的信号。

3.根据权利要求2所述的CMOS图像传感器，其特征在于，所述双采样模块包括第一通路和第二通路，所述第一通路包括串联的第一读取开关和第一输出开关且两者之间连接第一接地电容，所述第二通路包括串联的第二读取开关和第二输出开关且两者之间连接第二接地电容。

4.根据权利要求3所述的CMOS图像传感器，其特征在于，对于每一所述双采样模块，所述第二控制模块控制该双采样模块的第一读取开关、第一输出开关、第二读取开关和第二输出开关的开闭以将其读取的像素的第一信号存储于所述第一接地电容，将该像素的第二信号存储于所述第二接地电容，并将所述第一信号和第二信号同时输出至该双采样模块所连接的所述模数转换器模块。

5.根据权利要求4所述的CMOS图像传感器，其特征在于，所述模数转换器将其每次所接收的该第一信号和第二信号相减并对其进行模数转换。

6.根据权利要求2所述的CMOS图像传感器，其特征在于，所述第二控制模块控制所述多个双采样模块同时进行所述子像素阵列中同一列的各所述第一信号的读取，并在完成后再同时进行该列的各所述第二信号的读取；所述第二控制模块控制对应于同一所述子像素阵列的多个双采样模块将其读取的该子像素阵列中同一列的各所述两路信号为依次输出至相连的所述模数转换器模块。

7.根据权利要求1至6任一项所述的CMOS图像传感器，其特征在于，所述第二控制模块控制对应于不同的所述子像素阵列中同一行的各所述双采样模块同时将其读取的信号输出至相连的所述模数转换器模块。

8.根据权利要求1至6任一项所述的CMOS图像传感器，其特征在于，所述移位寄存器模块将所述多个行缓存模块缓存的信号串行输出的时间小于等于所述双采样模块读取并输出一个所述像素的信号的时间。

9.根据权利要求1所述的CMOS图像传感器，其特征在于，所述多个子像素阵列分布为多行一列。

10.根据权利要求1所述的CMOS图像传感器，其特征在于，所述图像传感器单元为2个或4个，各所述数据处理及输出单元相对设置于所述像素阵列的两侧。