CN111669526B - 提高帧频高速全数字数据读出的cmos图像传感器 - Google Patents

Abstract

本发明属于CMOS图像传感器技术领域，具体涉及一种提高帧频高速全数字数据读出的CMOS图像传感器，包括感光面阵、第一行驱动、第二行驱动、读出电路，读出电路包括列读出电路和列时序缓冲电路，列读出电路包括可编程增益放大器、ADC电路、Ramp发生器、列选通电路、ISP电路和LVDS接口电路；第一行驱动设置在感光面阵的左侧，行时序缓冲器设置在第一驱动的左侧，第二行驱动设置在感光面阵的右侧；控制器用于像元的曝光和转换、像元行时序一致性控制、PGA采样和放大、ADC转换、列电路选通、ISP处理时序控制；本发明提高了超大面阵CMOS图像传感器的帧频，实现了扩展动态范围、低噪声、高速的数字图像读出。

Description

提高帧频高速全数字数据读出的CMOS图像传感器

技术领域

本发明属于CMOS图像传感器技术领域，具体涉及一种提高帧频高速全数字数据读出的CMOS图像传感器。

背景技术

图像传感器的作用主要进行数字图像采集，将采集的光信号转变为电信号。目前，已经大规模商用的图像传感器主要分为CCD和CMOS两大类型。CMOS图像传感器相较于CCD图像传感器具有低功耗、低成本和兼容性高等优点，被广泛应用于航空航天、生物技术及消费电子领域中。

随着应用范围的扩大，消费者对图像尺寸提出更高要求，大规模图像传感器需求日益增多。常用的CMOS可见光图像传感器处理系统依据其架构可划分为三种不同的类型：像元级处理系统、列级处理系统和芯片级处理系统。

像元级处理系统将读出电路融入像元中，又大幅度降低了填充因子，也增加了功耗，从而降低了图像传感器的成像质量。芯片级处理系统具有很多优点，但整个芯片的数据处理速度被读出电路的速度限制，使读出电路成为整个芯片的瓶颈。当像素阵列不断扩展，这点就变得尤为突出，读出电路的速度要求很高导致设计上难度增大，读出电路的采样信号在信号通路上易受到干扰，信噪比相对较低。

列级处理系统可认为是像元级处理系统与芯片级处理系的折衷。这种结构每列或每几列像元共用列级读出电路，每次整行像元的信号同时读出到列读出电路中，读出电路并行对这一行像元的信号进行处理，下一周期再读入下一行像元的信号。这种半并行的操作方式，降低了对读出电路速度的要求，减小了设计难度，提高了数据读出速率。在版图设计时，只有纵向上受列宽限制，也较易设计。

中国专利CN201810267550中提出了一种超大面阵CMOS图像传感器结构，包括感光面阵、行驱动、列偏置、读出、控制器、电流偏置和可配置DAC；感光面阵的驱动由左右两侧分别设置行驱动，上方设置用于提供像元偏置的列偏置，下方设置读出电路；该专利结构简单，设计合理，读出电路的噪声低，实现了大面阵数据下的高速输出。但是该电路具有如下问题仍需改进：

1、时序未做超大面阵时序延时电路和行驱动时序的非一致性处理，降低了超大面阵CMOS图像传感器的帧频；

2、图像传感器的输出为模拟输出，增加芯片后级处理的复杂性；

3、采用全模拟信号输出，增大了读出电路的噪声。

发明内容

为了降低芯片后级电路的处理复杂性和提高大面阵CMOS图像传感器的帧频，本发明提供一种提高帧频高速全数字数据读出的CMOS图像传感器，包括感光面阵、第一行驱动、第二行驱动、读出电路，读出电路包括列读出电路和列时序缓冲电路，列读出电路包括可编程增益放大器、ADC电路、Ramp发生器、列选通电路、ISP电路和LVDS接口电路；第一行驱动设置在感光面阵的左侧，行时序缓冲器设置在第一驱动的左侧，第二行驱动设置在感光面阵的右侧；

所述控制器用于像元的曝光和转换、像元行时序一致性控制、PGA采样和放大、ADC转换、列电路选通、ISP处理时序控制，以及曝光时间与Ramp发生器的控制；

所述偏置电路用于整个CMOS图像传感器系统中电压偏置信号的输送，电压偏置信号包括列偏置、读出电路、第一行驱动和第二行驱动的电压偏置信号与电压基准信号；

所述列偏置设置于感光面阵的上方，用于提供像元偏置电流。

进一步的，感光面阵包括有效像元、哑像元和暗像元，有效像元位于感光面阵的中间区域，有效像元外围的第一圈为哑像元，有效像元外围的第二圈为暗像元，有效像元外围的第三圈为哑像元。

进一步的，感光面阵输出端每列像素设置有一个可编程增益放大电路，可编程增益放大器的输入端连接感光面阵的光电转换信号，可编程增益放大器的输出端接采样保持电路的输入端；

感光面阵输出端的每一列设置有一个采样保持电路，采样保持电路的输出端接ADC电路的输入端；

感光面阵输出端的每N列共用一个Ramp发生器，感光面阵共有M个Ramp发生器，Ramp发生器的输出端接ADC电路的另一输入端；

感光面阵输出端的每一列设置有一个ADC转换电路和列选通电路，ADC电路的输出端通过列选通电路选通接ISP电路的输入端；

感光面阵输出端的每N列共用一个ISP电路和LVDS电路，大面阵共有M个ISP电路和LVDS电路，ISP电路的输出端接LVDS接口电路的输入端；

ADC电路包括ADC比较器电路、AD计数器电路、ADC存储单元，采样保持电路的储存电压与Ramp发生器的斜坡电压经过ADC比较器电路进行比较，比较结果通过AD计数器电路进行计数，ADC计数结果全部存储于ADC存储单元；

ADC存储单元通过列选通电路依次并行读出数字图像数据；

并行数字图像数据通过传感器黑电平和斜率校准，实现可编程增益放大器和Ramp发生器的通道间的黑电平校正和固定模式噪声的抑制；

LVDS接口电路的输出端输出N列串口LVDS图像数据。

进一步的，当前列时序缓冲器的输入为上一个列时序缓冲器的输出，当前列时序缓冲器的输出为下一个列时序缓冲器的输入。

进一步的，可编程增益放大器包括开关电容电路，开关电容电路包括两个可变电容，两个可变电容的比值决定可编程增益放大器的放大倍数。

进一步的，采样保持电路包括两组开关电容电路，第一组开关电容电路中的电容用于存储当前行所有列共模电压信号和积分放大信号，第二组开关电容电路中的电容存储的下一行所有列的共模电压信号与积分放大电压信号，当AD计算器开始计数时，打开采样保持电路第一组中的开关，进行ADC转换电路进行模拟数字转换。

进一步的，ADC电路包括开关电容电路和12bit counter电路，开关电容电路用于采集保持电容中存储的共模电压信号与积分放大电压信号，同时斜坡发生器产生斜坡分别和ADC的存储的共模电压信号与光电压信号比较，两次比较结果和高频CK_PLL时钟信号配合，同时通过12bit counter电路锁存双采样计数产生数字12位数字信号。

进一步的，12bit counter电路包括Latch电路、Counter电路和Clock selector电路，Latch电路将两次比较输出高电平输出时的高频CK_PLL时钟信号在控制信号UD控制下分别作计数向下计数和向上计数操作，把本列锁存与12位计数器中，完成12位AD计数与存储工作。

与现有技术相比，本发明有益效果如下：

1、采用行时序缓冲器和行时序一致性控制电路，降低大面阵时序的延时时间和像素控制时序左右行驱动的时序一致性，进而提高大面阵的帧频；

2、通过增加列时序缓冲器和Ramp电路分块布局，降低大面阵列时序的延时时间和大面阵对Ramp斜坡影响性，进而提高大面阵的帧频；

3、通过采用可编程增益放大器技术、列ADC技术和高速LVDS接口技术，实现了扩展动态范围、低噪声、高速的数字图像读出。

附图说明

图1为本发明提高帧频高速全数字数据读出的CMOS图像传感器结构示意图；

图2为本发明的大面阵像素行驱动时序结构图；

图3为本发明的大面阵第I组的光电转换与读出电路结构图；

图4为本发明的超大面阵CMOS图像传感器结构的读出实例图；

图5为本发明实现图4实例的时序示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提出一种提高帧频高速全数字数据读出的CMOS图像传感器，包括感光面阵、第一行驱动、第二行驱动、读出电路，读出电路包括列读出电路和列时序缓冲电路，列读出电路包括可编程增益放大器、ADC电路、Ramp发生器、列选通电路、ISP电路和LVDS接口电路；第一行驱动设置在感光面阵的左侧，行时序缓冲器设置在第一驱动的左侧，第二行驱动设置在感光面阵的右侧；

所述控制器用于像元的曝光和转换、像元行时序一致性控制、PGA采样和放大、ADC转换、列电路选通、ISP处理时序控制，以及曝光时间与Ramp发生器的控制；

所述偏置电路用于整个CMOS图像传感器系统中电压偏置信号的输送，电压偏置信号包括列偏置、读出电路、第一行驱动和第二行驱动的电压偏置信号与电压基准信号；

所述列偏置设置于感光面阵的上方，用于提供像元偏置电流。

实施例1

如图1，由有效像元、哑像元和暗像元组成的感光面阵实现光电信号的转换，像素输出电信号驱动能力有限，不便于传输、编辑和处理，因此，后续读出电路完成对像素输出电信号的放大、噪声、存储、模拟数字转换、数字处理等工作。本结构基于列级处理系统，根据模块所处位置，可以分为由列读出电路和列时序缓冲电路。外围控制辅助电路包括：实现曝光、转换、采样、放大、读出、AD处理、ISP等操作的时序控制器；为列偏置、PGA、ADC、Ranp发生器、LVDS电路等提供偏置的电压参考模块；大面阵行控制信号的双侧驱动电路、减少像素曝光、转换和读出的时序行延时时间的行时序缓冲器、减少像素曝光、转换和读出的时序行延时时间和双侧驱动电路时序一致性的行时序一致性控制电路；为像元面阵提供尾电流的列偏置模块。

实施例2

如图2，以大面阵像素曝光、转换和读出时序控制为例，进一步说明了本发明提高大面阵的帧频的内容。

控制器输出的像素控制曝光、转换和读出等时序首先经过行时序缓冲器的实现行控制时序的缓冲处理，减少了控制器到行时序一致性控制电路路径中大面阵行方向的时序延时；再经过行时序一致性控制电路进行像素两侧行驱动时序一致性和大面阵列方向的时序延时处理，使行时序到达左右行驱动的时序完全一致及延时最小；最后，经过左右行驱动电路驱动和缓冲处理，实现像素的复位、曝光和读出操作，相对于只做单边驱动CMOS图像传感器结构而言大大减少了大面阵像素阵列时序控制延时时间和上升下降沿时间，提高了大面阵的帧频。

实施例3

如图3，以第I组读出电路为列，进一步说明本发明大阵列列读出电路的内容。

大面阵第I组包括N列像素，本列像素首先经过可编程增益放大器(PGA)实现对像素复位信号和积分信号的采样与放大，并实现第一级相关双采样，并分别保存于本列的采样保持电路(S/H)中，其中复位信号与积分信号的电压之差代表了对应像元的光信息。采样保持电路采用流水分时复用技术，可编程增益放大器采样时同时可以上一行保持电压信号处理；然后，采样保持电路的储存电压与Ramp发生器的斜坡电压经过ADC比较器电路的进行比较，比较结果通过AD计数器电路进行计数，ADC计数结果全部存储于对应列的存储单元中。N列像素ADC存储单元通过第I组的列选通电路依次并行读出数字图像数据；然后，先进行并行数字图像数据通过传感器黑电平和斜率校准，实现可编程增益放大器和Ramp发生器的通道间的黑电平校正和固定模式噪声的抑制，后进行并转串等数据处理；最后，通过LVDS接口模块，输出N列串口LVDS图像数据。第I组列时序缓冲器的输入为第I-1组列时序缓冲器的输出，第I组列时序缓冲器的输出接入第I+1组列时序缓冲器的输输出；同时，第I组的PGA电路、S/H电路、比较器、Ramp发生器、AD计数器、列选通电路和ISP电路的控制时序由第I组列时序缓冲器的输出提供。

实施例4

如图4～5，以一列读出电路为例进行进一步说明。

N列共用一个Ramp发生器和ISP电路。像元的尾电流偏置单元1，保证了像元4的正常工作。图4中以一种4T APS像元进行了举例，其它类似像元结构均适用于的该系统方案。4T APS像元包括光电二极管40、TX传输管41、RST复位管42、放大管43和SEL行选管44。为当前行像元输出上下两侧的等效寄生电阻3、等效寄生电阻6，为当前行像元输出上下两侧的等效寄生电容2、等效寄生电容5；列读出电路的采样开关7，将列读出电路与4T APS像元和列偏置分开；测试电路的采样开关8，将列读出电路与test连接，通过采样开关7、采样开关8，选通读出像元输出或test信号。

列级读出电路包括可编程增益放大器、采样保持电路、ADC电路、Ramp发生器、ISP电路和LVDS接口电路。可编程增益放大器通过开关电容电路实现，放大倍数由可变电容9和可变电容12的比值决定，通过开关7、开关8和可变电容12的配合，实现了复位信号与积分信号的分时输出，开关13与开关14、或开关19与开关20依次导通断开后，PGA的共模电压信号存储于采样保持电路电容15、或采样保持电路电容21中，积分放大电压信号存储于采样保持电路电容16、或采样保持电路电容22中，完成了第一级相关双采样、放大和存储的工作过程。可编程增益放大器的采样与放大过程和ADC处理是同时进行，采样保持电路分了两组开关电容电路，第一组开关电容电路包括开关13、开关14、开关17、开关18、电容15和电容16，第二组开关电容电路包括开关19、开关20、开关23、开关24、电容21和电容22；当前行行时间内，读出当前行所有列的共模电压信号与积分放大电压信号均存储于第一组中的电容，而ADC的处理信号为第二组中的电容存储的上一行所有列的共模电压信号与积分放大电压信号，下一行行时间内，读出当前行所有列的共模电压信号与积分放大电压信号均存储于第二组中的电容，而ADC的处理信号为第一组中的电容存储的上一行所有列的共模电压信号与积分放大电压信号，读出行时间，采样保持电路中第一组采样保持电路和第二组采样保持电路分行分别执行当前行所有列的共模电压信号与积分放大电压信号存储和上一行所有列的共模电压信号与积分放大电压信号的AD处理；当开始AD处理时，依次打开采样保持电路第一组开关17和开关18、或依次打开第一组开关23和开关24，开始实现列ADC的模拟数字转换；

ADC电路包括开关电容电路和12bit counter电路，通过开关17、开关18、开关23、开关24和开关26的配合，开关电容电路采样保持电路的第一组或第二组保持电容中的采集存储的共模电压信号与积分放大电压信号，同时斜坡发生器28产生斜坡分别和ADC的存储的共模电压信号与光电压信号比较，完成了模拟数字的比较工作和第二次相关双采样工作过程；两次比较结果和高频CK_PLL时钟信号配合，同时通过12bit counter电路锁存双采样计数产生数字12位数字信号；其中，12bit counter电路包括Latch电路、Counter电路和Clock selector电路，Latch电路将两次比较输出高电平输出时的高频CK_PLL时钟信号在控制信号UD控制下分别作计数向下计数和向上计数操作，把本列锁存与12位计数器中，完成12位AD计数与存储工作。

列选通电路将ADC电路存储12位数据值分时读出到ISP处理电路中，进行传感器通道间的黑电平和通道非一致性进行传感器黑电平和斜率校准，实现可编程增益放大器和Ramp发生器的通道间的黑电平校正和固定模式噪声的抑制；同时完成并转串等数据处理；最后，通过LVDS接口模块，输出N列串口LVDS图像数据。

图4中还包括比较电路27、12bit conter电路29、列选通电路30、ISP电路31以及LVDS接口电路32，其中12bit conter电路29包括锁存器290、多个计算器(291、293、295、...、297)、多个时钟选择器(292、294、...、296)。

在本发明的描述中，需要理解的是，术语“同轴”、“底部”、“一端”、“顶部”、“中部”、“另一端”、“上”、“一侧”、“顶部”、“内”、“外”、“前部”、“中央”、“两端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明中，除非另有明确的规定和限定，术语“安装”、“设置”、“连接”、“固定”、“旋转”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (8)

1.提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，包括感光面阵、第一行驱动、第二行驱动、读出电路，读出电路包括列读出电路和列时序缓冲电路，列读出电路包括可编程增益放大器、ADC电路、Ramp发生器、列选通电路、ISP电路和LVDS接口电路；第一行驱动设置在感光面阵的左侧，行时序缓冲器设置在第一驱动的左侧，第二行驱动设置在感光面阵的右侧；

控制器用于像元的曝光和转换、像元行时序一致性控制、PGA采样和放大、ADC转换、列电路选通、ISP处理时序控制，以及曝光时间与Ramp发生器的控制；外围控制辅助电路包括减少像素曝光、转换和读出的时序行延时时间的行时序缓冲器和双侧驱动电路时序一致性的行时序一致性控制电路；控制器输出的像素控制曝光、转换和读出等时序首先经过行时序缓冲器的实现行控制时序的缓冲处理，减少了控制器到行时序一致性控制电路路径中大面阵行方向的时序延时；再经过行时序一致性控制电路进行像素两侧行驱动时序一致性和大面阵列方向的时序延时处理，使行时序到达左右行驱动的时序完全一致及延时最小；最后，经过左右行驱动电路驱动和缓冲处理，实现像素的复位、曝光和读出操作；

偏置电路用于整个CMOS图像传感器系统中电压偏置信号的输送，电压偏置信号包括列偏置、读出电路、第一行驱动和第二行驱动的电压偏置信号与电压基准信号；

所述列偏置设置于感光面阵的上方，用于提供像元偏置电流。

2.根据权利要求1所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，感光面阵包括有效像元、哑像元和暗像元，有效像元位于感光面阵的中间区域，有效像元外围的第一圈为哑像元，有效像元外围的第二圈为暗像元，有效像元外围的第三圈为哑像元。

3.根据权利要求1所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，感光面阵输出端每列像素设置有一个可编程增益放大电路，可编程增益放大器的输入端连接感光面阵的光电转换信号，可编程增益放大器的输出端接采样保持电路的输入端；

感光面阵输出端的每一列设置有一个采样保持电路，采样保持电路的输出端接ADC电路的输入端；

感光面阵输出端的每N列共用一个Ramp发生器，感光面阵共有M个Ramp发生器，Ramp发生器的输出端接ADC电路的另一输入端；

感光面阵输出端的每一列设置有一个ADC转换电路和列选通电路，ADC电路的输出端通过列选通电路选通接ISP电路的输入端；

感光面阵输出端的每N列共用一个ISP电路和LVDS电路，大面阵共有M个ISP电路和LVDS电路，ISP电路的输出端接LVDS接口电路的输入端；

ADC电路包括ADC比较器电路、AD计数器电路、ADC存储单元，采样保持电路的储存电压与Ramp发生器的斜坡电压经过ADC比较器电路进行比较，比较结果通过AD计数器电路进行计数，ADC计数结果全部存储于ADC存储单元；

ADC存储单元通过列选通电路依次并行读出数字图像数据；

LVDS接口电路的输出端输出N列串口LVDS图像数据。

4.根据权利要求3所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，当前列时序缓冲器的输入为上一个列时序缓冲器的输出，当前列时序缓冲器的输出为下一个列时序缓冲器的输入。

5.根据权利要求3所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，可编程增益放大器包括开关电容电路，开关电容电路包括两个可变电容，两个可变电容的比值决定可编程增益放大器的放大倍数。

6.根据权利要求3所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，采样保持电路包括两组开关电容电路，第一组开关电容电路中的电容用于存储当前行所有列共模电压信号和积分放大信号，第二组开关电容电路中的电容存储的下一行所有列的共模电压信号与积分放大电压信号，当AD计算器开始计数时，打开采样保持电路第一组中的开关，进行ADC转换电路进行模拟数字转换。

7.根据权利要求3所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，ADC电路包括开关电容电路和12bit counter电路，开关电容电路用于采集保持电容中存储的共模电压信号与积分放大电压信号，同时斜坡发生器产生斜坡分别和ADC的存储的共模电压信号与光电压信号比较，两次比较结果和高频CK_PLL时钟信号配合，同时通过12bit counter电路锁存双采样计数产生数字12位数字信号。

8.根据权利要求7所述的提高帧频高速全数字数据读出的CMOS图像传感器，其特征在于，12bit counter电路包括Latch电路、Counter电路和Clock selector电路，Latch电路将两次比较输出高电平输出时的高频CK_PLL时钟信号在控制信号UD控制下分别作计数向下计数和向上计数操作，把本列锁存与12位计数器中，完成12位AD计数与存储工作。

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