CN108521549B - 一种超大面阵cmos图像传感器结构 - Google Patents

Abstract

本发明公开一种超大面阵CMOS图像传感器结构，包括感光面阵、行驱动、列偏置、读出、控制器、电流偏置和可配置DAC；感光面阵的驱动由左右两侧分别设置行驱动，上方设置用于提供像元偏置的列偏置，下方设置读出电路；读出电路包括列级读出电路和输出级读出电路；控制器用于曝光、转换、采样、放大与读出操作的时序控制，还用于感光面阵与读出电路的协调控制，以及曝光时间与DAC的配置；电流偏置用于对整个系统中电流偏置信号的输送，电流偏置信号包括列偏置、可配置DAC、列级读出电路与输出级读出电路的输出信号；可配置DAC用于列级读出电路与输出级读出电路的校正；从而降低后级读出电路对系统噪声的影响。

Description

一种超大面阵CMOS图像传感器结构

技术领域

本发明涉及CMOS图像传感器，具体为一种超大面阵CMOS图像传感器结构。

背景技术

CMOS图像传感器以其功耗低、体积小、价格便宜等特点，广泛应用于图像采集领域。常用的CMOS可见光图像传感器处理系统依据其架构可划分为三种不同的类型：像元级处理系统、列级处理系统和芯片级处理系统。

像元级处理系统是指图像传感器像元阵列中的每个像素单元或每几个像素单元共用一个读出电路，从而在一个图像传感器中集成了一个读出电路的二维阵列。这种处理系统有很多重要的优点，包括并行处理，高信噪比，低功耗等。此外，这种结构对处理系统的速度要求最低，且传感器核与外围电路间的所有交换都是数字的，还可以通过积分过程中的处理来调整图像抓取和图像处理模式以适应不同的环境。然而像元级处理系统也存在很多不足，如填充因子低、版图复杂、对CMOS可见光图像传感器处理系统中的晶体管数和尺寸都有严格限制等。

列级处理系统是利用芯片可以并行传输数据的优势，使图像传感器阵列中每列或每几列像素单元共用一个读出电路。由于像素阵列是逐行读取的，因此整行像素的信号同时读出到信号处理电路中，然后这一行像素内的信号再串行逐个传输到输出端。这种列级处理系统结构具有并行处理的很多优点，且对CMOS可见光图像传感器处理系统速度要求不高，所以降低了芯片功耗。与像元级处理系统结构相比，读出电路由像素单元内转移到像素单元阵列外，不仅提高了填充因子，还提高了图像传感器的光敏感度。虽然列级处理系统在芯片面积上仍存在一定的限制，但其垂直方向上的高自由度也使得列级处理系统实现起来相对灵活。

相比以上两种架构，芯片级处理系统最为简单。在芯片级处理系统中，读出电路位于芯片信号串行传输通道的最末端，因此这种结构在面积上的限制较少，从而有较高的填充因子，且设计也较灵活。然而，在这种结构中，读出电路的运行速度成为整个芯片处理速度的瓶颈，这就必然提高了对读出电路速度的要求，从而增加了设计的复杂程度和芯片的功耗。

通过以上分析，芯片级处理系统具有很多优点，但也存在一个致命的缺点，即整个芯片的数据处理速度被读出电路的速度限制，使读出电路成为整个芯片的瓶颈。当像素阵列不断扩展，这点就变得尤为突出，读出电路的速度要求很高导致设计上难度增大，读出电路的采样信号在信号通路上易受到干扰，信噪比相对较低。而像元级处理系统将读出电路融入像元中，又大幅度降低了填充因子，也增加了功耗，从而降低了图像传感器的成像质量。

列级处理系统可认为是像元级处理系统与芯片级处理系统的折衷。这种结构每列或每几列像元共用列级读出电路，每次整行像元的信号同时读出到列读出电路中，读出电路并行对这一行像元的信号进行处理，下一周期再读入下一行像元的信号。这种半并行的操作方式，降低了对读出电路速度的要求，减小了设计难度，提高了数据读出速率。在版图设计时，只有纵向上受列宽限制，也较易设计。但还是无法很好的解决超大面阵的噪声与速度的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种超大面阵CMOS图像传感器结构，结构简单，设计合理，读出电路的噪声低，实现了大面阵数据下的高速输出。

本发明是通过以下技术方案来实现：

一种超大面阵CMOS图像传感器结构，其特征在于，包括感光面阵、行驱动、列偏置、读出、控制器、电流偏置和可配置DAC；

所述感光面阵的驱动由左右两侧分别设置行驱动；感光面阵的上方设置用于提供像元偏置的列偏置；感光面阵的下方设置读出电路；读出电路包括列级读出电路和输出级读出电路，列级读出电路包括列级采样放大模块与列缓冲级，输出级读出电路包括第二级相关双采样模块与输出缓冲级；列级采样放大模块的输入端连接感光面阵的光电转换信号；列级采样放大模块的输出信号经列缓冲级送到第二级相关双采样模块；第二级相关双采样模块的处理结果通过输出缓冲级输出；

所述控制器用于曝光、转换、采样、放大与读出操作的时序控制，还用于感光面阵与读出电路的协调控制，以及曝光时间与DAC的配置；

所述电流偏置用于对整个系统中电流偏置信号的输送，电流偏置信号包括列偏置、可配置DAC、列级读出电路与输出级读出电路的输出信号；

所述可配置DAC用于列级读出电路与输出级读出电路的校正。

优选的，所述的感光面阵包括有效像元、哑像元和暗像元；有效像元位于感光面阵的中间区域，有效像元外围的第一圈为哑像元，有效像元外围的第二圈为暗像元，有效像元外围的第三圈为哑像元；有效像元作为感光区域，哑像元用于有效像元和暗像元的隔离和匹配，暗像元用于为暗信号的读出提供依据。

优选的，所述的列级采样放大模块电路位于感光面阵读出的第一级，用于第一级相关双采样，用于降低对后续噪声的影响；通过列缓冲级输出到第二级相关双采样模块，实现二级相关双采样，用于对前级链路上的噪声抑制；其中第二级相关双采样模块中的处理采用奇偶列分时复用技术，用于读出电路的高速输出。

优选的，所述的可配置DAC通过对输出级电路的共模电平调整用于对传感器黑电平的校正；可配置DAC通过对通道间输出级电路的共模电平调整用于对传感器通道间固定图形噪声的抑制；可配置DAC通过对输出级电路奇偶列的共模电平调整用于对传感器列固定图形噪声的抑制。

优选的，所述读出电路中相邻两列分别对奇数列像元和偶数列像元进行采样；

奇数列和偶数列像元分别经过列级采样放大模块的第一级相关双采样，对复位信号和积分信号的采样与放大，并分别保存于本列的存储单元中，其中复位信号与积分信号的电压之差代表了对应像元的光信息；

第一级相关双采样的光信息，分别在对应的列缓冲级中采用复位信号和积分信号分时复用技术，抑制列读出链路上的固定图形噪声；

分别对应奇数列和偶数列像元的列缓冲级，均通过输出级的第二级相关双采样模块中采用奇数列与偶数列分时复用技术，提高输出级的处理速度，经输出缓冲级实现系统读出。

进一步，系统读出后，通过数据分析与比较，采用可配置DAC用于对黑电平和列固定图形噪声进行校正。

与现有技术相比，本发明具有以下有益的技术效果：

本发明通过将作为可编程增益级的列级采样放大模块前置，以降低后级读出电路对系统噪声的影响；通过两级相关双采样技术实现对噪声的抑制，第一级相关双采样对像元模块的噪声进行消除，第二级相关双采样对读出电路的式噪声进行消除。

进一步的，采用可配置DAC技术通过对整个面阵、通道间、奇偶列进行分别调制，消除不同层次的固定图形噪声。

进一步的，通过采用输出级分时复用技术，实现了列级模拟信号的高速读出技术。

附图说明

图1是本发明提出的超大面阵CMOS图像传感器结构示意图。

图2是面阵两列的光电转换与读出电路结构。

图3是超大面阵CMOS图像传感器结构的实现实例。

图4是依据本发明实现实例的时序示意。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种超大面阵CMOS图像传感器结构，包括感光面阵、行驱动、列偏置、列级采样放大模块、列缓冲级、第二级相关双采样模块、输出缓冲级、控制器、电流偏置和可配置DAC。所述感光面阵的行驱动由左右两侧组成，由左右两侧匹配方式实现；感光面阵的列级采样放大模块与列偏置模块置于感光面阵的上下两侧，感光面阵的像元偏置由位于面阵上方的列偏置提供，感光面阵的读出电路位于面阵的下方；列级采样放大模块的输入为来自感光面阵的光电转换信号；列级采样放大模块的输出信号经列缓冲级送到第二级相关双采样模块；第二级相关双采样模块的处理结果通过输出缓冲级输出。

感光面阵由有效像元、哑像元和暗像元组成；有效像元位于面阵的中间区域，有效像元外围的第一圈为哑像元，有效像元外围的第二圈为暗像元，有效像元外围的第三圈为哑像元。其中，有效像元为实际感光区域，哑像元起到隔离和匹配的作用，暗像元为暗信号的读出提供依据。

控制器实现对感光面阵与读出电路的协调控制，同时实现系统需要的曝光时间与DAC的配置等功能。

电流偏置实现对整个系统中电流偏置信号的输送，包括列偏置、DAC、列级与输出级等模拟电路。

读出电路由列级与输出级构成，列级读出电路包括列级采样放大模块与列缓冲级组成，输出级读出电路由第二级相关双采样模块与输出缓冲级组成。

列级采样放大模块电路位于感光面阵读出的第一级，且实现了第一级相关双采样，降低了对后续噪声的影响；输出级通过二级相关双采样技术，实现了对前级链路上的噪声抑制。

列级缓冲输出到第二级相关双采样模块的处理采用奇偶列分时复用技术，实现了读出电路的高速输出性能。

可配置DAC通过对输出级电路的共模电平调整实现对传感器黑电平的校正；可配置DAC通过对通道间输出级电路的共模电平调整实现对传感器通道间固定图形噪声的抑制；可配置DAC通过对输出级电路奇偶列的共模电平调整实现了对传感器列固定图形噪声的抑制。

具体的，如图1所示，由有效像元、哑像元和暗像元组成的感光面阵实现光电信号的转换，该电信号驱动能力有限，不便于传输与编辑，因此，后续读出电路完成对该电信号的放大处理。本结构基于列读出方式，根据模块所处位置，可以分为由列级采样放大模块与列缓冲级组成的列级读出电路，和由第二级相关双采样模块与输出缓冲组成的输出级读出电路。外围辅助电路包括：为实现曝光、转换、采样、放大与读出等操作的时序控制器；为列偏置、列采样与放大、第二级相关双采样模块与DAC提供偏置的电流参考模块；大面阵行控制信号的双侧驱动电路；为列级与输出级实现校正技术的DAC模块；为像元面阵提供尾电流的列偏置模块。

图2以相邻两列为例，进一步说明了本发明的内容。左侧的奇数列像元首先经过列级采样放大模块(第一级相关双采样)实现对复位信号和积分信号的采样与放大，并分别保存于本列的存储单元中，其中复位信号与积分信号的电压之差代表了对应像元的光信息。列级采样放大模块的过程是对整行像元同时进行的，因此，经过列级采样放大模块后，整行所有列的像元输出结果全部存储于对应列的存储单元中。同理，图2中偶数列完成了与奇数列相同的操作，以上阶段统称为系统采样阶段。在系统读出阶段，首先为了抑制列读出链路上的固定图形噪声，列缓冲级采用复位信号和积分信号分时复用技术；其次在输出级的第二级相关双采样模块中采用奇数列与偶数列分时复用技术，提高了输出级的处理速度。系统读出后，通过数据分析与比较，采用可配置DAC实时对黑电平和列固定图形噪声进行校正，确保了光电响应的均匀性。

基于本发明的思路，图3为一种具体的实现实例，图4为实现实例的时序示意。以相邻两列为例进行说明，左侧为奇数列，右侧为偶数列。110为奇数列像元的尾电流偏置单元，保证了像元10的正常工作。图3中以一种4T APS像元进行了举例，其它类似像元结构均适用于该系统方案。120为列偏置的开光控制，仅在列线读出的过程中有效，降低了系统功耗。140和150为当前行像元上下两侧的等效寄生电阻，130与160为当前行像元上下两侧的等效寄生电容。170为列读出电路的采样开关，通过将列读出电路与列偏置分开置于当前行像元的两端，抑制了由于寄生电阻引起的行固定图形噪声。

列级读出电路由列级采样放大模块和列缓冲级组成，列级采样放大模块通过开光电容电路实现，放大的数值由180与1100的相对比值决定，通过开关170与190的配合，实现了复位信号与积分信号的分时输出，开关1100与1120依次导通断开后，复位信号存储于电容1130中，积分信号存储于1140中，完成了列采样、放大与存储的工作过程，同时完成了第一级相关双采样。列级读出电路的采样与放大过程是同时进行，因此当前行所有列的复位信号与积分信号均存储于相应的电容中。当开始读出时，从第一列开始，依次打开列缓冲级的开关1150、1160与1190，实现了列级读出电路到输出级读出电路的转换。

输出级电路的第一级为第二级相关双采样模块，该过程类似于列级的采样放大过程，实现方式为开光电容放大器电路，只是此时仅输出了实际的图像信号。具体是通过由开关1190、电容1200、开关1210、电容1220、运放1230实现的，实例中电容1200与电容1220采用1：1比例，实现了列级输出信号的直接转换输出。输出级的第二级相关双采样模块是多列共用，图3仅示意了相邻两列，当扩充到整行时，所有的奇数列均是通过由开关1190、电容1200、开关1210、电容1220、运放1230实现转换的。

同理，偶数列的具体实现如下，120为奇数列像元的尾电流偏置单元，保证了像元20的正常工作。220为列偏置的开光控制，仅在列线读出的过程中有效，降低了系统功耗。240和250为当前行像元上下两侧的等效寄生电阻，230与260为当前行像元上下两侧的等效寄生电容。270为列读出电路的采样开关，通过将列读出电路与列偏置分开置于当前行像元的两端，抑制了由于寄生电阻引起的行固定图形噪声。列级采样放大模块通过开光电容电路实现，放大的数值由280与2100的相对比值决定，通过开关270与290的配合，实现了复位信号与积分信号的分时输出，开关2100与2120依次导通断开后，复位信号存储于电容2130中，积分信号存储于2140中，完成了列采样、放大与存储的工作过程，同时完成了第一级相关双采样。列级读出电路的采样与放大过程是同时进行，因此当前行所有列的复位信号与积分信号均存储于相应的电容中。当开始读出时，从第一列开始，依次打开列缓冲级的开关2150、2160与2190，实现了列级读出电路到输出级读出电路的转换。输出级电路的第二级相关双采样模块通过由开关2190、电容2200、开关2210、电容2220、运放2230实现的，实例中电容2200与电容2220采用1：1比例，实现了列级输出信号的直接转换输出。输出级的第二级相关双采样模块是多列共用，当扩充到整行时，所有的偶数列均是通过由开关2190、电容2200、开关2210、电容2220、运放2230实现转换的。

图3中500为可配置的DAC模块，该模块通过实际输出的图像信号400判断黑电平校正与列固定图形噪声的校正范围，从而分别控制奇数列第二级相关双采样模块和偶数列第二级相关双采样模块的输出共模电压，实现了黑电平与列固定图形噪声的校正目的。

最后一级的输出过程是通过开关1240与开关2240轮流导通，经缓冲器300输出，最终的输出图像信号为信号线400。

Claims (5)

1.一种超大面阵CMOS图像传感器结构，其特征在于，包括感光面阵、行驱动、列偏置、读出电路、控制器、电流偏置和可配置DAC；

所述感光面阵的驱动由左右两侧分别设置行驱动；感光面阵的上方设置用于提供像元偏置的列偏置；感光面阵的下方设置读出电路；读出电路包括列级读出电路和输出级读出电路，列级读出电路包括列级采样放大模块与列缓冲级，输出级读出电路包括第二级相关双采样模块与输出缓冲级；列级采样放大模块的输入端连接感光面阵的光电转换信号；列级采样放大模块的输出信号经列缓冲级送到第二级相关双采样模块；第二级相关双采样模块的处理结果通过输出缓冲级输出；

所述控制器用于曝光、转换、采样、放大与读出操作的时序控制，还用于感光面阵与读出电路的协调控制，以及曝光时间与DAC的配置；

所述电流偏置用于对列偏置、可配置DAC、列级读出电路与输出级读出电路中电流偏置信号的输送；

所述可配置DAC用于列级读出电路与输出级读出电路的校正；

所述的可配置DAC通过对输出级电路的共模电平调整用于对传感器黑电平的校正；可配置DAC通过对通道间输出级电路的共模电平调整用于对传感器通道间固定图形噪声的抑制；可配置DAC通过对输出级电路奇偶列的共模电平调整用于对传感器列固定图形噪声的抑制；

可配置的DAC通过实际输出的图像信号判断黑电平校正与列固定图形噪声的校正范围，分别控制奇数列第二级相关双采样模块和偶数列第二级相关双采样模块的输出共模电压，实现了黑电平与列固定图形噪声的校正目的。

2.根据权利要求1所述的一种超大面阵CMOS图像传感器结构，其特征在于，所述的感光面阵包括有效像元、哑像元和暗像元；有效像元位于感光面阵的中间区域，有效像元外围的第一圈为哑像元，有效像元外围的第二圈为暗像元，有效像元外围的第三圈为哑像元；有效像元作为感光区域，哑像元用于有效像元和暗像元的隔离和匹配，暗像元用于为暗信号的读出提供依据。

3.根据权利要求1所述的一种超大面阵CMOS图像传感器结构，其特征在于，所述的列级采样放大模块电路位于感光面阵读出的第一级，用于第一级相关双采样，用于降低对后续噪声的影响；通过列缓冲级输出到第二级相关双采样模块，实现二级相关双采样，用于对前级链路上的噪声抑制；其中第二级相关双采样模块中的处理采用奇偶列分时复用技术，用于读出电路的高速输出。

4.根据权利要求1所述的一种超大面阵CMOS图像传感器结构，其特征在于，所述读出电路中相邻两列分别对奇数列像元和偶数列像元进行采样；

奇数列和偶数列像元分别经过列级采样放大模块的第一级相关双采样，对复位信号和积分信号的采样与放大，并分别保存于本列的存储单元中，其中复位信号与积分信号的电压之差代表了对应像元的光信息；

第一级相关双采样的光信息，分别在对应的列缓冲级中采用复位信号和积分信号分时复用技术，抑制列读出链路上的固定图形噪声；

分别对应奇数列和偶数列像元的列缓冲级，均通过输出级的第二级相关双采样模块中采用奇数列与偶数列分时复用技术，提高输出级的处理速度，经输出缓冲级实现系统读出。

5.根据权利要求4所述的一种超大面阵CMOS图像传感器结构，其特征在于，系统读出后，通过数据分析与比较，采用可配置DAC用于对黑电平和列固定图形噪声进行校正。

Images