JP2010528568A - スイッチレスのアクティブ画素を有する電流／電圧モード画像センサ - Google Patents

Abstract

【解決手段】 高解像度撮像用の電圧および電流モードのアクティブ画素センサを提供する。光画素は、フォトダイオードと、リセットトランジスタおよび相互コンダクタンス増幅トランジスタの２つのトランジスタとからなる。前記スイッチトランジスタは前記画素の外側に移動されているため、より小さな画素ピッチおよび出力光電流の線形性の向上を可能となる。また、前記リセットトランジスタおよび増幅（読み出し）トランジスタは、前記フォトダイオードと前記リセットトランジスタのソースおよび前記読み出しトランジスタのゲートとの間に切換えスイッチを導入することによって、隣接した画素間で共用することもできる。前記画素の外側のスイッチトランジスタは、前記読み出しトランジスタにバイアス電圧またはバイアス電流を提供して、対応するフォトダイオードの読み出しが望まれる場合は当該読み出しトランジスタを選択的にオンにし、対応するフォトダイオードを読み出さない場合は前記読み出しトランジスタをオフにする。
【選択図】 図１

Description

本発明は、助成金第ＦＡ９５５０−０５−１−００５２番の下に、米空軍科学研究局（Ｕ．Ｓ．Ａｉｒ Ｆｏｒｃｅ Ｏｆｆｉｃｅ ｏｆ Ｓｃｉｅｎｔｉｆｉｃ Ｒｅｓｅａｒｃｈ：ＡＦＯＳＲ）によって支援されている。本発明に関して、政府が一定の権利を有することがある。

本発明は、画素センサが画素当たり１．５個または２．０個のトランジスタからなり、従って、より高い高解像度およびシリコンの所定面積に対してより多くの画素数を可能とする、電流／電圧モードのアクティブ画素センサのアーキテクチャーに関する。

高解像度の撮像は、画素当たりのトランジスタおよび相互接続の数と密接な関係がある。従来の電圧モード画像センサは、１９９７年１０月刊、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４４の１６８９〜１６９８ページに掲載の「ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ：Ｅｌｅｃｔｒｏｎｉｃ Ｃａｍｅｒａ−Ｏｎ−Ａ−Ｃｈｉｐ」の中で、Ｅ．Ｒ．Ｆｏｓｓｕｍによって創り出された言葉である、３Ｔ型（ｔｈｒｅｅ ｔｒａｎｓｉｓｔｏｒ：３Ｔ）アクティブ画素センサ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ：ＡＰＳ）トポロジーに基づいていた。業界標準として広く受け入れられている前記３Ｔ型トポロジーは、リセットトランジスタと、スイッチトランジスタと、ソースフォロワー（即ち、その大きな線間容量からの静電容量をそのフォトダイオードのノードにおいて緩衝する能動素子）とからなる。前記３Ｔ型ＡＰＳの欠点の１つは、大きな暗電流および高時間ノイズである。これらの問題に対処するために、４Ｔ型（ｆｏｕｒ ｔｒａｎｓｉｓｔｏｒ：４Ｔ）ＡＰＳの一部としてピンフォトダイオードが導入された。（例えば、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，１９９７．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ ７−１０ Ｄｅｃ．１９９７の９２７〜９２９ページに掲載の、Ｇｕｉｄａｓｈらによる「Ａ ０．６μｍ ＣＭＯＳ ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ ｃｏｌｏｒ ｉｍａｇｅｒ ｔｅｃｈｎｏｌｏｇｙ」を参照。）前記埋め込みフォトダイオードはより小さな暗電流を有し、前記追加のスイッチトランジスタは真の相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ：ＣＤＳ）を可能とした。より低い前記時間ノイズの変動は、最高６０ｄＢという驚異的な数字の、信号対ノイズ比の目覚しい改善を見た。残念ながら、前記追加のスイッチトランジスタの導入は、より大きな画素サイズおよび前記画素センサの解像度の低下という代償を伴った。

高解像度の電圧モード撮像を達成するために、様々な画素方式が発表されており、それらを表１に要約する。１９９４年７月刊、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖ．３２の２０４２〜２０４７ページに掲載の「Ａ １／４−Ｉｎｃｈ ３３０ｋ Ｓｑｕａｒｅ Ｐｉｘｅｌ Ｐｒｏｇｒｅｓｓｉｖｅ Ｓｃａｎ ＣＭＯＳ Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ」の中で、Ｙ．Ｉｉｄａらは、画素当たりのトランジスタ数および相互接続数を低減するための２つの異なる画素トポロジーを提示した。両方の画素トポロジーは、前記フォトダイオードのノードにおける静電容量の増加に起因する低い画素感度および空間的変動の増加を招く前記画素の容量性アドレス指定方式に依存する。２０００年５月にスイスのＧｅｎｅｖａ市で開催されたＩＥＥＥ ＩＳＣＡＳでの講演録の「Ｓｉｎｇｌｅ−Ｃａｐａｃｉｔｏｒ−Ｓｉｎｇｌｅ−Ｃｏｎｔａｃｔ Ａｃｔｉｖｅ Ｐｉｘｅｌ」と題した論文の中で、Ｅｔｉｅｎｎｅ−Ｃｕｍｍｉｎｇｓは、容量性アドレス指定方式を使用した単一接点を有する単一画素を提示した。しかし、その画素内ＢＪＴの利得変動によって生じる高固定パターンノイズなどの大きな空間的変動は、この実施の欠点の１つであった。さらに、画素付近におけるトランジスタを共用する種々の方式が、前記文献の随所に広く報告されている。この場合、４個または８個の４Ｔ型ＡＰＳ画素が、前記４個または８個の画素間で前記リセットトランジスタおよび／または読み出しトランジスタを共用する。これにより、画素当たりのトランジスタ数がそれぞれ１．７５個または１．２５個に低減される。（２００６年刊、Ｄｉｇｅｓｔ．ＩＥＥＥ ＩＳＣＣＣの４９４〜４９５ページに掲載の、Ｙ．Ｃ．Ｋｉｍら著、「１／２ ｉｎｃｈ ７．２ ｍｅｇａ−ｐｉｘｅｌ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｗｉｔｈ ２．２５μｍ ｐｉｘｅｌ ｕｓｉｎｇ ４−ｓｈａｒｅｄ ｐｉｘｅｌ ｓｔｒｕｃｔｕｒｅ ｆｏｒ ｐｉｘｅｌ−ｌｅｖｅｌ ｃｈａｒｇｅ ｓｕｍｍａｔｉｏｎ」、および２００６年刊、Ｄｉｇｅｓｔ．ＩＥＥＥ ＩＳＣＣＣの４９２〜４９３ページに掲載の、Ｓ．Ｙｏｓｈｉｄａら著、「Ａ １／１．８−ｉｎｃｈ ６．４Ｍｐｉｘｅｌ ６０ｆｐｓ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｓｅａｍｌｅｓｓ Ｍｏｄｅ Ｃｈａｎｇｅ」を参照。）また、２００６年１０月刊、ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖ．５３の２５０７〜２５１６ページに掲載の、Ｊ． Ｂｕｒｎｓら著、「Ａ Ｗａｆｅｒ−Ｓｃａｌｅ ３−Ｄ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ」では、前記フォトダイオードが最上層に配置され、読み出し回路がその次の層に配置された積層３Ｄ技術で、小ピッチ、高充填比の画像センサが加工された。層全体が前記フォトダイオード専用なので、前記積層３Ｄ加工技術はほとんど１００％の充填比を可能とした。残念ながら、浅いフォトダイオードおよび層間接続に関連づけられた大きな寄生容量が前記画像センサの劣った感度に直接影響を与えた。

電流モードの撮像は、上述のより従来的な電圧モードＡＰＳと競い合ってきた。電流モード撮像技術は、多くのセンサを回転させるもので、その焦点面における視覚情報の抽出が最重要課題であり、この技術の主な特長であった。従来の電流モード撮像技術は、１９９４年に開催された３７ｔｈ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓの講演録の９７〜１０２ページに掲載の「Ａ ４８，０００ ｐｉｘｅｌ，５９０，０００ ｔｒａｎｓｉｓｔｏｒ ｓｉｌｉｃｏｎ ｒｅｔｉｎａ ｉｎ ｃｕｒｒｅｎｔ−ｍｏｄｅ ｓｕｂｔｈｒｅｓｈｏｌｄ ＣＭＯＳ」の中でＡ．Ｇ．Ａｎｄｒｅｏｕらによって、１９９４年に開催されたＩＥＥＥ Ｉｎｔｌ．Ｓｙｍｐ．ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓの講演録の３３９〜３４２ページに掲載の「Ａｄａｐｔｉｖｅ ｐｈｏｔｏｒｅｃｅｐｔｏｒ ｗｉｔｈ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ」の中で、Ｔ．Ｄｅｌｂｒｕｃｋらによって、１９９５年刊、Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ、Ｖｏｌ．８，Ｎｏ．７８の１３２３〜１３４７ページに掲載の「Ａｎａｌｏｇ ＶＬＳＩ ｎｅｕｒｏｍｏｒｐｈｉｃ ｉｍａｇｅ ａｃｑｕｉｓｉｔｉｏｎ ａｎｄ ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ ｓｙｓｔｅｍｓ」の中で、Ａ．Ｇ．Ａｎｄｒｅｏｕらよって、１９９６年１０月刊、ＩＥＥＥ Ｍｉｃｒｏ，Ｖｏｌ．１６，Ｎｏ．５の３０〜３９ページに掲載の「Ａ ｒｅｔｉｎｏｍｏｒｐｈｉｃ ｖｉｓｉｏｎ ｓｙｓｔｅｍｓ」の中で、Ｋ．Ａ．Ｂｏａｈｅｎらによって、１９９２年に開催されたＩＥＥＥ Ｉｎｔ．Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓの講演録の１５３７〜１５４０ページに掲載の「Ｓｗｉｔｃｈｅｄ−ｃｕｒｒｅｎｔ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｉｍａｇｅ ｐｒｏｃｅｓｓｉｎｇ ｃｅｌｌｕｌａｒ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ ｉｎ ＭＯＳ ＶＬＳＩ」の中で、Ｓ．Ｅｓｐｅｊｏらによって、１９９７年１月刊、ＩＥＥＥ Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓ．Ｉ：Ｆｕｎｄａｍｅｎｔａｌ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，Ｖｏｌ．４４，Ｎｏ．１の５５〜６６ページ掲載の「Ａ ｆｏｃａｌ ｐｌａｎｅ ｖｉｓｕａｌ ｍｏｔｉｏｎ ｍｅａｓｕｒｅｍｅｎｔ ｓｅｎｓｏｒ」の中で、Ｒ．Ｅｔｉｅｎｎｅ−Ｃｕｍｍｉｎｇｓらによって、１９９７年１０月刊、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４４，Ｎｏ．１０に掲載の「Ａｎ Ａｒｔｉｆｉｃｉａｌ Ｒｅｔｉｎａ Ｃｈｉｐ ｗｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｆｏｃａｌ Ｐｌａｎｅ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｉｎｇ Ｆｕｎｃｔｉｏｎｓ」の中で、Ｅｉｉｃｈｉ Ｆｕｎａｔｓｕらによって、および２００５年１月刊、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−Ｉ；Ｒｅｇｕｌａｒ Ｐａｐａｅｒｓ，Ｖｏｌ．５２，Ｎｏ．１に掲載の「Ａ ｇｅｎｅｒａｌ−ｐｕｒｐｏｓｅ ｐｒｏｃｅｓｓｏｒ−ｐｅｒ−ｐｉｘｅｌ ａｎａｌｏｇ ＳＩＭＤ ｖｉｓｉｏｎ ｃｈｉｐ」の中で、Ｐ．Ｄｕｄｅｋらによって、説明されている。このような電流モード画像センサの制限要因は、前記高固定パターンノイズに起因する低画像品質であった（表２を参照）。

電圧および電流モードＡＰＳの両方の固定パターンノイズの主要因は、前記画像アレイ内の画素間の読み出しトランジスタの閾値電圧変動である。Ｆｏｓｓｕｍの説明のように、電圧モードＡＰＳにおいて、相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ：ＣＤＳ）回路に連結した前記フォトダイオード電圧に対する線形電圧出力は、前記画像アレイ内の読み出しトランジスタ間の閾値変動の抑制を可能とする。前記電流モード画像センサにおいて、光度と出力電流との関係は、対数的（Ｄｅｌｂｒｕｃｋらを参照）、二次関数的（２００４年２月刊、ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，ｖ．５０の４６〜５４ページに掲載のＦ．Ｂｏｕｓｓａｉｄら著、「Ａｎ ｕｌｔｒａ−ｌｏｗ ｏｗｅｒ ｏｐｅｒａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ ｆｏｒ ｍｅｇａ−ｐｉｘｅｌｓ ｃｕｒｒｅｎｔ−ｍｅｄｉａｔｅｄ ＣＭＯＳ ｉｍａｇｅｒｓ」）、または線形（２００６年にカリフォルニア州Ｓａｎ Ｊｏｓｅ市で開催されたＩＥＥＥ ＣＩＣＣ．Ｓａｎ Ｊｏｓｅ，ＣＡの講演録に掲載のＲ．Ｅｔｉｅｎｎｅ−Ｃｕｍｍｉｎｇｓらによる「Ｎｅｕｒｏｍｏｒｐｈｉｃ ｖｉｓｉｏｎ ｓｙｓｔｅｍｓ ｆｏｒ ｍｏｂｉｌｅ ａｐｐｌｉｃａｔｉｏｎｓ」、および２００４年５月にカナダのＶａｎｃｏｕｖｅｒ市で開催されたＩＥＥＥ ＩＳＣＡＳの講演録に掲載の、Ｖ．Ｇｒｕｅｖらによる「Ｌｉｎｅａｒ Ｃｕｒｒｎｅｔ Ｍｏｄｅ Ｉｍａｇｅｒ ｗｉｔｈ Ｌｏｗ Ｆｉｘ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ」を参照）であってよい。Ｄｅｌｂｒｕｃｋら対Ｂｏｕｓｓａｉｄらによって記された光と出力電流との非線形関係によって、チップ上で電圧閾値変動を相殺することは容易に実行できない。フォトダイオード電圧に対する線形光電流出力は、Ｅｔｉｅｎｎｅ−Ｃｕｍｍｉｎｇｓら、およびＧｒｕｅｖらによって、線形モードの前記画素の読み出しトランジスタを動作させることによって達成されている。電流コンベヤーおよび電流モードメモリー回路に連結した前記線形電流出力は、高速読み出し速度（高フレームレート）および低固定パターンノイズ（ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎｏｉｓｅ：ＦＰＮ）の値を可能とした。しかし、前記電流出力の線形性を制限した（従って前記ＦＰＮ値に影響を与える）要因の１つは、前記画素内のアクセストランジスタの有限オン抵抗であった。

このような従来技術のセンサの限界を克服し、各画素のトランジスタの大きさおよび数を制限して、抵抗を低減し解像度を上げる電流／電圧モードアクティブ画素センサが望まれる。本発明は、当該技術においてこの要求に対処する。

本発明は、画素アドレス指定（スイッチ）トランジスタが画素の外側に移動されたことにより、画素当たり２個のトランジスタが効率的に実現され、前記画素のサイズ（ピッチ）を効果的に減少させることが可能となる、線形電流モードＡＰＳパラダイムに基づいた画像センサに関する。さらに、前記画素から前記スイッチトランジスタを削除することによって、出力光電流とフォトダイオード電圧との間により高い線形性が可能となる。前記線形性の向上は、前記センサ全体に亘る空間的変動に直接影響を与え、これにより前記ＦＰＮ値が低減する。

本発明による画像センサは、バイアス回路と画素アレイとによって特徴付けられ、前記画素アレイ内の各画素はフォトダイオードと、リセットトランジスタと、読み出しトランジスタとを有するが、アドレス指定スイッチトランジスタは有さない。前記リセットトランジスタは前記フォトダイオードの動作および前記読み出しトランジスタのゲート電圧を制御する。各読み出しトランジスタは、前記フォトダイオードの電圧出力または電流出力に比例する出力を提供し、同一の行または列内の各画素における読み出しトランジスタのドレインは相互に直接接続され、且つ前記バイアス回路に接続され、また、同一の行または列内の各画素の読み出しトランジスタのソースは相互に直接され、且つ前記バイアス回路に接続されるように構成されている。前記読み出しトランジスタのゲートは前記リセットトランジスタを介して前記バイアス回路に接続されている。一方、前記バイアス回路からの電圧または電流は前記読み出しトランジスタに印加されて、前記フォトダイオードの出力が読み出される場合は当該読み出しトランジスタをオンにし、前記フォトダイオードの出力が読み出されないない場合は当該読み出しトランジスタをオフにする。

幾つかの実施形態を開示する。第１の電流モードの実施形態において、前記フォトダイオードは接地または好適なＤＣ電圧と前記リセットトランジスタのソース（またはドレイン）との間に接続され、前記リセットトランジスタのドレイン（またはソース）はリセット電圧に接続されている。前記読み出しトランジスタのゲートは前記リセットトランジスタのソースに接続されている。この構成においては、画素当たり２個のトランジスタが提供されている。行内の各読み出しトランジスタのドレインは当該行と平行な方向に相互に接続され、列内の各読み出しトランジスタのソースは当該行と垂直の方向に相互に接続されており、従って、ｘおよびｙ座標方向を規定する。

例示的な構成において、電流コンベヤー回路を含む前記画素アレイが各行または列に提供され、入力線が基準電圧に固定される。この目的で、前記電流コンベヤー回路は、第１の入力において前記基準電圧に接続され、前記画素アレイの行内の各画素の読み出しトランジスタのドレインに接続された行または列に接続された演算増幅器を有してもよい。前記撮像アレイの外側の行または列アドレス指定スイッチを各電流コンベヤー回路の出力に接続して、読み出しに対応する行または列を選択してもよい。さらに、相関二重サンプリングユニットを各アドレス指定スイッチに接続して、１若しくはそれ以上の前記画素からの入力光電流をサンプリングし格納してもよい。また、前記画素アレイの各列または行内の各画素の読み出しトランジスタの接続されたソースの各列または行に接続された列または行アドレス指定スイッチを提供してもよい。また、全域電流コンベヤー回路を、単に前記画素アレイの各にではなく、その全体に亘って使用してもよい。

第２の電流モードの実施形態において、前記フォトダイオードは接地（または好適なＤＣ電圧）と切換えスイッチトランジスタとの間で前記リセットトランジスタのソースに接続され、前記リセットトランジスタのドレインはリセット電圧に接続されている。この実施形態において、前記リセットトランジスタは前記画素アレイ内の複数（例えば４個）の画素によって共用されている。この実施形態において、前記読み出しトランジスタのゲートは前記リセットトランジスタのソースに接続され、前記読み出しトランジスタもまた前記画素アレイ内の前記複数の画素によって共用されている。画素の切換えスイッチトランジスタを閉じることで前記画素のフォトダイオードが前記読み出しトランジスタのゲートに接続され、前記画素をアドレス指定することが容易になる。また、行内の各画素の切換えスイッチトランジスタは、前記行の切換えスイッチトランジスタを電圧源に選択的に接続して前記切換えスイッチトランジスタの各々を含む前記画素を選択するアドレス指定スイッチによって制御される。さらに、前記複数の画素のリセットトランジスタのドレインは前記画素アレイの共通の行内の他の複数の画素のリセットトランジスタに接続され、前記接続されたリセットトランジスタのドレインは前記バイアス回路に選択的に接続されている。例示的な構成において、画素の列内の各読み出しトランジスタのソースは相互に、および接地に接続され、前記画素の列内の各読み出しトランジスタのドレインは相互に直接接続され、アドレス指定スイッチを介してバイアス回路に接続されている。この画素当たり１．５個のトランジスタの実施形態において、前記バイアス回路は、入力線を基準電圧に固定する電流コンベヤーと、前記電流コンベヤーの出力に接続されて１若しくはそれ以上の前記画素からの入力光電流をサンプリングし格納する相関二重サンプリングユニットとを有してもよい。

本発明の画像センサの第３の実施形態において、画素当たり１．５個のトランジスタを有する電圧モード画像センサが考案されている。この実施形態において、画素の列内の各読み出しトランジスタのドレインは、直接相互に接続され、且つ基準電圧に接続されている。前記画素の列内の各読み出しトランジスタのソースは、相互に直接接続され、且つアドレス指定スイッチを介して前記バイアス回路に接続されている。この実施形態において、前記バイアス回路は、バイアス電流源を有してもよい。電圧モード相関二重サンプリングユニットは、前記アドレス指定スイッチを介して前記画素の列内における読み出しトランジスタのソースに接続されている。

当業者には、以下の本発明の例示的な実施形態の詳細な説明に基づいて、これらおよびその他の潜在的な本発明の例示的な実施形態が明白となるであろう。

添付の図面を参照して、本発明による画像センサをさらに説明する。
図１は、本発明の画素の回路図および画像センサアーキテクチャー全体の概観を図示する。 図２は、本発明による２個のトランジスタを有する画像センサのタイミング図を図示する。 図３は、本発明の２個のトランジスタを有する画像センサの制御方式を図示する。 図４は、各画素が１．５個のトランジスタによって表されるように、４つの隣接した画素が読み出しトランジスタを共用する、本発明の共用トランジスタの実施形態の回路図を図示する。 図５は、図４の１．５個のトランジスタを有する画素のタイミング図を図示する。 図６は、図４の１．５画素トポロジーを使用した電流モード画像センサの別の実施を図示する。 図７は、図４の１．５画素トポロジーを使用した電圧モード画像センサの別の実施を図示する。 図８は、本発明の例示的な実施形態のフォトダイオードの積分電圧に対して測定された線形電流出力を図示する。 図９は、本発明の例示的な実施形態の積分時間に対して測定された光画素出力の線形性を図示する。 図１０は、本発明の例示的な実施形態のフォトダイオードの積分電圧に対して測定された線形電流出力を図示する。 図１１は、本発明の例示的な実施形態からのサンプル画像、または非補正画像（ａ）およびＣＤＳノイズ消去後(ｂ)を図示する。

本発明の種々の実施形態の完全な理解を提供するために、図１〜１１を参照した以下の説明では、特定の詳細を説明する。但し、本発明の種々の実施形態を不必要に不明確にすることを避けるために、特定の周知の詳細は以下の開示では説明しない。当業者であれば、下記の説明の詳細の１若しくはそれ以上を伴わずに本発明の他の実施形態を実施できることを理解するであろう。また、以下の開示内の工程および順序に関して様々な方法を説明するが、該説明は本発明の実施形態の明確な実施の提供を目的とし、前記工程および工程の順序が本発明の実施に必要であると理解すべきではない。

画素当たり２個のトランジスタの線形電流モードＣＭＯＳ画像装置の例示的な実施形態の画素の回路図のブロック図を、図１に示す。光画素１０は、フォトダイオードＰと、リセットトランジスタＭ_０および相互コンダクタンス増幅器Ｍ_１の２つのトランジスタとを有する。本明細書内で使用する場合、フォトダイオードは、フォトゲート、ピンフォトダイオード、フォトトランジスタ、または当業者に既知のその他任意の類似の感知素子と機能において均等であるとみなす。画素当たり、前記読み出しトランジスタＭ_１のドレイン（１２）線およびソース（１４）線と、接地線１６と、リセット制御線１８と、リセット電圧線２０との５個の結線が存在する。図１の実施形態のアドレス指定上の重要な必要条件は、前記相互コンダクタンス増幅器Ｍ_１のドレイン（１２）線およびソース（１４）線が、互いに直交する２つの共用バス、すなわち、アクティブ列を選択する垂直バスと、出力電流を運ぶ水平バスの間に接続されなければならないことである。これは、２つのアドレス指定ディメンションに１個のトランジスタのみが使用されるからである。従って、そのアドレス指定線は、そのｘ軸およびｙ軸に対応して垂直でなければならない。さらに、当業者であれば、前記アドレス指定方式を極座標（ｒ、θ）と併せて使用するようにしてもよいことを理解するであろう。図４について、前記垂直性の必要条件を緩和できる別の実施形態を以下に説明する。

行（列）内の全てのＭ_１トランジスタのドレイン１２（ソース１４）が水平（垂直）線に接続された、前記ドレイン線１２およびソース線１４の直交性を図１に見ることができる。前記直交性の要件によって、前記画像アレイ内の全ての画素の前記スイッチトランジスタＭ_２を介して、前記読み出しトランジスタＭ_１のドレイン−ソース間（Ｖ_ｄｓ）電圧降下を直接制御することが可能となる。従って、特定の画素のアクセスは、トランジスタＭ_１のドレイン−ソース間電圧を介して直接制御される。画素がオンになるべき場合、前記Ｖ_ｄｓは非ゼロ値に設定される。逆に、画素がオフになるべき場合には、前記Ｖ_ｄｓはゼロに設定され、および／またはトランジスタＭ_１のゲート−ソース間電圧Ｖ_ｇｓが閾値未満に低減される。次に、前記画素の制御原理を理解するために、前記画像装置と同一のチップ上、または前記チップの外側に配置され、前記読み出しトランジスタＭ_１のドレインおよびソース電圧を設定するバイアス回路について説明する。

トランジスタＭ１のドレイン１２における電圧は、演算増幅器２２の正極端子における基準電圧（Ｖ_ｒｅｆ）によって決定され、約０．２Ｖに設定される。前記演算増幅器２２は、トランジスタＭ_３を介して負帰還構成に接続されており、第２世代電流コンベヤー回路２４を有効に実装する。前記電流コンベヤー回路は、演算増幅器２２を伴って、または伴わずに、様々な方法で前記バイアス回路を実装できる。また、前記読み出しトランジスタＭ１をＰＭＯＳとして実装するか、ＮＭＯＳとして実装するかによって、前記電流コンベヤー回路２４は、そのソースまたはドレインのどちらかに接続される。また、前記リセットトランジスタは、ＰＭＯＳまたはＮＭＯＳとして実装できる。前記電流コンベヤー２４の出力は、意図する前記光画素１０から提供された入力電流を再現するトランジスタＭ_４を介して提供される。トランジスタＭ_３およびＭ_４は共に、前記入力光電流の正確な再現を確実にする飽和領域で動作する。簡素化のために、図１にはトランジスタＭ_３およびＭ_４のみを示す。実際の実装においては、チャネル長変調効果を最小限に抑えるために、レギュレーテッドカスケード方式が使用されてきた。前記電流コンベヤー２４は、前記行バスの入力線を固定電圧Ｖ_ｒｅｆに固定し、前記画素電流を前記ＣＤＳユニット２６に通すことによって前記ドレイン線１２上の寄生容量を有効に遮蔽する。従って、前記読み出し線は、前記読み出しフェーズの間充電または放電する必要がなく、読み出し速度が速くなる（即ち、フレームレートが高くなる）。本発明によれば、前記画素をアドレス指定する全てのアクセススイッチが、画素レイアウトを簡素化するように物理的に（または論理的に）前記画像アレイの外側にあることが分かる。これらアクセススイッチは、前記読み出しトランジスタ間の電圧降下を制御し、または前記読み出しトランジスタの電流出力を制御する。選択されていない前記画素の出力電流は、前記ドレインとソース間の電圧降下をゼロにすることで、および／または前記ゲートとソース間の電圧を閾値未満に駆動することによってゼロに駆動される。当業者であれば、各画素内のアドレス指定トランジスタを削除することで、画素サイズが小さくなり、従って、シリコンの所定面積内により多くの画素を提供することができるので、解像度が上がることを理解するであろう。さらに、従来のＡＰＳ画素とは異なり、図１の実施形態の画素は、その電流領域で動作する。

図１の画像センサ１０を動作するために必要な全ての必須制御信号のタイミング図を、図２に示す。最初の２行の最初の３個の画素のタイミング制御信号を示す。特定の画素の積分時間の終了時における光電流をｉｎｔと略書きし、同一の画素のリセット電流をｒｅｓと略書きした。図示の通り、前記画像アレイ全体の制御信号のリセットは、提示のタイミング信号から容易に外挿される。

オン状態、オフ状態に拘らず、全ての画素のＭ_１トランジスタのドレイン電圧は、常にＶ_ｒｅｆに設定されている。前記Ｍ_１トランジスタのソース電圧のみが操作されて画素をアクセスする。例えば、列１内のスイッチトランジスタＭ_２がオンである場合（図２参照）、ｘ＝１〜ＮについてＰ（ｘ，１）（但しＮはその列内の画素の数（図３ではＮ＝３））で表された画素のドレイン電圧は、接地に接続されている。これらトランジスタ全体に亘って０．２ＶのＶ_ｄｓの降下が確立され、それらのそれぞれの電流は、前記水平バスライン上で並列に前記列並列電流コンベヤー２４に提供される。従って、図３の画素Ｐ（１，１）の出力電流Ｉ（１，１）は、ドレイン行１上を流れる。同様に、列１の画素に対応したその他の電流Ｉ（２，１）、Ｉ（３，１）などは前記水平バスライン上を流れている。この実施形態において、前記画素が選択されると、前記読み出しトランジスタＭ_１はその線形領域において相互コンダクターとして作用する。

次の工程では、画素の特定の行を選択する。これは、図２の列１信号によってクロックされた垂直スイッチトランジスタＭ_５によって達成される。これによって、行１の前記垂直アドレス指定スイッチトランジスタＭ_５がオンとなる一方、行２〜Ｋ（但し、Ｋは行の数（図３ではＫ＝３））のアドレス指定スイッチトランジスタＭ_５はオフである。従って、画素Ｐ（１，１）のみがアクセスされ、その出力光電流を前記相関二重サンプリングユニット（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｅｉｎｇ：ＣＤＳ）２６に提供することが許される。前記ＣＤＳユニット２６は電流メモリーセルとして実施され、図３に示すように積分の最後に画素Ｐ（１，１）からの積分光電流をサンプリングする。次の工程では、リセット１信号（図２）を印加して列リセット線１をオンにすることによって画素Ｐ（１，１）をリセットする。列１内の全ての画素が並列にリセットされ、画素Ｐ（１，１）からのリセット電流がＣＤＳユニット２６を通って流れる。前記ＣＤＳユニット２６からの最終出力が、画素Ｐ（１，１）の前記積分光電流と前記リセット光電流の差である。

次に、２番目の列（図２のタイミング図を参照）のトランジスタＭ_２をオンにすることによって画素Ｐ（１，２）が読み出される。一旦画素Ｐ（１，２）がアクセスされると、その積分光電流が前記画素アレイ１０の外側にある前記相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ：ＣＤＳ）ユニット２６内に格納される。前記ＣＤＳユニット２６が、固定パターンノイズ（ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎｏｉｓｅ：ＦＰＮ）の主な原因である画素間の閾値変動を補正する。前記リセット線２をオンにすることで前記画素がリセットされる。前記画素アレイ１０の外側にあるスイッチを介して各行バスおよび列バスをＶ_ＤＤまたは接地のどちらかに接続することによって、前記画素アレイ１０内の全ての画素について同様のタイミング工程が実行される。任意の時点において、前記画素アレイ１０の唯一選択された列だけが接地に接続され、残りの画素のドレイン電位はＶ_ＤＤに接続される。これによって、前記選択されていない全ての画素の読み出しトランジスタＭ_１のドレインとソース間の電圧降下が確実にゼロとなり、前記出力線に一切電流を出力しないことが強制される。前記画素アレイ１０の外側にあるスイッチは、それら全体に亘る電圧降下を最小限に抑えるために、高アスペクト比で設計することが好ましい。これらは、従来の列並列画像装置に類似の、全ての列を走査するシフトレジスター（図示せず）によって制御される。

図２のタイミング図から、単一のＣＤＳユニット２６および列並列リセットが採用されているので、画素の最大積分期間が１行を走査するのに必要な時間であることは明白である。前記積分時間を増加するために、列並列ＣＤＳユニット２６を使用するか、または全域ＣＤＳユニットと共に画素毎に追加のリセットトランジスタを使用すべきである。列並列アクセスに起因する高消費電力と引き換えにその画素サイズを最小限に抑えるため、最初に提案した方法が好ましい。

前記スイッチトランジスタＭ_２をオフにして画素の列をオフにする（図２の列２信号）。図３において、２番目の列がオフであり、前記２番目の列内のトランジスタＭ_１のソース電圧がフローティングしており、０ＶからほぼＶ_ｒｅｆ（０．２Ｖ）まで充電開始して前記画素をオフ（Ｖ_ｄｓ＝０）にする。小型の画像アレイでは、そのソース線を充電する時間は画素走査の最小時間よりも速くでき、読み出し中の問題を起こすことはない。大型の画像アレイでは、従って大きな寄生容量では、スイッチトランジスタＭ_２は差動スイッチとして実施すべきである。前記差動スイッチは、そのオフ画素のソースをＶ_ｒｅｆ（０．２Ｖ）に接続してＶ_ｄｓを強制的に０Ｖに等しくするべきである。

前記積分周期の最後に、前記フォトダイオードの電圧はＶ_{ｐｈｏｔｏ}として表示でき、その積分光電流は方程式（１）で表される。

方程式（１）において、Ｗ／Ｌは前記アスペクト比、Ｖ_ｔは前記閾値電圧であり、Ｖ_ｒｅｆは前記Ｍ_１トランジスタのドレイン端子とソース端子間の基準電圧である。一旦前記ＣＤＳユニット２６内の電流メモリーセル上で前記積分光電流がサンプリングされると、前記Ｍ_０トランジスタをオンにすることによって前記画素のフォトダイオード電圧がＶ_{ｒｅｓｅｔ}に設定される。前記リセット光電流は、方程式（２）で表される。

方程式（２）で表された前記リセット電流が、方程式（１）で表された格納された光電流から減算される。前記ＣＤＳユニット２６からの最終的な電流出力は、トランジスタＭ_１の電圧閾値（Ｖ_ｔ）から独立しており、方程式（３）で表される。

Ｍ_１トランジスタをまたぐＶ_ｄｓ電圧が前記積分中およびリセットフェーズの間一定に保たれている限り、方程式（３）は適用される。この前提は、インピーダンスがゼロで、その入力電流が変動する間その入力電圧が一定である理想的な電流コンベヤーが使用される理想的なスイッチトランジスタの場合にのみ有効である。要求されるスペースの都合で前記スイッチトランジスタが前記画素内に埋め込まれる場合、しばしば最小のトランジスタが使用される。従って、前記スイッチトランジスタのオン抵抗はかなり大きくなる。例えば、０．５μｍ工程の最小トランジスタは、最大２．５ｋΩのオン抵抗を有することがある。光電流とリセット電流の差が１０μＡ以下の場合、トランジスタＭ_１のドレイン電圧は２５ｍＶまで変動することがある。独立した画素のアクセスには通常２個のスイッチトランジスタが使用されるので、前記ドレイン電圧のこれら変動は５０ｍＶまで上昇することがある。前記ドレイン線上の変動は、その出力の線形性および方程式（３）で表された前記ＣＤＳ補正の精度を劣化させるであろう。

本発明の画像センサにおいて、トランジスタＭ_１から前記電流コンベヤーへの出力光電流の直接的な経路に沿ったスイッチに起因する抵抗が最小限に抑えられる。この設計では、列並列電流コンベヤー２４への直接入力と共に、単一のスイッチのみが使用される。前記スイッチトランジスタＭ_２は前記画像アレイの外側に配置されているので、そのアスペクト比を非常に大きくでき、そのオン抵抗を著しく低減することができる。例えば、１８μｍ×１８μｍの面積にアスペクト比２００のスイッチトランジスタＭ_２が実施され、１５Ωのオン抵抗が達成された。前記行並列電流コンベヤー２４の入力インピーダンスは１０Ω以下であり、トランジスタＭ_１のドレイン電圧変動は２２μＶまで、または従来的な実施よりも３桁の大きさで低下する。トランジスタＭ_２のオン抵抗は前記電流コンベヤー２４の入力インピーダンスと同等であるので、前記画素の外側の２個のスイッチトランジスタ（水平アドレス指定用に１個のスイッチ、および垂直アドレス指定用にもう１個のスイッチ）および全域（チップレベルの）電流コンベヤーを実施することもできる。単一の画素のみが前記出力に接続されるので、全域電流コンベヤーは消費電力を低減し、列ＦＰＮの問題を緩和することとなる。しかし、全域電流コンベヤーは個別の画素リセット方式をも必要とし、リセットトランジスタの数を２個に増加させ、合計３個のトランジスタとし、画素毎に追加の制御線を増加させる。最適な実施のために、速度、電力、および画素サイズのトレードオフを考慮すべきである。

上述の画像センサのアーキテクチャーの実施において、２つの重要な二次効果を考慮すべきである。その第１は、前記列並列電流コンベヤー２４間の入力電圧の不整合である。これら電圧変動は、異なる列間の前記読み出しトランジスタＭ_１のドレイン電圧間に変動を生じさせ、前記読み出しトランジスタＭ_１のドレインとソース間に非ゼロ電圧を生じさせる。その結果、前記画像センサの異なる部分における種々の画素が同時にオンとなる。この効果は、演算増幅器のオフセット補正技術を使用して、または浮遊ゲートを導入して前記列並列電流コンベヤー２４上の基準電圧を個別に較正して緩和することができる。前記読み出し方式の２番目の欠点は、前記電流コンベヤー２４内のトランジスタＭ_３とＭ_４間の不整合である。この不整合は列間に利得エラーを生じさせ、本実施では、大きなアスペクト比のトランジスタを使用することで最小限に抑えられる。前記利得エラーは、チップ上で、またはチップ外でパーソナルコンピューター（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ：ＰＣ）またはデジタル信号プロセッサー（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｏｒ：ＤＳＰ）を使用して実施される種々の較正方式を採用することで回避することができる。前記チップ上の較正技術は、浮遊ゲートの組み合わせを使用して列間変動を最小限に抑え、および／または専用メモリーおよび個々のＶ_ｒｅｆレベルを調整するデジタル／アナログ変換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒｓ：ＤＡＣｓ）の組み合わせを使用して画素間変動を補正することができる。どちらの技術も潜在的にチップ上で実施することができる。さらに、前記アドレス指定スイッチＭ_２およびＭ_４は前記画素アレイ１０の外側にあるので、前記アドレス指定スイッチＭ_２およびＭ_４をかなり大きくすることができ、従ってその間の電圧降下を低減することができる。

画素当たり１．５個のトランジスタを含む別の実施形態
画素当たりのトランジスタ数の削減を可能とする１つの効果的な方式は、画素の近辺の共通トランジスタを共用して「スーパー画素」を生成することである。図４は、１．５個のトランジスタを有する電流モード画像センサを生成する、上述の２Ｔ型画素の実施形態の延長を示し、リセットトランジスタ（Ｍ_０）および読み出しトランジスタ（Ｍ_５）は周辺の４個のフォトダイオード間で共用されている。前記切換えスイッチトランジスタＭ_１〜Ｍ_４の導入によって、前記４個のフォトダイオードの個別アクセスが可能となり、そのトランジスタ数を画素当たり１．５個に削減する。この画素を動作させるタイミング図を図５に示す。前記１．５Ｔ型画素の配列は、図１について説明した２Ｔ型画像センサと同様であって、図１の各画素が図４に示した「スーパー画素」で置き換えられる。周辺の列スイッチトランジスタをオンにすることで一旦「スーパー画素」がアクセスされると、切換え線Ｔｒ１〜Ｔｒ４にパルスを与えることによって前記４個の切換えトランジスタが次々とオンになる。従って、前記４個のフォトダイオードからの積分光電流は、４個の異なるＣＤＳユニット２６内に格納される。次に、前記画素がリセットされ、リセット電流が前記ＣＤＳユニット２６から減算される。その最終的な電流出力は方程式３で表され、前記画像アレイ内の読み出しトランジスタＭ_１の閾値変動を除去している。前記リセット期間中、前記４個の切換えトランジスタがオンとなって前記フォトダイオードをリセットする。前記切換えスイッチトランジスタＭ_１〜Ｍ_４をオフにすることによって、前記読み出しトランジスタのゲート電圧は、前記個々のフォトダイオードに影響せずに前記リセットトランジスタを介して制御できる。従って、前記読み出しトランジスタのゲート電圧を前記閾値電圧未満に設定して前記画素出力をオフにすることができる。この場合、前記積分期間はフレーム時間に延長できる。このように、この実施形態は、前記画素の読み出しトランジスタのバイアス電圧の操作を用いて個別の画素をアドレス指定する。さらに、前記アドレス指定トランジスタを削除することで、従来技術の画像装置と比べてより高い線形性およびより良いノイズ性能が可能となる。

当業者であれば、前記追加の切換えゲートトランジスタが追加のアドレス指定スイッチとして作用するので、この実施形態では前記ドレイン線１２およびソース線１４の直交性の要求条件を緩和してもよいことを理解するであろう。個別のフォトダイオードのアドレス指定は、前記切換えスイッチトランジスタＴｒ１〜Ｔｒ４のゲートを介して行われる。即ち、前記ｘ、ｙのアドレス指定は、前記ドレイン線およびソース線が互いに直角である必要がなく達成できる（例えば、以下の図６および図７の実施形態を参照）。例えば前記例示的な実施形態の１つにおいて、前記直交性の原理は、前記切換えトランジスタＴｒ１などのゲートおよび前記読み出しトランジスタＭ_１のソース／ドレインを制御する線に適用される。また、当業者であれば、この実施形態の画素当たりのより少数のトランジスタはまた、より高い解像度およびシリコンの所定面積当たりのより多くの画素数を可能とすることを理解するであろう。また、図１の実施形態と同様にこの実施形態において、所定の列または行内の全てのドレインは相互に直接（即ちアドレス指定スイッチを介さずに）接続されており、および／または所定の行または列内の全てのソースは相互に直接接続されている。

全域ＣＤＳユニットを有する画像センサ
図４に示した１．５個のトランジスタを有する画素トポロジーを使用した電流モード画像センサの別の実施を図６に示す。この実施において、行並列電流コンベヤー２４およびＣＤＳユニット２６の代わりに、全域電流コンベヤー２８と全域ＣＤＳユニット３０とを使用している。前記画像センサに単一ＣＤＳユニット３０を使用する利点は、２つある。先ず、単一画素のみがその電流値を前記全域ＣＤＳユニット３０に出力するので、その消費電力が低減される。次に、前記全域電流コンベヤー２８の実施によって列ベースのＦＰＮが削除される。この実施形態では、前記電流コンベヤー２８の負荷静電容量が図４の実施形態よりもはるかに大きく、読み出し速度がより高速である。前記画素は切換えゲートを介して個別にアクセスされる４個のフォトダイオードからなるので、画素当たりの総トランジスタ数は１．５個である。前記画像センサの動作のモードは、図２および図５に示したタイミング図と非常によく類似している。前記切換えゲート（例えばＴｒ_１〜Ｔｒ_４）上の追加の制御信号は、読み出しされていない画素が０ボルトに等しいゲート電圧を有することを可能とする。これらの画素について、ソースとドレイン間の電圧はほぼゼロであり、前記ゲート電圧は０ボルトに等しい。

また、図６に示した電流モード画像センサは、図７に示した電圧モード領域においても実施できる。このアーキテクチャーでは、全ての画素の読み出しトランジスタＭ_１のドレイン電圧がＶ_ｄｄ電位に接続されており、前記ソース端子は、前記画像アレイの周辺のスイッチトランジスタを介して全域電流源（Ｉ_ｂｉａｓ）などのバイアス回路に接続されている。前記アドレス指定／スイッチトランジスタが前記画素の外側に移されているので、前記画素の出力は前記ゲート電圧の操作によって制御される。前記読み出しトランジスタ（Ｍ_５）のゲート電圧が前記リセットトランジスタによって前記閾値電圧未満に設定され、画素の列がオフになる。これによって、トランジスタＭ_５のゲートの下にチャネルが形成されないことが確実となる。さらに、オフとなっている画素の列のソース線はフローティングしており、Ｖ_ｄｄ電位まで充電する。差動スイッチを実施して、前記オフの画素のソースをＶ_ｄｄ電位に設定することができる。これによって、前記読み出し線上で発生するかもしれない閾値未満の一切の漏れ電流がさらに最小限に抑えられる。前記アレイの底部のスイッチトランジスタを介してこれら画素のソースを電流源Ｉ_ｂｉａｓに接続することによって画素の列がオンとなる。前記切換えトランジスタ（Ｍ_１〜Ｍ_４）をオンにすることによって前記所定の列内の意図する画素がアクセスされ、前記蓄積されたフォトダイオード電圧がトランジスタＭ_５のゲートに有効に切り換えられる。トランジスタＭ_５はソースフォロワー構成で動作するので、トランジスタのソースはトランジスタＭ_５のゲートを追従する。前記電圧モードＣＤＳユニット３２は、積分フォトダイオード電圧をサンプリングし、それを基準リセット電圧から減算する。従って、前記ＣＤＳユニット３２内のオフセット変動が有効に除去される。
画像センサ測定
標準の１層ポリ３層メタルＣＭＯＳの０．５μｍ工程で、５０×１２８画素を有する画像センサのプロトタイプを製作した。図８において、時間（即ち積分されたフォトダイオード電圧）に対して測定される前記画素からの出力光電流の線形性を測定する。前記画素は、１．８ミリ秒以内に約１００μ秒の間、リセットされる。前記リセット電流は３．６μＡであって、図１の前記リセット電圧Ｖ_{ｒｅｓｅｔ}またはトランジスタＭ_１のドレイン電圧Ｖ_ｒｅｆのどちらかを変更することによって操作できる。前記リセットトランジスタＭ_０がオフのとき、前記フォトダイオードのノードへの電荷注入が導入され、それらは図８で観察される。これら電荷注入は、最小幅のリセットトランジスタを使用することで最小限に抑えられている。出力光電流とフォトダイオード電圧（即ち時間）との線形関係が、図８および図９で観察される。

図９は、前記フォトダイオードがその３３ミリ秒の積分期間中に１．１Ｖで放電するときの、時間に対する前記光画素電流の線形性を示す。前記線形出力光電流は、その範囲を１．１Ｖに設定したアナログ／デジタル変換器（ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）（即ち、前記ＡＤＣは前記出力光電流の範囲に一致するように設定される）によってチップ外でデジタル化される。左側の縦軸はチップ外に示された最終的な光電流を示す。右側の縦軸はその飽和値と線形フィットからの偏差（即ちその残差）との比として計算された非線形性を示す。前記出力光電流の線形性は、その積分期間全体を通して９９．５％以内である。微かな非線形性は、前記フォトダイオード電圧の非線形放電、前記ゲート電圧（即ちフォトダイオード電圧）に対する前記画素の読み出しトランジスタの移動度の劣化、および／または前記スイッチトランジスタの有限抵抗および前記電流コンベヤーの有限抵抗に起因する前記読み出しトランジスタをまたぐ不安定電圧Ｖ_ｄｓが原因であることがある。

前記出力光電流の改善された線形性は、前記固定パターンノイズの値に直接影響する。前記例示的な画像センサのＦＰＮ測定を図１０に示す。前記画像センサは１ｍＷ／ｃｍ^２の光度で均一に照射され、前記フォトダイオードの積分時間は１ミリ秒と３３ミリ秒との間で変化した。前記センサの積分時間が１ミリ秒のとき、最悪の非補正ＦＰＮは、その飽和値に対して行当たり２．５％で画像全体では３．２％と測定された。３３ミリ秒の積分時間では、前記非補正ＦＰＮは、行当たり２．３％、画像全体では２．７％まで改善する。このより短い積分時間のより大きなＦＰＮ値は、前記電流コンベヤー内のトランジスタＭ_３およびＭ_４のオフセットした入力電圧および不整合の両方の変動に起因する。これら両方の要因は、列間で利得エラーを生じさせる。長時間の積分時間では、短時間の積分時間と比較して前記画素からの出力電流が低くなる。従って、より小さい電流では（即ちより長い積分時間では）、前記利得変動が目立たなくなる。前記出力光電流にＣＤＳを実行すると、３３ミリ秒の積分時間では、その飽和値から行当たり０．４％に、画像全体では０．６％に低下する。より長い積分時間のより大きなＦＰＮ値は、主に前記リセットフェーズおよび積分フェーズの間の前記電流コンベヤーの入力ノードの電圧変動に起因する。より長い積分時間では、前記リセット光電流と積分光電流との差は大きく（図８ではおよそ３μＡが見て取れる）、前記電流コンベヤーの入力ノードの電圧差（およそ３６μＶ）がその最終的な出力電流に誤差を生じさせる。短い積分時間では、前記リセット光電流と積分光電流との差は非常に小さいので、前記電流コンベヤーの入力ノードは実質的に一定に保たれる。従って、前記ＣＤＳユニットは種々のトランジスタ間の閾値変動を有効に相殺する。

図１１は、前記センサから記録された画像のサンプルを示している。図１１の画像（ａ）はノイズ抑制を一切施していない原画像を示している。これらの画像では、画像全体に亘る大きなばらつき、並びに列のばらつきが観察される。図１１の画像（ｂ）はＣＤＳノイズ抑制後の結果の画像を示している。前記ノイズ補正後の画像では、まだ列ベースのＦＰＮを観察できる。単一列内の画素間のばらつきは、前記ノイズ補正後の画像では目立たなくなっている。前記低ＦＰＮ値は、前記出力光電流の改善された線形性に密接に関係している。前記画像センサの測定された入力参照ノイズは７．５ｍＶであり、信号対ノイズ比（ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ：ＳＮＲ）は４３．３ｄＢである。

摘要
本明細書内で説明した画像センサの実施形態は、前記アドレス指定スイッチを前記画素アレイ１０の外側に移したこと、および前記画素アレイの外側から前記読み出しトランジスタに適切なバイアス電圧を印加して、読み出しに適切な時点で前記読み出しトランジスタをオンまたはオフにすることで、前記読み出しトランジスタによって前記画素内のアドレス指定スイッチの機能を実行することによって特徴付けられる。前記読み出しトランジスタは、そのゲート−ソース間電圧Ｖ_ｇｓが閾値よりも高く、そのドレイン−ソース間電圧Ｖ_ｄｓがゼロよりも高いときにオンとなることができる。前記読み出しトランジスタは、Ｖ_ｇｓが前記閾値よりも低いか、またはＶ_ｄｓ＝０のときにオフとなることができる。

図８から図１１にそのデータが示された例示的な２個のトランジスタを有する画像センサを表３に要約する。最大走査速度はその垂直接地回路によって５０ＭＨｚに制限される。５０×１２８（１０００×１０００）画素アレイを使用して、毎秒２５ｋ（４１）フレームを達成できる。前記飽和値に対して０．４％である低固定パターンノイズは電圧モードＡＰＳと同等であり、前記画像センサを多くの電流モードコンピューテーショナル画像センサのフロントエンドとして使用できる。この装置の５ｍＷの低消費電力は、電流モード画像装置のもう１つの利点である。

本発明を前記種々の図の最良の実施形態に関連して説明してきたが、その他の同様な実施形態を使用してもよく、または前記説明の実施形態に修正および追加を施して、本発明の同様の機能をそれから逸脱することなく実行してもよいことを理解すべきである。例えば、当業者であれば、本明細書内で説明した画像センサの実施形態は、高解像度画像に使用してもよく、または偏光画像のオンチップ抽出、形状抽出、または動作検出画像のような他の画像処理用途のフロントエンドとして使用してもよいことを理解するであろう。さらに、当業者であれば、各画素内のフォトダイオードをそのリセットトランジスタおよび読み出しトランジスタに接続する複数の方法があることを理解するであろう。これらのトランジスタは、ＮＭＯＳ、ＰＭＯＳまたはその他任意の組み合わせであってよい。従って、本明細書内で使用された、ドレイン、ソース、接地、およびＶ_ＤＤという用語は、その構成次第で置き換えることができる。同様に、行または列への参照は、本発明の原理を変更することなく本明細書内で参照することができる。従って、本発明は任意の単一の実施形態に限定すべきではなく、むしろ添付の特許請求の範囲の要旨および範囲において解釈すべきである。

Claims (21)

1. 画像センサであって、
   バイアス回路と、
   画素アレイであって、当該画素アレイ内の各画素がフォトダイオードと、リセットトランジスタと、読み出しトランジスタとを有するものである、前記画素アレイと
   を有し、
   前記リセットトランジスタは、前記フォトダイオードの動作および前記読み出しトランジスタのゲート電圧を制御し、
   前記読み出しトランジスタは前記フォトダイオードの電圧出力または電流出力に比例する出力を提供するように構成され、
   同一の行または列内の各画素における読み出しトランジスタのドレインは相互に直接接続され且つ前記バイアス回路に接続され、および／または同一行または列内の各画素の読み出しトランジスタのソースは相互に接続され且つ前記バイアス回路に接続され、
   前記読み出しトランジスタのゲートは前記リセットトランジスタを介して前記バイアス回路に接続されるものであり、前記バイアス回路からの電圧または電流は前記読み出しトランジスタに印加されて、前記フォトダイオードの出力が読み出される場合は当該読み出しトランジスタをオンにし、前記フォトダイオードの出力が読み出されない場合は前記読み出しトランジスタをオフにするものである
   画像センサ。
2. 請求項１記載の画像センサにおいて、前記フォトダイオードは接地または所定の電圧と前記リセットトランジスタのソースとの間に接続され、前記リセットトランジスタのドレインはリセット電圧に接続されており、または前記フォトダイオードは基準電圧と前記リセットトランジスタのドレインとの間に接続され、前記リセットトランジスタのソースは前記リセット電圧に接続されるものである。
3. 請求項２記載の画像センサにおいて、前記読み出しトランジスタのゲートは前記リセットトランジスタの前記ソースに接続されるものである。
4. 請求項３記載の画像センサにおいて、行内の各読み出しトランジスタのドレインは当該行に平行な方向に相互に直接接続されており、列内の各読み出しトランジスタのソースは当該行と垂直な方向に相互に直接接続されるものである。
5. 請求項１記載の画像センサにおいて、前記バイアス回路は、前記画素アレイの各行または列のための電流コンベヤー回路（ｃｏｎｖｅｙｏｒ ｃｉｒｃｕｉｔ）を有し、前記電流コンベヤー回路によりその入力線が基準電圧に固定されるものである。
6. 請求項５記載の画像センサにおいて、前記電流コンベヤー回路の各々は、第１の入力において前記基準電圧に接続され、且つ前記画素アレイの行または列内の各画素における読み出しトランジスタのドレインまたはソースが接続された行または列に接続された演算増幅器を有するものである。
7. 請求項５記載の画像センサにおいて、この画像センサは、さらに、
   各電流コンベヤー回路の出力に接続され、読み出しに対応する行または列を選択する行または列アドレス指定スイッチを有するものである。
8. 請求項７記載の画像センサにおいて、この画像センサは、さらに、
   前記アドレス指定スイッチの各々に接続され、１若しくはそれ以上の前記画素からの入力光電流をサンプリングし、格納する相関二重サンプリングユニットを有するものである。
9. 請求項７記載の画像センサにおいて、この画像センサは、さらに、
   前記画素アレイの各列または行内の各画素における読み出しトランジスタの接続されたソースまたはドレインの各列または行に接続された列または行アドレス指定スイッチを有するものである。
10. 請求項１記載の画像センサにおいて、前記バイアス回路は、前記画素アレイの全域電流コンベヤー回路を有し、前記電流コンベヤー回路によりその入力線が基準電圧に固定されるものである。
11. 請求項１記載の画像センサにおいて、前記フォトダイオードは接地または所定の電圧と切換えスイッチトランジスタとの間で前記リセットトランジスタのソースまたはドレインに接続されており、当該リセットトランジスタのドレインまたはソースはリセット電圧に接続され、当該リセットトランジスタは前記画素アレイ内の複数の画素によって共用されるものである。
12. 請求項１１記載の画像センサにおいて、前記読み出しトランジスタのゲートは前記リセットトランジスタのソースまたはドレインに接続され、前記読み出しトランジスタは前記画素アレイ内の複数の画素によって共用されており、画素の前記切換えスイッチトランジスタのゲートを正しくバイアスすることによって、前記画素のフォトダイオードが前記読み出しトランジスタのゲートに接続されるものである。
13. 請求項１２記載の画像センサにおいて、前記複数の画素は４つであって、各画素により１．５個に等しいトランジスタが利用されるものである。
14. 請求項１１記載の画像センサにおいて、行または列内の各画素の切換えスイッチトランジスタのゲートは、前記画素アレイの外側のアドレス指定スイッチによって制御されるものであり、このアドレス指定スイッチは、前記行または列の切換えスイッチトランジスタを前記バイアス回路に選択的に接続して当該切換えスイッチトランジスタの各々を含む画素を選択するものである。
15. 請求項１４記載の画像センサにおいて、前記複数の画素におけるリセットトランジスタのドレインまたはソースは、前記画素アレイの共通の行または列内のその他の複数の画素のリセットトランジスタに接続されており、前記接続されたリセットトランジスタのドレインまたはソースは、さらに、前記バイアス回路に選択的に接続されるものである。
16. 請求項１２記載の画像センサにおいて、画素の列または行内の各読み出しトランジスタのソースまたはドレインは相互に接続され、且つ接地または好適な電圧に接続されており、前記画素の列または行内の各読み出しトランジスタのドレインまたはソースは相互に直接接続され、且つアドレス指定スイッチを介して前記バイアス回路に接続されるものである。
17. 請求項１５記載の画像センサにおいて、前記バイアス回路は、入力線を基準電圧に固定する電流コンベヤーを有するものである。
18. 請求項１７記載の画像センサにおいて、この画像センサは、さらに、
    前記電流コンベヤーの出力に接続され、１若しくはそれ以上の前記画素からの入力光電流をサンプリングし格納する相関二重サンプリングユニットを有するものである。
19. 請求項１２記載の画像センサにおいて、画素の列または行内の各読み出しトランジスタのドレインは相互に直接接続され且つ基準電圧に接続され、前記画素の列または行内における各読み出しトランジスタのソースはアドレス指定スイッチを介して前記バイアス回路に接続されるものである。
20. 請求項１９記載の画像センサにおいて、前記バイアス回路はバイアス電流源を有するものである。
21. 請求項２０記載の画像センサにおいて、この画像センサは、さらに、
    前記アドレス指定スイッチを介して前記画素の列または行内における前記読み出しトランジスタのソースに接続される電圧モード相関二重サンプリングユニットを有するものである。

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