JP4110816B2 - 画素信号処理方法および装置、撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の画素信号処理方法および装置、並びに撮像装置に関する。より詳細には、ＣＭＯＳ型撮像素子や増幅型撮像素子など、画素にて得た画素信号を電流で出力する電流出力方式の固体撮像素子から出力された画素信号を処理するための処理方法および装置、並びにこの固体撮像素子および画素信号処理装置を具備した撮像装置に関する。
【０００２】
【従来の技術】
一般に、固体撮像装置は、フォトダイオードなどで構成された各受光素子で光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。この検出回路は、検出動作とリセット動作を交互に行なう場合が殆どで、リセットノイズといわれるノイズ信号を発生し、その影響で画素ごとにオフセット成分を生じる。また、この検出回路が受光素子ごとに設けられている、いわゆる増幅型固体撮像素子の場合には、この検出回路自体のばらつきが問題となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）といわれるノイズ信号の発生原因となる。このＦＰＮ信号は既知である相関２重サンプリング（Correlated Double Sampling：以下ＣＤＳという）といわれる信号処理方式によって取り除くことができる。
【０００３】
ここで、ＦＰＮ抑制機能（ＣＤＳ処理機能）の方法にはいくつかあるが、検出した信号とリセット時の信号を何らかの方法で引き算し、差分のみを出力するようにすることが多い。また、この引き算はサンプリングを必要とするため電圧信号で行なわれる場合が殆どである。したがって、たとえばＣＭＯＳ型撮像素子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固体撮像素子のように、画素信号を電流の形態で出力する電流出力型の固体撮像素子の場合には、電流電圧変換回路（以下Ｉ／Ｖ変換回路という）を用いて電圧信号に変換する必要がある。この場合、Ｉ／Ｖ変換回路、サンプリング回路、減算回路など、複雑なアナログ信号処理を必要とするため、どうしても回路規模が大きくなってしまうという問題がある。
【０００４】
一方で、電流信号のままでＦＰＮ抑制機能を実現するという発想もある。電流信号の場合は加算や減算が簡単に行なえるという特徴があるため、ＣＤＳのような減算処理は比較的簡単に済んでしまう可能性がある。たとえば、“IEEE TRANSACTIONS ON ELECTRON DEVICE,VOL44,No10「On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors；以下文献１という）”には、図１０（Ａ）に示すように、２セル構成のカレントコピアを用いてＦＰＮ抑制機能を実現する方法が紹介されている。この構成の動作を簡単に説明する。文献１には、図１０（Ｂ）、図１０（Ｃ）に示すように、２つの駆動方法が紹介されている。
【０００５】
図１０（Ｂ）に示す駆動方法においては、はじめに制御信号Φ１，Φ１Ｓ（対応する逆極性信号も含む；以下同様）にてｎチャネルのカレントコピア（電流記憶セル）を入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素をリセットし、ｎチャネルのカレントコピアにオフセット電流Ioffを流し込み、これを記憶する。その後、制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを出力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを入力フェーズにしてフォトダイオードから信号を読み出すと、“Ioff−Isig”が画素から流し込まれる。ここで、ｎチャネルのカレントコピアは先に記憶した電流Ioffを引き込むため、ｐチャネルのカレントコピアに信号Isigのみが流れ込むことになる。これを記憶し、出力してやることでオフセット電流Ioffを除去し、ＦＰＮを除去した本来の信号Isigを出力することができる。
【０００６】
ただし、この図１０（Ｂ）に示す駆動方法の場合において注意しなければいけないのは、画素の出力信号線の電位が、それぞれのフェーズによって変化してしまう可能性があることである。すなわち、ｎチャネルのカレントコピアが入力フェーズにある場合には、ｎチャネルのトランジスタがゲートとドレインを接続したダイオード接続となるため、信号線の電位はｎチャネルトランジスタのＶth＋その時の電流値とトランジスタサイズに応じたバイアス値となり、比較的ＧＮＤレベルに近い電位となり易い。
【０００７】
一方、ｎチャネルカレントコピアが出力フェーズ、ｐチャネルカレントコピアが入力フェーズにある場合、ｐチャネルのトランジスタがダイオード接続となるため、信号線の電位は、ＶＤＤ−ｐチャネルトランジスタのＶth−その時の電流値とトランジスタサイズに応じたバイアス値となり、比較的電源電圧に近いレベルになり易い。
【０００８】
このように、それぞれのフェーズにおいて信号線の電位の決まり方が違うため、電位が大きく変動してしまう可能性がある。たとえば特開２０００−３０７９５８号の「固体撮像素子およびその画素信号処理方法」（以下文献２という）において述べられているように、各画素内に増幅用トランジスタをもつ増幅型の固体撮像素子においては、その信号線の電位は増幅トランジスタの増幅率に大きく影響を与えるため、信号線の電位が大きく変動することは好ましくない。
【０００９】
さらに、大きな増幅率を確保しようとした場合、ｎチャネルの増幅トランジスタを画素内に配置している場合には、信号線の電位はできるだけＧＮＤレベルに近い方がよいことになる。このような事情を考慮すると、図１０（Ｂ）に示すような駆動方法を用いてＦＰＮ抑制機能を実現することは、信号線の電位変動という観点から好ましくなく、画素信号のリニアリティの悪化や、信号量の低下といった問題を引き起こす可能性がある。
【００１０】
一方、図１０（Ｃ）に示す駆動方法においては、はじめに制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素信号“Ioff−Isig”をｎチャネルのカレントコピアに記憶、次に制御信号Φ１にて画素信号線と本回路を切り離した状態で、ｎチャネルのカレントコピアに記憶した電流“Ioff−Isig”をｐチャネルのカレントコピアに転送し記憶する。
【００１１】
この間に画素をリセットしておく。リセット終了後、今度は制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素信号Ioffをｎチャネルのカレントコピアに記憶する。
【００１２】
最後に制御信号Φ１によって画素信号線を切り離した状態で、ｎチャネルのカレントコピア、ｐチャネルのカレントコピアをともに出力フェーズにし、さらに制御信号Φ３によりスイッチを開くことで、“Iout＝（Ioff−Isig）−Ioff＝−Isig”となって、オフセット成分Ioffを除去し、ＦＰＮ（固定パターンノイズ）を除去した信号Isigを出力することができる。
【００１３】
この図１０（Ｃ）に示す駆動方法の場合に注意しなければならないのは、制御信号Φ１によって画素信号線を回路と切り離す時間が必ず必要になるということで、その間画素信号線の電位は非常に不安定となる。また、画素信号“Ioff−Isig”とリセット時の信号Ioffを独立にサンプリングするため、必ず２つのカレントコピア９０が必要になり、さらに、記憶−転送−記憶−出力と全部で４つのフェーズが必要のため、制御が非常に複雑になるという問題がある。
【００１４】
なお、文献１に示されている回路において、その駆動方法を変形することで、前段側の１つのカレントコピアを用いて、ＦＰＮ（固定パターンノイズ）を除去した信号Isigを出力することができる点も開示されている。しかしながら、この場合においても、制御信号Φ１を切り替えることが必要であり、依然として、信号線の電位変動という問題を引き起こすので、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができず、リニアリティも悪化する。
【００１５】
【発明が解決しようとする課題】
以上説明したように、電流出力型の固体撮像素子を使用する場合には、ＣＤＳ処理などのＦＰＮ抑圧のための処理が必要であり、この場合に、電流信号を電圧信号に変換してから公知のＣＤＳ処理を施すのでは、複雑なアナログ信号処理を必要とする。
【００１６】
また、この電流出力型の固体撮像素子においては、信号を電流のままで扱うことでＦＰＮ抑圧処理を簡単化できる可能性があるが、従来報告されているＣＤＳ処理などの方法では、画素信号線の電位変動が大きい、または不安定、といった問題を抱えている。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、電流出力型の固体撮像素子を使用する場合において、信号線の電位を安定した状態にしつつ、固定パターンノイズを除去した電流信号を取得することのできる画素信号検出方法および装置、並びに撮像装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
すなわち、本発明に係る画素信号処理方法は、固体撮像素子の各画素から水平信号線を介して出力される電流信号に含まれているオフセット成分を抑制する画素信号処理方法であって、水平信号線の電圧を予め定められたほぼ一定の電圧に維持した状態で、水平信号線を介して出力される電流信号を、この電流信号の形態のままで受け取るようにした。電流信号の形態のままで受け取る仕組みとしては、水平信号線を介して出力される電流信号を入力側のトランジスタ素子で受け取り、この入力側のトランジスタ素子が受け取った電流信号に対応する電流信号を出力側のトランジスタ素子から出力する手法を採る。
【００１９】
そして、画素ごとに、出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と電流信号における検出期間の成分との差を求め、これにより、オフセット成分が抑制された信号成分を抽出するようにした。
【００２０】
本発明に係る画素信号処理装置は、前記本発明に係る画素信号処理方法を実施する装置であって、水平信号線の電圧を予め定められたほぼ一定の電圧に維持する電圧動作点設定部と、電圧動作点設定部により水平信号線の電圧動作点が一定の電圧に維持された状態で水平信号線からの電流信号を受け取る入力側のトランジスタ素子および当該入力側のトランジスタ素子が受け取った前記電流信号に対応する電流信号を出力する出力側のトランジスタ素子を具備し、画素ごとに、出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と電流信号における検出期間の成分との差を求め、これにより、オフセット成分が抑制された信号成分を抽出する電流サンプリング部とを備えた。
【００２１】
ここで、電圧動作点設定部は、画素信号線を介して出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を電流サンプリング部に向けて出力する電流／電流変換部を有するものとしてもよい。
【００２２】
この電流／電流変換部は、画素信号線に接続された入力側の素子と電流サンプリング部側に配された出力側の素子とがミラー接続されたカレントミラー回路を含むものであることが望ましい。
【００２３】
この場合、カレントミラー回路を構成する出力側の素子の電流出力端子と電流サンプリング部との間に、制御入力端子を有するトランジスタを直列に設けるなど、カレントミラー回路の定電流特性を向上させる定電流特性向上部を設けるとよい。またこの場合、トランジスタの制御入力端子を制御することで、カレントミラー回路を構成する出力側の素子の入出力端子間電圧（たとえばソース−ドレイン間電圧）をほぼ一定に維持するとよい。
【００２４】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、サンプリングの処理と差を求める処理とを１度だけ行なうことで、オフセット成分が抑制された信号成分を抽出するものとしてもよい。
【００２５】
また、電流サンプリング部を、リセット期間に対応する入力フェーズ時に電流信号におけるリセット期間の電流成分を受けて保持し、検出期間に対応する出力フェーズ時には入力フェーズ時に保持した電流成分を出力する、電流入出力端子を有するカレントコピアを具備したものとしてもよい。この場合、電流信号における検出期間には、電流サンプリング部は、検出期間の電流成分とカレントコピアの電流入出力端子から出力される電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００２６】
なお、カレントコピアの電流入出力端子と電圧動作点設定部との間に、制御入力端子を有するトランジスタを直列に設けるなど、カレントコピアの電流保持特性を向上させる電流保持特性向上部を設けるとよい。またこの場合、トランジスタの制御入力端子を制御することで、カレントコピアの入出力端子の電圧（たとえばセルの主要部であるトランジスタのソース−ドレイン間電圧）をほぼ一定に維持するとよい。
【００２７】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、電流信号をオンオフするスイッチ素子と、リセット期間におけるスイッチ素子のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、電圧動作点設定部に接続された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備するものとしてもよい。
【００２８】
この場合、電流信号における検出期間には、電流サンプリング部は、カレントミラー回路の出力側の素子から出力される検出期間の成分と容量素子が保持している電圧に応じた電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００２９】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、電流信号をオンオフするスイッチ素子と、リセット期間におけるスイッチ素子のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、容量素子の側に配された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備するものとしてもよい。
【００３０】
この場合、電流信号における検出期間には、電流サンプリング部は、検出期間の電流成分と、容量素子が保持している電圧に応じた電流成分であって、カレントミラー回路の出力側の素子から出力された電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００３１】
本発明に係る撮像装置は、各画素からの電流信号を画素信号線を介して出力する固体撮像素子と、本発明に係る画素信号処理装置とを具備したものである。
【００３２】
【作用】
上記構成においては、電圧動作点設定部により、電流出力型の固体撮像素子の水平信号線の電圧を予め定められたほぼ一定の電圧に維持しておく。そしてこの状態で、電流サンプリング部は、水平信号線を介して出力される電流信号を、電流信号の形態のままで受け取る。このため、水平信号線を介して出力される電流信号を入力側のトランジスタ素子で受け取り、この入力側のトランジスタ素子が受け取った電流信号に対応する電流信号を出力側のトランジスタ素子から出力する。つまり、水平信号線の電圧レベルを一定に維持したまま水平信号を入力側および出力側の各トランジスタ素子で読み出した後、たとえばカレントコピアやスイッチ素子および容量素子からなるサンプルホールド回路などにより、リセット期間の画素信号を電流成分のままサンプリングする。そして、検出期間の電流成分とサンプリングしたリセット期間の電流成分であるオフセット電流との差を求めることで、画素信号内に含まれるオフセット成分を取り除き、純粋な信号だけを取り出す。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３４】
図１は、電流出力方式の固体撮像素子と本発明に係る画素信号処理装置の一例である電流信号検出部とを備えた撮像装置の第１実施形態の構成例を示す図である。この撮像装置１は、固体撮像素子３として、たとえばＣＭＯＳ型撮像素子を備えている。また撮像装置１は、固体撮像素子３の後段に、電圧動作点設定部７および電流サンプリング部９を具備した電流信号検出部５を備えている。なお、固体撮像素子３と電流信号検出部５とを１つの半導体基板上に形成してもよい。
【００３５】
図１において、固体撮像素子３を構成する感光部１０の単位画素１１は、フォトダイオード１２、増幅用トランジスタ１３、垂直選択用トランジスタ１４、およびリセット用トランジスタ１５によって構成されている。これらトランジスタ１３〜１５として、本例では、ＮchＭＯＳトランジスタが用いられている。単位画素１１がＸ方向（列方向）およびＹ方向（行方向）に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００３６】
単位画素１１において、垂直選択用トランジスタ１４のゲート電極には垂直走査回路１６から垂直選択線１７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１５のゲート電極には垂直走査回路１６から垂直リセット線１８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１２で光電変換された信号電荷は増幅用トランジスタ１３で信号電流に変換され、垂直選択用トランジスタ１４を通して垂直信号線１９に出力される。
【００３７】
垂直信号線１９と水平信号線２０との間には、水平選択用トランジスタ２１が接続されている。この水平選択用トランジスタ２１のゲート電極には、水平走査回路２２から水平走査パルスφＨｎが与えられる。これにより、画素１１から垂直信号線１９に出力された信号電流は、水平選択用トランジスタ２１を通して水平信号線２０に流れる。
【００３８】
水平信号線２０の一方の端部には、電流信号検出部５が接続され、その内部の電圧動作点設定部７および電流サンプリング部９を介して、さらに電流電圧変換回路２４が接続されている。電流サンプリング部９は、画素信号線の一例である水平信号線２０を通じて画素信号を電流として受け取り、その電流をサンプリングすることによって、電流信号中に含まれているオフセット電流を取り除き、純粋な信号だけを取り出す。これにより、画素信号内に含まれるＦＰＮ（固定パターンノイズ）を抑圧する。
【００３９】
電圧動作点設定部７は、電流信号検出部５における電流信号の検出（サンプリング）時に、水平信号線２０の電圧を略一定レベル（たとえばＧＮＤレベル付近）に安定に保つ。電流電圧変換回路２４は、水平信号線２０から電流信号検出部５を通して入力される信号電流を信号電圧に変換して出力する。
【００４０】
図２は、本発明に係る画素信号処理装置の一例である電流信号検出部５の第１実施形態の構成例を示す図である。ここで図２（Ａ）は、その回路図、図２（Ｂ）は動作を説明するためのタイミングチャートである。第１実施形態の構成では、電圧動作点設定部７としてカレントミラー７０を使用し、電流サンプリング部９としてカレントコピア（電流記憶セル）９０を使用した点に特徴を有する。
【００４１】
カレントミラー７０は、固体撮像素子３の画素信号線の一例である水平信号線２０を介して出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を出力する電流／電流変換部の一例である。
【００４２】
このカレントミラー７０は、図２（Ａ）に示すように、ドレインおよびゲートが水平信号線２０に共通に接続され、かつソースが電位の基準であるグランドに接続された入力側の素子としてのＮchＭＯＳトランジスタＱ７１と、このＮchＭＯＳトランジスタＱ７１とゲートが共通に接続され、かつソースがグランド（ＧＮＤ）に接続された出力側の素子としてのＮchＭＯＳトランジスタＱ７２とから構成されている。すなわち、固体撮像素子３から信号が流れてくる画素信号線２０をＮchＭＯＳトランジスタＱ７１，Ｑ７２からなるカレントミラー７０に接続する。両ＮchＭＯＳトランジスタＱ７１，Ｑ７２としては同じ特性のものが用いられる。
【００４３】
また、図２（Ａ）に示すように、カレントコピア９０は、入出力端子としてのドレインがＮchＭＯＳトランジスタＱ７２のドレインと接続され、ソースが電源線ＶＤＤに接続されたＰchＭＯＳトランジスタＱ９１と、このＰchＭＯＳトランジスタＱ９１のゲートと電源線ＶＤＤとの間に接続されたサンプリング用の容量素子Ｃ９１と、ＰchＭＯＳトランジスタＱ９１のゲートとドレイン間に接続されたスイッチ素子ＳＷ９１と、ＰchＭＯＳトランジスタＱ９１のドレインと電流出力端子Ioutとの間に接続されたスイッチ素子ＳＷ９２とから構成されている。
【００４４】
すなわち、先ず、カレントミラー７０の出力、つまりＮchＭＯＳトランジスタＱ７２のドレイン端子を、ＰchＭＯＳトランジスタＱ９１のドレイン端子に接続する。ＰchＭＯＳトランジスタＱ９１のゲートには、サンプリング用の容量素子Ｃ９１が電源電圧ＶＤＤとの間に接続され、また、ゲートとドレインの間にスイッチ素子ＳＷ９１が挿入され、カレントコピア９０として構成される。
【００４５】
ＮchＭＯＳトランジスタＱ７２とＰchＭＯＳトランジスタＱ９１のドレイン端子同士をつないだノードの先には、スイッチ素子ＳＷ９２が接続され、出力端子Ioutに接続される。
【００４６】
ここで、図２（Ａ１）に示すように、スイッチ素子ＳＷ９１を導通状態、スイッチ素子ＳＷ９２を非導通状態に制御するとカレントコピア９０は入力フェーズとなり、図２（Ａ２）に示すように、スイッチ素子ＳＷ９１を非導通状態、スイッチ素子ＳＷ９２を導通状態に制御するとカレントコピア９０は出力フェーズとなる。
【００４７】
なお、この図２（Ａ）の例では、固体撮像素子３が増幅トランジスタ１３としてＮchＭＯＳトランジスタを備えているので、これに応じて、カレントミラー７０としてＮchＭＯＳトランジスタを、カレントコピア９０としてＰchＭＯＳトランジスタをそれぞれ使用しているが、固体撮像素子３が、増幅トランジスタ１３としてＰchＭＯＳトランジスタを備えている場合には、カレントミラー７０およびカレントコピア９０の形態も、図２（Ａ）にて使用しているトランジスタのＮchとＰchの極性を反転させたものを使用すればよい。
【００４８】
図２（Ｂ）には、固体撮像素子３の出力信号波形ＩINと合わせて、スイッチ素子ＳＷ９１の制御パルスΦＲＳＴ、スイッチ素子ＳＷ９２の制御パルスΦＤＥＴ、および出力端子Ioutに現れる出力信号波形Ioutとが示されている。ただし、制御パルスΦＲＳＴ，ΦＤＥＴは、ハイ（Ｈ）期間にそれぞれのスイッチ素子を導通状態（オン）、ロー（Ｌ）期間に非導通状態（オフ）に制御するものとする。このΦＲＳＴとΦＤＥＴのスイッチ制御によって、ＰchＭＯＳトランジスタＱ９１および容量素子Ｃ９１はカレントコピアとして動作する。
【００４９】
固体撮像素子３から水平信号線２０を介して、カレントミラー７０のＮｃｈＭＯＳトランジスタＱ７１に、図２（Ｂ）に示す信号波形の信号電流ＩINが供給される。この信号波形は、電流出力型の固体撮像素子の一般的な出力信号波形と同じである。たとえば、１画素期間内にはリセット期間と検出期間とがあり、リセット期間にはオフセット成分の信号Ioffが、検出期間には検出電流“Ioff−Isig”が出力される。その差分であるIsigが本来必要な信号電流となる。
【００５０】
固体撮像素子３から出力されたこの信号電流ＩINは、画素信号線２０を介してＮchＭＯＳトランジスタＱ７１，Ｑ７２から構成されるカレントミラー７０に供給される。カレントミラー７０は入力と出力の電流が同じになるように働くため、ＮchＭＯＳトランジスタＱ７１に入力された信号電流は、そのままＮchＭＯＳトランジスタＱ７２のドレインに現れる。
【００５１】
固体撮像素子３の出力信号ＩINがリセット期間にあるときには、図２（Ａ１）に示すように、制御パルスΦＲＳＴのＨ期間によってスイッチ素子ＳＷ９１を導通状態、制御パルスΦＤＥＴのＬ期間によってスイッチ素子ＳＷ９２を非導通状態に制御する。このときカレントコピア９０は入力フェーズとなり、固体撮像素子３からカレントミラー７０を介して流れてきた電流Ioffをすべて入力する。
【００５２】
そして、このときの信号電流（オフセット成分）Ioffの大きさに応じた電圧がＰchＭＯＳトランジスタＱ９１のゲート端子に現れ、次の瞬間スイッチ素子ＳＷ９１を非導通状態にすることで、そのときのゲート電圧を容量素子Ｃ９１が記憶する。このカレントコピア９０は出力フェーズとなり、先に入力したオフセット電流Ioffを記憶し、そのまま流し続けようとする。
【００５３】
この状態で次に固体撮像素子３の出力信号ＩINは検出期間に移り、“Ioff−Isig”という信号がカレントミラー７０を介して流れ込んでくるが、カレントコピア９０は出力フェーズにあるため、先に容量素子Ｃ９１に記憶した電流Ioffを流し続けようとする。このときスイッチ素子ＳＷ９２を導通状態にしてやることで、カレントコピア９０の記憶した電流Ioffと、カレントミラー７０を介して流れ込んでくる信号電流“Ioff−Isig”の差分だけがIout端子に現れることになる。すなわち、“Iout＝Ioff−（Ioff−Isig）＝Isig”となり、オフセット成分Ioffを含まない純粋な信号IsigだけがIout端子に現れることになる。
【００５４】
このように、図２に示した第１実施形態の構成を用いることで、ＦＰＮの原因となるオフセット電流Ioffを取り除き、本来の信号成分Isigだけを出力端子Ioutから電流信号Ioutとして取り出すことができ、電流モードのＣＤＳ処理機能（すなわちＦＰＮ抑制機能）を実現することができる。なお、この出力電流信号は連続波となっていないが、電流電圧変換回路２４によるＩ／Ｖ変換後にサンプル・アンド・ホールド回路によって連続信号に変換されるのは、従来の撮像装置と変わりがない。
【００５５】
この回路は、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１つのカレントミラー７０と、ＰchＭＯＳトランジスタＱ９１、容量素子Ｃ９１、およびスイッチ素子ＳＷ９１，ＳＷ９２からなる１つのカレントコピア９０だけで構成され、非常に回路構成が簡単で素子数が少ないという特徴を持つ。また、電流サンプリング部９として機能するカレントコピア９０に対する制御も、リセット期間中に記憶、検出期間中に出力と、２つのフェーズを持つだけなので、非常に制御が簡単であるという特徴をもつ。
【００５６】
また、画素信号線２０の電位は、カレントミラー７０を構成するダイオード接続されたＮchＭＯＳトランジスタＱ７１によって常に決定され、ＮchＭＯＳトランジスタＱ７１のＶth＋その時の電流値とトランジスタサイズに応じたバイアス値となる。トランジスタのＶthとサイズを適切に選択することよってＧＮＤ付近で常に安定にすることができる。そして、これにより、固体撮像素子３内の増幅トランジスタ１３は常に良好な増幅率を保ち、リニアリティの悪化を防ぐことができる。
【００５７】
図３は、電流信号検出部５の第２実施形態の構成例を示す図である。この第２実施形態の電流信号検出部５は、図２に示した第１実施形態の構成を基本とし、さらに、カレントミラー７０の出力となるＮchＭＯＳトランジスタＱ７２と直列に、本発明に係る定電流特性向上部として機能するＮchＭＯＳトランジスタＱ７３、カレントコピア９０を形成するＰchＭＯＳトランジスタＱ９１と直列に、本発明に係る電流保持特性向上部として機能するＰchＭＯＳトランジスタＱ９２を、それぞれ備えている。すなわち、ＮchＭＯＳトランジスタＱ７２のドレイン側にＮchＭＯＳトランジスタＱ７３が、ＰchＭＯＳトランジスタＱ９１のドレイン側にＰchＭＯＳトランジスタＱ９２が、それぞれ直列に挿入されている。
【００５８】
スイッチ素子ＳＷ９１は、ＰchＭＯＳトランジスタＱ９１のゲート端子と、ＰchＭＯＳトランジスタＱ９２のドレイン端子との間に挿入されている。ＮchＭＯＳトランジスタＱ７３のゲートにはバイアス電圧ＢＮが、ＰchＭＯＳトランジスタＱ９２のゲートにはバイアス電圧ＢＰが供給される。
【００５９】
カレントミラー７０は、一般的に、入力された電流をそのまま出力側にも流すように働くが、いわゆるアーリ効果（チャンネル長変調効果）のためドレイン電圧依存性があるので、出力側のトランジスタのドレイン電圧の変動が大きい場合は、トランジスタの出力コンダクタンスの影響で出力電流に誤差を生ずる。これを解決するために挿入されたのがＮchＭＯＳトランジスタＱ７３で、ＮchＭＯＳトランジスタＱ７２と直列に挿入することでカレントミラー７０の出力側の電位変動を抑え、定電流特性を向上させることができる。なお、ＮchＭＯＳトランジスタＱ７３のゲートには、バイアス電圧ＢＮとして、任意の定電圧を加えてもよいし、あるいは動作中にアクティブに変化するような電圧を加えてもよい。
【００６０】
また、カレントコピア９０は、一般的に、入力フェーズにあるときの電流をそのまま記憶し、出力フェーズでも同じ電流を流し続けるように働くが、やはりアーリ効果により、カレントコピア９０を構成するトランジスタ（カレントコピアセル）のドレイン電圧の変動が大きい場合には、トランジスタの出力コンダクタンスの影響で出力フェーズの電流に誤差を生じ電流保持特性が低下する。つまり、カレントコピア９０のサンプリングの精度が低下する。
【００６１】
これを解決するために挿入されたのがＰchＭＯＳトランジスタＱ９２で、ＰchＭＯＳトランジスタＱ９１と直列に挿入することでトランジスタのドレイン端の電圧変動を抑え、サンプリングの精度を高くし、カレントコピアの電流保持特性を向上させることができる。なお、ＰchＭＯＳトランジスタＱ９２のゲートには、バイアス電圧ＢＰとして、任意の定電圧を加えてもよいし、あるいは動作中にアクティブに変化するような電圧を加えるてもよい。
【００６２】
この第２実施形態の構成によれば、ドレイン端の電圧変動を抑えたことの効果によって、カレントミラー７０の流す電流、およびカレントコピア９０の流す電流の誤差が少なくなり、より高精度な電流モードのＣＤＳ処理機能を実現することができ、ＦＰＮ抑圧効果が増加する。
【００６３】
図４は、電流信号検出部５の第３実施形態の構成例を示す図である。この第３実施形態の電流信号検出部５は、図３に示した第２実施形態の構成を基本とし、さらに、ＮchＭＯＳトランジスタＱ７３のゲート電圧を作るためのＮchＭＯＳトランジスタＱ７４および定電流源Ｉ７１、さらにＰchＭＯＳトランジスタＱ９２のゲート電圧を作るためのＰchＭＯＳトランジスタＱ９３および定電流源Ｉ９１を備えている。
【００６４】
すなわち、ＮchＭＯＳトランジスタＱ７４のゲート端子がＮchＭＯＳトランジスタＱ７２のドレイン端子に、ドレイン端子がＮchＭＯＳトランジスタＱ７３のゲート端子にそれぞれ接続される。また、ＮchＭＯＳトランジスタＱ７４のドレイン端子には、定電流源Ｉ７１が接続される。
【００６５】
さらに、ＰchＭＯＳトランジスタＱ９３のゲート端子がＰchＭＯＳトランジスタＱ９１のドレイン端子に、ドレイン端子がＰchＭＯＳトランジスタＱ９２のゲート端子にそれぞれ接続される。また、ＰchＭＯＳトランジスタＱ９３のドレイン端子には、定電流源Ｉ９１が接続される。
【００６６】
ここで、カレントミラー７０側において、ＮchＭＯＳトランジスタＱ７４には定電流源Ｉ７１から常に一定の電流が供給されるため、ＮchＭＯＳトランジスタＱ７４が飽和領域で動作している場合には、そのドレイン電圧にかかわらず常に一定のゲート−ソース間電圧Ｖgsが発生している。ただし、ゲート端子は、ＮchＭＯＳトランジスタＱ７２のドレイン端子に接続されているため、結果的には、カレントミラー７０を構成する出力側の素子であるＮchＭＯＳトランジスタＱ７２のドレイン電圧が常に一定値になるように、ＮchＭＯＳトランジスタＱ７３のゲート電圧が決まる。
【００６７】
これにより、カレントミラー７０の定電流特性はＮchＭＯＳトランジスタＱ７３のゲート電圧ＢＮを単純に定電圧で押さえるよりもずっと高くなり、カレントミラー７０の出力電流の誤差を減らすことができる。つまり、カレントミラー回路の定電流特性を向上させることができる。
【００６８】
また、カレントコピア９０側において、ＰchＭＯＳトランジスタＱ９３には定電流源Ｉ９１から常に一定の電流が供給されるため、ＰchＭＯＳトランジスタＱ９３が飽和領域で動作している場合には、そのドレイン電圧にかかわらず常に一定のゲート−ソース間電圧が発生している。ただし、ゲート端子は、ＰchＭＯＳトランジスタＱ９１のドレイン端子に接続されているため、結果的には、カレントコピア９０の入出力端子であるＰchＭＯＳトランジスタＱ９１のドレインの端子電圧が常に一定値になるように、ＰchＭＯＳトランジスタＱ９２のゲート電圧が決まる。
【００６９】
これにより、カレントコピア９０のサンプリングの精度はＰchＭＯＳトランジスタＱ９２のゲート電圧ＢＰを単純に定電圧で押さえるよりもずっと高くなり、カレントコピア９０の出力電流の誤差を減らすことができる。つまり、カレントコピア９０の電流保持特性を向上させることができる。
【００７０】
この第３実施形態の構成によれば、ドレイン電圧が常に一定値になるように作用する効果により、第２実施形態の構成に比べてさらに高い精度で電流モードのＣＣＤＳ処理機能を実現することができ、ＦＰＮ抑圧効果が一層増大する。
【００７１】
図５は、電流信号検出部５の第４実施形態の構成例を示す図である。ここで、図５（Ａ）はその基本形、図５（Ｂ）は変形例を示す。第４実施形態の電流信号検出部５は、図２に示した第１実施形態の構成におけるスイッチ素子ＳＷ９１，ＳＷ９２を、トランジスタを用いて構成したものである。
【００７２】
図５（Ａ）に示すように、カレントコピア９０のサンプリングに用いられているスイッチ素子ＳＷ９１は、ＰchＭＯＳトランジスタＱ９４，Ｑ９５によって構成されており、ＰchＭＯＳトランジスタＱ９５のソースとドレインは短絡され、かつＰchＭＯＳトランジスタＱ９４，Ｑ９５には位相が逆の制御パルスが加えられる。
【００７３】
ＰchＭＯＳトランジスタＱ９４，Ｑ９５のうち、制御パルスΦＤＥＴとしての通常のスイッチ動作を行なっているのがＰchＭＯＳトランジスタＱ９４で、ゲートに加えられる制御パルスがＬ期間（＝ＧＮＤレベル）であれば導通、Ｈ期間（＝ＶＤＤレベル）であれば非導通の状態を作り出す。すなわち、図２（Ｂ）に示した制御パルスΦＤＥＴとは逆極性の制御電圧をゲートに供給する。
【００７４】
ただし、このようにトランジスタを用いてサンプリング用のスイッチ素子を構成した場合に問題となるのが、一般的にフィードスルーノイズといわれているノイズを発生することである。具体的には、ＰchＭＯＳトランジスタＱ９４が導通状態から非導通状態に遷移するとき、トランジスタの空乏層に蓄えられた電荷や、ゲート−ソース間の寄生容量に蓄えられた電荷が容量素子Ｃ９１に吐き出され、結果的に容量素子Ｃ９１に記憶された電位に誤差を生じてしまうことがある。
【００７５】
これを解決するために用いられているのがＰchＭＯＳトランジスタＱ９５で、ソース−ドレイン間を短絡し、ＰchＭＯＳトランジスタＱ９４とは逆相の制御パルスをゲートに加えている。すなわち、ＰchＭＯＳトランジスタＱ９４が非導通状態に遷移するときに、ＰchＭＯＳトランジスタＱ９５は導通状態に遷移し、このときＰchＭＯＳトランジスタＱ９４が吐き出した電荷をＰchＭＯＳトランジスタＱ９５が吸い込むことになり、結果的に容量素子Ｃ９１へ電荷が吐き出されることを防ぐことで、電位誤差を減らすことができる。
【００７６】
なお、図５（Ａ）に示した例では、スイッチ素子ＳＷ９１の代わりにＰchＭＯＳトランジスタだけを用いているが、図５（Ｂ）に示すように、ＰchＭＯＳトランジスタＱ９４ａとＮchＭＯＳトランジスタＱ９４ｂとを並列に接続し、ソースとドレインとを互い違いに接続したいわゆるＣＭＯＳスイッチの構成としてもよい。
【００７７】
そしてこの場合、フィードスルーノイズ対策のために入れているＰchＭＯＳトランジスタＱ９５についても、ＰchＭＯＳトランジスタＱ９５ａとＮchＭＯＳトランジスタＱ９５ｂとを並列にＣＭＯＳスイッチの構成で接続して使用する。また、一般的にフィードスルーノイズ対策に用いられるトランジスタのサイズは、スイッチに用いられているトランジスタサイズの半分程度にする場合が多い。
【００７８】
一方、スイッチ素子ＳＷ９２は、ＰchＭＯＳトランジスタＱ９７とＮchＭＯＳトランジスタＱ９８によって、一般的にＣＭＯＳスイッチといわれている構成で接続されており、やはり位相が逆の制御パルスが加えられる。ゲートに加えられる制御パルスによって、導通、非導通の状態を作り出すことができる。なお、場合によっては、ＰchＭＯＳトランジスタＱ９７のみ、もしくはＮchＭＯＳトランジスタＱ９８のみで構成してもよい。
【００７９】
図６は、電流信号検出部５の第５実施形態の構成例を示す図である。この第５実施形態の電流信号検出部５は、電圧動作点設定部の一例である２段構成のカレントミラー７０を、従来技術で示した２セル構成のカレントコピアと組み合わせたものである。
【００８０】
第５実施形態のカレントミラー７０は、１段目のカレントミラーを構成するＮchＭＯＳトランジスタＱ７２のドレイン側に、ドレインおよびゲートが共通に接続され、かつソースが電源ＶＤＤに接続されたＰchＭＯＳトランジスタＱ７５と、このＰchＭＯＳトランジスタＱ７５とゲートが共通に接続され、かつソースが電源ＶＤＤに接続されたＰchＭＯＳトランジスタＱ７６とから構成された２段目のカレントミラー７０ｂを備えている。両ＰchＭＯＳトランジスタＱ７５，Ｑ７６としては同じ特性のものが用いられる。
【００８１】
この第５実施形態の構成においては、固体撮像素子３から画素信号線２０を介して流れてくる信号電流ＩINを、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１段目のカレントミラー７０ａで受け、さらにこの信号電流ＩINを、ＰchＭＯＳトランジスタＱ７５，Ｑ７６からなる２段目のカレントミラー７０ｂを経由して、カレントコピア９０に供給する。
【００８２】
そして、この第５実施形態の構成における電流信号の検出手法は図＊１に示した従来構成と同じであり、オフセット成分Ioffを含まない純粋な信号IsigだけがIout端子に現れる。また、画素信号線２０の電位は、１段目のカレントミラー７０ａを構成するダイオード接続されたＮchＭＯＳトランジスタＱ７１によって常にほぼ一定の値に保持されるので、第１実施形態と同様に、固体撮像素子３内の増幅トランジスタ１３は常に良好な増幅率を保ち、リニアリティの悪化を防ぐことができる。
【００８３】
図７は、電流信号検出部５の第６実施形態の構成例を示す図である。ここで図７（Ａ）は、その回路図、図７（Ｂ）は動作を説明するためのタイミングチャートである。この第６実施形態の電流信号検出部５は、電圧動作点設定部７として第１〜第５実施形態と同様にカレントミラー７０を使用する一方、電流サンプリング部９として、第１〜第５実施形態のカレントコピア９０に代えて、電流信号をオンオフするスイッチ素子ＳＷ８１、スイッチ素子ＳＷ８１のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子Ｃ８１、およびカレントミラー８０、スイッチ素子ＳＷ８１がオンしているときに他のトランジスタとの間でカレントミラーを形成するトランジスタＱ８３を使用する点に特徴を有する。スイッチ素子ＳＷ８１および容量素子Ｃ８１からなるサンプル・アンド・ホールド回路と、カレントミラーとによって、カレントコピア９０と同様の作用をさせるものである。
【００８４】
カレントミラー８０は、電圧動作点設定部７として機能するカレントミラー７０の構成要素であるＮchＭＯＳトランジスタＱ７２のドレイン側に、ドレインおよびゲートが共通に接続され、かつソースが電源ＶＤＤに接続された入力側の素子であるＰchＭＯＳトランジスタＱ８１と、このＰchＭＯＳトランジスタＱ８１とゲートが共通に接続され、かつソースが電源ＶＤＤに接続された出力側の素子であるＰchＭＯＳトランジスタＱ８２とから構成されている。両ＰchＭＯＳトランジスタＱ８１，Ｑ８２としては同じ特性のものが用いられる。
【００８５】
また、ＮchＭＯＳトランジスタＱ７１のゲートは、スイッチ素子ＳＷ８１を介して容量素子Ｃ８１の一端およびＮchＭＯＳトランジスタＱ８３のゲートに接続されている。容量素子Ｃ８１の他端およびＮchＭＯＳトランジスタＱ８３のソースは、電圧基準であるＧＮＤに接続されている。
【００８６】
スイッチ素子ＳＷ８１には、これを制御する制御パルスΦＲＳＴが供給され、制御パルスΦＲＳＴがＨ期間のみスイッチ素子ＳＷ８１は導通（オン）するものとする。図７（Ｂ）に示すように、固体撮像素子３の出力電流がリセット期間にあるときのみ、スイッチ素子ＳＷ８１を導通（オン）させる。スイッチ素子ＳＷ８１がオンしているとき、ＮchＭＯＳトランジスタＱ７１，Ｑ８３はカレントミラーを形成する。
【００８７】
次に、この第６実施形態の電流信号検出部５の動作を説明する。先ず、ＮchＭＯＳトランジスタＱ７１，Ｑ７２はカレントミラー７０を形成しており、ＮchＭＯＳトランジスタＱ７２はＮchＭＯＳトランジスタＱ７１の受け取った信号電流ＩINをそのまま流すように動作する。さらに、ＮchＭＯＳトランジスタＱ７２の出力電流は、ＰchＭＯＳトランジスタＱ８１，Ｑ８２から形成されたカレントミラー８０に入力され、ＰchＭＯＳトランジスタＱ８２ドレインにそのまま出力電流として現れる。
【００８８】
たとえば、固体撮像素子３の出力電流がリセット期間にあるときには、カレントミラー７０は、オフセット電流IoffをそのままＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０に入力し、さらにカレントミラー８０は、リセット期間のオフセット電流IoffをそのままＮchＭＯＳトランジスタＱ８３や出力端子Ioutに向けて出力する。
【００８９】
また、このリセット期間には、スイッチ素子ＳＷ８１を介してＮchＭＯＳトランジスタＱ７１，Ｑ８３のゲート同士が接続されカレントミラーを形成するため、リセット期間のオフセット電流Ioffが、そのままＮchＭＯＳトランジスタＱ８３のドレインに現れる。また、このとき、ＮchＭＯＳトランジスタＱ７１のゲートは、スイッチ素子ＳＷ８１を介して容量素子Ｃ８１と接続されるので、ＮchＭＯＳトランジスタＱ７１のゲート電圧は容量素子Ｃ８１に記憶保持される。
【００９０】
ここで、ＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２の電流の差分が出力端子Ioutに出力されることになるが、この時点ではＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２はお互い同じ大きさのオフセット電流Ioffを流しているため、図７（Ｂ）に示すように、出力電流Ioutは“０”である。
【００９１】
次に、固体撮像素子３の出力電流が検出期間では、スイッチ素子ＳＷ８１は非導通状態（オフ）にある。このとき、リセット期間にＮchＭＯＳトランジスタＱ７１が流していた電流に対応するゲート電圧が容量素子Ｃ８１に記憶保持され、ＮchＭＯＳトランジスタＱ８３のゲートに供給されている。このため、ＮchＭＯＳトランジスタＱ８３は、スイッチ素子ＳＷ８１がオフのときにも、容量素子Ｃ８１に記憶された電圧に対応する電流を流す。
【００９２】
ＮchＭＯＳトランジスタＱ７１，Ｑ８１を同じサイズにしておくと、スイッチ素子ＳＷ８１がオフ時にもＮchＭＯＳトランジスタＱ８３は、結果的に固体撮像素子３のリセット期間のオフセット電流Ioffを記憶し、流し続ける。つまり、ＮchＭＯＳトランジスタＱ８３は、先のリセット期間のオフセット電流Ioffを記憶したままである。
【００９３】
また、検出期間には、ＮchＭＯＳトランジスタＱ７２はＮchＭＯＳトランジスタＱ７１とカレントミラーを形成しているため、検出期間の検出電流“Ioff−Isig”をそのままＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０に入力し、さらにカレントミラー８０は、検出期間の検出電流“Ioff−Isig”をそのままＮchＭＯＳトランジスタＱ８３や出力端子Ioutに向けて出力する。
【００９４】
ここで、ＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２の電流の差分が出力端子Ioutに出力されることになるため、図７（Ｂ）に示すように、“Iout＝（Ioff−Isig）−Ioff＝−Isig”となって、信号成分だけが出力端子Ioutから出力されることになる。つまり、リセット期間のオフセット電流IoffをＮchＭＯＳトランジスタＱ８３から流し、検出期間の検出電流“Ioff−Isig”をＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０で折り返して流すことで引き算を行なうことで、オフセット成分Ioffを含まない純粋な信号成分“−Isig”を生成するようにしている。
【００９５】
要するに、電流サンプリング部９は、電流信号ＩINにおける検出期間には、カレントミラー８０の出力側の素子であるＰchＭＯＳトランジスタＱ８２から出力される電流成分“Ioff−Isig”と容量素子Ｃ８１が保持している電圧に応じた電流成分Ioffとの差を求めることで、オフセット成分が抑制された信号成分“−Isig”を抽出する。
【００９６】
このように、電流サンプリング部９としてカレントコピアを用いない第６実施形態の構成においても、カレントコピアを用いた第１〜第５実施形態と出力電流の向きが逆にはなるが、ＦＰＮの原因となるオフセット電流Ioffを取り除き、本来の信号成分“−Isig”だけを出力端子Ioutから電流信号Ioutとして取り出すことができ、電流モードのＣＤＳ回路としての機能を果たすことができる。
【００９７】
なお、第１〜第５実施形態と異なり、リセット期間にスイッチ素子ＳＷ８１への制御信号ΦＲＳＴがオフのときには、リセットノイズ成分が出力端子Ioutに現れるが、連続した信号電圧にする過程、すなわち、電流電圧変換回路２４によるＩ／Ｖ変換後にサンプル・アンド・ホールド回路によって連続信号に変換される過程で、取り除くことができるので問題とならない。
【００９８】
また、この第６実施形態の回路も、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１つのカレントミラー７０と、スイッチ素子ＳＷ８１、容量素子Ｃ８１、およびＰchＭＯＳトランジスタＱ８１，Ｑ８２からなる１つのカレントミラー８０、並びにスイッチ素子ＳＷ８１がオンしているときにＮchＭＯＳトランジスタＱ７１との間でカレントミラーを形成するＮchＭＯＳトランジスタＱ８３で構成される電流サンプリング部９だけで構成され、第１〜第５実施形態とほぼ同様に非常に回路構成が簡単で素子数が少ないという特徴を持つ。また、電流サンプリング部９の制御も、リセット期間中に記憶、検出期間中に出力と、２つのフェーズを持つだけなので、非常に制御が簡単であるという特徴をもつ。
【００９９】
図８は、電流信号検出部５の第７実施形態の構成例を示す図である。この第７実施形態の電流信号検出部５は、リセット期間にＮchＭＯＳトランジスタＱ７１が流していた電流に対応したゲート電圧を容量素子Ｃ８１に記憶保持し、ＮchＭＯＳトランジスタＱ８３のゲートに供給する点では、図７に示した第６実施形態の構成と同様である。
【０１００】
一方、カレントミラー８０は、入力側の素子であるＰchＭＯＳトランジスタＱ８１のドレインが容量素子Ｃ８１と接続されたＮchＭＯＳトランジスタＱ８３のドレインと接続され、出力側の素子であるＰchＭＯＳトランジスタＱ８２のドレインがカレントミラー７０の出力側の素子であるＮchＭＯＳトランジスタＱ７２のドレインと接続されている点が図７に示した第６実施形態の構成と異なる。
【０１０１】
つまり、第６実施形態では、リセット期間のオフセット電流IoffをＮchＭＯＳトランジスタＱ８３から流し、検出期間の検出電流“Ioff−Isig”をカレントミラー８０で折り返して流すことで引き算を行なっていたが、第７実施形態の場合には、リセット期間のオフセット電流Ioffをカレントミラー８０で折り返し、検出期間の検出電流“Ioff−Isig”をＮchＭＯＳトランジスタＱ８３から流すことで引き算を行なっている。第７実施形態の場合には、出力電流Ioutの向きが第６実施形態の場合と逆になるが、基本的な動作およびそれより得られる効果は、第６実施形態と同様である。
【０１０２】
第６および第７実施形態の構成においても、精度向上のために、第２実施形態で示したように、カレントミラーの出力側に直列にトランジスタを挿入してもよい。また、さらなる精度向上のために、第３実施形態で示したように、直列に接続したトランジスタのゲート電圧を制御する回路を付加してもよい。さらに、スイッチ素子ＳＷ８１を、ＭＯＳトランジスタを用いて形成することもできる。この場合、第４実施形態で示したように、フィードスルー対策用のトランジスタを直列に付加してもよい。
【０１０３】
以上説明したように、上記の各実施形態によれば、部品点数が少なく簡単な回路で電流モードでのＦＰＮ抑制機能を実現することができる。また、制御信号が少なく、複雑な制御を必要としないため、制御回路も簡単化することができる。
【０１０４】
さらに、第５実施形態を除く各実施形態のように、サンプリング処理を一度しか行なわない構成とすることができるため、サンプリングに必要な容量素子も１つだけでよく、半導体中に作りこむ場合において、そのレイアウト面積を小さく抑えることができる。つまり、電圧動作点設定部や電流サンプリング部を撮像部（受光部／画素部）と同一の半導体基板に形成した一体型の固体撮像素子そのものを撮像装置とすることができる。
【０１０５】
また、画素信号線である水平信号線の電位を、電圧動作点設定部により常に一定値に抑えているため、電流サンプリング部におけるＦＰＮ抑制処理のすべての時間において、画素信号線の電位は安定である。たとえば、実施形態で示したように、ダイオード接続されたＮchトランジスタで押さえることで、ＧＮＤレベル付近に保つことができる。これにより、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができ、リニアリティも良好に保つことができる。
【０１０６】
また、カレントミラーやカレントコピアの出力に直列にトランジスタを挿入する、さらには直列に挿入したトランジスタのゲート電圧を制御することで、その定電流特性を向上させたり、サンプリングの精度を高くすることができる。これにより、出力コンダクタンスの大きいプロセスで作られたトランジスタを用いなければならない場合にも、ＦＰＮ抑制機能の精度を良好に保つことができる。また、サンプリング用のスイッチ素子としてトランジスタを用いる場合にも、フィードスルーノイズ対策用のトランジスタを同時に付加することで、サンプリングの精度の低下を防ぐことができる。
【０１０７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。また、上記の実施形態は、クレームにかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
【０１０８】
たとえば、第１〜第５実施形態では、電流サンプリング部としてカレントコピア（電流記憶セル）を使用していたが、その構成は、各実施形態で示したものに限らず、他の構成のものを使用してもよい。
【０１０９】
また、電流サンプリング部は、上記実施形態の構成のものに限らず、固体撮像素子からの出力電流における、リセット期間のオフセット成分を保持しておき、検出期間の検出電流成分との差を取ることで、オフセット成分を抑制もしくは除去する機能を備えたものであればよい。
【０１１０】
また、カレントミラーやカレントコピアの出力に直列にトランジスタを挿入したり、その挿入したトランジスタのゲート電圧を制御することで、定電流特性を向上させたりサンプリング精度を高くしていたが、たとえばソース抵抗付きカレントミラー回路、カスコード型カレントミラー回路、あるいはウィルソン型カレントミラー回路など、アーリ効果による影響を低減するための公知の手法を採用することもできる。
【０１１１】
つまり、カレントミラー回路自体が、本発明に係る定電流特性向上部を備えている構成としてもよい。なお、ソース抵抗付きカレントミラー回路の場合、ソース抵抗比によって、電流／電流変換部として機能するカレントミラーに、入出力が“１対１”に限らず、電流ゲインを設定することができる。
【０１１２】
また、電圧動作点設定部として機能させたカレントミラーは、入出力変換係数が“１”のものとして説明したが、これに限らず、電流ゲインを有する構成としてもよい。さらに電圧動作点設定部は、カレントミラーを利用したものに限らず、他の構成としてもよい。
【０１１３】
図９は、上記変形例を包括的に示した撮像装置を示すブロック図である。たとえば、図９（Ａ）に示すように、固体撮像素子３の水平信号線２０と接続され、この水平信号線２０を介して出力される電流信号ＩINを受け取る１次側の電流源７ａ、この電流源７ａの受け取った信号電流ＩINを変換係数αにて信号電流ＩINの大きさに対応する大きさの電流信号ＩIN２として電流サンプリング部９側に出力する２次側の電流源７ｂとを具備した電流／電流変換部を、電圧動作点設定部７として利用してもよい。
【０１１４】
また、２次側の電流源７ｂの後段に電流アンプ７ｃを設け、電流ゲインＡＩにてさらに所望のゲイン（“１”でもよい）を持たせて電流サンプリング部９に出力する構成としてもよい。
【０１１５】
また、図９（Ｂ）に示すように、固体撮像素子３の画素信号線（水平信号線２０）とサンプル＆ホールドなどによる電流サンプリング部９との接続ポイントにおける電圧を監視して、基準電圧Vrefとなるように、一定に保持するフィードバック制御型の電圧動作点設定部７とを組み合わせた構成としてもよい。
【０１１６】
なお図９（Ａ）において、電流源７ａ，７ｂの電圧基準は、ＧＮＤに限らず、任意の基準電圧Vrefとしてよい。また、電流源７ａ，７ｂは、上記各実施形態で示したように、ミラー接続されたカレントミラー回路としてもかまわない。
【０１１７】
また上記実施形態では、ＭＯＳトランジスタを用いて電圧動作点設定部や電流サンプリング部を構成した例を説明したが、接合（Junction）型電界効果トランジスタやバイポーラ（Bipolar ）型トランジスタを用いた構成であってもよい。
【０１１８】
さらに、上記実施形態では感光部が行列状（２次元状）に配されたエリアセンサを例に説明したが、これに限らず、ラインセンサであってもよい。
【０１１９】
また、上記実施形態で述べた各回路を、これらとは相補関係となるものに変形可能なのはいうまでもない。
【０１２０】
【発明の効果】
以上のように、本発明によれば、電圧動作点設定部により、電流出力型の固体撮像素子の画素信号線の電圧を予め定められたほぼ一定の電圧に維持しておくようにしたので、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができ、リニアリティも良好に保つことができる。
【０１２１】
また、電流サンプリング部は、画素信号線を介して出力される電流信号を、電流信号の形態のまま受け取り、リセット期間の画素信号を電流成分のまま（直接に）サンプリングする。そして、検出期間の電流成分とサンプリングしたリセット期間の電流成分であるオフセット電流との差を求めることで、画素信号内に含まれるオフセット成分を取り除き、純粋な信号だけを取り出す。電流モードのままでＦＰＮ抑制機能を実現することができるので、電流／電圧変換回路が不要で、コンパクトな回路で固定パターンノイズ（ＦＰＮ）を抑圧することができる。
【図面の簡単な説明】
【図１】 電流出力方式の固体撮像素子と本発明に係る画素信号処理装置の一例である電流信号検出部とを備えた撮像装置の第１実施形態の構成例を示す図である。
【図２】 本発明に係る画素信号処理装置の一例である電流信号検出部の第１実施形態の構成例を示す図である。
【図３】 電流信号検出部の第２実施形態の構成例を示す図である。
【図４】 電流信号検出部の第３実施形態の構成例を示す図である。
【図５】 電流信号検出部の第４実施形態の構成例を示す図である。
【図６】 電流信号検出部の第５実施形態の構成例を示す図である。
【図７】 電流信号検出部の第６実施形態の構成例を示す図である。
【図８】 電流信号検出部の第７実施形態の構成例を示す図である。
【図９】 撮像装置の変形例を包括的に示したブロック図である。
【図１０】 固定パターンノイズの抑制機能を実現する従来の構成例を示す図である。
【符号の説明】
１…撮像装置、３…固体撮像素子、５…電流信号検出部、７…電圧動作点設定、９…電流サンプリング部、１０…感光部、１１…単位画素、１２…フォトダイオード、１３…増幅用トランジスタ、１４…垂直選択用トランジスタ、１５…セット用トランジスタ、１６…垂直走査回路、１７…垂直選択線、１８…垂直リセット線、１９…垂直信号線、２０…水平信号線（画素信号線）、２１…水平選択用トランジスタ、２２…水平走査回路、２４…電流電圧変換回路、７０，７０ａ，７０ｂ，８０…カレントミラー、９０…カレントコピア、Ｃ８１，Ｃ９１…容量素子、Ｑ７１，Ｑ７２，Ｑ７３，Ｑ７４，Ｑ８３，Ｑ９８…ＮchＭＯＳトランジスタ、Ｑ７５，Ｑ７６，Ｑ８１，Ｑ８２，Ｑ９１，Ｑ９２，Ｑ９３，Ｑ９４，Ｑ９５，Ｑ９７……ＰchＭＯＳトランジスタ、ＳＷ８１，ＳＷ９１，ＳＷ９２…スイッチ素子、Ｉ７１，Ｉ９１…定電流源
【発明の属する技術分野】
本発明は、固体撮像素子の画素信号処理方法および装置、並びに撮像装置に関する。より詳細には、ＣＭＯＳ型撮像素子や増幅型撮像素子など、画素にて得た画素信号を電流で出力する電流出力方式の固体撮像素子から出力された画素信号を処理するための処理方法および装置、並びにこの固体撮像素子および画素信号処理装置を具備した撮像装置に関する。
【０００２】
【従来の技術】
一般に、固体撮像装置は、フォトダイオードなどで構成された各受光素子で光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。この検出回路は、検出動作とリセット動作を交互に行なう場合が殆どで、リセットノイズといわれるノイズ信号を発生し、その影響で画素ごとにオフセット成分を生じる。また、この検出回路が受光素子ごとに設けられている、いわゆる増幅型固体撮像素子の場合には、この検出回路自体のばらつきが問題となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）といわれるノイズ信号の発生原因となる。このＦＰＮ信号は既知である相関２重サンプリング（Correlated Double Sampling：以下ＣＤＳという）といわれる信号処理方式によって取り除くことができる。
【０００３】
ここで、ＦＰＮ抑制機能（ＣＤＳ処理機能）の方法にはいくつかあるが、検出した信号とリセット時の信号を何らかの方法で引き算し、差分のみを出力するようにすることが多い。また、この引き算はサンプリングを必要とするため電圧信号で行なわれる場合が殆どである。したがって、たとえばＣＭＯＳ型撮像素子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固体撮像素子のように、画素信号を電流の形態で出力する電流出力型の固体撮像素子の場合には、電流電圧変換回路（以下Ｉ／Ｖ変換回路という）を用いて電圧信号に変換する必要がある。この場合、Ｉ／Ｖ変換回路、サンプリング回路、減算回路など、複雑なアナログ信号処理を必要とするため、どうしても回路規模が大きくなってしまうという問題がある。
【０００４】
一方で、電流信号のままでＦＰＮ抑制機能を実現するという発想もある。電流信号の場合は加算や減算が簡単に行なえるという特徴があるため、ＣＤＳのような減算処理は比較的簡単に済んでしまう可能性がある。たとえば、“IEEE TRANSACTIONS ON ELECTRON DEVICE,VOL44,No10「On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors；以下文献１という）”には、図１０（Ａ）に示すように、２セル構成のカレントコピアを用いてＦＰＮ抑制機能を実現する方法が紹介されている。この構成の動作を簡単に説明する。文献１には、図１０（Ｂ）、図１０（Ｃ）に示すように、２つの駆動方法が紹介されている。
【０００５】
図１０（Ｂ）に示す駆動方法においては、はじめに制御信号Φ１，Φ１Ｓ（対応する逆極性信号も含む；以下同様）にてｎチャネルのカレントコピア（電流記憶セル）を入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素をリセットし、ｎチャネルのカレントコピアにオフセット電流Ioffを流し込み、これを記憶する。その後、制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを出力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを入力フェーズにしてフォトダイオードから信号を読み出すと、“Ioff−Isig”が画素から流し込まれる。ここで、ｎチャネルのカレントコピアは先に記憶した電流Ioffを引き込むため、ｐチャネルのカレントコピアに信号Isigのみが流れ込むことになる。これを記憶し、出力してやることでオフセット電流Ioffを除去し、ＦＰＮを除去した本来の信号Isigを出力することができる。
【０００６】
ただし、この図１０（Ｂ）に示す駆動方法の場合において注意しなければいけないのは、画素の出力信号線の電位が、それぞれのフェーズによって変化してしまう可能性があることである。すなわち、ｎチャネルのカレントコピアが入力フェーズにある場合には、ｎチャネルのトランジスタがゲートとドレインを接続したダイオード接続となるため、信号線の電位はｎチャネルトランジスタのＶth＋その時の電流値とトランジスタサイズに応じたバイアス値となり、比較的ＧＮＤレベルに近い電位となり易い。
【０００７】
一方、ｎチャネルカレントコピアが出力フェーズ、ｐチャネルカレントコピアが入力フェーズにある場合、ｐチャネルのトランジスタがダイオード接続となるため、信号線の電位は、ＶＤＤ−ｐチャネルトランジスタのＶth−その時の電流値とトランジスタサイズに応じたバイアス値となり、比較的電源電圧に近いレベルになり易い。
【０００８】
このように、それぞれのフェーズにおいて信号線の電位の決まり方が違うため、電位が大きく変動してしまう可能性がある。たとえば特開２０００−３０７９５８号の「固体撮像素子およびその画素信号処理方法」（以下文献２という）において述べられているように、各画素内に増幅用トランジスタをもつ増幅型の固体撮像素子においては、その信号線の電位は増幅トランジスタの増幅率に大きく影響を与えるため、信号線の電位が大きく変動することは好ましくない。
【０００９】
さらに、大きな増幅率を確保しようとした場合、ｎチャネルの増幅トランジスタを画素内に配置している場合には、信号線の電位はできるだけＧＮＤレベルに近い方がよいことになる。このような事情を考慮すると、図１０（Ｂ）に示すような駆動方法を用いてＦＰＮ抑制機能を実現することは、信号線の電位変動という観点から好ましくなく、画素信号のリニアリティの悪化や、信号量の低下といった問題を引き起こす可能性がある。
【００１０】
一方、図１０（Ｃ）に示す駆動方法においては、はじめに制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素信号“Ioff−Isig”をｎチャネルのカレントコピアに記憶、次に制御信号Φ１にて画素信号線と本回路を切り離した状態で、ｎチャネルのカレントコピアに記憶した電流“Ioff−Isig”をｐチャネルのカレントコピアに転送し記憶する。
【００１１】
この間に画素をリセットしておく。リセット終了後、今度は制御信号Φ１，Φ１Ｓにてｎチャネルのカレントコピアを入力フェーズ、制御信号Φ２，Φ２Ｓにてｐチャネルのカレントコピアを出力フェーズにした状態で画素信号Ioffをｎチャネルのカレントコピアに記憶する。
【００１２】
最後に制御信号Φ１によって画素信号線を切り離した状態で、ｎチャネルのカレントコピア、ｐチャネルのカレントコピアをともに出力フェーズにし、さらに制御信号Φ３によりスイッチを開くことで、“Iout＝（Ioff−Isig）−Ioff＝−Isig”となって、オフセット成分Ioffを除去し、ＦＰＮ（固定パターンノイズ）を除去した信号Isigを出力することができる。
【００１３】
この図１０（Ｃ）に示す駆動方法の場合に注意しなければならないのは、制御信号Φ１によって画素信号線を回路と切り離す時間が必ず必要になるということで、その間画素信号線の電位は非常に不安定となる。また、画素信号“Ioff−Isig”とリセット時の信号Ioffを独立にサンプリングするため、必ず２つのカレントコピア９０が必要になり、さらに、記憶−転送−記憶−出力と全部で４つのフェーズが必要のため、制御が非常に複雑になるという問題がある。
【００１４】
なお、文献１に示されている回路において、その駆動方法を変形することで、前段側の１つのカレントコピアを用いて、ＦＰＮ（固定パターンノイズ）を除去した信号Isigを出力することができる点も開示されている。しかしながら、この場合においても、制御信号Φ１を切り替えることが必要であり、依然として、信号線の電位変動という問題を引き起こすので、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができず、リニアリティも悪化する。
【００１５】
【発明が解決しようとする課題】
以上説明したように、電流出力型の固体撮像素子を使用する場合には、ＣＤＳ処理などのＦＰＮ抑圧のための処理が必要であり、この場合に、電流信号を電圧信号に変換してから公知のＣＤＳ処理を施すのでは、複雑なアナログ信号処理を必要とする。
【００１６】
また、この電流出力型の固体撮像素子においては、信号を電流のままで扱うことでＦＰＮ抑圧処理を簡単化できる可能性があるが、従来報告されているＣＤＳ処理などの方法では、画素信号線の電位変動が大きい、または不安定、といった問題を抱えている。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、電流出力型の固体撮像素子を使用する場合において、信号線の電位を安定した状態にしつつ、固定パターンノイズを除去した電流信号を取得することのできる画素信号検出方法および装置、並びに撮像装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
すなわち、本発明に係る画素信号処理方法は、固体撮像素子の各画素から水平信号線を介して出力される電流信号に含まれているオフセット成分を抑制する画素信号処理方法であって、水平信号線の電圧を予め定められたほぼ一定の電圧に維持した状態で、水平信号線を介して出力される電流信号を、この電流信号の形態のままで受け取るようにした。電流信号の形態のままで受け取る仕組みとしては、水平信号線を介して出力される電流信号を入力側のトランジスタ素子で受け取り、この入力側のトランジスタ素子が受け取った電流信号に対応する電流信号を出力側のトランジスタ素子から出力する手法を採る。
【００１９】
そして、画素ごとに、出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と電流信号における検出期間の成分との差を求め、これにより、オフセット成分が抑制された信号成分を抽出するようにした。
【００２０】
本発明に係る画素信号処理装置は、前記本発明に係る画素信号処理方法を実施する装置であって、水平信号線の電圧を予め定められたほぼ一定の電圧に維持する電圧動作点設定部と、電圧動作点設定部により水平信号線の電圧動作点が一定の電圧に維持された状態で水平信号線からの電流信号を受け取る入力側のトランジスタ素子および当該入力側のトランジスタ素子が受け取った前記電流信号に対応する電流信号を出力する出力側のトランジスタ素子を具備し、画素ごとに、出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と電流信号における検出期間の成分との差を求め、これにより、オフセット成分が抑制された信号成分を抽出する電流サンプリング部とを備えた。
【００２１】
ここで、電圧動作点設定部は、画素信号線を介して出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を電流サンプリング部に向けて出力する電流／電流変換部を有するものとしてもよい。
【００２２】
この電流／電流変換部は、画素信号線に接続された入力側の素子と電流サンプリング部側に配された出力側の素子とがミラー接続されたカレントミラー回路を含むものであることが望ましい。
【００２３】
この場合、カレントミラー回路を構成する出力側の素子の電流出力端子と電流サンプリング部との間に、制御入力端子を有するトランジスタを直列に設けるなど、カレントミラー回路の定電流特性を向上させる定電流特性向上部を設けるとよい。またこの場合、トランジスタの制御入力端子を制御することで、カレントミラー回路を構成する出力側の素子の入出力端子間電圧（たとえばソース−ドレイン間電圧）をほぼ一定に維持するとよい。
【００２４】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、サンプリングの処理と差を求める処理とを１度だけ行なうことで、オフセット成分が抑制された信号成分を抽出するものとしてもよい。
【００２５】
また、電流サンプリング部を、リセット期間に対応する入力フェーズ時に電流信号におけるリセット期間の電流成分を受けて保持し、検出期間に対応する出力フェーズ時には入力フェーズ時に保持した電流成分を出力する、電流入出力端子を有するカレントコピアを具備したものとしてもよい。この場合、電流信号における検出期間には、電流サンプリング部は、検出期間の電流成分とカレントコピアの電流入出力端子から出力される電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００２６】
なお、カレントコピアの電流入出力端子と電圧動作点設定部との間に、制御入力端子を有するトランジスタを直列に設けるなど、カレントコピアの電流保持特性を向上させる電流保持特性向上部を設けるとよい。またこの場合、トランジスタの制御入力端子を制御することで、カレントコピアの入出力端子の電圧（たとえばセルの主要部であるトランジスタのソース−ドレイン間電圧）をほぼ一定に維持するとよい。
【００２７】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、電流信号をオンオフするスイッチ素子と、リセット期間におけるスイッチ素子のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、電圧動作点設定部に接続された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備するものとしてもよい。
【００２８】
この場合、電流信号における検出期間には、電流サンプリング部は、カレントミラー回路の出力側の素子から出力される検出期間の成分と容量素子が保持している電圧に応じた電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００２９】
また、本発明に係る画素信号処理装置においては、電流サンプリング部を、電流信号をオンオフするスイッチ素子と、リセット期間におけるスイッチ素子のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、容量素子の側に配された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備するものとしてもよい。
【００３０】
この場合、電流信号における検出期間には、電流サンプリング部は、検出期間の電流成分と、容量素子が保持している電圧に応じた電流成分であって、カレントミラー回路の出力側の素子から出力された電流成分との差を求めることで、オフセット成分が抑制された信号成分を抽出する。
【００３１】
本発明に係る撮像装置は、各画素からの電流信号を画素信号線を介して出力する固体撮像素子と、本発明に係る画素信号処理装置とを具備したものである。
【００３２】
【作用】
上記構成においては、電圧動作点設定部により、電流出力型の固体撮像素子の水平信号線の電圧を予め定められたほぼ一定の電圧に維持しておく。そしてこの状態で、電流サンプリング部は、水平信号線を介して出力される電流信号を、電流信号の形態のままで受け取る。このため、水平信号線を介して出力される電流信号を入力側のトランジスタ素子で受け取り、この入力側のトランジスタ素子が受け取った電流信号に対応する電流信号を出力側のトランジスタ素子から出力する。つまり、水平信号線の電圧レベルを一定に維持したまま水平信号を入力側および出力側の各トランジスタ素子で読み出した後、たとえばカレントコピアやスイッチ素子および容量素子からなるサンプルホールド回路などにより、リセット期間の画素信号を電流成分のままサンプリングする。そして、検出期間の電流成分とサンプリングしたリセット期間の電流成分であるオフセット電流との差を求めることで、画素信号内に含まれるオフセット成分を取り除き、純粋な信号だけを取り出す。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３４】
図１は、電流出力方式の固体撮像素子と本発明に係る画素信号処理装置の一例である電流信号検出部とを備えた撮像装置の第１実施形態の構成例を示す図である。この撮像装置１は、固体撮像素子３として、たとえばＣＭＯＳ型撮像素子を備えている。また撮像装置１は、固体撮像素子３の後段に、電圧動作点設定部７および電流サンプリング部９を具備した電流信号検出部５を備えている。なお、固体撮像素子３と電流信号検出部５とを１つの半導体基板上に形成してもよい。
【００３５】
図１において、固体撮像素子３を構成する感光部１０の単位画素１１は、フォトダイオード１２、増幅用トランジスタ１３、垂直選択用トランジスタ１４、およびリセット用トランジスタ１５によって構成されている。これらトランジスタ１３〜１５として、本例では、ＮchＭＯＳトランジスタが用いられている。単位画素１１がＸ方向（列方向）およびＹ方向（行方向）に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００３６】
単位画素１１において、垂直選択用トランジスタ１４のゲート電極には垂直走査回路１６から垂直選択線１７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１５のゲート電極には垂直走査回路１６から垂直リセット線１８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１２で光電変換された信号電荷は増幅用トランジスタ１３で信号電流に変換され、垂直選択用トランジスタ１４を通して垂直信号線１９に出力される。
【００３７】
垂直信号線１９と水平信号線２０との間には、水平選択用トランジスタ２１が接続されている。この水平選択用トランジスタ２１のゲート電極には、水平走査回路２２から水平走査パルスφＨｎが与えられる。これにより、画素１１から垂直信号線１９に出力された信号電流は、水平選択用トランジスタ２１を通して水平信号線２０に流れる。
【００３８】
水平信号線２０の一方の端部には、電流信号検出部５が接続され、その内部の電圧動作点設定部７および電流サンプリング部９を介して、さらに電流電圧変換回路２４が接続されている。電流サンプリング部９は、画素信号線の一例である水平信号線２０を通じて画素信号を電流として受け取り、その電流をサンプリングすることによって、電流信号中に含まれているオフセット電流を取り除き、純粋な信号だけを取り出す。これにより、画素信号内に含まれるＦＰＮ（固定パターンノイズ）を抑圧する。
【００３９】
電圧動作点設定部７は、電流信号検出部５における電流信号の検出（サンプリング）時に、水平信号線２０の電圧を略一定レベル（たとえばＧＮＤレベル付近）に安定に保つ。電流電圧変換回路２４は、水平信号線２０から電流信号検出部５を通して入力される信号電流を信号電圧に変換して出力する。
【００４０】
図２は、本発明に係る画素信号処理装置の一例である電流信号検出部５の第１実施形態の構成例を示す図である。ここで図２（Ａ）は、その回路図、図２（Ｂ）は動作を説明するためのタイミングチャートである。第１実施形態の構成では、電圧動作点設定部７としてカレントミラー７０を使用し、電流サンプリング部９としてカレントコピア（電流記憶セル）９０を使用した点に特徴を有する。
【００４１】
カレントミラー７０は、固体撮像素子３の画素信号線の一例である水平信号線２０を介して出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を出力する電流／電流変換部の一例である。
【００４２】
このカレントミラー７０は、図２（Ａ）に示すように、ドレインおよびゲートが水平信号線２０に共通に接続され、かつソースが電位の基準であるグランドに接続された入力側の素子としてのＮchＭＯＳトランジスタＱ７１と、このＮchＭＯＳトランジスタＱ７１とゲートが共通に接続され、かつソースがグランド（ＧＮＤ）に接続された出力側の素子としてのＮchＭＯＳトランジスタＱ７２とから構成されている。すなわち、固体撮像素子３から信号が流れてくる画素信号線２０をＮchＭＯＳトランジスタＱ７１，Ｑ７２からなるカレントミラー７０に接続する。両ＮchＭＯＳトランジスタＱ７１，Ｑ７２としては同じ特性のものが用いられる。
【００４３】
また、図２（Ａ）に示すように、カレントコピア９０は、入出力端子としてのドレインがＮchＭＯＳトランジスタＱ７２のドレインと接続され、ソースが電源線ＶＤＤに接続されたＰchＭＯＳトランジスタＱ９１と、このＰchＭＯＳトランジスタＱ９１のゲートと電源線ＶＤＤとの間に接続されたサンプリング用の容量素子Ｃ９１と、ＰchＭＯＳトランジスタＱ９１のゲートとドレイン間に接続されたスイッチ素子ＳＷ９１と、ＰchＭＯＳトランジスタＱ９１のドレインと電流出力端子Ioutとの間に接続されたスイッチ素子ＳＷ９２とから構成されている。
【００４４】
すなわち、先ず、カレントミラー７０の出力、つまりＮchＭＯＳトランジスタＱ７２のドレイン端子を、ＰchＭＯＳトランジスタＱ９１のドレイン端子に接続する。ＰchＭＯＳトランジスタＱ９１のゲートには、サンプリング用の容量素子Ｃ９１が電源電圧ＶＤＤとの間に接続され、また、ゲートとドレインの間にスイッチ素子ＳＷ９１が挿入され、カレントコピア９０として構成される。
【００４５】
ＮchＭＯＳトランジスタＱ７２とＰchＭＯＳトランジスタＱ９１のドレイン端子同士をつないだノードの先には、スイッチ素子ＳＷ９２が接続され、出力端子Ioutに接続される。
【００４６】
ここで、図２（Ａ１）に示すように、スイッチ素子ＳＷ９１を導通状態、スイッチ素子ＳＷ９２を非導通状態に制御するとカレントコピア９０は入力フェーズとなり、図２（Ａ２）に示すように、スイッチ素子ＳＷ９１を非導通状態、スイッチ素子ＳＷ９２を導通状態に制御するとカレントコピア９０は出力フェーズとなる。
【００４７】
なお、この図２（Ａ）の例では、固体撮像素子３が増幅トランジスタ１３としてＮchＭＯＳトランジスタを備えているので、これに応じて、カレントミラー７０としてＮchＭＯＳトランジスタを、カレントコピア９０としてＰchＭＯＳトランジスタをそれぞれ使用しているが、固体撮像素子３が、増幅トランジスタ１３としてＰchＭＯＳトランジスタを備えている場合には、カレントミラー７０およびカレントコピア９０の形態も、図２（Ａ）にて使用しているトランジスタのＮchとＰchの極性を反転させたものを使用すればよい。
【００４８】
図２（Ｂ）には、固体撮像素子３の出力信号波形ＩINと合わせて、スイッチ素子ＳＷ９１の制御パルスΦＲＳＴ、スイッチ素子ＳＷ９２の制御パルスΦＤＥＴ、および出力端子Ioutに現れる出力信号波形Ioutとが示されている。ただし、制御パルスΦＲＳＴ，ΦＤＥＴは、ハイ（Ｈ）期間にそれぞれのスイッチ素子を導通状態（オン）、ロー（Ｌ）期間に非導通状態（オフ）に制御するものとする。このΦＲＳＴとΦＤＥＴのスイッチ制御によって、ＰchＭＯＳトランジスタＱ９１および容量素子Ｃ９１はカレントコピアとして動作する。
【００４９】
固体撮像素子３から水平信号線２０を介して、カレントミラー７０のＮｃｈＭＯＳトランジスタＱ７１に、図２（Ｂ）に示す信号波形の信号電流ＩINが供給される。この信号波形は、電流出力型の固体撮像素子の一般的な出力信号波形と同じである。たとえば、１画素期間内にはリセット期間と検出期間とがあり、リセット期間にはオフセット成分の信号Ioffが、検出期間には検出電流“Ioff−Isig”が出力される。その差分であるIsigが本来必要な信号電流となる。
【００５０】
固体撮像素子３から出力されたこの信号電流ＩINは、画素信号線２０を介してＮchＭＯＳトランジスタＱ７１，Ｑ７２から構成されるカレントミラー７０に供給される。カレントミラー７０は入力と出力の電流が同じになるように働くため、ＮchＭＯＳトランジスタＱ７１に入力された信号電流は、そのままＮchＭＯＳトランジスタＱ７２のドレインに現れる。
【００５１】
固体撮像素子３の出力信号ＩINがリセット期間にあるときには、図２（Ａ１）に示すように、制御パルスΦＲＳＴのＨ期間によってスイッチ素子ＳＷ９１を導通状態、制御パルスΦＤＥＴのＬ期間によってスイッチ素子ＳＷ９２を非導通状態に制御する。このときカレントコピア９０は入力フェーズとなり、固体撮像素子３からカレントミラー７０を介して流れてきた電流Ioffをすべて入力する。
【００５２】
そして、このときの信号電流（オフセット成分）Ioffの大きさに応じた電圧がＰchＭＯＳトランジスタＱ９１のゲート端子に現れ、次の瞬間スイッチ素子ＳＷ９１を非導通状態にすることで、そのときのゲート電圧を容量素子Ｃ９１が記憶する。このカレントコピア９０は出力フェーズとなり、先に入力したオフセット電流Ioffを記憶し、そのまま流し続けようとする。
【００５３】
この状態で次に固体撮像素子３の出力信号ＩINは検出期間に移り、“Ioff−Isig”という信号がカレントミラー７０を介して流れ込んでくるが、カレントコピア９０は出力フェーズにあるため、先に容量素子Ｃ９１に記憶した電流Ioffを流し続けようとする。このときスイッチ素子ＳＷ９２を導通状態にしてやることで、カレントコピア９０の記憶した電流Ioffと、カレントミラー７０を介して流れ込んでくる信号電流“Ioff−Isig”の差分だけがIout端子に現れることになる。すなわち、“Iout＝Ioff−（Ioff−Isig）＝Isig”となり、オフセット成分Ioffを含まない純粋な信号IsigだけがIout端子に現れることになる。
【００５４】
このように、図２に示した第１実施形態の構成を用いることで、ＦＰＮの原因となるオフセット電流Ioffを取り除き、本来の信号成分Isigだけを出力端子Ioutから電流信号Ioutとして取り出すことができ、電流モードのＣＤＳ処理機能（すなわちＦＰＮ抑制機能）を実現することができる。なお、この出力電流信号は連続波となっていないが、電流電圧変換回路２４によるＩ／Ｖ変換後にサンプル・アンド・ホールド回路によって連続信号に変換されるのは、従来の撮像装置と変わりがない。
【００５５】
この回路は、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１つのカレントミラー７０と、ＰchＭＯＳトランジスタＱ９１、容量素子Ｃ９１、およびスイッチ素子ＳＷ９１，ＳＷ９２からなる１つのカレントコピア９０だけで構成され、非常に回路構成が簡単で素子数が少ないという特徴を持つ。また、電流サンプリング部９として機能するカレントコピア９０に対する制御も、リセット期間中に記憶、検出期間中に出力と、２つのフェーズを持つだけなので、非常に制御が簡単であるという特徴をもつ。
【００５６】
また、画素信号線２０の電位は、カレントミラー７０を構成するダイオード接続されたＮchＭＯＳトランジスタＱ７１によって常に決定され、ＮchＭＯＳトランジスタＱ７１のＶth＋その時の電流値とトランジスタサイズに応じたバイアス値となる。トランジスタのＶthとサイズを適切に選択することよってＧＮＤ付近で常に安定にすることができる。そして、これにより、固体撮像素子３内の増幅トランジスタ１３は常に良好な増幅率を保ち、リニアリティの悪化を防ぐことができる。
【００５７】
図３は、電流信号検出部５の第２実施形態の構成例を示す図である。この第２実施形態の電流信号検出部５は、図２に示した第１実施形態の構成を基本とし、さらに、カレントミラー７０の出力となるＮchＭＯＳトランジスタＱ７２と直列に、本発明に係る定電流特性向上部として機能するＮchＭＯＳトランジスタＱ７３、カレントコピア９０を形成するＰchＭＯＳトランジスタＱ９１と直列に、本発明に係る電流保持特性向上部として機能するＰchＭＯＳトランジスタＱ９２を、それぞれ備えている。すなわち、ＮchＭＯＳトランジスタＱ７２のドレイン側にＮchＭＯＳトランジスタＱ７３が、ＰchＭＯＳトランジスタＱ９１のドレイン側にＰchＭＯＳトランジスタＱ９２が、それぞれ直列に挿入されている。
【００５８】
スイッチ素子ＳＷ９１は、ＰchＭＯＳトランジスタＱ９１のゲート端子と、ＰchＭＯＳトランジスタＱ９２のドレイン端子との間に挿入されている。ＮchＭＯＳトランジスタＱ７３のゲートにはバイアス電圧ＢＮが、ＰchＭＯＳトランジスタＱ９２のゲートにはバイアス電圧ＢＰが供給される。
【００５９】
カレントミラー７０は、一般的に、入力された電流をそのまま出力側にも流すように働くが、いわゆるアーリ効果（チャンネル長変調効果）のためドレイン電圧依存性があるので、出力側のトランジスタのドレイン電圧の変動が大きい場合は、トランジスタの出力コンダクタンスの影響で出力電流に誤差を生ずる。これを解決するために挿入されたのがＮchＭＯＳトランジスタＱ７３で、ＮchＭＯＳトランジスタＱ７２と直列に挿入することでカレントミラー７０の出力側の電位変動を抑え、定電流特性を向上させることができる。なお、ＮchＭＯＳトランジスタＱ７３のゲートには、バイアス電圧ＢＮとして、任意の定電圧を加えてもよいし、あるいは動作中にアクティブに変化するような電圧を加えてもよい。
【００６０】
また、カレントコピア９０は、一般的に、入力フェーズにあるときの電流をそのまま記憶し、出力フェーズでも同じ電流を流し続けるように働くが、やはりアーリ効果により、カレントコピア９０を構成するトランジスタ（カレントコピアセル）のドレイン電圧の変動が大きい場合には、トランジスタの出力コンダクタンスの影響で出力フェーズの電流に誤差を生じ電流保持特性が低下する。つまり、カレントコピア９０のサンプリングの精度が低下する。
【００６１】
これを解決するために挿入されたのがＰchＭＯＳトランジスタＱ９２で、ＰchＭＯＳトランジスタＱ９１と直列に挿入することでトランジスタのドレイン端の電圧変動を抑え、サンプリングの精度を高くし、カレントコピアの電流保持特性を向上させることができる。なお、ＰchＭＯＳトランジスタＱ９２のゲートには、バイアス電圧ＢＰとして、任意の定電圧を加えてもよいし、あるいは動作中にアクティブに変化するような電圧を加えるてもよい。
【００６２】
この第２実施形態の構成によれば、ドレイン端の電圧変動を抑えたことの効果によって、カレントミラー７０の流す電流、およびカレントコピア９０の流す電流の誤差が少なくなり、より高精度な電流モードのＣＤＳ処理機能を実現することができ、ＦＰＮ抑圧効果が増加する。
【００６３】
図４は、電流信号検出部５の第３実施形態の構成例を示す図である。この第３実施形態の電流信号検出部５は、図３に示した第２実施形態の構成を基本とし、さらに、ＮchＭＯＳトランジスタＱ７３のゲート電圧を作るためのＮchＭＯＳトランジスタＱ７４および定電流源Ｉ７１、さらにＰchＭＯＳトランジスタＱ９２のゲート電圧を作るためのＰchＭＯＳトランジスタＱ９３および定電流源Ｉ９１を備えている。
【００６４】
すなわち、ＮchＭＯＳトランジスタＱ７４のゲート端子がＮchＭＯＳトランジスタＱ７２のドレイン端子に、ドレイン端子がＮchＭＯＳトランジスタＱ７３のゲート端子にそれぞれ接続される。また、ＮchＭＯＳトランジスタＱ７４のドレイン端子には、定電流源Ｉ７１が接続される。
【００６５】
さらに、ＰchＭＯＳトランジスタＱ９３のゲート端子がＰchＭＯＳトランジスタＱ９１のドレイン端子に、ドレイン端子がＰchＭＯＳトランジスタＱ９２のゲート端子にそれぞれ接続される。また、ＰchＭＯＳトランジスタＱ９３のドレイン端子には、定電流源Ｉ９１が接続される。
【００６６】
ここで、カレントミラー７０側において、ＮchＭＯＳトランジスタＱ７４には定電流源Ｉ７１から常に一定の電流が供給されるため、ＮchＭＯＳトランジスタＱ７４が飽和領域で動作している場合には、そのドレイン電圧にかかわらず常に一定のゲート−ソース間電圧Ｖgsが発生している。ただし、ゲート端子は、ＮchＭＯＳトランジスタＱ７２のドレイン端子に接続されているため、結果的には、カレントミラー７０を構成する出力側の素子であるＮchＭＯＳトランジスタＱ７２のドレイン電圧が常に一定値になるように、ＮchＭＯＳトランジスタＱ７３のゲート電圧が決まる。
【００６７】
これにより、カレントミラー７０の定電流特性はＮchＭＯＳトランジスタＱ７３のゲート電圧ＢＮを単純に定電圧で押さえるよりもずっと高くなり、カレントミラー７０の出力電流の誤差を減らすことができる。つまり、カレントミラー回路の定電流特性を向上させることができる。
【００６８】
また、カレントコピア９０側において、ＰchＭＯＳトランジスタＱ９３には定電流源Ｉ９１から常に一定の電流が供給されるため、ＰchＭＯＳトランジスタＱ９３が飽和領域で動作している場合には、そのドレイン電圧にかかわらず常に一定のゲート−ソース間電圧が発生している。ただし、ゲート端子は、ＰchＭＯＳトランジスタＱ９１のドレイン端子に接続されているため、結果的には、カレントコピア９０の入出力端子であるＰchＭＯＳトランジスタＱ９１のドレインの端子電圧が常に一定値になるように、ＰchＭＯＳトランジスタＱ９２のゲート電圧が決まる。
【００６９】
これにより、カレントコピア９０のサンプリングの精度はＰchＭＯＳトランジスタＱ９２のゲート電圧ＢＰを単純に定電圧で押さえるよりもずっと高くなり、カレントコピア９０の出力電流の誤差を減らすことができる。つまり、カレントコピア９０の電流保持特性を向上させることができる。
【００７０】
この第３実施形態の構成によれば、ドレイン電圧が常に一定値になるように作用する効果により、第２実施形態の構成に比べてさらに高い精度で電流モードのＣＣＤＳ処理機能を実現することができ、ＦＰＮ抑圧効果が一層増大する。
【００７１】
図５は、電流信号検出部５の第４実施形態の構成例を示す図である。ここで、図５（Ａ）はその基本形、図５（Ｂ）は変形例を示す。第４実施形態の電流信号検出部５は、図２に示した第１実施形態の構成におけるスイッチ素子ＳＷ９１，ＳＷ９２を、トランジスタを用いて構成したものである。
【００７２】
図５（Ａ）に示すように、カレントコピア９０のサンプリングに用いられているスイッチ素子ＳＷ９１は、ＰchＭＯＳトランジスタＱ９４，Ｑ９５によって構成されており、ＰchＭＯＳトランジスタＱ９５のソースとドレインは短絡され、かつＰchＭＯＳトランジスタＱ９４，Ｑ９５には位相が逆の制御パルスが加えられる。
【００７３】
ＰchＭＯＳトランジスタＱ９４，Ｑ９５のうち、制御パルスΦＤＥＴとしての通常のスイッチ動作を行なっているのがＰchＭＯＳトランジスタＱ９４で、ゲートに加えられる制御パルスがＬ期間（＝ＧＮＤレベル）であれば導通、Ｈ期間（＝ＶＤＤレベル）であれば非導通の状態を作り出す。すなわち、図２（Ｂ）に示した制御パルスΦＤＥＴとは逆極性の制御電圧をゲートに供給する。
【００７４】
ただし、このようにトランジスタを用いてサンプリング用のスイッチ素子を構成した場合に問題となるのが、一般的にフィードスルーノイズといわれているノイズを発生することである。具体的には、ＰchＭＯＳトランジスタＱ９４が導通状態から非導通状態に遷移するとき、トランジスタの空乏層に蓄えられた電荷や、ゲート−ソース間の寄生容量に蓄えられた電荷が容量素子Ｃ９１に吐き出され、結果的に容量素子Ｃ９１に記憶された電位に誤差を生じてしまうことがある。
【００７５】
これを解決するために用いられているのがＰchＭＯＳトランジスタＱ９５で、ソース−ドレイン間を短絡し、ＰchＭＯＳトランジスタＱ９４とは逆相の制御パルスをゲートに加えている。すなわち、ＰchＭＯＳトランジスタＱ９４が非導通状態に遷移するときに、ＰchＭＯＳトランジスタＱ９５は導通状態に遷移し、このときＰchＭＯＳトランジスタＱ９４が吐き出した電荷をＰchＭＯＳトランジスタＱ９５が吸い込むことになり、結果的に容量素子Ｃ９１へ電荷が吐き出されることを防ぐことで、電位誤差を減らすことができる。
【００７６】
なお、図５（Ａ）に示した例では、スイッチ素子ＳＷ９１の代わりにＰchＭＯＳトランジスタだけを用いているが、図５（Ｂ）に示すように、ＰchＭＯＳトランジスタＱ９４ａとＮchＭＯＳトランジスタＱ９４ｂとを並列に接続し、ソースとドレインとを互い違いに接続したいわゆるＣＭＯＳスイッチの構成としてもよい。
【００７７】
そしてこの場合、フィードスルーノイズ対策のために入れているＰchＭＯＳトランジスタＱ９５についても、ＰchＭＯＳトランジスタＱ９５ａとＮchＭＯＳトランジスタＱ９５ｂとを並列にＣＭＯＳスイッチの構成で接続して使用する。また、一般的にフィードスルーノイズ対策に用いられるトランジスタのサイズは、スイッチに用いられているトランジスタサイズの半分程度にする場合が多い。
【００７８】
一方、スイッチ素子ＳＷ９２は、ＰchＭＯＳトランジスタＱ９７とＮchＭＯＳトランジスタＱ９８によって、一般的にＣＭＯＳスイッチといわれている構成で接続されており、やはり位相が逆の制御パルスが加えられる。ゲートに加えられる制御パルスによって、導通、非導通の状態を作り出すことができる。なお、場合によっては、ＰchＭＯＳトランジスタＱ９７のみ、もしくはＮchＭＯＳトランジスタＱ９８のみで構成してもよい。
【００７９】
図６は、電流信号検出部５の第５実施形態の構成例を示す図である。この第５実施形態の電流信号検出部５は、電圧動作点設定部の一例である２段構成のカレントミラー７０を、従来技術で示した２セル構成のカレントコピアと組み合わせたものである。
【００８０】
第５実施形態のカレントミラー７０は、１段目のカレントミラーを構成するＮchＭＯＳトランジスタＱ７２のドレイン側に、ドレインおよびゲートが共通に接続され、かつソースが電源ＶＤＤに接続されたＰchＭＯＳトランジスタＱ７５と、このＰchＭＯＳトランジスタＱ７５とゲートが共通に接続され、かつソースが電源ＶＤＤに接続されたＰchＭＯＳトランジスタＱ７６とから構成された２段目のカレントミラー７０ｂを備えている。両ＰchＭＯＳトランジスタＱ７５，Ｑ７６としては同じ特性のものが用いられる。
【００８１】
この第５実施形態の構成においては、固体撮像素子３から画素信号線２０を介して流れてくる信号電流ＩINを、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１段目のカレントミラー７０ａで受け、さらにこの信号電流ＩINを、ＰchＭＯＳトランジスタＱ７５，Ｑ７６からなる２段目のカレントミラー７０ｂを経由して、カレントコピア９０に供給する。
【００８２】
そして、この第５実施形態の構成における電流信号の検出手法は図＊１に示した従来構成と同じであり、オフセット成分Ioffを含まない純粋な信号IsigだけがIout端子に現れる。また、画素信号線２０の電位は、１段目のカレントミラー７０ａを構成するダイオード接続されたＮchＭＯＳトランジスタＱ７１によって常にほぼ一定の値に保持されるので、第１実施形態と同様に、固体撮像素子３内の増幅トランジスタ１３は常に良好な増幅率を保ち、リニアリティの悪化を防ぐことができる。
【００８３】
図７は、電流信号検出部５の第６実施形態の構成例を示す図である。ここで図７（Ａ）は、その回路図、図７（Ｂ）は動作を説明するためのタイミングチャートである。この第６実施形態の電流信号検出部５は、電圧動作点設定部７として第１〜第５実施形態と同様にカレントミラー７０を使用する一方、電流サンプリング部９として、第１〜第５実施形態のカレントコピア９０に代えて、電流信号をオンオフするスイッチ素子ＳＷ８１、スイッチ素子ＳＷ８１のオン時に電流信号を受けて当該電流信号に応じた電圧を保持する容量素子Ｃ８１、およびカレントミラー８０、スイッチ素子ＳＷ８１がオンしているときに他のトランジスタとの間でカレントミラーを形成するトランジスタＱ８３を使用する点に特徴を有する。スイッチ素子ＳＷ８１および容量素子Ｃ８１からなるサンプル・アンド・ホールド回路と、カレントミラーとによって、カレントコピア９０と同様の作用をさせるものである。
【００８４】
カレントミラー８０は、電圧動作点設定部７として機能するカレントミラー７０の構成要素であるＮchＭＯＳトランジスタＱ７２のドレイン側に、ドレインおよびゲートが共通に接続され、かつソースが電源ＶＤＤに接続された入力側の素子であるＰchＭＯＳトランジスタＱ８１と、このＰchＭＯＳトランジスタＱ８１とゲートが共通に接続され、かつソースが電源ＶＤＤに接続された出力側の素子であるＰchＭＯＳトランジスタＱ８２とから構成されている。両ＰchＭＯＳトランジスタＱ８１，Ｑ８２としては同じ特性のものが用いられる。
【００８５】
また、ＮchＭＯＳトランジスタＱ７１のゲートは、スイッチ素子ＳＷ８１を介して容量素子Ｃ８１の一端およびＮchＭＯＳトランジスタＱ８３のゲートに接続されている。容量素子Ｃ８１の他端およびＮchＭＯＳトランジスタＱ８３のソースは、電圧基準であるＧＮＤに接続されている。
【００８６】
スイッチ素子ＳＷ８１には、これを制御する制御パルスΦＲＳＴが供給され、制御パルスΦＲＳＴがＨ期間のみスイッチ素子ＳＷ８１は導通（オン）するものとする。図７（Ｂ）に示すように、固体撮像素子３の出力電流がリセット期間にあるときのみ、スイッチ素子ＳＷ８１を導通（オン）させる。スイッチ素子ＳＷ８１がオンしているとき、ＮchＭＯＳトランジスタＱ７１，Ｑ８３はカレントミラーを形成する。
【００８７】
次に、この第６実施形態の電流信号検出部５の動作を説明する。先ず、ＮchＭＯＳトランジスタＱ７１，Ｑ７２はカレントミラー７０を形成しており、ＮchＭＯＳトランジスタＱ７２はＮchＭＯＳトランジスタＱ７１の受け取った信号電流ＩINをそのまま流すように動作する。さらに、ＮchＭＯＳトランジスタＱ７２の出力電流は、ＰchＭＯＳトランジスタＱ８１，Ｑ８２から形成されたカレントミラー８０に入力され、ＰchＭＯＳトランジスタＱ８２ドレインにそのまま出力電流として現れる。
【００８８】
たとえば、固体撮像素子３の出力電流がリセット期間にあるときには、カレントミラー７０は、オフセット電流IoffをそのままＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０に入力し、さらにカレントミラー８０は、リセット期間のオフセット電流IoffをそのままＮchＭＯＳトランジスタＱ８３や出力端子Ioutに向けて出力する。
【００８９】
また、このリセット期間には、スイッチ素子ＳＷ８１を介してＮchＭＯＳトランジスタＱ７１，Ｑ８３のゲート同士が接続されカレントミラーを形成するため、リセット期間のオフセット電流Ioffが、そのままＮchＭＯＳトランジスタＱ８３のドレインに現れる。また、このとき、ＮchＭＯＳトランジスタＱ７１のゲートは、スイッチ素子ＳＷ８１を介して容量素子Ｃ８１と接続されるので、ＮchＭＯＳトランジスタＱ７１のゲート電圧は容量素子Ｃ８１に記憶保持される。
【００９０】
ここで、ＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２の電流の差分が出力端子Ioutに出力されることになるが、この時点ではＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２はお互い同じ大きさのオフセット電流Ioffを流しているため、図７（Ｂ）に示すように、出力電流Ioutは“０”である。
【００９１】
次に、固体撮像素子３の出力電流が検出期間では、スイッチ素子ＳＷ８１は非導通状態（オフ）にある。このとき、リセット期間にＮchＭＯＳトランジスタＱ７１が流していた電流に対応するゲート電圧が容量素子Ｃ８１に記憶保持され、ＮchＭＯＳトランジスタＱ８３のゲートに供給されている。このため、ＮchＭＯＳトランジスタＱ８３は、スイッチ素子ＳＷ８１がオフのときにも、容量素子Ｃ８１に記憶された電圧に対応する電流を流す。
【００９２】
ＮchＭＯＳトランジスタＱ７１，Ｑ８１を同じサイズにしておくと、スイッチ素子ＳＷ８１がオフ時にもＮchＭＯＳトランジスタＱ８３は、結果的に固体撮像素子３のリセット期間のオフセット電流Ioffを記憶し、流し続ける。つまり、ＮchＭＯＳトランジスタＱ８３は、先のリセット期間のオフセット電流Ioffを記憶したままである。
【００９３】
また、検出期間には、ＮchＭＯＳトランジスタＱ７２はＮchＭＯＳトランジスタＱ７１とカレントミラーを形成しているため、検出期間の検出電流“Ioff−Isig”をそのままＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０に入力し、さらにカレントミラー８０は、検出期間の検出電流“Ioff−Isig”をそのままＮchＭＯＳトランジスタＱ８３や出力端子Ioutに向けて出力する。
【００９４】
ここで、ＮchＭＯＳトランジスタＱ８３とＰchＭＯＳトランジスタＱ８２の電流の差分が出力端子Ioutに出力されることになるため、図７（Ｂ）に示すように、“Iout＝（Ioff−Isig）−Ioff＝−Isig”となって、信号成分だけが出力端子Ioutから出力されることになる。つまり、リセット期間のオフセット電流IoffをＮchＭＯＳトランジスタＱ８３から流し、検出期間の検出電流“Ioff−Isig”をＰchＭＯＳトランジスタＱ８１，Ｑ８２からなるカレントミラー８０で折り返して流すことで引き算を行なうことで、オフセット成分Ioffを含まない純粋な信号成分“−Isig”を生成するようにしている。
【００９５】
要するに、電流サンプリング部９は、電流信号ＩINにおける検出期間には、カレントミラー８０の出力側の素子であるＰchＭＯＳトランジスタＱ８２から出力される電流成分“Ioff−Isig”と容量素子Ｃ８１が保持している電圧に応じた電流成分Ioffとの差を求めることで、オフセット成分が抑制された信号成分“−Isig”を抽出する。
【００９６】
このように、電流サンプリング部９としてカレントコピアを用いない第６実施形態の構成においても、カレントコピアを用いた第１〜第５実施形態と出力電流の向きが逆にはなるが、ＦＰＮの原因となるオフセット電流Ioffを取り除き、本来の信号成分“−Isig”だけを出力端子Ioutから電流信号Ioutとして取り出すことができ、電流モードのＣＤＳ回路としての機能を果たすことができる。
【００９７】
なお、第１〜第５実施形態と異なり、リセット期間にスイッチ素子ＳＷ８１への制御信号ΦＲＳＴがオフのときには、リセットノイズ成分が出力端子Ioutに現れるが、連続した信号電圧にする過程、すなわち、電流電圧変換回路２４によるＩ／Ｖ変換後にサンプル・アンド・ホールド回路によって連続信号に変換される過程で、取り除くことができるので問題とならない。
【００９８】
また、この第６実施形態の回路も、ＮchＭＯＳトランジスタＱ７１，Ｑ７２からなる１つのカレントミラー７０と、スイッチ素子ＳＷ８１、容量素子Ｃ８１、およびＰchＭＯＳトランジスタＱ８１，Ｑ８２からなる１つのカレントミラー８０、並びにスイッチ素子ＳＷ８１がオンしているときにＮchＭＯＳトランジスタＱ７１との間でカレントミラーを形成するＮchＭＯＳトランジスタＱ８３で構成される電流サンプリング部９だけで構成され、第１〜第５実施形態とほぼ同様に非常に回路構成が簡単で素子数が少ないという特徴を持つ。また、電流サンプリング部９の制御も、リセット期間中に記憶、検出期間中に出力と、２つのフェーズを持つだけなので、非常に制御が簡単であるという特徴をもつ。
【００９９】
図８は、電流信号検出部５の第７実施形態の構成例を示す図である。この第７実施形態の電流信号検出部５は、リセット期間にＮchＭＯＳトランジスタＱ７１が流していた電流に対応したゲート電圧を容量素子Ｃ８１に記憶保持し、ＮchＭＯＳトランジスタＱ８３のゲートに供給する点では、図７に示した第６実施形態の構成と同様である。
【０１００】
一方、カレントミラー８０は、入力側の素子であるＰchＭＯＳトランジスタＱ８１のドレインが容量素子Ｃ８１と接続されたＮchＭＯＳトランジスタＱ８３のドレインと接続され、出力側の素子であるＰchＭＯＳトランジスタＱ８２のドレインがカレントミラー７０の出力側の素子であるＮchＭＯＳトランジスタＱ７２のドレインと接続されている点が図７に示した第６実施形態の構成と異なる。
【０１０１】
つまり、第６実施形態では、リセット期間のオフセット電流IoffをＮchＭＯＳトランジスタＱ８３から流し、検出期間の検出電流“Ioff−Isig”をカレントミラー８０で折り返して流すことで引き算を行なっていたが、第７実施形態の場合には、リセット期間のオフセット電流Ioffをカレントミラー８０で折り返し、検出期間の検出電流“Ioff−Isig”をＮchＭＯＳトランジスタＱ８３から流すことで引き算を行なっている。第７実施形態の場合には、出力電流Ioutの向きが第６実施形態の場合と逆になるが、基本的な動作およびそれより得られる効果は、第６実施形態と同様である。
【０１０２】
第６および第７実施形態の構成においても、精度向上のために、第２実施形態で示したように、カレントミラーの出力側に直列にトランジスタを挿入してもよい。また、さらなる精度向上のために、第３実施形態で示したように、直列に接続したトランジスタのゲート電圧を制御する回路を付加してもよい。さらに、スイッチ素子ＳＷ８１を、ＭＯＳトランジスタを用いて形成することもできる。この場合、第４実施形態で示したように、フィードスルー対策用のトランジスタを直列に付加してもよい。
【０１０３】
以上説明したように、上記の各実施形態によれば、部品点数が少なく簡単な回路で電流モードでのＦＰＮ抑制機能を実現することができる。また、制御信号が少なく、複雑な制御を必要としないため、制御回路も簡単化することができる。
【０１０４】
さらに、第５実施形態を除く各実施形態のように、サンプリング処理を一度しか行なわない構成とすることができるため、サンプリングに必要な容量素子も１つだけでよく、半導体中に作りこむ場合において、そのレイアウト面積を小さく抑えることができる。つまり、電圧動作点設定部や電流サンプリング部を撮像部（受光部／画素部）と同一の半導体基板に形成した一体型の固体撮像素子そのものを撮像装置とすることができる。
【０１０５】
また、画素信号線である水平信号線の電位を、電圧動作点設定部により常に一定値に抑えているため、電流サンプリング部におけるＦＰＮ抑制処理のすべての時間において、画素信号線の電位は安定である。たとえば、実施形態で示したように、ダイオード接続されたＮchトランジスタで押さえることで、ＧＮＤレベル付近に保つことができる。これにより、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができ、リニアリティも良好に保つことができる。
【０１０６】
また、カレントミラーやカレントコピアの出力に直列にトランジスタを挿入する、さらには直列に挿入したトランジスタのゲート電圧を制御することで、その定電流特性を向上させたり、サンプリングの精度を高くすることができる。これにより、出力コンダクタンスの大きいプロセスで作られたトランジスタを用いなければならない場合にも、ＦＰＮ抑制機能の精度を良好に保つことができる。また、サンプリング用のスイッチ素子としてトランジスタを用いる場合にも、フィードスルーノイズ対策用のトランジスタを同時に付加することで、サンプリングの精度の低下を防ぐことができる。
【０１０７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。また、上記の実施形態は、クレームにかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
【０１０８】
たとえば、第１〜第５実施形態では、電流サンプリング部としてカレントコピア（電流記憶セル）を使用していたが、その構成は、各実施形態で示したものに限らず、他の構成のものを使用してもよい。
【０１０９】
また、電流サンプリング部は、上記実施形態の構成のものに限らず、固体撮像素子からの出力電流における、リセット期間のオフセット成分を保持しておき、検出期間の検出電流成分との差を取ることで、オフセット成分を抑制もしくは除去する機能を備えたものであればよい。
【０１１０】
また、カレントミラーやカレントコピアの出力に直列にトランジスタを挿入したり、その挿入したトランジスタのゲート電圧を制御することで、定電流特性を向上させたりサンプリング精度を高くしていたが、たとえばソース抵抗付きカレントミラー回路、カスコード型カレントミラー回路、あるいはウィルソン型カレントミラー回路など、アーリ効果による影響を低減するための公知の手法を採用することもできる。
【０１１１】
つまり、カレントミラー回路自体が、本発明に係る定電流特性向上部を備えている構成としてもよい。なお、ソース抵抗付きカレントミラー回路の場合、ソース抵抗比によって、電流／電流変換部として機能するカレントミラーに、入出力が“１対１”に限らず、電流ゲインを設定することができる。
【０１１２】
また、電圧動作点設定部として機能させたカレントミラーは、入出力変換係数が“１”のものとして説明したが、これに限らず、電流ゲインを有する構成としてもよい。さらに電圧動作点設定部は、カレントミラーを利用したものに限らず、他の構成としてもよい。
【０１１３】
図９は、上記変形例を包括的に示した撮像装置を示すブロック図である。たとえば、図９（Ａ）に示すように、固体撮像素子３の水平信号線２０と接続され、この水平信号線２０を介して出力される電流信号ＩINを受け取る１次側の電流源７ａ、この電流源７ａの受け取った信号電流ＩINを変換係数αにて信号電流ＩINの大きさに対応する大きさの電流信号ＩIN２として電流サンプリング部９側に出力する２次側の電流源７ｂとを具備した電流／電流変換部を、電圧動作点設定部７として利用してもよい。
【０１１４】
また、２次側の電流源７ｂの後段に電流アンプ７ｃを設け、電流ゲインＡＩにてさらに所望のゲイン（“１”でもよい）を持たせて電流サンプリング部９に出力する構成としてもよい。
【０１１５】
また、図９（Ｂ）に示すように、固体撮像素子３の画素信号線（水平信号線２０）とサンプル＆ホールドなどによる電流サンプリング部９との接続ポイントにおける電圧を監視して、基準電圧Vrefとなるように、一定に保持するフィードバック制御型の電圧動作点設定部７とを組み合わせた構成としてもよい。
【０１１６】
なお図９（Ａ）において、電流源７ａ，７ｂの電圧基準は、ＧＮＤに限らず、任意の基準電圧Vrefとしてよい。また、電流源７ａ，７ｂは、上記各実施形態で示したように、ミラー接続されたカレントミラー回路としてもかまわない。
【０１１７】
また上記実施形態では、ＭＯＳトランジスタを用いて電圧動作点設定部や電流サンプリング部を構成した例を説明したが、接合（Junction）型電界効果トランジスタやバイポーラ（Bipolar ）型トランジスタを用いた構成であってもよい。
【０１１８】
さらに、上記実施形態では感光部が行列状（２次元状）に配されたエリアセンサを例に説明したが、これに限らず、ラインセンサであってもよい。
【０１１９】
また、上記実施形態で述べた各回路を、これらとは相補関係となるものに変形可能なのはいうまでもない。
【０１２０】
【発明の効果】
以上のように、本発明によれば、電圧動作点設定部により、電流出力型の固体撮像素子の画素信号線の電圧を予め定められたほぼ一定の電圧に維持しておくようにしたので、固体撮像素子内の増幅トランジスタは高い増幅率を保つことができ、リニアリティも良好に保つことができる。
【０１２１】
また、電流サンプリング部は、画素信号線を介して出力される電流信号を、電流信号の形態のまま受け取り、リセット期間の画素信号を電流成分のまま（直接に）サンプリングする。そして、検出期間の電流成分とサンプリングしたリセット期間の電流成分であるオフセット電流との差を求めることで、画素信号内に含まれるオフセット成分を取り除き、純粋な信号だけを取り出す。電流モードのままでＦＰＮ抑制機能を実現することができるので、電流／電圧変換回路が不要で、コンパクトな回路で固定パターンノイズ（ＦＰＮ）を抑圧することができる。
【図面の簡単な説明】
【図１】 電流出力方式の固体撮像素子と本発明に係る画素信号処理装置の一例である電流信号検出部とを備えた撮像装置の第１実施形態の構成例を示す図である。
【図２】 本発明に係る画素信号処理装置の一例である電流信号検出部の第１実施形態の構成例を示す図である。
【図３】 電流信号検出部の第２実施形態の構成例を示す図である。
【図４】 電流信号検出部の第３実施形態の構成例を示す図である。
【図５】 電流信号検出部の第４実施形態の構成例を示す図である。
【図６】 電流信号検出部の第５実施形態の構成例を示す図である。
【図７】 電流信号検出部の第６実施形態の構成例を示す図である。
【図８】 電流信号検出部の第７実施形態の構成例を示す図である。
【図９】 撮像装置の変形例を包括的に示したブロック図である。
【図１０】 固定パターンノイズの抑制機能を実現する従来の構成例を示す図である。
【符号の説明】
１…撮像装置、３…固体撮像素子、５…電流信号検出部、７…電圧動作点設定、９…電流サンプリング部、１０…感光部、１１…単位画素、１２…フォトダイオード、１３…増幅用トランジスタ、１４…垂直選択用トランジスタ、１５…セット用トランジスタ、１６…垂直走査回路、１７…垂直選択線、１８…垂直リセット線、１９…垂直信号線、２０…水平信号線（画素信号線）、２１…水平選択用トランジスタ、２２…水平走査回路、２４…電流電圧変換回路、７０，７０ａ，７０ｂ，８０…カレントミラー、９０…カレントコピア、Ｃ８１，Ｃ９１…容量素子、Ｑ７１，Ｑ７２，Ｑ７３，Ｑ７４，Ｑ８３，Ｑ９８…ＮchＭＯＳトランジスタ、Ｑ７５，Ｑ７６，Ｑ８１，Ｑ８２，Ｑ９１，Ｑ９２，Ｑ９３，Ｑ９４，Ｑ９５，Ｑ９７……ＰchＭＯＳトランジスタ、ＳＷ８１，ＳＷ９１，ＳＷ９２…スイッチ素子、Ｉ７１，Ｉ９１…定電流源
Claims (15)
- 固体撮像素子の各画素から水平信号線を介して出力される電流信号に含まれているオフセット成分を抑制する画素信号処理方法であって、
前記水平信号線の電圧を予め定められたほぼ一定の電圧に維持した状態で当該水平信号線を介して出力される前記電流信号を入力側のトランジスタ素子で受け取り、当該入力側のトランジスタ素子が受け取った前記電流信号に対応する電流信号を出力側のトランジスタ素子から出力し、
前記画素ごとに、前記出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と前記電流信号における検出期間の成分との差を求め、
これにより、前記オフセット成分が抑制された信号成分を抽出することを特徴とする画素信号処理方法。 - 固体撮像素子の各画素から水平信号線を介して出力される電流信号に含まれているオフセット成分を抑制する画素信号処理装置であって、
前記水平信号線の電圧を予め定められたほぼ一定の電圧に維持する電圧動作点設定部と、
前記電圧動作点設定部により前記水平信号線の電圧動作点が前記一定の電圧に維持された状態で前記水平信号線からの前記電流信号を受け取る入力側のトランジスタ素子および当該入力側のトランジスタ素子が受け取った前記電流信号に対応する電流信号を出力する出力側のトランジスタ素子を具備し、前記画素ごとに、前記出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と前記電流信号における検出期間の成分との差を求め、これにより、前記オフセット成分が抑制された信号成分を抽出する電流サンプリング部と
を備えたことを特徴とする画素信号処理装置。 - 前記電圧動作点設定部は、前記水平信号線を介して出力される電流信号を前記入力側のトランジスタ素子で受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を前記出力側のトランジスタ素子から前記電流サンプリング部に向けて出力する電流／電流変換部を有することを特徴とする請求項２に記載の画素信号処理装置。
- 前記電流／電流変換部は、前記水平信号線に接続された入力側の素子と前記電流サンプリング部側に配された出力側の素子とがミラー接続されたカレントミラー回路を含むことを特徴とする請求項３に記載の画素信号処理装置。
- 前記カレントミラー回路を構成する前記出力側の素子の電流出力端子と前記電流サンプリング部との間に、前記カレントミラー回路の定電流特性を向上させる定電流特性向上部を備えていることを特徴とする請求項４に記載の画素信号処理装置。
- 前記定電流特性向上部は、前記出力側の素子の電流出力端子と前記電流サンプリング部との間に直列に接続された、制御入力端子を有するトランジスタを具備することを特徴とする請求項５に記載の画素信号処理装置。
- 前記定電流特性向上部は、前記トランジスタの前記制御入力端子を制御することで、前記カレントミラー回路を構成する前記出力側の素子の入出力端子間電圧をほぼ一定に維持することを特徴とする請求項６に記載の画素信号処理装置。
- 前記電流サンプリング部は、前記サンプリングの処理と前記差を求める処理とを１度だけ行なうことで、前記オフセット成分が抑制された信号成分を抽出することを特徴とする請求項２に記載の画素信号処理装置。
- 前記電流サンプリング部は、前記リセット期間に対応する入力フェーズ時に前記電流信号における前記リセット期間の電流成分を受けて保持し、前記検出期間に対応する出力フェーズ時には前記入力フェーズ時に保持した電流成分を出力する、電流入出力端子を有するカレントコピアを具備し、
前記電流信号における検出期間には、当該検出期間の成分と前記カレントコピアの前記電流入出力端子から出力される成分との差を求めることを特徴とする請求項２に記載の画素信号処理装置。 - 前記カレントコピアの前記電流入出力端子と前記電圧動作点設定部との間に、前記カレントコピアの電流保持特性を向上させる電流保持特性向上部を備えていることを特徴とする請求項９に記載の画素信号処理装置。
- 前記電流保持特性向上部は、前記カレントコピアの前記電流入出力端子と前記電圧動作点設定部との間に直列に接続された、制御入力端子を有するトランジスタを具備することを特徴とする請求項１０に記載の画素信号処理装置。
- 前記電流保持特性向上部は、前記トランジスタの前記制御入力端子を制御することで、前記カレントコピアの前記入出力端子の電圧をほぼ一定に維持することを特徴とする請求項１１に記載の画素信号処理装置。
- 前記電流サンプリング部は、前記電流信号をオンオフするスイッチ素子と、前記リセット期間における前記スイッチ素子のオン時に前記電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、前記電圧動作点設定部に接続された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備し、
前記電流信号における検出期間には、前記カレントミラー回路の前記出力側の素子から出力される当該検出期間の成分と前記容量素子が保持している電圧に応じた電流成分との差を求めることを特徴とする請求項２に記載の画素信号処理装置。 - 前記電流サンプリング部は、前記電流信号をオンオフするスイッチ素子と、前記リセット期間における前記スイッチ素子のオン時に前記電流信号を受けて当該電流信号に応じた電圧を保持する容量素子と、前記容量素子の側に配された入力側の素子と出力側の素子とがミラー接続されたカレントミラー回路とを具備し、
前記電流信号における検出期間には、当該検出期間の成分と、前記容量素子が保持している電圧に応じた電流成分であって、前記カレントミラー回路の前記出力側の素子から出力された電流成分との差を求めることを特徴とする請求項２に記載の画素信号処理装置。 - 各画素からの電流信号を水平信号線を介して出力する固体撮像素子と、
前記水平信号線の電圧を予め定められたほぼ一定の電圧に維持する電圧動作点設定部と、
前記電圧動作点設定部により前記水平信号線の電圧動作点が前記一定の電圧に維持された状態で前記水平信号線からの前記電流信号を受け取る入力側のトランジスタ素子および当該入力側のトランジスタ素子が受け取った前記電流信号に対応する電流信号を出力する出力側のトランジスタ素子を具備し、前記画素ごとに、前記出力側のトランジスタ素子から出力された電流信号におけるリセット期間の成分をサンプリングし、このサンプリングした成分と前記電流信号における検出期間の成分との差を求め、これにより、前記オフセット成分が抑制された信号成分を抽出する電流サンプリング部と
を備えたことを特徴とする撮像装置。
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