JP4724893B2 - 固体撮像素子およびその画素信号処理方法 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 9
- 238000003672 processing method Methods 0.000 title claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 50
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
-
- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ型撮像素子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固体撮像素子およびその画素信号処理方法に関し、特に画素信号を電流で出力する電流出力方式の固体撮像素子およびその画素信号を処理するための処理方法に関する。
【０００２】
【従来の技術】
画素信号を電流で出力する構成の固体撮像素子、例えばＣＭＯＳ型撮像素子の従来例の構成を図８に示す。
【０００３】
図８において、単位画素１０１は、フォトダイオード１０２、増幅用トランジスタ１０３、垂直選択用トランジスタ１０４およびリセット用トランジスタ１０５によって構成されている。この単位画素１０１がＸ方向（列方向）およびＹ方向（行方向）に配列されている。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【０００４】
この単位画素１０１において、垂直選択用トランジスタ１０４のゲート電極には垂直走査回路１０６から垂直選択線１０７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１０５のゲート電極には垂直走査回路１０６から垂直リセット線１０８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１０２で光電変換された信号電荷は増幅用トランジスタ１０３で信号電流に変換され、垂直選択用トランジスタ１０４を通して垂直信号線１０９に出力される。
【０００５】
垂直信号線１０９と水平信号線１１０との間には、水平選択用トランジスタ１１１が接続されている。この水平選択用トランジスタ１１１のゲート電極には、水平走査回路１１２から水平走査パルスφＨｎが与えられる。これにより、画素１０１から垂直信号線１０９に出力された信号電流は、水平選択用トランジスタ１１１を通して水平信号線１１０に流れる。
【０００６】
水平信号線１１０の端部には、電流電圧変換回路１１３が設けられている。この電流電圧変換回路１１３は、反転（−）入力端が水平信号線１１０に接続された差動アンプ１１４と、この差動アンプ１１４の反転入力端と出力端との間に接続された帰還抵抗１１５とからなり、差動アンプ１１４の非反転（＋）入力端にバイアス電圧ＶBiasが与えられた構成となっており、水平信号線１１０を通して入力される信号電流を信号電圧に変換して出力する。
【０００７】
【発明が解決しようとする課題】
上記構成の従来のＭＯＳ型撮像素子において、電流電圧変換回路１１３を画素部と同一の半導体基板上に作製してオンチップ化する場合は、その電流電圧変換回路１１３の電源電圧ＶＤＤが通常５Ｖとか３Ｖのような単一電源電圧になる。そのため、電流電圧変換回路１１３として、上述したような差動アンプ１１４および帰還抵抗１１５で構成された回路構成のものを使用すると、その回路が十分な出力電圧レンジを確保するには、バイアス電圧ＶBiasを電源電圧ＶＤＤの約半分に設定しなければならない。
【０００８】
このように、電流電圧変換回路１１３のバイアス電圧ＶBiasを電源電圧ＶＤＤの約１／２に設定すると、画素１０１から信号電流が出力されている状態の垂直信号線１０９および水平信号線１１０の各電位が、バイアス電圧ＶBiasとほぼ同じ電圧、即ち電源電圧ＶＤＤの約１／２になるため、画素１０１中の増幅用トランジスタ１０３のドレイン‐ソース間には、やはり電源ＶＤＤと信号線１０９，１１０の電位差分の電圧（電源電圧ＶＤＤの約１／２）しかかからなくなる。なお、ここでは、垂直選択用トランジスタ１０４と水平選択用トランジスタ１１１の電圧降下分を無視して論議している。
【０００９】
すると、電源電圧ＶＤＤが例えば３．０Ｖであるとすると、増幅用トランジスタ１０３のドレイン‐ソース間には１．５Ｖしかかからなくなるため、増幅用トランジスタ１０３がその相互コンダクタンスｇm の低いところで動作することになり、フォトダイオード１０２の信号電圧を十分な増幅率で信号電流に変換できず、結果として撮像素子の感度が低下することになってしまう。
【００１０】
また、同じ従来例でも、感度を向上するために、単位画素１０１中の増幅用トランジスタ１０３のドレイン‐ソース間に、より高い電圧がかかるように垂直信号線１０９および水平信号線１１０の各電位を下げるという方法がある。そのためには、電流電圧変換回路１１３のバイアス電圧ＶBiasを下げることになり、差動アンプ１１４の入出力特性の良好でない部分を使うことになる。
【００１１】
電流電圧変換回路１１３のバイアス電圧ＶBiasを下げることは、図４に示す差動アンプの入出力特性図において、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１／４＊ＶＤＤの方に変化させることに相当する。この入出力特性に重ねて書き込まれているＩＮ−＝ＯＵＴの点線は、電流電圧変換回路１１３において信号電流がゼロのときの動作点を示すための線であり、ＩＮ＋＝１／４＊ＶＤＤの条件では、丸印で囲まれた太い実線が画素信号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）になる。
【００１２】
ここで、丸印で囲まれた入出力特性の部分に注目すると、入出力特性が直線でないことから、リニアリティーが損なわれている上に利得が低い様子がわかる。すなわち、画素の感度を向上しようとして電流電圧変換回路１１３のバイアス電圧ＶBiasを無理に調整した結果、電流電圧変換回路１１３のリニアリティーと利得が悪化してしまうことを示している。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電流電圧変換回路のリニアリティーを維持したまま、画素の増幅率（感度）を向上することが可能な固体撮像素子およびその画素信号処理方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明では、画素が行列状に配置され、各画素の画素信号を電流として信号線に出力し、この信号線に出力された信号電流を信号電圧に変換して出力する構成の固体撮像素子であり、カレントミラー回路は、画素トランジスタと同極性（Ｎ型またはＰ型）でかつ両特性が同じトランジスタ対からなり、前記トランジスタ対がＮ型である第１導電型トランジスタのときに前記信号電流の範囲内で入力電圧が低い状態になるようにトランジスタ対の閾値電圧が設定され、トランジスタ対がＰ型である第２導電型トランジスタのときに信号電流の範囲内で入力電圧が高い状態になるようにトランジスタ対の閾値電圧が設定されることを特徴としている。
【００１５】
このように、信号線と電流電圧変換手段との間に設けられたカレントミラー回路のトランジスタ対が第１導電型（Ｎ型）トランジスタのときに信号電流の範囲内で入力電圧が低い状態になるようにトランジスタ対の閾値電圧を設定し、カレントミラー回路のトランジスタ対が第２導電型（Ｐ型）トランジスタのときに信号電流の範囲内で入力電圧が高い状態になるようにトランジスタ対の閾値電圧を設定すると、カレントミラー回路の出力電圧を入力電圧より高くしても、カレントミラー回路の入出力電圧は同じになる。
これにより、電流電圧変換手段では、信号電流を信号電圧に変換する際に、リニアリティの良好な入出力特性を使うことができるとともに、同時に画素のトランジスタに大きな電圧をかけることも可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像素子を示す構成図である。
【００１７】
図１において、単位画素１１は、フォトダイオード１２、増幅用トランジスタ１３、垂直選択用トランジスタ１４およびリセット用トランジスタ１５によって構成されている。これら画素トランジスタ１３〜１５として、本例では、ＮｃｈＭＯＳトランジスタが用いられている。この単位画素１１がＸ方向（列方向）およびＹ方向（行方向）に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００１８】
この単位画素１１において、垂直選択用トランジスタ１４のゲート電極には垂直走査回路１６から垂直選択線１７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１５のゲート電極には垂直走査回路１６から垂直リセット線１８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１２で光電変換された信号電荷は増幅用トランジスタ１３で信号電流に変換され、垂直選択用トランジスタ１４を通して垂直信号線１９に出力される。
【００１９】
垂直信号線１９と水平信号線２０との間には、水平選択用トランジスタ２１が接続されている。この水平選択用トランジスタ２１のゲート電極には、水平走査回路２２から水平走査パルスφＨｎが与えられる。これにより、画素１１から垂直信号線１９に出力された信号電流は、水平選択用トランジスタ２１を通して水平信号線２０に流れる。水平信号線２０の一方の端部には、カレントミラー回路２３を介して電流電圧変換回路２４が接続されている。
【００２０】
このように、水平信号線２０と電流電圧変換回路２４との間にカレントミラー回路２３を介在せしめた点が、本発明の特徴とするところである。カレントミラー２３は、ドレインおよびゲートが水平信号線２０に共通に接続され、かつソースがグランドに接続されたＮｃｈＭＯＳトランジスタ２５と、このＭＯＳトランジスタ２５とゲートが共通に接続され、かつソースがグラントに接続されたＮｃｈＭＯＳトランジスタ２６とから構成されている。両ＭＯＳトランジスタ２５，２６としては同じ特性のものが用いられる。
【００２１】
電流電圧変換回路２４は、反転（−）入力端がカレントミラー回路２３のＭＯＳトランジスタ２６のドレインに接続された差動アンプ２７と、この差動アンプ２７の反転入力端と出力端との間に接続された帰還抵抗２８とからなり、差動アンプ２７の非反転（＋）入力端にバイアス電圧ＶBiasが与えられた構成となっており、水平信号線２０からカレントミラー回路２６を通して入力される信号電流を信号電圧に変換して出力する。
【００２２】
図２に、電流電圧変換回路２４における差動アンプ２７の具体的な回路構成の一例を示す。本例に係る差動アンプ２７は、ソースが共通に接続されたＮｃｈＭＯＳトランジスタからなる差動対トランジスタＱ１１，Ｑ１２と、そのソース共通接続点とグランドの間に接続されたＮｃｈＭＯＳトランジスタからなる電流源トランジスタＱ１３と、差動対トランジスタＱ１１，Ｑ１２の各ドレインと電源ＶＤＤの間に接続されてカレントミラー回路を構成するＰｃｈＭＯＳトランジスタＱ１４，Ｑ１５とから構成されている。
【００２３】
上記構成の差動アンプ２７において、差動対トランジスタＱ１１，Ｑ１２の各ゲートに入力ＩＮ−，ＩＮ＋が与えられ、その一方のトランジスタＱ１１のドレインから出力ＯＵＴが導出される。また、電流源トランジスタＱ１３のゲートには、ゲートバイアス電圧ＶＧが印加されている。
【００２４】
次に、上記構成の第１実施形態に係るＣＭＯＳ型撮像素子の基本動作について説明する。
【００２５】
先ず、光電変換された信号電荷（ここでは、電子）は、フォトダイオード１２に蓄積される。この蓄積された信号電荷は、増幅用トランジスタ１３においてその信号電荷に応じた電圧が増幅されて信号電流として出力される。この信号電流は、垂直走査回路１６から出力される垂直走査パルスφＶｍによって制御される垂直選択用トランジスタ１４を通して垂直信号線１９に画素信号として出力される。
【００２６】
垂直信号線１９に出力された画素信号は、水平走査に同期して水平走査回路２２から出力される水平走査パルスφＨｎによって制御される水平選択用トランジスタ２１を通して水平信号線２０に出力される。この画素信号電流は、カレントミラー回路２３を通して電流電圧変換回路２４に供給され、この電流電圧変換回路２４で信号電圧に変換されて出力端子２９から出力電圧Ｖｏｕｔとして出力される。
【００２７】
出力の終わった画素について、出力の終わったすぐ次の水平ブランキング期間中に、垂直走査回路１６から出力される垂直リセットパルスφＶR ｍによって制御されるリセット用トランジスタ１５が導通状態になることでリセットされ、また新たに信号電荷の蓄積が開始される。
【００２８】
上述した一連の動作において、その駆動タイミングとしては、図３のタイミングチャートに示すように、ある水平走査期間中において、垂直走査回路１６からｍ番目の垂直選択線１７に垂直走査パルスφＶｍが与えられることでｍ行目の画素行が選択され、このｍ行目の各画素の画素信号が増幅用トランジスタ１４を通して垂直信号線１９に電流として出力される。
【００２９】
その水平映像期間中において、水平走査回路２０から順に出力される水平走査パルス（……，φＨｎ−１，φＨｎ，φＨｎ＋１，……）に応答して水平選択用トランジスタ２１が導通状態となることにより、ｍ行目の各画素信号電流が順次水平信号線２０に出力される。その画素信号電流は、カレントミラー回路２３を通して電流電圧変換回路２４で信号電圧に変換され、出力端子２９から撮像素子の外に出力される。
【００３０】
信号が出力されていない期間、即ち図３のタイミングチャートにおける水平ブランキング期間では、垂直走査パルスφＶｍが立ち下がる一方、垂直リセットパルスφＶR ｍが立ち下がり、信号の出力が完了したｍ行目の各画素のフォトダイオード１２を、リセット用トランジスタ１５を介して電源に短絡することによってリセット動作を行い、新たな映像の蓄積を開始する。
【００３１】
ここで、本発明の特徴とするところのカレントミラー回路２３の回路動作について説明する。カレントミラー回路２３は、良く知られている通り、ＭＯＳトランジスタ２５，２６が同じ特性のものであれば、出力側の電圧（トランジスタ２６のドレイン電圧）に関わらず入力電流（トランジスタ２５のドレイン電流）と出力電流（トランジスタ２６のドレイン電流）が同じになる性質の回路動作を行う。
【００３２】
この性質を利用して、カレントミラー回路２３の入力側に入る画素信号電流の範囲内で、カレントミラー回路２３の入力電圧（ＭＯＳトランジスタ２５のドレイン電圧）が低い状態になるようにＭＯＳトランジスタ２５の閾値電圧を設定すれば、カレントミラー回路２３の出力電圧（トランジスタ２６のドレイン電圧）を入力側の電圧よりも高くして、電源電圧ＶＤＤの約１／２に上げたとしても、このカレントミラー回路２３の入出力電流は同じになる。
【００３３】
すると、差動アンプ２７および帰還抵抗２８で構成される電流電圧変換回路２４では、信号電流を信号電圧に変換する際に、図４の入出力特性図において、ＩＮ＋＝１／２＊ＶＤＤの良好な入出力特性を使うことができる。図４の入出力特性図において、各曲線はそれぞれ電流電圧変換回路２４のバイアス電圧ＶBiasに相当するバイアス電圧ＩＮ＋をパラメータにした入出力特性である。その結果、画素１１の増幅用トランジスタ１３に大きな電圧をかけることと、電流電圧変換回路２４のリニアリティーの良好な範囲を使うことの両立が可能となる。
【００３４】
言い換えれば、水平信号線２０と電流電圧変換回路２４の間にカレントミラー回路２３を挿入することにより、水平信号線２０の電位と電流電圧変換回路２４の入力電圧に電位差をつけることができる。その結果、電流電圧変換回路２４の入出力特性が最も良好になるように差動アンプ２７のバイアスを設定し、なおかつ本撮像素子の感度を向上するために、増幅用トランジスタ１３のドレイン‐ソース間に大きな電圧が与えられるように、垂直信号線１９および水平信号線２０の各電位を下げることができる。
【００３５】
すなわち、水平信号線２０と電流電圧変換回路２４の間にカレントミラー回路２３を介在せしめたことにより、垂直信号線１９および水平信号線２０の各電位と電流電圧変換回路２４の入力電圧を独立に制御することができ、その結果、電流電圧変換回路２４の入力動作点をグランド（接地）レベルに近づけることができるため、画素１１の感度（増幅率）の向上と電流電圧変換回路２４のリニアリティーの維持を両立できるのである。
【００３６】
ＭＯＳトランジスタ２５の閾値電圧の具体的な設定の仕方としては、ＭＯＳトランジスタ２５のドレイン‐ソース間電圧が必要なだけかかるようにＭＯＳトランジスタ２５，２６の閾値電圧を設定することになるが、この閾値電圧は例えば約０．５Ｖのような値であれば、垂直信号線１９および水平信号線２０の各電位もその閾値電圧０．５Ｖより少し高い電圧になり、結果として、ＭＯＳトランジスタ２５，２６で構成されたカレントミラー回路２３が正常に動作するに足りる信号線の電位になる。
【００３７】
なお、本実施形態では、画素トランジスタ１３〜１５としてＮｃｈＭＯＳトランジスタを用いた場合を例にとって説明したが、ＰｃｈＭＯＳトランジスタを用いても良いことは勿論である。この場合には、カレントミラー回路２３を構成する２つのトランジスタとしてもＰｃｈＭＯＳトランジスタを用いるようにすれば良く、これにより、電流電圧変換回路２４の入力動作点を電源（ＶＤＤ）レベルに近づけることができ、結果として、画素の増幅用トランジスタに大きな電圧をかけることができることになる。
【００３８】
図５は、本発明の第２実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像素子を示す構成図である。
【００３９】
図５において、単位画素３１は、フォトダイオード３２、増幅用トランジスタ３３、垂直選択用トランジスタ３４およびリセット用トランジスタ３５によって構成されている。これら画素トランジスタ３３〜３５として、本例では、ＮｃｈＭＯＳトランジスタが用いられている。この単位画素３１がＸ方向およびＹ方向に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００４０】
この単位画素３１において、垂直選択用トランジスタ３４のゲート電極には垂直走査回路３６から垂直選択線３７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ３５のゲート電極には垂直走査回路３６から垂直リセット線３８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード３２で光電変換された信号電荷は増幅用トランジスタ３３で信号電流に変換され、垂直選択用トランジスタ３４を通して垂直信号線３９に出力される。
【００４１】
垂直信号線３９と水平信号線４０との間には、水平選択用トランジスタ４１が接続されている。この水平選択用トランジスタ４１のゲート電極には、水平走査回路４２から水平走査パルスφＨｎが与えられる。これにより、画素３１から垂直信号線３９に出力された信号電流は、水平選択用トランジスタ４１を通して水平信号線４０に流れる。
【００４２】
水平信号線４０の一方の端部には、電流電圧変換回路４３が設けられている。この電流電圧変換回路４３は、差動アンプ４４と帰還抵抗４５とから構成され、水平信号線４０を通して入力される画素信号電流を信号電圧に変換し、出力電圧Ｖｏｕｔとして出力端子４６を通して外部へ出力する。
【００４３】
差動アンプ４４は、図６からも明らかなように、ソースが共通に接続されたＰｃｈＭＯＳトランジスタからなる差動対トランジスタＱ２１，Ｑ２２と、そのソース共通接続点と電源ＶＤＤの間に接続されたＰｃｈＭＯＳトランジスタからなる電流源トランジスタＱ２３と、差動対トランジスタＱ２１，Ｑ２２の各ドレインとグランドの間に接続されてカレントミラー回路を構成するＮｃｈＭＯＳトランジスタからなるＱ２４，Ｑ２５とから構成されている。
【００４４】
上記構成の差動アンプ４４において、一方の差動対トランジスタＱ２１のゲートが水平信号線４０に接続され、他方の差動対トランジスタＱ２２のゲートにバイアス電圧ＶBiasが印加され、差動対トランジスタＱ２１のドレインから出力電圧Ｖｏｕｔが導出されるようになっている。電流源トランジスタＱ２３のゲートには、ゲートバイアス電圧ＶＧが印加されている。また、帰還抵抗４５は、差動対トランジスタＱ２１のゲート（差動アンプ４４の非反転入力端）とそのドレイン（差動アンプ４４の出力端）との間に接続されている。
【００４５】
上記構成の第２実施形態に係るＣＭＯＳ型撮像素子において、その特徴とするところは、画素３１の増幅用トランジスタ３３としてＮｃｈＭＯＳトランジスタを用いているのに対して、電流電圧変換回路４３の差動アンプ４４において、差動対トランジスタＱ２１，Ｑ２２として、ＮｃｈＭＯＳトランジスタではなく、ＰｃｈＭＯＳトランジスタを用いている点にある。
【００４６】
画素３１の増幅用トランジスタ３３にＮｃｈＭＯＳトランジスタが使われている場合は、信号線（垂直信号線３９および水平信号線４０）の電位を下げれば、増幅用トランジスタ３３に大きな電圧がかかるようになる。この場合は、差動対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトランジスタを用いた差動アンプ（図２を参照）の入出力特性（図４の入出力特性）に比べて、図７の入出力特性図に示すように、出力電圧レンジＲｏｕｔが低い電圧に位置している差動アンプ、即ち差動対トランジスタＱ２１，Ｑ２２としてＰｃｈＭＯＳトランジスタを用いた回路構成のものが適切である。
【００４７】
信号線（垂直信号線３９および水平信号線４０）の電位を下げ、画素３１の増幅用トランジスタ３３に大きな電圧をかけるために、本実施形態に係るＣＭＯＳ型撮像素子では、電流電圧変換回路４３のバイアス電圧ＶBiasを低くする必要がある。バイアス電圧ＶBiasを低くすると、図６の差動アンプ４４における入出力特性曲線（図７を参照）が、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１／４＊ＶＤＤの方向に変化する。
【００４８】
このＩＮ＋＝１／４＊ＶＤＤの条件の入出力特性について、信号電流が太い実線が画素信号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）は良い直線性を示し、電流電圧変換回路４３の出力電圧レンジ（Ｒｏｕｔ）も確保できるようになる。
【００４９】
すなわち、画素トランジスタ３５〜３５としてＮｃｈＭＯＳトランジスタを用いた構成の電流出力方式のＣＭＯＳ型撮像素子において、差動アンプ４４をＰｃｈＭＯＳトランジスタの差動対トランジスタＱ２１，Ｑ２２を用いて構成することにより、電流電圧変換回路４３の入力動作点をグランドレベルに近づけることができるため、信号線３９，４０の各電位を下げることができる。その結果、画素３１の増幅用トランジスタ３３に大きな電圧をかけることと、電流電圧変換回路４３のリニアリティーの良好な範囲を使うことの双方を同時に満足できることになる。
【００５０】
なお、本実施形態では、画素トランジスタ３５〜３５としてＮｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子に適用した場合を例にとって説明したが、ＰｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子にも同様にて適用可能である。この場合には、差動対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトランジスタを用いるようにすれば良く、これにより、電流電圧変換回路４３の入力動作点を電源（ＶＤＤ）レベルに近づけることができ、結果として、画素の増幅用トランジスタに大きな電圧をかけることができることになる。
【００５１】
また、上記各実施形態においては、ＣＭＯＳ型撮像素子に適用した場合について説明したが、これに限られるものではなく、増幅型撮像素子などの他の電流出力方式のＸ−Ｙアドレス型の固体撮像素子全般に適用可能である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、各画素からの画素信号を電流として出力する構成の固体撮像素子において、画素の増幅用トランジスタに大きな電圧をかけることと、電流電圧変換手段のリニアリティーの良好な範囲を使うことの両立が可能となるため、電流電圧変換手段のリニアリティーを維持したまま、画素の増幅率（感度）を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電流出力方式のＣＭＯＳ型撮像素子を示す構成図である。
【図２】第１実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの構成の一例を示す回路図である。
【図３】第１実施形態に係るＣＭＯＳ型撮像素子の動作説明のためのタイミングチャートである。
【図４】第１実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの入出力特性図である。
【図５】本発明の第２実施形態に係る電流出力方式のＣＭＯＳ型撮像素子を示す構成図である。
【図６】第２実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの構成の一例を示す回路図である。
【図７】第２実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの入出力特性図である。
【図８】ＣＭＯＳ型増幅素子の従来例を示す構成図である。
【符号の説明】
１１，３１…単位画素、１２，３２…フォトダイオード、１３，３３…増幅用トランジスタ、１４，３４…垂直選択用トランジスタ、１５，３５…リセット用トランジスタ、１６，３６…垂直走査回路、１９，３９…垂直信号線、２０，４０…水平信号線、２１，４１…水平選択用トランジスタ、２２，４２…水平走査回路、２３…カレントミラー、２４，４３…電流電圧変換回路、２７，４４…差動アンプ、２８，４５…帰還抵抗
【発明の属する技術分野】
本発明は、ＣＭＯＳ型撮像素子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固体撮像素子およびその画素信号処理方法に関し、特に画素信号を電流で出力する電流出力方式の固体撮像素子およびその画素信号を処理するための処理方法に関する。
【０００２】
【従来の技術】
画素信号を電流で出力する構成の固体撮像素子、例えばＣＭＯＳ型撮像素子の従来例の構成を図８に示す。
【０００３】
図８において、単位画素１０１は、フォトダイオード１０２、増幅用トランジスタ１０３、垂直選択用トランジスタ１０４およびリセット用トランジスタ１０５によって構成されている。この単位画素１０１がＸ方向（列方向）およびＹ方向（行方向）に配列されている。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【０００４】
この単位画素１０１において、垂直選択用トランジスタ１０４のゲート電極には垂直走査回路１０６から垂直選択線１０７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１０５のゲート電極には垂直走査回路１０６から垂直リセット線１０８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１０２で光電変換された信号電荷は増幅用トランジスタ１０３で信号電流に変換され、垂直選択用トランジスタ１０４を通して垂直信号線１０９に出力される。
【０００５】
垂直信号線１０９と水平信号線１１０との間には、水平選択用トランジスタ１１１が接続されている。この水平選択用トランジスタ１１１のゲート電極には、水平走査回路１１２から水平走査パルスφＨｎが与えられる。これにより、画素１０１から垂直信号線１０９に出力された信号電流は、水平選択用トランジスタ１１１を通して水平信号線１１０に流れる。
【０００６】
水平信号線１１０の端部には、電流電圧変換回路１１３が設けられている。この電流電圧変換回路１１３は、反転（−）入力端が水平信号線１１０に接続された差動アンプ１１４と、この差動アンプ１１４の反転入力端と出力端との間に接続された帰還抵抗１１５とからなり、差動アンプ１１４の非反転（＋）入力端にバイアス電圧ＶBiasが与えられた構成となっており、水平信号線１１０を通して入力される信号電流を信号電圧に変換して出力する。
【０００７】
【発明が解決しようとする課題】
上記構成の従来のＭＯＳ型撮像素子において、電流電圧変換回路１１３を画素部と同一の半導体基板上に作製してオンチップ化する場合は、その電流電圧変換回路１１３の電源電圧ＶＤＤが通常５Ｖとか３Ｖのような単一電源電圧になる。そのため、電流電圧変換回路１１３として、上述したような差動アンプ１１４および帰還抵抗１１５で構成された回路構成のものを使用すると、その回路が十分な出力電圧レンジを確保するには、バイアス電圧ＶBiasを電源電圧ＶＤＤの約半分に設定しなければならない。
【０００８】
このように、電流電圧変換回路１１３のバイアス電圧ＶBiasを電源電圧ＶＤＤの約１／２に設定すると、画素１０１から信号電流が出力されている状態の垂直信号線１０９および水平信号線１１０の各電位が、バイアス電圧ＶBiasとほぼ同じ電圧、即ち電源電圧ＶＤＤの約１／２になるため、画素１０１中の増幅用トランジスタ１０３のドレイン‐ソース間には、やはり電源ＶＤＤと信号線１０９，１１０の電位差分の電圧（電源電圧ＶＤＤの約１／２）しかかからなくなる。なお、ここでは、垂直選択用トランジスタ１０４と水平選択用トランジスタ１１１の電圧降下分を無視して論議している。
【０００９】
すると、電源電圧ＶＤＤが例えば３．０Ｖであるとすると、増幅用トランジスタ１０３のドレイン‐ソース間には１．５Ｖしかかからなくなるため、増幅用トランジスタ１０３がその相互コンダクタンスｇm の低いところで動作することになり、フォトダイオード１０２の信号電圧を十分な増幅率で信号電流に変換できず、結果として撮像素子の感度が低下することになってしまう。
【００１０】
また、同じ従来例でも、感度を向上するために、単位画素１０１中の増幅用トランジスタ１０３のドレイン‐ソース間に、より高い電圧がかかるように垂直信号線１０９および水平信号線１１０の各電位を下げるという方法がある。そのためには、電流電圧変換回路１１３のバイアス電圧ＶBiasを下げることになり、差動アンプ１１４の入出力特性の良好でない部分を使うことになる。
【００１１】
電流電圧変換回路１１３のバイアス電圧ＶBiasを下げることは、図４に示す差動アンプの入出力特性図において、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１／４＊ＶＤＤの方に変化させることに相当する。この入出力特性に重ねて書き込まれているＩＮ−＝ＯＵＴの点線は、電流電圧変換回路１１３において信号電流がゼロのときの動作点を示すための線であり、ＩＮ＋＝１／４＊ＶＤＤの条件では、丸印で囲まれた太い実線が画素信号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）になる。
【００１２】
ここで、丸印で囲まれた入出力特性の部分に注目すると、入出力特性が直線でないことから、リニアリティーが損なわれている上に利得が低い様子がわかる。すなわち、画素の感度を向上しようとして電流電圧変換回路１１３のバイアス電圧ＶBiasを無理に調整した結果、電流電圧変換回路１１３のリニアリティーと利得が悪化してしまうことを示している。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電流電圧変換回路のリニアリティーを維持したまま、画素の増幅率（感度）を向上することが可能な固体撮像素子およびその画素信号処理方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明では、画素が行列状に配置され、各画素の画素信号を電流として信号線に出力し、この信号線に出力された信号電流を信号電圧に変換して出力する構成の固体撮像素子であり、カレントミラー回路は、画素トランジスタと同極性（Ｎ型またはＰ型）でかつ両特性が同じトランジスタ対からなり、前記トランジスタ対がＮ型である第１導電型トランジスタのときに前記信号電流の範囲内で入力電圧が低い状態になるようにトランジスタ対の閾値電圧が設定され、トランジスタ対がＰ型である第２導電型トランジスタのときに信号電流の範囲内で入力電圧が高い状態になるようにトランジスタ対の閾値電圧が設定されることを特徴としている。
【００１５】
このように、信号線と電流電圧変換手段との間に設けられたカレントミラー回路のトランジスタ対が第１導電型（Ｎ型）トランジスタのときに信号電流の範囲内で入力電圧が低い状態になるようにトランジスタ対の閾値電圧を設定し、カレントミラー回路のトランジスタ対が第２導電型（Ｐ型）トランジスタのときに信号電流の範囲内で入力電圧が高い状態になるようにトランジスタ対の閾値電圧を設定すると、カレントミラー回路の出力電圧を入力電圧より高くしても、カレントミラー回路の入出力電圧は同じになる。
これにより、電流電圧変換手段では、信号電流を信号電圧に変換する際に、リニアリティの良好な入出力特性を使うことができるとともに、同時に画素のトランジスタに大きな電圧をかけることも可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像素子を示す構成図である。
【００１７】
図１において、単位画素１１は、フォトダイオード１２、増幅用トランジスタ１３、垂直選択用トランジスタ１４およびリセット用トランジスタ１５によって構成されている。これら画素トランジスタ１３〜１５として、本例では、ＮｃｈＭＯＳトランジスタが用いられている。この単位画素１１がＸ方向（列方向）およびＹ方向（行方向）に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００１８】
この単位画素１１において、垂直選択用トランジスタ１４のゲート電極には垂直走査回路１６から垂直選択線１７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ１５のゲート電極には垂直走査回路１６から垂直リセット線１８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード１２で光電変換された信号電荷は増幅用トランジスタ１３で信号電流に変換され、垂直選択用トランジスタ１４を通して垂直信号線１９に出力される。
【００１９】
垂直信号線１９と水平信号線２０との間には、水平選択用トランジスタ２１が接続されている。この水平選択用トランジスタ２１のゲート電極には、水平走査回路２２から水平走査パルスφＨｎが与えられる。これにより、画素１１から垂直信号線１９に出力された信号電流は、水平選択用トランジスタ２１を通して水平信号線２０に流れる。水平信号線２０の一方の端部には、カレントミラー回路２３を介して電流電圧変換回路２４が接続されている。
【００２０】
このように、水平信号線２０と電流電圧変換回路２４との間にカレントミラー回路２３を介在せしめた点が、本発明の特徴とするところである。カレントミラー２３は、ドレインおよびゲートが水平信号線２０に共通に接続され、かつソースがグランドに接続されたＮｃｈＭＯＳトランジスタ２５と、このＭＯＳトランジスタ２５とゲートが共通に接続され、かつソースがグラントに接続されたＮｃｈＭＯＳトランジスタ２６とから構成されている。両ＭＯＳトランジスタ２５，２６としては同じ特性のものが用いられる。
【００２１】
電流電圧変換回路２４は、反転（−）入力端がカレントミラー回路２３のＭＯＳトランジスタ２６のドレインに接続された差動アンプ２７と、この差動アンプ２７の反転入力端と出力端との間に接続された帰還抵抗２８とからなり、差動アンプ２７の非反転（＋）入力端にバイアス電圧ＶBiasが与えられた構成となっており、水平信号線２０からカレントミラー回路２６を通して入力される信号電流を信号電圧に変換して出力する。
【００２２】
図２に、電流電圧変換回路２４における差動アンプ２７の具体的な回路構成の一例を示す。本例に係る差動アンプ２７は、ソースが共通に接続されたＮｃｈＭＯＳトランジスタからなる差動対トランジスタＱ１１，Ｑ１２と、そのソース共通接続点とグランドの間に接続されたＮｃｈＭＯＳトランジスタからなる電流源トランジスタＱ１３と、差動対トランジスタＱ１１，Ｑ１２の各ドレインと電源ＶＤＤの間に接続されてカレントミラー回路を構成するＰｃｈＭＯＳトランジスタＱ１４，Ｑ１５とから構成されている。
【００２３】
上記構成の差動アンプ２７において、差動対トランジスタＱ１１，Ｑ１２の各ゲートに入力ＩＮ−，ＩＮ＋が与えられ、その一方のトランジスタＱ１１のドレインから出力ＯＵＴが導出される。また、電流源トランジスタＱ１３のゲートには、ゲートバイアス電圧ＶＧが印加されている。
【００２４】
次に、上記構成の第１実施形態に係るＣＭＯＳ型撮像素子の基本動作について説明する。
【００２５】
先ず、光電変換された信号電荷（ここでは、電子）は、フォトダイオード１２に蓄積される。この蓄積された信号電荷は、増幅用トランジスタ１３においてその信号電荷に応じた電圧が増幅されて信号電流として出力される。この信号電流は、垂直走査回路１６から出力される垂直走査パルスφＶｍによって制御される垂直選択用トランジスタ１４を通して垂直信号線１９に画素信号として出力される。
【００２６】
垂直信号線１９に出力された画素信号は、水平走査に同期して水平走査回路２２から出力される水平走査パルスφＨｎによって制御される水平選択用トランジスタ２１を通して水平信号線２０に出力される。この画素信号電流は、カレントミラー回路２３を通して電流電圧変換回路２４に供給され、この電流電圧変換回路２４で信号電圧に変換されて出力端子２９から出力電圧Ｖｏｕｔとして出力される。
【００２７】
出力の終わった画素について、出力の終わったすぐ次の水平ブランキング期間中に、垂直走査回路１６から出力される垂直リセットパルスφＶR ｍによって制御されるリセット用トランジスタ１５が導通状態になることでリセットされ、また新たに信号電荷の蓄積が開始される。
【００２８】
上述した一連の動作において、その駆動タイミングとしては、図３のタイミングチャートに示すように、ある水平走査期間中において、垂直走査回路１６からｍ番目の垂直選択線１７に垂直走査パルスφＶｍが与えられることでｍ行目の画素行が選択され、このｍ行目の各画素の画素信号が増幅用トランジスタ１４を通して垂直信号線１９に電流として出力される。
【００２９】
その水平映像期間中において、水平走査回路２０から順に出力される水平走査パルス（……，φＨｎ−１，φＨｎ，φＨｎ＋１，……）に応答して水平選択用トランジスタ２１が導通状態となることにより、ｍ行目の各画素信号電流が順次水平信号線２０に出力される。その画素信号電流は、カレントミラー回路２３を通して電流電圧変換回路２４で信号電圧に変換され、出力端子２９から撮像素子の外に出力される。
【００３０】
信号が出力されていない期間、即ち図３のタイミングチャートにおける水平ブランキング期間では、垂直走査パルスφＶｍが立ち下がる一方、垂直リセットパルスφＶR ｍが立ち下がり、信号の出力が完了したｍ行目の各画素のフォトダイオード１２を、リセット用トランジスタ１５を介して電源に短絡することによってリセット動作を行い、新たな映像の蓄積を開始する。
【００３１】
ここで、本発明の特徴とするところのカレントミラー回路２３の回路動作について説明する。カレントミラー回路２３は、良く知られている通り、ＭＯＳトランジスタ２５，２６が同じ特性のものであれば、出力側の電圧（トランジスタ２６のドレイン電圧）に関わらず入力電流（トランジスタ２５のドレイン電流）と出力電流（トランジスタ２６のドレイン電流）が同じになる性質の回路動作を行う。
【００３２】
この性質を利用して、カレントミラー回路２３の入力側に入る画素信号電流の範囲内で、カレントミラー回路２３の入力電圧（ＭＯＳトランジスタ２５のドレイン電圧）が低い状態になるようにＭＯＳトランジスタ２５の閾値電圧を設定すれば、カレントミラー回路２３の出力電圧（トランジスタ２６のドレイン電圧）を入力側の電圧よりも高くして、電源電圧ＶＤＤの約１／２に上げたとしても、このカレントミラー回路２３の入出力電流は同じになる。
【００３３】
すると、差動アンプ２７および帰還抵抗２８で構成される電流電圧変換回路２４では、信号電流を信号電圧に変換する際に、図４の入出力特性図において、ＩＮ＋＝１／２＊ＶＤＤの良好な入出力特性を使うことができる。図４の入出力特性図において、各曲線はそれぞれ電流電圧変換回路２４のバイアス電圧ＶBiasに相当するバイアス電圧ＩＮ＋をパラメータにした入出力特性である。その結果、画素１１の増幅用トランジスタ１３に大きな電圧をかけることと、電流電圧変換回路２４のリニアリティーの良好な範囲を使うことの両立が可能となる。
【００３４】
言い換えれば、水平信号線２０と電流電圧変換回路２４の間にカレントミラー回路２３を挿入することにより、水平信号線２０の電位と電流電圧変換回路２４の入力電圧に電位差をつけることができる。その結果、電流電圧変換回路２４の入出力特性が最も良好になるように差動アンプ２７のバイアスを設定し、なおかつ本撮像素子の感度を向上するために、増幅用トランジスタ１３のドレイン‐ソース間に大きな電圧が与えられるように、垂直信号線１９および水平信号線２０の各電位を下げることができる。
【００３５】
すなわち、水平信号線２０と電流電圧変換回路２４の間にカレントミラー回路２３を介在せしめたことにより、垂直信号線１９および水平信号線２０の各電位と電流電圧変換回路２４の入力電圧を独立に制御することができ、その結果、電流電圧変換回路２４の入力動作点をグランド（接地）レベルに近づけることができるため、画素１１の感度（増幅率）の向上と電流電圧変換回路２４のリニアリティーの維持を両立できるのである。
【００３６】
ＭＯＳトランジスタ２５の閾値電圧の具体的な設定の仕方としては、ＭＯＳトランジスタ２５のドレイン‐ソース間電圧が必要なだけかかるようにＭＯＳトランジスタ２５，２６の閾値電圧を設定することになるが、この閾値電圧は例えば約０．５Ｖのような値であれば、垂直信号線１９および水平信号線２０の各電位もその閾値電圧０．５Ｖより少し高い電圧になり、結果として、ＭＯＳトランジスタ２５，２６で構成されたカレントミラー回路２３が正常に動作するに足りる信号線の電位になる。
【００３７】
なお、本実施形態では、画素トランジスタ１３〜１５としてＮｃｈＭＯＳトランジスタを用いた場合を例にとって説明したが、ＰｃｈＭＯＳトランジスタを用いても良いことは勿論である。この場合には、カレントミラー回路２３を構成する２つのトランジスタとしてもＰｃｈＭＯＳトランジスタを用いるようにすれば良く、これにより、電流電圧変換回路２４の入力動作点を電源（ＶＤＤ）レベルに近づけることができ、結果として、画素の増幅用トランジスタに大きな電圧をかけることができることになる。
【００３８】
図５は、本発明の第２実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像素子を示す構成図である。
【００３９】
図５において、単位画素３１は、フォトダイオード３２、増幅用トランジスタ３３、垂直選択用トランジスタ３４およびリセット用トランジスタ３５によって構成されている。これら画素トランジスタ３３〜３５として、本例では、ＮｃｈＭＯＳトランジスタが用いられている。この単位画素３１がＸ方向およびＹ方向に配列されて画素部を構成している。なお、ここでは、図面の簡略化のために、ｍ行ｎ列の画素のみを示している。
【００４０】
この単位画素３１において、垂直選択用トランジスタ３４のゲート電極には垂直走査回路３６から垂直選択線３７を通して垂直走査パルスφＶｍが与えられ、リセット用トランジスタ３５のゲート電極には垂直走査回路３６から垂直リセット線３８を通して垂直リセットパルスφＶR ｍが与えられる。また、フォトダイオード３２で光電変換された信号電荷は増幅用トランジスタ３３で信号電流に変換され、垂直選択用トランジスタ３４を通して垂直信号線３９に出力される。
【００４１】
垂直信号線３９と水平信号線４０との間には、水平選択用トランジスタ４１が接続されている。この水平選択用トランジスタ４１のゲート電極には、水平走査回路４２から水平走査パルスφＨｎが与えられる。これにより、画素３１から垂直信号線３９に出力された信号電流は、水平選択用トランジスタ４１を通して水平信号線４０に流れる。
【００４２】
水平信号線４０の一方の端部には、電流電圧変換回路４３が設けられている。この電流電圧変換回路４３は、差動アンプ４４と帰還抵抗４５とから構成され、水平信号線４０を通して入力される画素信号電流を信号電圧に変換し、出力電圧Ｖｏｕｔとして出力端子４６を通して外部へ出力する。
【００４３】
差動アンプ４４は、図６からも明らかなように、ソースが共通に接続されたＰｃｈＭＯＳトランジスタからなる差動対トランジスタＱ２１，Ｑ２２と、そのソース共通接続点と電源ＶＤＤの間に接続されたＰｃｈＭＯＳトランジスタからなる電流源トランジスタＱ２３と、差動対トランジスタＱ２１，Ｑ２２の各ドレインとグランドの間に接続されてカレントミラー回路を構成するＮｃｈＭＯＳトランジスタからなるＱ２４，Ｑ２５とから構成されている。
【００４４】
上記構成の差動アンプ４４において、一方の差動対トランジスタＱ２１のゲートが水平信号線４０に接続され、他方の差動対トランジスタＱ２２のゲートにバイアス電圧ＶBiasが印加され、差動対トランジスタＱ２１のドレインから出力電圧Ｖｏｕｔが導出されるようになっている。電流源トランジスタＱ２３のゲートには、ゲートバイアス電圧ＶＧが印加されている。また、帰還抵抗４５は、差動対トランジスタＱ２１のゲート（差動アンプ４４の非反転入力端）とそのドレイン（差動アンプ４４の出力端）との間に接続されている。
【００４５】
上記構成の第２実施形態に係るＣＭＯＳ型撮像素子において、その特徴とするところは、画素３１の増幅用トランジスタ３３としてＮｃｈＭＯＳトランジスタを用いているのに対して、電流電圧変換回路４３の差動アンプ４４において、差動対トランジスタＱ２１，Ｑ２２として、ＮｃｈＭＯＳトランジスタではなく、ＰｃｈＭＯＳトランジスタを用いている点にある。
【００４６】
画素３１の増幅用トランジスタ３３にＮｃｈＭＯＳトランジスタが使われている場合は、信号線（垂直信号線３９および水平信号線４０）の電位を下げれば、増幅用トランジスタ３３に大きな電圧がかかるようになる。この場合は、差動対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトランジスタを用いた差動アンプ（図２を参照）の入出力特性（図４の入出力特性）に比べて、図７の入出力特性図に示すように、出力電圧レンジＲｏｕｔが低い電圧に位置している差動アンプ、即ち差動対トランジスタＱ２１，Ｑ２２としてＰｃｈＭＯＳトランジスタを用いた回路構成のものが適切である。
【００４７】
信号線（垂直信号線３９および水平信号線４０）の電位を下げ、画素３１の増幅用トランジスタ３３に大きな電圧をかけるために、本実施形態に係るＣＭＯＳ型撮像素子では、電流電圧変換回路４３のバイアス電圧ＶBiasを低くする必要がある。バイアス電圧ＶBiasを低くすると、図６の差動アンプ４４における入出力特性曲線（図７を参照）が、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１／４＊ＶＤＤの方向に変化する。
【００４８】
このＩＮ＋＝１／４＊ＶＤＤの条件の入出力特性について、信号電流が太い実線が画素信号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）は良い直線性を示し、電流電圧変換回路４３の出力電圧レンジ（Ｒｏｕｔ）も確保できるようになる。
【００４９】
すなわち、画素トランジスタ３５〜３５としてＮｃｈＭＯＳトランジスタを用いた構成の電流出力方式のＣＭＯＳ型撮像素子において、差動アンプ４４をＰｃｈＭＯＳトランジスタの差動対トランジスタＱ２１，Ｑ２２を用いて構成することにより、電流電圧変換回路４３の入力動作点をグランドレベルに近づけることができるため、信号線３９，４０の各電位を下げることができる。その結果、画素３１の増幅用トランジスタ３３に大きな電圧をかけることと、電流電圧変換回路４３のリニアリティーの良好な範囲を使うことの双方を同時に満足できることになる。
【００５０】
なお、本実施形態では、画素トランジスタ３５〜３５としてＮｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子に適用した場合を例にとって説明したが、ＰｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像素子にも同様にて適用可能である。この場合には、差動対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトランジスタを用いるようにすれば良く、これにより、電流電圧変換回路４３の入力動作点を電源（ＶＤＤ）レベルに近づけることができ、結果として、画素の増幅用トランジスタに大きな電圧をかけることができることになる。
【００５１】
また、上記各実施形態においては、ＣＭＯＳ型撮像素子に適用した場合について説明したが、これに限られるものではなく、増幅型撮像素子などの他の電流出力方式のＸ−Ｙアドレス型の固体撮像素子全般に適用可能である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、各画素からの画素信号を電流として出力する構成の固体撮像素子において、画素の増幅用トランジスタに大きな電圧をかけることと、電流電圧変換手段のリニアリティーの良好な範囲を使うことの両立が可能となるため、電流電圧変換手段のリニアリティーを維持したまま、画素の増幅率（感度）を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電流出力方式のＣＭＯＳ型撮像素子を示す構成図である。
【図２】第１実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの構成の一例を示す回路図である。
【図３】第１実施形態に係るＣＭＯＳ型撮像素子の動作説明のためのタイミングチャートである。
【図４】第１実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの入出力特性図である。
【図５】本発明の第２実施形態に係る電流出力方式のＣＭＯＳ型撮像素子を示す構成図である。
【図６】第２実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの構成の一例を示す回路図である。
【図７】第２実施形態に係るＣＭＯＳ型撮像素子の電流電圧変換回路を構成する差動アンプの入出力特性図である。
【図８】ＣＭＯＳ型増幅素子の従来例を示す構成図である。
【符号の説明】
１１，３１…単位画素、１２，３２…フォトダイオード、１３，３３…増幅用トランジスタ、１４，３４…垂直選択用トランジスタ、１５，３５…リセット用トランジスタ、１６，３６…垂直走査回路、１９，３９…垂直信号線、２０，４０…水平信号線、２１，４１…水平選択用トランジスタ、２２，４２…水平走査回路、２３…カレントミラー、２４，４３…電流電圧変換回路、２７，４４…差動アンプ、２８，４５…帰還抵抗
Claims (2)
- 画素トランジスタを含む画素が行列状に配置され、各画素の画素信号を電流として信号線に出力する画素部と、
前記画素部の各画素から前記信号線に出力された信号電流を信号電圧に変換して出力する電流電圧変換手段と、
前記信号線と前記電流電圧変換手段の入力との間に設けられたカレントミラー回路とを備え、
前記カレントミラー回路は、前記画素トランジスタと同極性でかつ両特性が同じトランジスタ対からなり、前記トランジスタ対がＮ型である第１導電型トランジスタのときに前記信号電流の範囲内で入力電圧が低い状態になるように前記トランジスタ対の閾値電圧が設定され、
前記トランジスタ対がＰ型である第２導電型トランジスタのときに前記信号電流の範囲内で入力電圧が高い状態になるように前記トランジスタ対の閾値電圧が設定される
固体撮像素子。 - 画素トランジスタを含む画素が行列状に配置され、各画素の画素信号を電流として信号線に出力し、この信号線に出力された信号電流をカレントミラー回路を介して電流電圧変換手段に入力し、当該電流電圧変換手段によって信号電圧に変換して出力する構成の固体撮像素子の画素信号の処理に当たって、
前記カレントミラー回路を、前記画素トランジスタと同極性でかつ両特性が同じトランジスタ対から構成し、
前記トランジスタ対がＮ型である第１導電型トランジスタのときに前記信号電流の範囲内で入力電圧が低い状態になるように前記トランジスタ対の閾値電圧を設定し、
前記トランジスタ対がＰ型である第２導電型トランジスタのときに前記信号電流の範囲内で入力電圧が高い状態になるように前記トランジスタ対の閾値電圧を設定する、
画素信号処理方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10747699A JP4724893B2 (ja) | 1999-04-15 | 1999-04-15 | 固体撮像素子およびその画素信号処理方法 |
| US09/546,168 US6339215B1 (en) | 1999-04-15 | 2000-04-11 | Solid state image sensing device and image signal processing method of the same |
| KR1020000019261A KR100687092B1 (ko) | 1999-04-15 | 2000-04-12 | 고체 촬상 소자 및 그 화소 신호 처리 방법 |
| EP00401049A EP1045577B1 (en) | 1999-04-15 | 2000-04-14 | Solid state image sensing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10747699A JP4724893B2 (ja) | 1999-04-15 | 1999-04-15 | 固体撮像素子およびその画素信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307958A JP2000307958A (ja) | 2000-11-02 |
| JP4724893B2 true JP4724893B2 (ja) | 2011-07-13 |
Family
ID=14460187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10747699A Expired - Fee Related JP4724893B2 (ja) | 1999-04-15 | 1999-04-15 | 固体撮像素子およびその画素信号処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6339215B1 (ja) |
| EP (1) | EP1045577B1 (ja) |
| JP (1) | JP4724893B2 (ja) |
| KR (1) | KR100687092B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3870088B2 (ja) * | 2001-12-26 | 2007-01-17 | キヤノン株式会社 | 固体撮像装置及びシステム |
| JP4110816B2 (ja) | 2002-04-04 | 2008-07-02 | ソニー株式会社 | 画素信号処理方法および装置、撮像装置 |
| TWI507934B (zh) * | 2009-11-20 | 2015-11-11 | Semiconductor Energy Lab | 顯示裝置 |
| JP5924924B2 (ja) | 2011-12-15 | 2016-05-25 | キヤノン株式会社 | 電子回路 |
| JP5812959B2 (ja) * | 2011-12-15 | 2015-11-17 | キヤノン株式会社 | 撮像装置 |
| JP5924922B2 (ja) | 2011-12-15 | 2016-05-25 | キヤノン株式会社 | 光電変換装置 |
| JP5924923B2 (ja) | 2011-12-15 | 2016-05-25 | キヤノン株式会社 | 光電変換装置、及び光電変換装置の駆動方法 |
| JP6021360B2 (ja) * | 2012-03-07 | 2016-11-09 | キヤノン株式会社 | 撮像装置、撮像システム、および撮像装置の駆動方法。 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0679346B2 (ja) * | 1990-11-01 | 1994-10-05 | 富士ゼロックス株式会社 | 積分器及び画像読取装置 |
| JP3807833B2 (ja) * | 1996-12-10 | 2006-08-09 | 株式会社モリタ製作所 | Ｘ線撮影装置 |
| JP3592037B2 (ja) * | 1997-05-30 | 2004-11-24 | キヤノン株式会社 | 光電変換装置 |
| EP1711002A3 (en) * | 1997-08-15 | 2011-06-08 | Sony Corporation | Solid-state image sensor and method of driving same |
| JPH1188770A (ja) * | 1997-09-03 | 1999-03-30 | Nissan Motor Co Ltd | イメージセンサ装置 |
-
1999
- 1999-04-15 JP JP10747699A patent/JP4724893B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-11 US US09/546,168 patent/US6339215B1/en not_active Expired - Lifetime
- 2000-04-12 KR KR1020000019261A patent/KR100687092B1/ko not_active IP Right Cessation
- 2000-04-14 EP EP00401049A patent/EP1045577B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997029587A1 (en) * | 1996-02-06 | 1997-08-14 | Polaroid Corporation | Current-mediated active-pixel image sensing device with current reset |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010014726A (ko) | 2001-02-26 |
| EP1045577A2 (en) | 2000-10-18 |
| JP2000307958A (ja) | 2000-11-02 |
| US6339215B1 (en) | 2002-01-15 |
| EP1045577A3 (en) | 2008-04-02 |
| EP1045577B1 (en) | 2011-10-05 |
| KR100687092B1 (ko) | 2007-02-26 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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