JP4858281B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に係り、特に、カラーリニアイメージセンサに関するものである。

従来、スキャナ、ファクシミリ、複写機等の原稿読取装置においては、ＣＣＤ（Charge Coupled Device）リニアイメージセンサの固体撮像装置が使用されており、最近ではカラー対応のものが普及しつつある。これに関し、例えば特許文献１に開示されるような、Ｒ、Ｇ、Ｂ色の複数の画素列、すなわち複数の一次元画素列を配置した固体撮像装置（カラーリニアイメージセンサ）が知られている。この固体撮像装置を、原稿読取装置等において使用する場合、該固体撮像装置若しくは結像光学系若しくは原稿を、原稿読取装置内において機械的に移動させることでスキャン動作が行われる。その際、複数の一次元画素列間のピッチが大きい場合、本来、各画素列は原稿画像の同一位置を順次読み取るべきところを、機械的なスキャン動作の動作誤差が大きく影響し、それぞれズレた位置の画像を読み取ってしまう。その結果、このように固体撮像装置がカラー撮像装置であるような場合、再生した画像において顕著な色ずれが発生してしまう。従って、各一次元画素列間のピッチは小さいことが望ましい。
特開２００２−１４２０７８号公報 特開平１０−５１６０２号公報 ＳＯＮＹ ＣＸ−ＰＡＬ（ｖｏｌ．６５）ｐ．１２−１３

ところが、上記従来のＣＣＤリニアイメージセンサにおける各一次元画素列の間には構成上必ず転送ゲートとＣＣＤシフトレジスタが必要となるため、例えば上記特許文献１における３列以上の一次元画素列から構成される固体撮像装置の場合には、結果として、一次元画素列の画素列ピッチが一次元画素列のスキャン方向における画素幅（画素列寸法）の約４倍もの大きさとなってしまい、精度的にも上記色ずれの抑制は難しいものとなる。

この問題に対して、例えば特許文献２や非特許文献１には、一次元画素列同士が接している、すなわち画素列ピッチが一次元画素列のスキャン方向の画素幅と一致している構成を備えた固体撮像装置が開示されている。しかしながら、特許文献２に開示される固体撮像装置では、３列以上の一次元画素列全てにおいて当該画素幅と一致する画素列ピッチを実現することは不可能である。また、非特許文献１に開示される固体撮像装置では、スキャン方向と垂直な方向の画素幅（画素寸法）を少なくとも１つの列で小さくする必要があるため、結果として、固体撮像装置の設計の困難さや原稿読み取りの感度低下を引き起こすことになる。

本発明は、上記事情に鑑みてなされたもので、一次元画素列間の画素列ピッチを小さくし、且つ、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えた画像読み取りが可能な、シンプルな構成の固体撮像装置を提供することを目的とする。

また、本発明に係る固体撮像装置は、画素が、入射光に対する光電変換により光電流を発生させる光電変換部と該光電変換部の周辺回路とを含む画素であり、該画素が一次元に配列されてなる一次元画素列をｎ本備え、これら一次元画素列により原稿画像をスキャン方向に相対移動させて撮像する固体撮像装置であって、前記ｎ本の一次元画素列から、前記原稿画像の撮像により得られた画像データを水平読み出しするための各一次元画素列に共通の画像読出し回路を備え、前記ｎ本の一次元画素列における前記スキャン方向の各一次元画素列のピッチである画素列ピッチが、前記光電変換部の前記スキャン方向の幅である光電変換部幅の少なくとも（ｎ＋１）／ｎ倍であり、前記画素は、ＭＯＳ型の撮像素子であり、前記周辺回路は、前記スキャン方向における前記光電変換部の間に設けられていることを特徴とする。但し、記号「ｎ」は２以上の自然数を、記号「／」は除算を示す。

上記構成によれば、画素が入射光に対する光電変換により光電流を発生させる光電変換部と該光電変換部の周辺回路とを含む画素とされ、固体撮像装置が、原稿画像をスキャン方向に相対移動させて撮像するｎ本の一次元画素列を備えるものとされるとともに、当該ｎ本の一次元画素列に対する水平読み出し用の各一次元画素列に共通の画像読出し回路を備えるものとされ、これら一次元画素列の画素列ピッチが、画素における光電変換部の幅（光電変換部幅）の少なくとも（ｎ＋１）／ｎ倍の大きさとされる。

また、上記構成において、前記画像読出し回路による画像読み出し動作を制御する制御部をさらに備え、前記制御部は、一の前記一次元画素列が前記原稿画像における前記スキャン方向の解像度ピッチに相当する距離を移動する時間の間に、前記ｎ本の一次元画素列全ての画像読み出し動作が完了するよう前記画像読出し回路に画像読み出し動作を実行させるようにしてもよい。

これによれば、制御部の制御によって、ｎ本の一次元画素列のうちの或る１つの一次元画素列が原稿画像におけるスキャン方向の解像度ピッチに相当する距離を移動する時間の間に、ｎ本の一次元画素列全ての画素列の画像読み出し動作が完了するよう画像読出し回路により画像読み出し動作が実行される。

また、上記構成において、前記画素列ピッチは前記光電変換部幅の前記（ｎ＋１）／ｎ倍以上で且つ４倍未満の大きさであるようにしてもよい。

これによれば、画素列ピッチが光電変換部幅の（ｎ＋１）／ｎ倍以上で且つ４倍未満の大きさとされる。

また、上記構成において、前記画像読出し回路は、前記ｎ本の一次元画素列に亘って前記スキャン方向に配線された前記画像読み出し用の垂直信号線に接続され、各一次元画素列における各画素の画素信号を時系列に読み出すための回路としてもよい。

これによれば、ｎ本の一次元画素列に亘ってスキャン方向に配線された画像読み出し用の垂直信号線に接続された画像読出し回路によって、各一次元画素列における各画素の画素信号が時系列に読み出される。

また、上記構成において、前記一次元画素列を構成する画素は、前記光電変換部と、前記光電変換部からの電荷を蓄積して該電荷を電圧に変換するフローティングディフュージョンと、前記フローティングディフュージョンに対するリセットバイアスを印加するためのリセットトランジスタと、前記フローティングディフュージョンに対する前記光電流の転送、非転送の切り替えを行うための転送トランジスタと、前記フローティングディフュージョンからの信号を増幅させるための増幅トランジスタと、前記増幅トランジスタにより増幅された信号の該画素からの読み出し、非読み出しの切り替えを行うための読出しトランジスタとを有する前記周辺回路とを備えるＭＯＳ型の撮像素子としてもよい。

これによれば、一次元画素列を構成する画素が、光電変換部と、フローティングディフュージョンとリセットトランジスタと転送トランジスタと増幅トランジスタと読出しトランジスタとを有する周辺回路と、を備えるＭＯＳ型の撮像素子とされる。

請求項１に係る固体撮像装置によれば、ｎ本の一次元画素列から水平読み出しを行うための画像読出し回路が各一次元画素列に共通のものとして備えられる構成であるため、それぞれ一次元画素列毎に画像読出し回路（水平読出し回路）を備えずともよく、すなわちｎ本の一次元画素列のみ纏めて配列し、これに対して共通の例えば１つの画像読出し回路を設置する構成とすることが可能となるため、ｎ本の一次元画素列の画素列間隔（画素列ピッチ）を小さくすることができ、また、装置をシンプルな構成とすることができる。また、この画素列ピッチが光電変換部幅の少なくとも（ｎ＋１）／ｎ倍とされるので、当該画素列ピッチにおける光電変換部以外の部分（光電変換部幅の１／ｎ倍（＝（ｎ＋１）／ｎ倍−ｎ／ｎ倍）の幅の部分；周辺回路部と画素間スペースとを合わせた幅の部分）が原稿画像の撮像ピッチ間を移動するタイミングを利用して画像読出し回路により各一次元画素列の画像読出しを行う構成、換言すれば、各一次元画素列が原稿画像におけるスキャン方向の解像度ピッチ（＝光電変換部幅）に相当する距離を移動する時間の間に、画像読出し回路によりｎ本の一次元画素列全ての画像読み出し動作を完了させる構成を実現することができるため、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えた画像読み取りを実現することができる。

請求項２に係る固体撮像装置によれば、ｎ本の一次元画素列のうちの或る１つの一次元画素列が原稿画像におけるスキャン方向の解像度ピッチ（＝光電変換部幅）に相当する距離を移動する時間の間に、ｎ本の一次元画素列全ての画素列の画像読み出し動作が完了するよう画像読み出し動作が行われる構成であるので、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えることができる。

請求項３に係る固体撮像装置によれば、画素列ピッチが光電変換部幅の（ｎ＋１）／ｎ倍以上で且つ４倍未満の大きさとなる、すなわち画素列ピッチの上限値を光電変換部幅の４倍とすることで、スキャン動作の送りムラ等の影響による再生画像における色ずれが顕著になってしまうことを確実に防止することができる。

請求項４に係る固体撮像装置によれば、画像読出し回路により、各一次元画素列における各画素の画素信号が時系列に読み出される構成であるので、このような構成の画像読出し回路と、画素列ピッチが画素幅（光電変換部幅）の少なくとも（ｎ＋１）／ｎ倍である構成とを用いて、各一次元画素列が原稿画像におけるスキャン方向の解像度ピッチに相当する距離を移動する時間の間に、ｎ本の一次元画素列全ての画像読み出し動作を完了させる構成を容易に実現することができる。

請求項５に係る固体撮像装置によれば、一次元画素列の各画素が、光電変換部とフローティングディフュージョンとリセットトランジスタと転送トランジスタと増幅トランジスタと読出しトランジスタとを備える、或いは、光電変換部と、フローティングディフュージョンとリセットトランジスタと転送トランジスタと増幅トランジスタと読出しトランジスタとを有する周辺回路とを備えるＭＯＳ型の撮像素子とされるので、一次元画素列から水平読み出しを行うための、例えば画素がＣＣＤ撮像素子である場合の転送ゲートやＣＣＤシフトレジスタが不要となり（Ｘ−Ｙアドレス方式による、一次元画素列に共通の画像読出し回路を用いた水平読み出しが可能となり）、一次元画素列の画素列間隔を小さくすることができ、また、装置をシンプルな構成とすることができる。

図１は、本実施形態に係る固体撮像装置の一例であるリニアセンサの概略構成図である。図１に示すようにリニアセンサ１は、センサ部２、垂直走査回路３、水平走査回路４及び読出し回路５を備えている。センサ部２は、複数の画素２１（ピクセル）からなり、被写体光像の光量に応じて画像信号に光電変換して出力するものである。センサ部２は、複数の画素２１が一列に直線状に配置されてなるＲ（Red）、Ｇ（Green）、Ｂ（Blue）色の複数本のセンサアレイ（画素列；一次元画素列）、すなわちＲセンサアレイ２２、Ｇセンサアレイ２３及びＢセンサアレイ２４を備えている。Ｒ、Ｇ、Ｂセンサアレイには、それぞれ画素２１の受光面上に各色の光を透過させるＲ、Ｇ、Ｂ色のカラーフィルタ（図示省略）が設けられている。

垂直走査回路３は、センサ部２に対する垂直走査を行う所謂垂直シフトレジスタであり、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４それぞれに対応する行選択信号線２５を順次走査する。水平走査回路４は、センサ部２に対する水平走査を行う所謂水平シフトレジスタであり、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４の各画素２１に対応する垂直信号線２６（列選択信号線；出力信号線）を順次走査する。

読出し回路５は、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４の各画素２１から上記出力信号線２６に導出された画像信号（光電変換信号）を、上記水平走査回路４による水平走査に従って画素毎に順次読み出すための回路であって、所謂水平読み出しを行う水平読出し回路である。この読出し回路５は、センサ部２に対して例えば１つ設けられており、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４（全画素列）に対して共通の読出し回路となっている。読出し回路５は、各垂直信号線２６に対して配設された定電流負荷５１、シグナルサンプルホールド回路５２及びノイズサンプルホールド回路５３と、アンプ５４とを備えている。定電流負荷５１は、ゲートに負荷電圧（信号ＶＤ）が印加されて所謂電子負荷として機能する負荷トランジスタＱａからなるものである。なお、信号ＶＤは、後述のソースフォロワアンプの動作範囲に合わせ込むべく電位操作を行うものでもある。また、信号ＶＰＳは、負荷トランジスタＱａのソースに印加される電圧を示している。

シグナルサンプルホールド回路５２は、入力されたアナログ信号としてのシグナル（画像信号）をサンプリング（標本化）し、この値を一時的に保持するものである。シグナルサンプルホールド回路５２は、シグナルサンプルホールド用スイッチＳ１、シグナルサンプルホールド容量Ｃ１（キャパシタＣ１）等からなり、シグナルサンプルホールド用スイッチＳ１のオン、オフに応じて、シグナルサンプルホールド容量Ｃ１の充電、充電電位の保持、放電を行うことで当該シグナルサンプルホールド機能を実現する。ノイズサンプルホールド回路５３は、入力されたノイズ（ノイズ信号）をサンプリングし、この値を一時的に保持するものである。ノイズサンプルホールド回路５３は、ノイズサンプルホールド用スイッチＳ２、ノイズサンプルホールド容量Ｃ２（キャパシタＣ２）等からなり、ノイズサンプルホールド用スイッチＳ２のオン、オフに応じて、ノイズサンプルホールド容量Ｃ２の充電、充電電位の保持、放電を行うことで当該ノイズサンプルホールド機能を実現する。

アンプ５４は、上記サンプルホールドにより得られた画像信号とノイズ信号との差分をとる（例えばシグナル信号からノイズ信号を減算する）ことで、センサ部２の各画素におけるリセットゲート（トランジスタＴ１１）によりリセットされたＦＤ電位のばらつきが除去された画像信号を得るものである。

図２は、センサ部２における各画素２１の回路構成の一例を示すものである。画素２１は、フォトダイオードＰＤ１、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としてのトランジスタＴ１０〜Ｔ１３、及びＦＤ（Floating Diffusion）から構成されている。トランジスタＴ１０〜Ｔ１３は、ここではＮチャンネルＭＯＳＦＥＴが採用されている。ＶＤＤ、φＲＳＢ、φＲＳＴ、φＴＸ及びφＶは、各トランジスタに対する信号（電圧）を示し、ＧＮＤは接地を示している。

フォトダイオードＰＤ１は、光電変換部（感光部）であり、被写体からの入射光量に応じた電気信号、すなわち光電流ＩＰＤ１を発生させる。トランジスタＴ１２は、上記定電流負荷５１と対になってソースフォロワ増幅用のソースフォロワアンプ（増幅回路）を構成するものであり、後述する電圧Ｖ１ＯＵＴに対する増幅を行う。トランジスタＴ１３は、ゲートに印加する電圧（信号φＶ）に応じてオン、オフされるスイッチとして動作する信号読み出し用のトランジスタである。トランジスタＴ１３のソースは上記垂直信号線２６に接続されており、トランジスタＴ１３がオンされると、トランジスタＴ１２で増幅された電流が出力電流としてこの垂直信号線２６へ導出される。トランジスタＴ１０は、同トランジスタのゲートに印加される電圧に応じてオン、オフされるスイッチとして動作するものであって、当該ゲート電位の高低によるオン、オフ切り替えに応じて、フォトダイオードＰＤ１で発生した光電流ＩＰＤ１（電荷）のＦＤに対する転送、非転送の切り替えを行う所謂転送ゲートとなるものである。

フォトダイオードＰＤ１で発生した光電流ＩＰＤ１はフォトダイオードＰＤ１の寄生容量に流れてその電荷が蓄積され、蓄積電荷量に応じた電圧が発生する。このときトランジスタＴ１０がオン状態であれば、この寄生容量に蓄積された電荷（負電荷）がＦＤへ向けて移動する。ＦＤは、この電荷を一旦保持しておく電荷保持部であり、この保持した電荷を電圧に変える所謂キャパシタの役割を担うものである。トランジスタＴ１１（リセットゲートトランジスタ）は、同トランジスタのゲート電圧の高低によるオン、オフ切り替えに応じてＦＤに対するリセットバイアスの印加、非印加の切り替えを行うものである。

図３は、上記画素２１の撮像動作に関するタイミングチャートの一例であり、特に、水平ブランク期間中（又は水平走査回路４による列選択期間内）における、電荷蓄積終了後の垂直走査によるＲ、Ｇ、Ｂセンサアレイ２２〜２４の各画素の信号読出し（電荷掃き出し）動作に関するタイミングチャートを示している。ここではＮチャンネルＭＯＳＦＥＴの極性上、Ｈｉ（ハイ）でオン、Ｌｏ（ロー）でオフとなる。同図に示すように、信号φＲＳＴを符号２０１で示すタイミングでＨｉにした後、ノイズサンプルホールド用スイッチＳ２に対するサンプルホールド制御信号φＳ２を符号２０２で示すタイミングでＨｉにすることで、ノイズ信号を垂直信号線２６に読み出し、ノイズサンプルホールド回路５３によってこのノイズ信号（ノイズレベル）をサンプルホールドする。次に、信号φＴＸを符号２０３で示すタイミングでＨｉにした後、シグナルサンプルホールド用スイッチＳ１に対するサンプルホールド制御信号φＳ１を符号２０４で示すタイミングでＨｉにすることで、画像信号を垂直信号線２６に読み出し、シグナルサンプルホールド回路５２によってこの画像信号（信号レベル）をサンプルホールドする。

ところで、リニアセンサ１は、該リニアセンサ１全体の動作を司る主制御部を備えている。具体的には、主制御部は、各種制御プログラム等を記憶するＲＯＭ、一時的に各種データを格納するＲＡＭ、及び制御プログラム等を上記ＲＯＭから読み出して実行する中央演算処理装置（ＣＰＵ）等からなり、リニアセンサ１における上記センサ部２や垂直、水平走査回路３、４或いは読出し回路５といった各機能部の動作を制御する。図４は、この主制御部（主制御部１００とする）におけるスキャン動作に関するブロック構成図である。主制御部１００は、センサ制御部１０１、スキャン駆動制御部１０２、垂直走査制御部１０３、水平走査制御部１０４及び読出し制御部１０５を備えている。

センサ制御部１０１は、センサ部２における各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４の撮像動作を制御するものであり、各画素に対する上記ＶＤＤ、φＲＳＢ、φＲＳＴ、φＴＸ及びφＶ等の各種信号を出力する。スキャン駆動制御部１０２は、センサ部２による原稿画像の読み取りを行うべく、原稿に対してリニアセンサ１或いは結像光学系をスキャン移動させる、或いはリニアセンサ１や結像光学系に対して原稿を移動させるための駆動（スキャン駆動）を行うものである。なお、結像光学系とは、原稿からの被写体光像を各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４の受光面上に結像させるための光学系（レンズやミラー等）であり、リニアセンサ１はこの結像光学系を備えていてもよい。垂直走査制御部１０３は、垂直走査回路３によるＲ、Ｇ、Ｂセンサアレイ２２〜２４に対する垂直走査動作を制御するものである。水平走査制御部１０４は、水平走査回路４によるＲ、Ｇ、Ｂセンサアレイ２２〜２４に対する水平走査動作を制御するものである。読出し制御部１０５は、読出し回路５によるＲ、Ｇ、Ｂセンサアレイ２２〜２４からの画像読み出し動作を制御するものである。読出し制御部１０５によるこの画像読み出し動作の詳細については後述する。

以上の構成において、リニアセンサ１では、垂直走査回路３によりＲ、Ｇ、Ｂセンサアレイ２２〜２４が順次選択され、共通の読出し回路５と水平走査回路４とによって線順次で画像信号が取り出される。なお、リニアセンサ１は、所謂ＭＯＳ型（例えばＣＭＯＳ型）の固体撮像装置であり、垂直走査回路３及び水平走査回路４によって各画素をＸ−Ｙアドレス方式（Ｘ−Ｙ走査方式）で選択し、各画素の画像信号を取り出すことができる。

ところで、本実施形態においては、センサ部２の構成及びこのセンサ部２によるスキャン動作について主な特徴点を有しているが、この特徴点について以下に説明する。図５は、センサ部２の一構成例を概念的に示す模式図である。同図に示すように、スキャン方向ＳＤ（センサアレイの画素並び方向（長手方向）と垂直な方向；垂直走査方向）における各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４のピッチ（これを画素列ピッチＰと表現する）が、各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４における画素２７のスキャン方向ＳＤの幅（これを画素幅Ｗと表現する）の４／３倍の大きさとなっている。換言すれば、画素幅Ｗを３等分した長さ（画素幅Ｗを「１」としたときの「１／３」の長さ）の４倍の長さを画素列ピッチＰとしている。これを一般的に表現すると、画素列ピッチＰは、画素幅Ｗの（ｎ＋１）／ｎ倍（ｎ：２以上の自然数）の大きさとなっている。この「ｎ」は、センサアレイの列数（ここでは列数が色の種類数（ＲＧＢの３種類）と同じになっている）対応している。ここではＲ、Ｇ、Ｂセンサアレイ２２〜２４の３列であるため、ｎ＝３となる。ただし、ｎを２以上とするのは、本実施形態によるスキャン動作方法が、センサアレイが複数列つまり２列以上である場合に適用されることによる。なお、画素２７は上記画素２１に相当し、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４の画素２７間には符号２８で示す空間的な隙間（スペース２８という）が存在している。このスペース２８のスキャン方向ＳＤの幅と画素幅Ｗとを合わせた長さが画素列ピッチＰである。

このような構成を備えたセンサ部２によって原稿画像がスキャンされる。このスキャン動作について、図６、７を用いて説明する。図６は、当該スキャン動作の１フレーム（１フレーム時間）における、各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４（ＲＧＢ各画素）での蓄積時間（露光時間）と読み出し時間との関係の一例を示すタイミングチャートである。図７は、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４によるスキャン動作を概念的に説明する模式図である。図７は、具体的にはＲ、Ｇ、Ｂセンサアレイ２２〜２４のスキャン方向ＳＤにおける或る１列分の画素、例えば図１又は図５中に示すセンサ部２の左端画素（Ｒ、Ｇ、Ｂの３つの画素２７及びスペース２８からなる画素列；これを画素列ＳＥと表現する）が時間の経過に伴って例えば状態（１）から状態（４）までスキャン方向に移動する様子を示している。ここでは、画素列ピッチＰが画素幅Ｗの４／３倍である場合について示している。

図６において、先ず時刻ｔ１に、Ｒセンサアレイ２２（ここではＲ画素列と表現する）における時刻ｔ０１から継続されていた蓄積（電荷蓄積）動作が終了し、該Ｒ画素列の蓄積情報（画像情報）の読み出しが開始される。この時刻ｔ１における画素列ＳＥの移動位置は図７の状態（１）に示される。ここで、センサ部２により原稿画像を読み取るピッチを読取りピッチＰＲとすると、状態（１）では、画素列ＳＥの例えばＲ画素が、符号３０１で示すように、上記読取りピッチＰＲに示す幅の部分の原稿画像位置（これを撮像ピッチ位置と表現する）と同じ位置つまり重なる位置にきている。この時刻ｔ１から開始されたＲ画素列における読み出し動作は時刻ｔ２で終了する。時刻ｔ１から時刻ｔ２までの間は、上述したように読出し回路５は１つであることから他の画素列の信号を同時に読み出すことはできない。なお、上記Ｒ画素列の蓄積情報の読み出し動作は、必ずしも上記時刻ｔ１〜ｔ２の期間中、継続して行われなくともよく、要は当該期間内に読み出し動作が実行されればよい。

時刻ｔ２になると、Ｇセンサアレイ２３（Ｇ画素列と表現する）における時刻ｔ０２から継続されていた蓄積動作が終了し、該Ｇ画素列の蓄積情報の読み出し動作が開始される（このＧ画素列の読み出し動作は後述の時刻ｔ３まで継続される）。この時刻ｔ２における画素列ＳＥの移動位置は状態（２）に示される。この状態（２）では、符号３０２で示すように、画素列ＳＥにおけるＧ画素が、上記時刻ｔ１における撮像ピッチ位置に対する相対的なＲ画素（Ｒ画素列）の位置と同じ位置となるまで、すなわち、状態（１）の位置から符号３１１で示す画素幅Ｗの１／３の距離（画素列ピッチＰの１／４の距離）だけリニアセンサ１全体がスキャン移動している。

次に、時刻ｔ３になると、Ｂセンサアレイ２４（Ｂ画素列と表現する）における時刻ｔ０３から継続されていた蓄積動作が終了し、該Ｂ画素列の蓄積情報の読み出し動作が開始される（このＢ画素列の読み出し動作は後述の時刻ｔ４まで継続される）。この時刻ｔ３における画素列ＳＥの移動位置は状態（３）に示される。この状態（３）では、符号３０３で示すように、画素列ＳＥにおけるＢ画素が、上記時刻ｔ１における撮像ピッチ位置に対する相対的なＲ画素（Ｒ画素列）の位置と同じ位置となるまで、すなわち、状態（２）の位置から符号３１２で示す画素幅Ｗの１／３の距離だけリニアセンサ１全体がスキャン移動している。

さらに時刻ｔ４になると、再びＲ画素列における時刻ｔ１から継続されていた蓄積動作が終了し、該Ｒ画素列の蓄積情報の読み出し動作が開始される。この時刻ｔ３における画素列ＳＥの移動位置は状態（４）に示される。この状態（４）では、符号３０４で示すように、Ｒ画素が、状態（３）の位置から符号３１３で示す画素幅Ｗの１／３の距離分だけ、すなわちＲ画素が上記状態（１）において撮像していた撮像ピッチ位置３２１の次の撮像ピッチ位置３２２までリニアセンサ１全体がスキャン移動している。以降同様に、リニアセンサ１全体が状態（５）、（６）、（７）・・・と画素幅Ｗの１／３の距離ずつスキャン移動していき、Ｇ→Ｂ→Ｒ→Ｇ→Ｂ・・・と順に各色の画素（色画素という）が撮像ピッチ位置と一致するタイミングで該色毎の読み出し動作が行われる。そしてさらにＲ画素が撮像ピッチ位置３２２から次の撮像ピッチ位置に進み、同様にＲ、Ｇ、Ｂの読み出し動作が順次行われる。このようにして当該一連のスキャン動作が原稿画像全体に亘って実行される。なお、時刻ｔ０１から時刻ｔ１までの時間すなわち或る色画素の蓄積時間は、画素列ＳＥの色画素例えばＲ画素が或る撮像ピッチ位置から次の撮像ピッチ位置まで移動する時間となる。従って、時刻ｔ０１、ｔ０２、ｔ０３及びｔ１の時間間隔は、時刻ｔ１、ｔ２、ｔ３及びｔ４の時間間隔と同じとなる。

このように、Ｒ画素列が時刻ｔ１において撮像していた撮像ピッチ位置から時刻ｔ４において撮像する撮像ピッチ位置まで移動する時間（時刻ｔ１から時刻ｔ４までの時間）、すなわちスキャン方向の解像度ピッチ（分解能）に相当する距離を移動する時間の間に、Ｒ、Ｇ、Ｂ各色の画素列全ての読み出し動作が完了する構成となっている。換言すれば、１つの画素列の蓄積時間（ｔ４−ｔ１の時間に相当）の１／３に相当する時間を、Ｒ、Ｇ、Ｂ各画素列の読み出し時間に割り当てていることになる。これは上記センサ部２の構成で説明したように、センサ部２の撮像面上に各色の画素列が画素幅Ｗ（スキャン方向画素列寸法）の１／３だけ空間を空けて並べられている、すなわち画素列ピッチＰが画素幅Ｗの４／３倍となるよう配列されていることにより、このスキャン動作が可能になることによる。なお、画素列ピッチＰを画素幅Ｗの４／３倍の長さよりも短くするすると、すなわち画素列ＳＥにおける画素２７間のスペース２８におけるスキャン方向の幅を画素幅Ｗの１／ｎ倍の幅より狭くすると、各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４（各画素列）が撮像する位置にズレを生じてしまい、すなわち上述のように各色画素が順に撮像ピッチ位置に合致しなくなり、色ずれが発生するなどして再生した画像データの品質が低下することになる。

ところで、上記実施形態では、図５に示すように画素列ピッチを“画素幅”の少なくとも（ｎ＋１）／ｎ倍とする構成としているが、これに限らず、画素列ピッチを“光電変換部幅”の少なくとも（ｎ＋１）／ｎ倍とする構成としてもよい。すなわち、図８において、上記上記画素２７は実際には画素２７’に示すように、光電変換部２７１と周辺回路２７２とを備えてなり、これら画素２７’が一次元に配列されたものが上記一次元画素列（Ｒ、Ｇ及びＢセンサアレイ２２、２３及び２４；Ｒ、Ｇ及びＢ画素列）となっている。この光電変換部２７１は上記フォトダイオードＰＤ１に相当し、また、周辺回路２７２は、光電変換部２７１の周辺に例えばＬ字状に配置された回路部であって、上記トランジスタＴ１０〜Ｔ１３及びＦＤを含む回路である。この構成において、画素列ピッチＰが光電変換部２７１のスキャン方向ＳＤにおける幅（光電変換部幅Ｔとする）の少なくとも（ｎ＋１）／ｎ倍（ここでは４／３倍）であってもよい。ただし、この変形態様の場合も原稿画像のスキャン動作は上記実施形態の場合と同様であり、例えば図６、図７での説明において、「画素幅Ｗ」を「光電変換部幅Ｔ」と置き換えて考えればよい。

この場合、当該画素列ピッチＰにおける光電変換部２７１以外の部分（光電変換部幅Ｔの１／ｎ倍（＝（ｎ＋１）／ｎ倍−ｎ／ｎ倍）の幅の部分；スキャン方向ＳＤにおける周辺回路２７２の幅と画素２７’間のスペース２８’の幅とを合わせてなる符号Ｙで示す幅の部分）が原稿画像の撮像ピッチ（読取りピッチ）間を移動するタイミングを利用して読出し回路５により各一次元画素列の画像読出しが行われる。

なお、画素２７’の光電変換部２７１と周辺回路２７２との構成（形状）は上記に限定されず、例えば図９（ａ）に示すように、周辺回路２７２が図８に示す位置に対してスキャン方向ＳＤにおける反対側に位置する構成（図９（ａ）に示す位置に対して矢印Ａ方向における反対側に位置してもよい）、或いは、図９（ｂ）に示すように周辺回路２７２が上記Ｌ字状ではなく一直線状をしており、これが光電変換部２７１のスキャン方向ＳＤにおけるいずれか一端或いは両端に配置された構成でもよい。光電変換部２７１の全周を取り囲むような周辺回路２７２であってもよい。要は、周辺回路２７２がスキャン方向ＳＤにおける幅を有したものであればよい。ただし、周辺回路２７２が光電変換部２７１のスキャン方向ＳＤにおける両端或いは光電変換部２７１の全周を取り囲むように配置されている場合は、上記符号Ｙで示す幅（スキャン方向ＳＤの光電変換部２７１間の幅）が、上記スペース２８’の幅と、隣接する各色の画像２７’における２つの周辺回路２７２の幅とを含むものとなる。

以上のように本実施形態に係るリニアセンサ１（固体撮像装置）によれば、リニアセンサ１が、スキャン方向に相対移動させて原稿画像を撮像するｎ本の一次元画素列（Ｒ、Ｇ、Ｂセンサアレイ２２〜２４）を備えるものとされるとともに、各一次元画素列に対する水平読み出し用の該一次元画素列に共通の読出し回路５を備えるものとされ、一次元画素列の画素列ピッチＰが画素幅Ｗの少なくとも（ｎ＋１）／ｎ倍の大きさとされる。

このように、ｎ本の一次元画素列から水平読み出しを行うための読出し回路５が各一次元画素列に共通のものとして備えられる構成であるため、それぞれ一次元画素列毎に読出し回路５（水平読出し回路）を備えずともよく、すなわち図１に示すようにｎ本の一次元画素列のみ纏めて配列し、これに対して共通の例えば１つの読出し回路５を設置する構成とすることが可能となるため、ｎ本の一次元画素列の画素列ピッチＰを小さくすることができ、また、装置をシンプルな構成とすることができる。また、この画素列ピッチＰが画素幅Ｗの少なくとも（ｎ＋１）／ｎ倍とされるので、当該画素列ピッチＰにおける画素が存在しない非画素部分（画素幅の１／ｎ倍（＝（ｎ＋１）／ｎ倍−ｎ／ｎ倍）の幅の非露光部分；画素２７間のスペース２８）が原稿画像の撮像ピッチ間を移動するタイミングを利用して、読出し回路５により各一次元画素列の画像読出しを行う構成、換言すれば、各一次元画素列が原稿画像におけるスキャン方向（撮像方向）の解像度ピッチに相当する距離を移動する時間の間に、読出し回路５によりｎ本の一次元画素列全ての画像読み出し動作を完了させる構成を実現することができるため、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えた画像読み取りを実現することができる。

また、他の実施形態に係るリニアセンサ１（固体撮像装置）（図８参照）によれば、画素２７’が入射光に対する光電変換により光電流を発生させる光電変換部２７１と該光電変換部２７１の周辺部における周辺回路２７２とを含む画素２７’とされ、リニアセンサ１が、原稿画像をスキャン方向に相対移動させて撮像するｎ本の一次元画素列を備えるものとされるとともに、当該ｎ本の一次元画素列に対する水平読み出し用の各一次元画素列に共通の読出し回路５を備えるものとされ、これら一次元画素列の画素列ピッチが、画素２７’における光電変換部２７１の幅（光電変換部Ｔ）の少なくとも（ｎ＋１）／ｎ倍の大きさとされる。

このように、ｎ本の一次元画素列から水平読み出しを行うための読出し回路５が各一次元画素列に共通のものとして備えられる構成であるため、それぞれ一次元画素列毎に読出し回路５（水平読出し回路）を備えずともよく、すなわちｎ本の一次元画素列のみ纏めて配列し、これに対して共通の例えば１つの読出し回路５を設置する構成とすることが可能となるため、ｎ本の一次元画素列の画素列間隔（画素列ピッチ）を小さくすることができ、また、装置をシンプルな構成とすることができる。また、この画素列ピッチが光電変換部幅Ｔの少なくとも（ｎ＋１）／ｎ倍とされるので、当該画素列ピッチにおける光電変換部２７１以外の部分（光電変換部幅Ｔの１／ｎ倍（＝（ｎ＋１）／ｎ倍−ｎ／ｎ倍）の幅の部分；周辺回路２７２部と画素間スペース２８’とを合わせた幅の部分）が原稿画像の撮像ピッチ間を移動するタイミングを利用して読出し回路５により各一次元画素列の画像読出しを行う構成、換言すれば、各一次元画素列が原稿画像におけるスキャン方向の解像度ピッチ（＝光電変換部幅Ｔ）に相当する距離を移動する時間の間に、読出し回路５によりｎ本の一次元画素列全ての画像読み出し動作を完了させる構成を実現することができるため、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えた画像読み取りを実現することができる。

また、読出し制御部１０５（主制御部１００）の制御によって、ｎ本の一次元画素列のうちの或る１つの一次元画素列が原稿画像におけるスキャン方向の解像度ピッチ（＝画素幅Ｗ、又は光電変換部幅Ｔ）に相当する距離を移動する時間の間に、ｎ本の一次元画素列全ての画素列の画像読み出し動作が完了するよう読出し回路５により画像読み出し動作が実行される構成であるので、スキャン動作の送りムラ等の影響による再生画像における色ずれの発生を抑えることができる。

また、画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の（ｎ＋１）／ｎ倍以上で且つ４倍未満の大きさとされるので、すなわち画素列ピッチＰの上限値を画素幅Ｗ（光電変換部幅Ｔ）の４倍と設定することにより、画素列ピッチＰがこの４倍以上となり、スキャン動作の送りムラ等の影響による再生画像における色ずれが顕著になってしまうことを確実に防止することができる。

また、読出し回路５が、ｎ本の一次元画素列に亘ってスキャン方向に配線された画像読み出し用の垂直信号線２６に接続され、各一次元画素列における各画素２１の画素信号（画像信号やノイズ信号）を時系列に読み出すための回路とされる、すなわち読出し回路５により、一次元画素列における各画素２１の画素信号が時系列に読み出される構成であるので、このような構成の読出し回路５と、画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の少なくとも（ｎ＋１）／ｎ倍である構成とを用いて、各一次元画素列が原稿画像におけるスキャン方向の解像度ピッチに相当する距離を移動する時間の間に、ｎ本の一次元画素列全ての画像読み出し動作を完了させる構成を容易に実現することができる。

さらに、一次元画素列の各画素２１が、光電変換部（フォトダイオードＰＤ１）とフローティングディフュージョン（ＦＤ）とリセットトランジスタ（トランジスタＴ１１）と転送トランジスタ（トランジスタＴ１０）と増幅トランジスタ（トランジスタＴ１２）と読出しトランジスタ（トランジスタＴ１３；行選択トランジスタ）とを備える、或いは、光電変換部２７１と、フローティングディフュージョンとリセットトランジスタと転送トランジスタと増幅トランジスタと読出しトランジスタとを有する周辺回路２７２とを備えるＭＯＳ型の撮像素子とされるので、一次元画素列から水平読み出しを行うための、例えば画素がＣＣＤ撮像素子である場合の転送ゲートやＣＣＤシフトレジスタが不要となり（Ｘ−Ｙアドレス方式による、一次元画素列に共通の読出し回路５を用いた水平読み出しが可能となり）、一次元画素列の画素列ピッチＰを小さくすることができ、また、装置をシンプルな構成とすることができる。

なお、本発明の趣旨を逸脱しない範囲において各種構成の追加、変更を伴うことが可能であり、例えば以下の変形態様をとることができる。
（Ａ）上記実施形態では、リニアセンサ１がＲ、Ｇ、Ｂ色の３本のセンサアレイを備える構成としているが、これに限らず、２本或いは４本以上（複数本であれば何本でもよい）のセンサアレイを備える構成としてもよい。

（Ｂ）上記実施形態では、画素列ピッチＰが画素幅Ｗ（或いは光電変換部幅Ｔ）の（ｎ＋１）／ｎ倍の大きさとなる構成としているが、（ｎ＋１）／ｎ倍に限定せずともよく、（ｎ＋１）／ｎ倍以上の大きさであってもよい。この場合、上限値として画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の例えば４倍未満となることが好ましい（（ｎ＋１）／ｎ≦画素列ピッチＰの画素幅Ｗ（光電変換部幅Ｔ）に対する倍率＜４）。具体的には、上記実施形態における画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の４／３倍である場合では、当該４／３倍以上の大きさの画素列ピッチＰでＲ、Ｇ、Ｂセンサアレイ２２〜２４を配置したとしても、各色のセンサアレイが、上記図７において符号３０１、符号３０２、符号３０３と順に撮像ピッチ位置と一致させたのと同様に、順に各撮像ピッチ位置と一致させるスキャン動作を行うことは可能である。この場合、原稿画像における各読取りピッチＰＲは図７の場合と異なり画素幅Ｗ（光電変換部幅Ｔ）よりも大きなものとなり、この画素幅Ｗ（光電変換部幅Ｔ）よりも大きな読取りピッチを例えばＲセンサアレイ２２のＲ画素がスキャン移動する時間の間に、Ｒ、Ｇ、Ｂセンサアレイ２２〜２４全てに対する画像読み出し動作が完了する構成となる（ただし、読取りピッチが大きいということは、解像度ピッチが大きいことを示している）。

この場合、水平走査回路４及び読出し回路５のスイッチング周波数を上記画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の４／３倍の場合と同じ周波数に設定するのであれば、全体として高速なスキャン動作が実行されることになる。また、この場合、全体のスキャン動作時間が上記画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の４／３倍の場合と同じ時間（つまり上記高速スキャンに対する低速スキャン）となるよう設定するのであれば、水平走査回路４及び読出し回路５のスイッチング周波数を低くしてスキャン動作が実行されることになる。ただし、画素列ピッチＰが画素幅Ｗ（光電変換部幅Ｔ）の４倍以上になると、スキャン動作の送りムラ等の影響による再生画像の色ずれが顕著になるため、画素列ピッチＰは画素幅Ｗ（光電変換部幅Ｔ）の４倍未満の大きさとすることが望ましい。

（Ｃ）上記実施形態では、各Ｒ、Ｇ、Ｂセンサアレイ２２〜２４に共通の読出し回路として、図１に示すように１つの読出し回路５を備える構成としているが、これに限定されず、複数の読出し回路を備える構成としてもよい。例えば図１０に示すように、Ｒ、Ｇ、Ｂセンサアレイ２２’〜２４’から垂直信号線２６’を画素毎に交互にＲセンサアレイ側とＢセンサアレイ側とに分けて引き出し（Ｒセンサアレイ側或いはＢセンサアレイ側の何れか一方側に引き出してもよい）、この引き出した垂直信号線２６’に対応させて例えば２つの読出し回路４０１、４０２を備えるようにしてもよい。この場合も、２つの読出し回路４０１、４０２がそれぞれ各Ｒ、Ｇ、Ｂセンサアレイ２２’〜２４’に共通の読出し回路（水平読出し回路）となっている。

（Ｄ）上記実施形態では、Ｒ、Ｇ、Ｂセンサアレイの３つの画素列全てが同じ位置関係（互いに等間隔）で配置されているが、これら複数の画素列のうちの例えば１つの画素列が他の画素列と異なる位置に配置されているような場合でも本発明は適用可能である。

（Ｅ）上記実施形態では、センサ部２の各画素において、ＮチャンネルＭＯＳＦＥＴを採用しているが、ＰチャンネルＭＯＳＦＥＴを採用してもよい。

本実施形態に係る固体撮像装置の一例であるリニアセンサの概略構成図である。 上記リニアセンサのセンサ部における各画素の回路構成の一例を示す図である。 上記画素の撮像動作に関するタイミングチャートの一例を示す図である。 主制御部のスキャン動作に関するブロック構成図である。 上記センサ部の一構成例を概念的に示す模式図である。 スキャン動作の１フレームにおける、各Ｒ、Ｇ、Ｂセンサアレイでの蓄積時間（露光時間）と読み出し時間との関係の一例を示すタイミングチャートである。 Ｒ、Ｇ、Ｂセンサアレイによるスキャン動作を概念的に説明する模式図である。 リニアセンサのスキャン動作に関する一変形例を説明するための模式図である。 リニアセンサのスキャン動作に関する一変形例を説明するための模式図である。 リニアセンサの一変形例を説明するための模式図である。

符号の説明

１ リニアセンサ（固体撮像装置）
２ センサ部
２２ Ｒセンサアレイ（一次元画素列）
２３ Ｇセンサアレイ（一次元画素列）
２４ Ｂセンサアレイ（一次元画素列）
２１、２７、２７’ 画素（ＭＯＳ型の撮像素子）
２５ 行選択信号線
２６ 垂直信号線
２７１ 光電変換部
２７２ 周辺回路
２８、２８’ スペース
３ 垂直走査回路
４ 水平走査回路
５ 読出し回路（画像読出し回路）
５１ 定電流負荷
５２ シグナルサンプルホールド回路
５３ ノイズサンプルホールド回路
５４ アンプ
１００ 主制御部
１０５ 読出し制御部（制御部）
Ｐ 画素列ピッチ
Ｗ 画素幅
ＰＲ 読取りピッチ（解像度ピッチに相当する距離）
ＳＥ 画素列
Ｔ 光電変換部幅

Claims (5)

1. 画素が、入射光に対する光電変換により光電流を発生させる光電変換部と該光電変換部の周辺回路とを含む画素であり、該画素が一次元に配列されてなる一次元画素列をｎ本備え、これら一次元画素列により原稿画像をスキャン方向に相対移動させて撮像する固体撮像装置であって、
   前記ｎ本の一次元画素列から、前記原稿画像の撮像により得られた画像データを水平読み出しするための各一次元画素列に共通の画像読出し回路を備え、
   前記ｎ本の一次元画素列における前記スキャン方向の各一次元画素列のピッチである画素列ピッチが、前記光電変換部の前記スキャン方向の幅である光電変換部幅の少なくとも（ｎ＋１）／ｎ倍であり、
   前記画素は、ＭＯＳ型の撮像素子であり、
   前記周辺回路は、前記スキャン方向における前記光電変換部の間に設けられていることを特徴とする固体撮像装置。
   但し、記号「ｎ」は２以上の自然数を、記号「／」は除算を示す。
2. 前記画像読出し回路による画像読み出し動作を制御する制御部をさらに備え、
   前記制御部は、
   一の前記一次元画素列が前記原稿画像における前記スキャン方向の解像度ピッチに相当する距離を移動する時間の間に、前記ｎ本の一次元画素列全ての画像読み出し動作が完了するよう前記画像読出し回路に画像読み出し動作を実行させることを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素列ピッチは前記光電変換部幅の前記（ｎ＋１）／ｎ倍以上で且つ４倍未満の大きさであることを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記画像読出し回路は、
   前記ｎ本の一次元画素列に亘って前記スキャン方向に配線された前記画像読み出し用の垂直信号線に接続され、各一次元画素列における各画素の画素信号を時系列に読み出すための回路であることを特徴とする請求項１〜３のいずれかに記載の固体撮像装置。
5. 前記一次元画素列を構成する画素は、
   前記光電変換部と、
   前記光電変換部からの電荷を蓄積して該電荷を電圧に変換するフローティングディフュージョンと、
   前記フローティングディフュージョンに対するリセットバイアスを印加するためのリセットトランジスタと、
   前記フローティングディフュージョンに対する前記光電流の転送、非転送の切り替えを行うための転送トランジスタと、
   前記フローティングディフュージョンからの信号を増幅させるための増幅トランジスタと、
   前記増幅トランジスタにより増幅された信号の該画素からの読み出し、非読み出しの切り替えを行うための読出しトランジスタとを有する前記周辺回路と
   を備えるＭＯＳ型の撮像素子であることを特徴とする請求項１〜４のいずれかに記載の固体撮像装置。
   

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