JP6556001B2

JP6556001B2 - 画像読取装置

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Description

本発明は、原稿の画像（以下、「原稿画像」という。）を読み取るスキャナ等の画像読取装置に用いられる信号処理装置に関する。

画像読取装置は、原稿に照射した光の反射光をラインセンサにより受光し、受光した反射光の光電変換を行うことで原稿画像を表すアナログ画像信号を生成する。アナログ画像信号は、サンプルホールド回路及びＡＤ変換器によりデジタル画像信号に変換される。サンプルホールド回路やＡＤ変換器等のアナログ信号処理のための回路は、集積化されてフロントエンド処理を行う信号処理装置として用意される。信号処理装置は、サンプルホールド回路、ＡＤ変換器の他に、例えばゲインアンプ、オフセット調整用のＤＡ変換器、及び信号処理装置内部の動作タイミングを制御するための制御信号を生成するタイミン生成器を備える。

信号処理装置は、ラインセンサの実装基板上に、ラインセンサに近接して配置されることが多い。デジタル画像信号は、信号処理装置から後段の装置（例えば画像読取装置の制御装置）へ低電圧差動信号（ＬＶＤＳ（Low Voltage Differential Signaling）信号）として送信される。特許文献１は、ラインセンサから出力されるＲＧＢの３色のアナログ画像信号を５ペアの画像用のＬＶＤＳ信号（以下、「画像ＬＶＤＳ信号」という。）に変換して送信する画像読取装置を開示する。この画像読取装置は、画像ＬＶＤＳ信号に同期して、１ペアのフレーム同期用のクロック信号（以下、「クロックＬＶＤＳ信号」という。）を送信する。クロックＬＶＤＳ信号もＬＶＤＳ信号である。この画像読取装置では、例えば各色のアナログ画像信号の周波数が４０［ＭＨｚ］であれば、画像ＬＶＤＳ信号の伝送レートが２８０［Ｍｂｐｓ］、クロックＬＶＤＳ信号の周波数が４０［ＭＨｚ］となる。

特開２００８−７８７９６号公報

原稿画像の読取速度を高速化する場合、ラインセンサから出力されるアナログ画像信号の周波数を高くする必要がある。高速であるために、カラー画像を読み取るラインセンサは、各色について２つのアナログ画像信号を信号処理装置へ送信する。この場合、信号処理装置が出力する画像ＬＶＤＳ信号の伝送レートも高くなる。例えば、ラインセンサが出力するＲＧＢそれぞれの２つのアナログ画像信号の周波数が４０［ＭＨｚ］であれば、画像ＬＶＤＳ信号の１ペア当たりの伝送レートは５６０［Ｍｂｐｓ］、クロックＬＶＤＳ信号の周波数が８０［ＭＨｚ］になる。

信号処理装置は、安価なフレキシブルフラットケーブルにより、画像ＬＶＤＳ信号及びクロックＬＶＤＳ信号を送信する。フレキシブルフラットケーブルは、高速伝送に適しておらず、ケーブル長が長くなるほど信号波形の劣化が大きくなる。画像ＬＶＤＳ信号及びクロックＬＶＤＳ信号の波形品質を適切に保つために、ＬＶＤＳ信号の伝送に最適化された専用ケーブルを使用することが可能である。しかし、専用ケーブルは高価であり、画像読取装置のコストアップにつながるために、現実的な対応策とはなっていない。

本発明は、上記の問題を解決するために、画像読取装置による高速な原稿画像の読取処理を可能とする信号処理装置を提供することを主たる課題とする。

本発明の画像読取装置は、原稿を読み取り、アナログ画像信号を出力するセンサと、前記アナログ画像信号をデジタル画像信号に変換するＡＤ変換手段と、所定の第１速度で書き込まれる前記デジタル画像信号を記憶する記憶手段と、前記記憶手段から前記第１速度の２倍よりも低速な第２速度で、それぞれ１０ビットのデジタル画像信号である４個の第２信号を読み出し、前記４個の第２信号をシリアライズして、６個の７ビットシリアル信号を生成するシリアライズ手段と、前記６個の７ビットシリアル信号をそれぞれ低電圧差動信号に変換し、前記低電圧差動信号を後段の装置へ送信する送信手段と、を備えることを特徴とする。

本発明によれば、従来よりも低速で低電圧差動信号を送信するために、画像読取装置による高速な原稿画像の読取処理が可能となる。

画像読取装置の構成図。光学ボックス及び制御部の構成の説明図。原稿画像の読取処理を表すフローチャート。信号処理部及び画像処理部の構成の説明図。信号処理部及び画像処理部の内部のタイミングチャート。信号処理部及び画像処理部の構成の説明図。信号処理部及び画像処理部の内部のタイミングチャート。

以下、図面を参照しつつ実施形態を詳細に説明する。

図１は、本実施形態の画像読取装置の構成図である。画像読取装置１００は、光学ボックス１０１を内蔵する。読取対象となる原稿は、原稿台１０２上に載置される。光学ボックス１０１は、照明ユニットであるＬＥＤ（Light Emitting Diode）１０３ａ、１０３ｂ、反射ミラー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ、結像レンズ１０５、及びラインセンサ１０６を備える。画像読取装置１００による原稿画像の読取制御は、制御部４０６により行われる。

ＬＥＤ１０３ａ、１０３ｂは、原稿台１０２上に載置される原稿に光を照射する。ＬＥＤ１０３ａ、１０３ｂは、それぞれ異なる方向から原稿に光を照射することで、影の発生を抑制する。反射ミラー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅは、原稿で反射された反射光を結像レンズ１０５まで導くための光学系である。結像レンズ１０５は、反射光をラインセンサ１０６に結像させる。ラインセンサ１０６は、反射光が結像する受光面を備える。受光面は、複数の受光素子が図中奥行き方向に並んで形成される。そのために、図中奥行き方向が、画像読取装置１００の主走査方向となる。

このような構成の光学ボックス１０１は、画像読取装置１００内を副走査方向（図中矢印方向）に移動可能である。原稿画像の読取処理の際には、光学ボックス１０１は、ＬＥＤ１０３ａ、１０３ｂで原稿台１０２上の原稿に光を照射しながら矢印方向に移動する。なお、ＬＥＤ１０３ａ、１０３ｂは、主走査方向に移動可能な構成や、主走査方向に複数のＬＥＤが並んで構成されてもよい。

ラインセンサ１０６は、ラインセンサ基板１０７に、信号処理部２０１とともに実装される。ラインセンサ１０６は、受光面で受光した反射光を光電変換することでアナログ画像信号を生成する。ラインセンサ１０６はカラーラインセンサであり、ＲＧＢの各色に対応するアナログ画像信号を生成する。アナログ画像信号は、信号処理部２０１に入力される。信号処理部２０１は、アナログ画像信号に対して信号処理を行うフロントエンド装置である。信号処理部２０１は、アナログ画像信号を低電圧差動信号（ＬＶＤＳ信号）である画像ＬＶＤＳ信号に変換して、クロックＬＶＤＳ信号とともに制御部４０６へ送信する。信号処理部２０１は、例えば集積回路により実現される。

信号処理部２０１と制御部４０６とは、伝送用ケーブルにより接続される。伝送用ケーブルは、例えば摺動性がよく且つ安価なフレキシブルフラットケーブルである。フレキシブルフラットケーブルは、ＬＶＤＳ信号の他に、信号処理部２０１と制御部４０６との間で各種の信号を送受信するための信号線路を含む。フレキシブルフラットケーブルが摺動性を持つために、光学ボックス１０１が副走査方向に移動する場合であっても、信号処理部２０１と制御部４０６との間で信号の伝送が可能である。

図２は、光学ボックス１０１及び制御部４０６の構成の説明図である。

光学ボックス１０１は、ラインセンサ基板１０７に、ラインセンサ１０６及び信号処理部２０１の他に、発振器４０１及びＬＥＤドライバ４０３を備える。発振器４０１は、信号処理部２０１へ基準クロック信号を供給する。ＬＥＤドライバ４０３は、信号処理部２０１の制御により、ＬＥＤ１０３ａ、１０３ｂの発光制御を行う。信号処理部２０１は、ラインセンサ１０６に対して、アナログ画像信号を出力させるためのセンサ制御信号を送信する。

制御部４０６は、モータドライバ４０５、発振器４０７、画像処理部２１１、及びＣＰＵ（Central Processing Unit）４０８を備える。画像処理部２１１とＣＰＵ４０８とは、バスにより通信可能に接続される。モータドライバ４０５は、ＣＰＵ４０８の制御により、モータ４０４の駆動制御を行う。モータ４０４は、光学ボックス１０１を副走査方向に移動させるための駆動源である。発振器４０７は、画像処理部２１１へ基準クロックを供給する。画像処理部２１１は、信号処理部２０１から画像ＬＶＤＳ信号及びクロックＬＶＤＳ信号を取得して、原稿画像を表す最終的なデジタル信号である画像信号を生成する。画像信号は、外部装置に出力される。画像読取装置１００が複合機に設けられる場合、外部装置は、例えば画像形成装置である。画像処理部２１１は、例えば集積回路により実現される。

ＣＰＵ４０８は、画像読取装置１００の全体の動作を制御する。ＣＰＵ４０８は、例えば画像処理部２１１に対して、画像ＬＶＤＳ信号を画像信号に変換するための各種設定を行う。ＣＰＵ４０８は、信号処理部２０１に対して、ラインセンサ１０６やＬＥＤ１０３ａ、１０３ｂ等の制御を行うための各種設定を行う。ＣＰＵ４０８は、モータドライバ４０５に対して、モータ４０４の励磁電流を制御するためのモータ制御信号を送信し、光学ボックス１０１の移動制御を行う。

図３は、このような画像読取装置１００による原稿画像の読取処理を表すフローチャートである。原稿は、原稿台１０２上に、読取面を光学ボックス１０１側に向けて載置される。

ＣＰＵ４０８は、不図示の操作部から原稿画像の読取指示を取得して（Ｓ５０１）、信号処理部２０１に各種設定を行う。これにより信号処理部２０１は、アナログ画像信号から画像ＬＶＤＳ信号を生成して、クロックＬＶＤＳ信号とともに出力可能な状態に設定される。また、光学ボックス１０１は、原稿画像の読み取りが可能な状態になる（Ｓ５０２）。

ＣＰＵ４０８は、画像処理部２１１に各種設定を行う。これにより画像処理部２１１は、信号処理部２０１から画像ＬＶＤＳ信号及びクロックＬＶＤＳ信号を取得して処理可能な状態になる（Ｓ５０３）。

ＣＰＵ４０８は、信号処理部２０１を介して、ＬＥＤドライバ４０３によりＬＥＤ１０３ａ、１０３ｂを発光させる（Ｓ５０４）。ＬＥＤドライバ４０３は、ＬＥＤ１０３ａ、１０３ｂに対して駆動電流を供給することで、ＬＥＤ１０３ａ、１０３ｂを発光させる。ＬＥＤ１０３ａ、１０３ｂの発光により、ラインセンサ１０６は、原稿による反射光を受光して原稿画像を読み取る。ＣＰＵ４０８は、モータドライバ４０５によりモータ４０４を駆動することで、光学ボックス１０１を副走査方向へ移動させる（Ｓ５０５）。これにより光学ボックス１０１は、移動しながら原稿の全面から原稿画像を読み取る。

ラインセンサ１０６は、受光した反射光を光電変換することで、原稿画像を表すアナログ画像信号を生成する。ラインセンサ１０６は、生成したアナログ画像信号を信号処理部２０１へ送信する。信号処理部２０１は、アナログ画像信号を画像ＬＶＤＳ信号に変換する。信号処理部２０１は、画像ＬＶＤＳ信号をクロックＬＶＤＳ信号とともに画像処理部２１１へ送信する。画像処理部２１１は、画像ＬＶＤＳ信号及びクロックＬＶＤＳ信号に所定の処理を行い、原稿画像を表す最終的なデジタル信号である画像信号を生成する（Ｓ５０６）。画像処理部２１１は、生成した画像信号を所定の外部装置へ送信する。

画像信号の送信後にＣＰＵ４０８は、ＬＥＤ１０３ａ、１０３ｂを消灯し、信号処理部２０１及び画像処理部２１１の各種設定を停止状態にすることで読取処理を終了する（Ｓ５０７）。画像読取装置１００は、停止状態になることで、次の読取指示待ちの状態になる。

信号処理部２０１及び画像処理部２１１の構成及び処理の詳細について、以下に説明する。信号処理部２０１は、アナログ画像信号をデジタル画像信号、シリアル信号、画像ＬＶＤＳ信号の順に変換して画像処理部２１１へ送信する。画像処理部２１１は、受信した画像ＬＶＤＳ信号をシングルエンド信号に変換した後にデシリアライズして、最終的な画像信号を生成する。

ラインセンサ１０６は、ＲＧＢの各色について１又は２のアナログ画像信号を生成する。そのためにラインセンサ１０６は、３個又は６個のアナログ画像信号を信号処理部２０１へ送信する。信号処理部２０１は、３個又は６個のアナログ画像信号を６ペアの画像ＬＶＤＳ信号として出力する。画像処理部２１１は、６ペアの画像ＬＶＤＳ信号からＲＧＢの各色の画像信号を生成する。本実施形態では、アナログ画像信号の周波数が同じであっても、信号処理部２０１から画像処理部２１１へ送信される画像ＬＶＤＳ信号の伝送レートを、従来よりも低減する。画像ＬＶＤＳ信号の伝送レートを低減することで、信号処理部２０１と制御部４０６との接続にフレキシブルフラットケーブルを用いる場合であっても、信号劣化を抑制することができる。

（ラインセンサが６個のアナログ画像信号を出力する場合）

図４は、信号処理部２０１及び画像処理部２１１の構成の説明図である。ラインセンサ１０６は、ＲＧＢの各色について２個のアナログ画像信号を信号処理部２０１へ送信する。ラインセンサ１０６は、アナログ画像信号の出力のために、各色について２つの出力端子を備える。奇数番目の出力端子からは、アナログ画像信号ＲＥ、ＧＥ、ＢＥが出力される。偶数番目の出力端子からは、アナログ画像信号ＲＯ、ＧＯ、ＢＯが出力される。

信号処理部２０１は、ラインセンサ１０６の出力端子に対応して、アナログ入力端子ＡＩＮａ〜ＡＩＮｆを備える。アナログ入力端子ＡＩＮａには、アナログ画像信号ＲＥが入力される。アナログ入力端子ＡＩＮｂには、アナログ画像信号ＧＥが入力される。アナログ入力端子ＡＩＮｃには、アナログ画像信号ＢＥが入力される。アナログ入力端子ＡＩＮｄには、アナログ画像信号ＲＯが入力される。アナログ入力端子ＡＩＮｅには、アナログ画像信号ＧＯが入力される。アナログ入力端子ＡＩＮｆには、アナログ画像信号ＢＯが入力される。

信号処理部２０１は、サンプルホールド部（Ｓ／Ｈ）２０３ａ〜２０３ｆ、ＡＤ変換部（ＡＤＣ）２０４ａ〜２０４ｆ、ＲＡＭ（Random Access Memory）２０５、シリアライズ部２０６、及びＬＶＤＳ送信部２０７ａ〜２０７ｇを備える。これらの構成要素は、アナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯを画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−に変換するための構成である。この他に信号処理部２０１は、タイミング信号生成部２０８、ＰＬＬ（Phase Locked Loop）２０９、及びシリアライズ制御信号生成部２１０を備える。これらの構成要素は、信号処理部２０１及びラインセンサ１０６の動作タイミング制御及びクロックＬＶＤＳ信号の生成を行うための構成である。

Ｓ／Ｈ２０３ａ〜２０３ｆは、アナログ入力端子ＡＩＮａ〜ＡＩＮｆに入力されたアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯのサンプルホールドを行う。ＡＤＣ２０４ａ〜２０４ｆは、Ｓ／Ｈ２０３ａ〜２０３ｆにサンプルホールドされたアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯをアナログ−デジタル変換して、１画素当たり１０ビットのデジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］を生成する。ＡＤＣ２０４ａ〜２０４ｆは、生成したデジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］をＲＡＭ２０５に蓄積する。

ＲＡＭ２０５に蓄積されるデジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］は、シリアライズ部２０６により４個（４画素分）の１０ビットデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が順次読み出される。ＲＡＭ２０５は、６画素単位（デジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］）で書き込まれ、４画素単位（デジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］）で読み出されるために、書込速度よりも読出速度を高速にして、オーバーフローを防止する。読出速度は、例えばアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯの周波数の２倍より低い周波数である。また、ＲＡＭ２０５は、少なくとも、書込量が読出量を超過してオーバーフローしない程度の記憶容量を備える。

シリアライズ部２０６は、ＲＡＭ２０５から読み出したデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］をシリアライズする。シリアライズ部２０６は、読み出した４画素分の画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］を構成する全４０ビットを、６個の７ビットシリアル信号に変換する。シリアライズ部２０６は、シリアル信号をＬＶＤＳ送信部２０７ａ〜２０７ｆに入力する。

ＬＶＤＳ送信部２０７ａ〜２０７ｆは、入力されたシリアル信号を、ＬＶＤＳ信号に変換して出力する。例えば、ＬＶＤＳ送信部２０７ａは、シリアル信号を１ペアの画像ＬＶＤＳ信号ＬＶＤ１＋、−に変換して出力する。ＬＶＤＳ送信部２０７ａ〜２０７ｆから出力される画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−は、画像処理部２１１へ送信される。

タイミング信号生成部２０８は、発振器４０１から供給される基準クロック信号に基づいて、Ｓ／Ｈ２０３ａ〜２０３ｆ、ＡＤＣ２０４ａ〜２０４ｆの制御信号、及びＲＡＭ２０５への書き込みタイミングを制御する書込制御信号を生成する。また、タイミング信号生成部２０８は、ラインセンサ１０６に供給するセンサ制御信号を生成する。

ラインセンサ１０６から周波数が４０［ＭＨｚ］のアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯを出力させる場合、タイミング信号生成部２０８は、周波数が４０［ＭＨｚ］のセンサ制御信号をラインセンサ１０６に送信する。４０［ＭＨｚ］のアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯをデジタル変換するために、タイミング信号生成部２０８は、Ｓ／Ｈ２０３ａ〜２０３ｆ及びＡＤＣ２０４ａ〜２０４ｆに４０［ＭＨｚ］の制御信号を供給する。タイミング信号生成部２０８は、ＲＡＭ２０５に対しても４０［ＭＨｚ］の書込制御信号を供給する。Ｓ／Ｈ２０３ａ〜２０３ｆ、ＡＤＣ２０４ａ〜２０４ｆに供給される４０［ＭＨｚ］の制御信号は、ＰＬＬ２０９にも供給される。

ＰＬＬ２０９は、タイミング信号生成部２０８から供給される制御信号を逓倍してクロック信号を生成し、シリアライズ制御信号生成部２１０に供給する。ＰＬＬ２０９は、例えば、４０［ＭＨｚ］の制御信号を２１／２逓倍して４２０［ＭＨｚ］のクロック信号を生成する。

シリアライズ制御信号生成部２１０は、ＰＬＬ２０９から供給されるクロック信号に基づいて、ＲＡＭ２０５からの読み出しを制御するための読出制御信号及びシリアライズ部２０６によるシリアライズを制御するためのシリアライズ制御信号を生成する。例えば、シリアライズ制御信号生成部２１０は、ＰＬＬ２０９から供給される４２０［ＭＨｚ］のクロック信号を７分周して６０［ＭＨｚ］の読出制御信号を生成する。シリアライズ制御信号は、４２０［ＭＨｚ］のクロック信号がそのまま用いられる。なお、シリアライズ部２０６は、ＬＶＤＳ送信部２０７ａ〜２０７ｆが出力する画像ＬＶＤＳ信号に同期する同期信号を生成してＬＶＤＳ送信部２０７ｇに供給する。ＬＶＤＳ送信部２０７ｇは、同期信号を１ペアのクロックＬＶＤＳ信号ＬＶＣＫ＋、−に変換して出力する。例えばＬＶＤＳ送信部２０７ｇは、６０［ＭＨｚ］のクロックＬＶＤＳ信号ＬＶＣＫ＋、−を、画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−に同期して出力する。

画像処理部２１１は、ＬＶＤＳ受信部２１２ａ〜２１２ｇ、デシリアライズ部２１３、並び補正部２１４、及びＲＡＭ制御部２１５を備える。

ＬＶＤＳ受信部２１２ａ〜２１２ｇは、信号処理部２０１から画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−及びクロックＬＶＤＳ信号ＬＶＣＫ＋、−を受信して、シングルエンド信号に変換する。

デシリアライズ部２１３は、シリアライズ部２０６の処理とは逆の処理を行い、シングルエンド信号をパラレル信号ＤＲ０［９：０］〜ＤＲ３［９：０］に変換する。デシリアライズ部２１３は、例えばＬＶＤＳ受信部２１２ａ〜２１２ｆから出力される６個の７ビットシリアル信号を６＊７＝４２本のパラレル信号［４１：０］に変換する。デシリアライズ部２１３は、ＰＬＬを内蔵する。このＰＬＬは、シングルエンド信号に変換されたクロックＬＶＤＳ信号ＬＶＣＫ＋、−に基づいて、デシリアライズを行うための制御信号を生成する。ＰＬＬは、例えばシングルエンド信号に変換された６０［ＭＨｚ］のクロックＬＶＤＳ信号ＬＶＣＫ＋、−を７逓倍することで、４２０［ＭＨｚ］の制御信号を生成する。デシリアライズ部２１３は、この制御信号に基づいて、パラレル信号［４１：０］の内の４画素分のパラレル信号ＤＲ０［９：０］〜ＤＲ３［９：０］を、これに同期する画像クロックＰＣＬＫとともに出力する。

並び補正部２１４は、デシリアライズ部２１３から出力されるパラレル信号ＤＲ０［９：０］〜ＤＲ３［９：０］を、画像クロックＰＣＬＫを書込制御信号として、内蔵するＲＡＭ２１６に蓄積する。並び補正部２１４は、ＲＡＭ２１６から所定の３画素の画像信号ＤＯ［２９：２０］、ＤＯ［１９：１０］、ＤＯ［９：０］を順次読み出して出力する。所定の３画素は、ＲＧＢの各色から１画素ずつである。並び補正部２１４は、画像信号ＤＯ［２９：２０］、ＤＯ［１９：１０］、ＤＯ［９：０］に同期して画像クロックＩＭＧＣＬＫを出力する。画像信号ＤＯ［２９：２０］、ＤＯ［１９：１０］、ＤＯ［９：０］及び画像クロックＩＭＧＣＬＫは、後段の外部装置に送信される。

ＲＡＭ制御部２１５は、並び補正部２１４内のＲＡＭ２１６の読出制御信号を生成する。読出制御信号は、発振器４０７から取得する基準クロック信号に基づいて周波数が決定される。例えば、基準クロック信号の周波数が８０［ＭＨｚ］の場合、ＲＡＭ制御部２１５は、読出制御信号の周波数を８０［ＭＨｚ］とする。そのために、ＲＡＭ２１６からの画像信号の読出速度は８０［ＭＨｚ］になる。

図５は、信号処理部２０１及び画像処理部２１１の内部のタイミングチャートである。このタイミングチャートでは、アナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯが、ラインセンサ１０６から４０［ＭＨｚ］のセンサ制御信号に基づいて出力される。なお、回路遅延は考慮していない。図中、「ｎ」、「ｎ＋１」は、画素順を表す。

ＡＤＣ２０４ａ〜２０４ｆは、アナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯの周波数に応じたデータレートでデジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］を出力する。ここでは、デジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］が４０［ＭＨｚ］の周波数に応じたデータレートで出力される。ＲＡＭ２０５には、デジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］が、データレートと同じ書込速度で書き込まれる。

ＲＡＭ２０５は、書込速度よりも高速な読出速度でデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が読み出される。ここでは、デジタル画像信号ＤＲ０［９：０］〜ＤＲ３「９：０」が６０［ＭＨｚ］の読出速度で読み出される。書込速度に対して読出速度は１．５倍になる。読出速度は、書込速度、つまりアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯの周波数の２倍より低い周波数である。本実施形態では、読出速度は、書込速度の２倍の０．７５倍である。また、ＲＡＭ２０５は、６画素分のデジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］が一度に書き込まれ、４画素分のデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が一度に読み出される。

ＬＶＤＳ送信部２０７ａ〜２０７ｆは、デジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］に基づいて生成した画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−、及びクロックＬＶＤＳ信号ＬＶＣＫ＋、−を出力する。シリアライズ部２０６は、デジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］から６個の７ビットシリアル信号を生成する。これら６個の７ビットシリアル信号が画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋に変換されて出力される。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋のフレーム周波数は、ＲＡＭ２０５からの読出速度の周波数と同じであり、ここでは６０［ＭＨｚ］である。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−の伝送レートは、１フレームが７ビットであるために、フレーム周波数の７倍の４２０［Ｍｂｐｓ］となる。
なお、ＬＶＤＳ送信部２０７ａ〜２０７ｆは、７ビット＊６本＝４２ビットのデータを１フレームとして出力するが、実際に出力するのは４０ビット分のデジタル画像信号であり、２ビットの余りが生じる。この２ビットのうちの１ビットを、主走査方向の画像先頭を認識するためのデータとして、画像処理部２１１による主走査画像領域処理に利用してもよい。

従来、ＲＡＭ２０５は、読出速度が８０［ＭＨｚ］であり、３画素分のデジタル画像信号ＤＲ０［９：０］〜ＤＲ２［９：０］が一度に読み出される。シリアライズ部２０６は、３画素分のデジタル画像信号ＤＲ０［９：０］〜ＤＲ２［９：０］の合計３０ビットを、５個の７ビットシリアル信号にシリアライズする。シリアル信号から変換される画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ５＋、−のフレーム周波数は、ＲＡＭ２０５からの読出速度と同じ８０［ＭＨｚ］である。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ５＋、−の伝送レートは、１フレームが７ビットであるために、フレーム周波数の７倍の５６０［Ｍｂｐｓ］となる。このような従来の伝送レートに比較して、本実施形態では画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−を、低速で画像処理部２１１に送信することができる。そのためにフレキシブルフレットケーブルによる信号の劣化を防止することができる。

フレキシブルフラットケーブルを介して画像処理部２１１に伝送された画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−は、ＬＶＤＳ受信部２１２ａ〜２１２ｆでシングルエンド信号に変換された後に、デシリアライズ部２１３でデシリアライズされる。デシリアライズ部２１３は、シリアライズ部２０６が行う処理とは逆の処理を行うことで、シングルエンド信号に基づくパラレル信号ＤＲ０［９：０］〜ＤＲ３［９：０］を生成する。パラレル信号ＤＲ０［９：０］〜ＤＲ３［９：０］は、並び補正部２１４のＲＡＭ２１６に、書込速度６０［ＭＨｚ］で蓄積される。

並び補正部２１４は、ＲＡＭ２１６から８０［ＭＨｚ］の読出速度で画像信号を読み出して、８０［ＭＨｚ］のデータレートで３個の１０ビット画像信号ＤＯ［２９：３０］、ＤＯ［１９：１０］、ＤＯ［９：０］を出力する。このデータレートは、アナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯの周波数の２倍の速度である。画像信号ＤＯ［２９：３０］は、Ｒ（赤）の画像信号である。画像信号ＤＯ［１９：１０］は、Ｇ（緑）の画像信号である。画像信号ＤＯ［９：０］は、Ｂ（青）の画像信号である。並び補正部２１４は、ＲＡＭ２１６から画像信号を読み出す際に、ラインセンサ１０６の偶数番目の出力端子からの出力に対応する画像信号と奇数番目の出力端子からの出力に対応する画像信号とを交互に読み出す。これにより並び補正部２１４は、画像信号がラインセンサ１０６の受光素子の主走査方向の並びと同じ順序となるようにして、画像信号ＤＯ［２９：３０］、ＤＯ［１９：１０］、ＤＯ［９：０］を各１０ビットの１ラインの画像の主走査方向の先頭から出力する。

なお、並び補正部２１４は、ラインセンサ１０６が所定時間内に出力するアナログ画像信号の画素数のうち所定の主走査方向の範囲のみを出力すればいい場合、ＲＡＭ２１６からの読出速度を８０［ＭＨｚ］より低速で行うことも可能である。また、読み出す主走査方向の範囲によっては、ＲＡＭ２０５の読出制御信号に、デシリアライズ部２１３で生成される６０［ＭＨｚ］の制御信号を使用してもよい。

ラインセンサ１０６が６個のアナログ画像信号ＲＥ、ＧＥ、ＢＥ、ＲＯ、ＧＯ、ＢＯを出力するものであれば、以上のような信号処理部２０１及び画像処理部２１１の構成を使用することができる。例えば、ラインセンサ１０６は、出力端子を６個備えたコンタクトイメージセンサであってもよい。
コンタクトイメージセンサのように主走査方向の先頭から順にアナログ画像信号が出力されないようなラインセンサに対しては、並び補正部２１４内のＲＡＭ２１６は、１ライン分の画像信号を保持できるラインメモリを備える。ＲＡＭ２１６の読み出し順を主走査方向の先頭から順番に配列するように制御することで、１ライン分の画像信号が得ることができる。

以上の構成では、信号処理部２０１が、６ペアのＬＶＤＳ信号を出力するために、６ペア＊７ビット＝４２ビットのデータを、１フレームで画像処理部２１１に送信することが可能となる。従来、１０ビットの画像信号を一度に３画素分送信する構成であるが、本実施形態では４画素分を一度に送信する。送信する画素数を増やした分だけ画像信号の伝送速度を低下させるように、信号処理部２０１は、ＲＡＭ２０５の読出速度を従来の８０［ＭＨｚ］から６０［ＭＨｚ］に２５％低下している。これによりＬＶＤＳ送信部２０７ａ〜２０７は、伝送速度を、従来の５６０［Ｍｂｐｓ］から４２０［Ｍｂｐｓ］に低下させることが可能となる。

（ラインセンサが３個のアナログ画像信号を出力する場合）

図６は、信号処理部６０１及び画像処理部２１１の構成の説明図である。ラインセンサ６０６は、ＲＧＢの各色について１つのアナログ画像信号を信号処理部６０１へ送信する。ラインセンサ６０６は、アナログ画像信号の出力のために、各色について１の出力端子を備え、アナログ画像信号Ｒ、Ｇ、Ｂを出力する。なお、図４の説明図と同じ機能については、同じ符号を用いている。

信号処理部６０１は、ラインセンサ６０６の出力端子に対応して、アナログ入力端子ＡＩＮａ、ＡＩＮｂ、ＡＩＮｃを備える。アナログ入力端子ＡＩＮａには、アナログ画像信号Ｒが入力される。アナログ入力端子ＡＩＮｂには、アナログ画像信号Ｇが入力される。アナログ入力端子ＡＩＮｃには、アナログ画像信号Ｂが入力される。

信号処理部６０１は、Ｓ／Ｈ２０３ａ〜２０３ｃ、ＡＤＣ２０４ａ〜２０４ｃ、ＲＡＭ２０５、シリアライズ部２０６、及びＬＶＤＳ送信部２０７ａ〜２０７ｇを備える。これらの構成要素は、アナログ画像信号Ｒ、Ｇ、Ｂを画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−に変換するための構成である。この他に信号処理部６０１は、タイミング信号生成部２０８、ＰＬＬ６０９、及びシリアライズ制御信号生成部２１０を備える。これらの構成要素は、信号処理部６０１及びラインセンサ６０６の動作タイミングの制御及びクロックＬＶＤＳ信号の生成を行うための構成である。

Ｓ／Ｈ２０３ａ〜２０３ｃは、アナログ入力端子ＡＩＮａ〜ＡＩＮｃに入力されたアナログ画像信号Ｒ、Ｇ、Ｂのサンプルホールドを行う。ＡＤＣ２０４ａ〜２０４ｃは、Ｓ／Ｈ２０３ａ〜２０３ｃにサンプルホールドされたアナログ画像信号Ｒ、Ｇ、Ｂをアナログ−デジタル変換して、１画素当たり１０ビットのデジタル画像信号Ｄａ［９：０］〜Ｄｃ［９：０］を生成する。ＡＤＣ２０４ａ〜２０４ｃは、生成したデジタル画像信号Ｄａ［９：０］〜Ｄｃ［９：０］をＲＡＭ２０５に蓄積する。

ＲＡＭ２０５は、６画素分以上のデジタル画像信号が蓄積された時点で、シリアライズ部２０６により４個（４画素分）の１０ビットデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が順次読み出される。ＲＡＭ２０５は、３画素分のデジタル画像信号が書き込まれ、４画素分のデジタル画像信号が読み出されるため、書込速度、つまりアナログ画像信号Ｒ、Ｇ、Ｂの周波数よりも読出速度が低速になる。

シリアライズ部２０６、ＬＶＤＳ送信部２０７ａ〜２０７ｆ、タイミング信号生成部２０８は、図４のものと同じ構成であり、同じ処理を行うので説明を省略する。

ＰＬＬ６０９は、タイミング信号生成部２０８から供給される制御信号を逓倍してクロック信号を生成し、シリアライズ制御信号生成部２１０に供給する。ＰＬＬ６０９は、例えばタイミング信号生成部２０８が周波数４０［ＨＭｚ］の制御信号を出力する場合、これを２１／４逓倍して２１０［ＭＨｚ］のクロック信号を生成する。

シリアライズ制御信号生成部２１０は、ＰＬＬ６０９から供給されるクロック信号に基づいて、ＲＡＭ２０５からの読み出しを制御するための読出制御信号及びシリアライズ部２０６によるシリアライズを制御するためのシリアライズ制御信号を生成する。例えば、シリアライズ制御信号生成部２１０は、ＰＬＬ６０９から供給される２１０［ＭＨｚ］のクロック信号を７分周して３０［ＭＨｚ］の読出制御信号を生成する。シリアライズ制御信号は、２１０［ＭＨｚ］のクロック信号がそのまま用いられる。なお、シリアライズ部２０６は、制御信号に基づいて、ＬＶＤＳ送信部２０７ａ〜２０７ｆが出力する画像ＬＶＤＳ信号の１フレームに同期する同期信号を生成してＬＶＤＳ送信部２０７ｇに供給する。

画像処理部２１１の構成は、図４に示したものと同様であるので説明を省略する。

図７は、信号処理部６０１及び画像処理部２１１の内部のタイミングチャートである。このタイミングチャートでは、アナログ画像信号Ｒ、Ｇ、Ｂが、ラインセンサ６０６から４０［ＭＨｚ］のセンサ制御信号に基づいて出力される。なお、回路遅延は考慮していない。図中、「ｎ」、「ｎ＋１」は、画素順を表す。なお、「ｎ」は偶数、「ｎ＋１」は奇数である。

ＡＤＣ２０４ａ〜２０４ｃは、アナログ画像信号Ｒ、Ｇ、Ｂの周波数に応じたデータレートでデジタル画像信号Ｄａ［９：０］〜Ｄｃ［９：０］を出力する。ここでは、デジタル画像信号Ｄａ［９：０］〜Ｄｃ［９：０］が４０［ＭＨｚ］のデータレートで出力される。ＲＡＭ２０５には、デジタル画像信号Ｄａ［９：０］〜Ｄｆ［９：０］が、データレートと同じ書込速度で書き込まれる。

ＲＡＭ２０５は、書込速度よりも低速な読出速度で画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が読み出される。ここでは、デジタル画像信号ＤＲ０［９：０］〜ＤＲ３「９：０」が３０［ＭＨｚ］の読出速度で読み出される。書込速度に対して読出速度は０．７５倍になる。読出速度は、書込速度、つまりアナログ画像信号Ｒ、Ｇ、Ｂの周波数より低い周波数である。また、ＲＡＭ２０５は、３画素のデジタル画像信号Ｄａ［９：０］〜Ｄｃ［９：０］が一度に書き込まれ、４画素のデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］が一度に読み出される。

ＬＶＤＳ送信部２０７ａ〜２０７ｆは、シリアライズされたデジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］に基づいて生成した画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−、及びクロックＬＶＤＳ信号ＬＶＣＫ＋、−を出力する。シリアライズ部２０６は、デジタル画像信号ＤＲ０［９：０］〜ＤＲ３［９：０］から６個の７ビットシリアル信号を生成する。これら６個の７ビットシリアル信号が画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋に変換されて出力される。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋のフレーム周波数は、ＲＡＭ２０５からの読出速度の周波数と同じであり、ここでは３０［ＭＨｚ］である。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−の伝送レートは、１フレームが７ビットであるために、フレーム周波数の７倍の２１０［Ｍｂｐｓ］となる。

従来、ＲＡＭ２０５は、読出速度が４０［ＭＨｚ］であり、３画素分のデジタル画像信号ＤＲ０［９：０］〜ＤＲ２［９：０］が一度に読み出される。シリアライズ部２０６は、３画素分の画像信号ＤＲ０［９：０］〜ＤＲ２［９：０］の合計３０ビットを、５個の７ビットシリアル信号にシリアライズする。シリアル信号から変換される画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ５＋、−のフレーム周波数は、ＲＡＭ２０５からの読出速度が４０［ＭＨｚ］であるために、４０［ＭＨｚ］である。画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ５＋、−の伝送レートは、１フレームが７ビットであるために、フレーム周波数の７倍の２８０［Ｍｂｐｓ］となる。このような従来の伝送レートに比較して、本実施形態では画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−を、低速で画像処理部２１１に送信することができる。そのためにフレキシブルフレットケーブルによる信号の劣化を防止することができる。

画像処理部２１１は、図５の場合と比較して、フレキシブルフラットケーブルを介して取得した画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−に対して、１／２の周波数で処理を行う。画像処理部２１１は、画像ＬＶＤＳ信号ＬＶＤ１＋、−〜ＬＶＤ６＋、−を４０［ＭＨｚ］のデータレートで３個の１０ビットパラレル画像信号ＤＯ［２９：３０］、ＤＯ［１９：１０］、ＤＯ［９：０］に変換して出力する。このデータレートは、アナログ画像信号Ｒ、Ｇ、Ｂの周波数と同じ速度である。並び補正部２１４は、ＲＡＭ２１６から画像信号を読み出す際に、ラインセンサ６０６のｎ番目（偶数番目）の出力端子からの出力に対応する画像信号と、（ｎ＋１）番目（奇数番目）の出力端子からの出力に対応する画像信号と、を交互に読み出す。これにより並び補正部２１４は、画像信号がラインセンサ６０６の受光素子の主走査方向の並びと同じ順序となるようにして、画像信号ＤＯ［２９：３０］、ＤＯ［１９：１０］、ＤＯ［９：０］を各１０ビットの１ラインの画像の主走査方向の先頭から出力する。

このように、ラインセンサ６０６が３個のアナログ画像信号を出力する場合であっても、ＬＶＤＳ送信部２０７ａ〜２０７ｆの出力レートを従来の２８０［Ｍｂｐｓ］から２１０［Ｍｂｐｓ］に低下させることが可能となる。なお、ラインセンサ６０６が３個のアナログ画像信号を出力する場合、図４の信号処理部２０１を、アナログ入力端子ＡＩＮａ〜ＡＩＮｆ、Ｓ／Ｈ２０３ａ〜２０３ｆ、ＡＤＣ２０４ａ〜２０４ｆのうち３つを有効とする構成としてもよい。この場合、ＰＬＬ２０９の後段に２分周回路を設け、この２分周回路を有効にするようなアナログ入力３端子入力モードを用意する。

以上のような本実施形態の画像読取装置１００は、従来よりも光学ボックス１０１から制御部４０６へ送信されるデータの転送レートを低く抑えることができる。そのために、摺動性がよく且つ安価なフレキシブルフラットケーブルをＬＶＤＳ信号伝送用ケーブルに用いる場合であっても、ＬＶＤＳ信号の劣化を防止することができる。

Claims

原稿を読み取り、アナログ画像信号を出力するセンサと、
前記アナログ画像信号をデジタル画像信号に変換するＡＤ変換手段と、
所定の第１速度で書き込まれる前記デジタル画像信号を記憶する記憶手段と、
前記記憶手段から前記第１速度の２倍よりも低速な第２速度で、それぞれ１０ビットのデジタル画像信号である４個の第２信号を読み出し、前記４個の第２信号をシリアライズして、６個の７ビットシリアル信号を生成するシリアライズ手段と、
前記６個の７ビットシリアル信号をそれぞれ低電圧差動信号に変換し、前記低電圧差動信号を後段の装置へ送信する送信手段と、を備えることを特徴とする、
画像読取装置。
６個の前記低電圧差動信号を、６個のシングルエンド信号に変換する受信手段と、
前記６個のシングルエンド信号をデシリアライズして、４画素分のパラレル信号に変換するデシリアライズ手段と、
前記４画素分のパラレル信号が書き込まれる第２の記憶手段と、を備えることを特徴とする、
請求項１記載の画像読取装置。
前記センサは、赤色、青色、及び緑色に対応する前記アナログ画像信号を出力することを特徴とする、
請求項１又は２記載の画像読取装置。
前記低電圧差動信号を後段の装置へ送信するためのフレキシブルフラットケーブルをさらに備えることを特徴とする、
請求項１〜３のいずれか１項記載の画像読取装置。
タイミング信号を生成するタイミング信号生成手段をさらに備え、
前記センサ、前記ＡＤ変換手段、及び前記シリアライズ手段は、前記タイミング信号に基づいて動作することを特徴とする、
請求項１〜４のいずれか１項記載の画像読取装置。