JP4329827B2 - アナログフロントエンド回路及び電子機器 - Google Patents

Description

本発明は、アナログフロントエンド回路及び電子機器に関する。

画像読み取り装置などの電子機器に用いられているＣＣＤ、ＣＭＯＳセンサなどのイメージセンサでは、イメージセンサの受光部で得られた画像信号（蓄積電荷）は、イメージセンサに供給されるシフト信号に基づいて、イメージセンサの受光部から転送部に転送される。そして、駆動クロックに基づいて、転送部から順次シフト転送されて外部に出力される。

このようなシフト信号（シフトクロック）や駆動クロックなどのイメージセンサ用の制御信号を生成する回路の従来技術として、特許文献１がある。この特許文献１では、シフト信号の立ち上がりや立ち下がりの信号変化タイミングを、タイミング設定レジスタに設定することでシフト信号を生成している。

しかしながら、この従来例の手法によると、タイミング設定レジスタの個数分しか、制御信号の変化イベントを発生させることができない。従って、制御信号の変化タイミングが異なる様々な種類のイメージセンサに対応するためには、タイミング設定レジスタの個数を増やす必要があるため、回路が大規模化する。またイメージセンサの製品毎に回路修正が必要になって、開発期間が長期化したり、開発コストが増加するなどの問題がある。
特開２００４−２９７１４６号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、効率的な制御信号の生成を可能にするアナログフロントエンド回路、及びこれを含む電子機器を提供することにある。

本発明は、イメージセンサからアナログの入力画像信号を受け、前記入力画像信号に対して所与の処理を行ってアナログの画像信号を出力するアナログ処理回路と、前記アナログ処理回路からの前記画像信号のＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記イメージセンサ用の複数の制御信号を生成するタイミングジェネレータとを含み、前記タイミングジェネレータは、イベント情報メモリと、前記イベント情報メモリから読み出された情報に基づいて前記制御信号を生成して出力する制御信号出力回路とを含み、前記イベント情報メモリは、その各アドレスに、画素番号と、前記画素番号においてその信号レベルの変化イベントが発生する制御信号を指定するための変化イベント発生情報とを記憶し、前記制御信号出力回路は、前記イベント情報メモリから読み出された前記画素番号と前記変化イベント発生情報に基づいて、前記制御信号を生成して出力するアナログフロントエンド回路に関係する。

本発明では、イベント情報メモリの各アドレスには、画素番号と変化イベント発生情報とが関連づけて記憶される。そして変化イベント発生情報により、その画素番号においてその信号レベルの変化イベントが発生する制御信号が指定され、この変化イベント発生情報と画素番号により、イメージセンサ用の制御信号が生成される。このようなイベント情報メモリを用いて制御信号を生成すれば、制御信号の信号レベルの変化イベントの発生回数が多い場合にも、効率的に制御信号を生成できる。

また本発明では、前記イベント情報メモリでは、その各アドレスに記憶されるデータの第１〜第Ｌビットに対して前記画素番号が割り当てられ、第Ｌ＋１〜第Ｍビットに対して前記変化イベント発生情報が割り当てられてもよい。

このようにすれば、画素番号と変化イベント発生情報とを容易に関連づけることができる。

また本発明では、前記イベント情報メモリでは、前記第Ｌ＋１〜第Ｍビットの各ビットに対して、前記複数の制御信号の各制御信号が割り当てられてもよい。

このようにすれば、各アドレスのデータの第Ｌ＋１〜第Ｍビットを用いて、複数の制御信号の変化イベント発生情報を設定できる。

また本発明では、前記制御信号出力回路は、前記第Ｌ＋１〜第Ｍビットの第Ｎ（Ｌ＋１≦Ｎ≦Ｍ）のビットが第１の論理レベルであった場合に、前記第Ｎのビットに割り当てられる制御信号の信号レベルをトグルするようにしてもよい。

このように変化イベント発生情報を用いて信号レベルをトグルして、制御信号を生成すれば、イベント情報メモリを用いた制御信号のタイミング設定を簡素化できる。

また本発明では、前記制御信号出力回路は、前記イベント情報メモリの先頭アドレスから最終アドレスに向かって前記画素番号、前記変化イベント発生情報を順次読み出し、読み出された前記画素番号及び前記変化イベント発生情報の少なくとも一方が、変化イベントの発生が終了したことを示す終了指示情報に設定されていた場合には、前記最終アドレスに到達する前に、前記イベント情報メモリの読み出しポインタを前記先頭アドレスに戻してもよい。

このようにすれば、変化イベントが発生しないのに、画素番号、変化イベント発生情報の無駄な読み出しが行われてしまう事態を防止でき、処理を効率化できる。

また本発明では、前記制御信号出力回路は、前記イベント情報メモリの先頭アドレスから最終アドレスに向かって前記画素番号、前記変化イベント発生情報を順次読み出し、前記最終アドレスに到達した場合に、前記イベント情報メモリの読み出しポインタを前記先頭アドレスに戻してもよい。

また本発明では、前記イベント情報メモリは、前記変化イベント発生情報として、前記制御信号の信号レベルのトグルを指示するトグル指示情報を記憶し、前記制御信号出力回路は、前記読み出しポインタが前記先頭アドレスに戻り、次のラインの画素の処理が開始する場合には、前記制御信号の信号レベルを第１の信号レベルにクリアしてもよい。

このようにすれば、トグルエラーが発生した場合にも、制御信号の信号変化が直ぐに正常状態に復帰するようになる。

また本発明では、前記イベント情報メモリは、前記イメージセンサの転送ゲートをオンにするためのシフト信号の変化イベント発生情報を記憶し、前記制御信号出力回路は、前記イベント情報メモリから読み出された前記シフト信号の前記変化イベント発生情報に基づいて、前記シフト信号を生成して出力してもよい。

このようにシフト信号を生成すれば、様々なイメージセンサに容易に対応できるアナログフロントエンド回路を実現できる。

また本発明は、前記制御信号出力回路は、前記イメージセンサを駆動するための駆動クロックを生成して出力し、前記イベント情報メモリは、前記駆動クロックの出力状態を制御するクロック制御信号の変化イベント発生情報を記憶し、前記制御信号出力回路は、前記イベント情報メモリから読み出された前記クロック制御信号の前記変化イベント発生情報に基づいて、前記クロック制御信号を生成し、前記駆動クロックの出力状態を、生成された前記クロック制御信号に基づいて制御してもよい。

このようなクロック制御信号を生成して、駆動クロックの出力状態を制御すれば、イメージセンサ毎に異なる様々な出力パターンの駆動クロックを、効率的に生成できる。

また本発明では、前記制御信号出力回路は、前記クロック制御信号が第１の状態である場合には、通常状態のクロックパターンの前記駆動クロックを出力し、前記クロック制御信号が第２の状態である場合には、スキップ状態のクロックパターンの前記駆動クロックを出力してもよい。

このようなスキップ状態のクロックパターンの駆動クロックを出力すれば、無効画素などにおいて転送の早送りが可能になり、イメージセンサの駆動を効率化できる。

また本発明では、前記制御信号出力回路は、前記クロック制御信号が第１の状態である場合には、通常状態のクロックパターンの前記駆動クロックを出力し、前記クロック制御信号が第３の状態である場合には、固定値レベルに設定された前記駆動クロックを出力してもよい。

このように駆動クロックを固定値レベルに設定できれば、イメージセンサの駆動の際の任意の期間において、駆動クロックを任意の固定値レベルに設定できるようになり、イメージセンサの適正な駆動を実現できる。

また本発明では、前記イベント情報メモリは、前記イメージセンサの黒基準画素の位置を指定する黒基準画素指定信号の変化イベント発生情報を記憶し、前記制御信号出力回路は、前記イベント情報メモリから読み出された前記黒基準画素指定信号の前記変化イベント発生情報に基づいて、前記黒基準画素指定信号を生成して出力してもよい。

このようにすれば、黒基準画素位置の指定が可能になり、イメージセンサの効率的な駆動が可能になる。

また本発明では、前記イベント情報メモリは、前記イメージセンサの白画素の位置を指定する白画素指定信号の変化イベント発生情報を記憶し、前記制御信号出力回路は、前記イベント情報メモリから読み出された前記白画素指定信号の前記変化イベント発生情報に基づいて、前記白画素指定信号を生成して出力してもよい。

このようにすれば、白画素位置の指定が可能になり、イメージセンサの効率的な駆動が可能になる。

また本発明では、前記制御信号出力回路は、画素カウント値のカウント処理を行う画素カウンタと、前記イベント情報メモリから読み出された前記画素番号と前記画素カウンタからの前記画素カウント値とを比較する比較回路と、前記画素番号が前記画素カウント値と一致した場合に、一致した前記画素番号のアドレスに記憶される前記変化イベント発生情報に基づいて、前記制御信号を生成する信号生成回路を含んでもよい。

このようにすれば、イベント情報メモリの各アドレスの画素番号に対応づけられた変化イベント情報を、簡素な処理でイベント情報メモリから読み出して、制御信号を生成できるようになる。

また本発明は、上記のいずれかに記載のアナログフロントエンド回路と、前記イメージセンサとを含む電子機器に関係する。

また本発明は、上記のいずれかに記載のアナログフロントエンド回路と前記イメージセンサとが実装されるヘッド側基板と、前記アナログフロントエンド回路から出力されるデジタルの画像データを処理する画像処理部が実装されるメイン基板とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．イメージセンサ
図１（Ａ）にイメージセンサ１０の構成例を示す。このイメージセンサ１０（例えばＣＣＤラインセンサ）は、受光部２０２、転送ゲート２０４、転送部２０６（シフトレジスタ）を含む。また、受光部２０２は、光電変換を行う複数の受光素子（フォトダイオード、画素）を含む。

受光部２０２の各受光素子（画素）は受光量に応じた電荷を生成して蓄積する。そして電荷蓄積に必要な所定の時間が経過した後にシフト信号ＳＨがアクティブになり、転送ゲート２０４がオンになる。これにより、蓄積電荷が、転送ゲート２０４を介して転送部２０６のシフトレジスタ（各受光素子に対応して設けられたシフトレジスタ）に転送される。そして、各シフトレジスタに転送された蓄積電荷（画像信号）は２相の駆動クロックであるφ１、φ２に基づいて、隣接するシフトレジスタ間を転送されて行く。これによりイメージセンサ１０のＣＣＱ端子から、各受光素子の蓄積電荷に対応する画像信号がシリアルに出力される。

なお、イメージセンサ１０の構成は図１（Ａ）に限定されず、種々の変形実施が可能である。例えば図１（Ｂ）のように、奇数番目の画素用の転送ゲート２０４−１、転送部２０６−１と偶数番目の画素用の転送ゲート２０４−２、転送部２０６−２を設けることが望ましい。また、図１（Ａ）、図１（Ｂ）の構成において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）画像の読み取り用の受光部、転送ゲート、転送部を設けることが望ましい。なお図１（Ｃ）には転送部２０６のシフトレジスタの構成例を示す。

２．アナログフロントエンド回路の構成
図２に本実施形態の比較例のタイミング設定手法を示す。この手法では、例えば図２に示すタイミング情報Ｔ１〜Ｔ１１が、タイミング設定レジスタに設定される。例えばＴ１は、１ライン分の処理開始を示すトリガ信号ＴＧＣＫ（シフト信号のトリガ信号）の立ち上がりタイミングからシフト信号ＳＨ１〜ＳＨ３（シフトパルス信号）の１回目の立ち上がりタイミングまでの期間を設定するタイミング情報である。Ｔ２は、ＴＧＣＫの立ち上がりタイミングからＳＨ１〜ＳＨ３の１回目の立ち下がりタイミングまでの期間を設定するタイミング情報である。なおＳＨ１、ＳＨ２、ＳＨ３は例えばＲ用、Ｇ用、Ｂ用のシフト信号である。

この図２の比較例の手法では、タイミング情報Ｔ１〜Ｔ１１の個数分のタイミング設定レジスタが必要になるため、回路が大規模化してしまうという課題がある。

またイメージセンサの製品の種類が変わり、シフト信号ＳＨ１〜ＳＨ３の変化タイミングが変化すると、タイミング設定レジスタの個数が増えたり、タイミング情報で規定すべき期間が変わるなどして、回路修正が必要になってしまうという課題もある。例えば図２では、シフト信号ＳＨ１〜ＳＨ３の１回目の立ち上がりタイミングは同時であるため、共通のタイミング情報Ｔ１を用いて信号ＳＨ１〜ＳＨ３のタイミングが設定されている。しかしながら、イメージセンサの製品が変わり、信号ＳＨ１〜ＳＨ３の１回目の立ち上がりタイミングが同時ではなくなると、タイミング情報Ｔ１だけでは信号ＳＨ１〜ＳＨ３のタイミングを規定できなくなる。従って、タイミング情報の規定の仕方も変更になり、回路修正等が必要になってしまう。

以上のような課題を解決できる本実施形態のアナログフロントエンド回路（画像処理装置、画像処理コントローラ）の構成例を図３に示す。このアナログフロントエンド回路（ＡＦＥ）は、アナログ処理回路２０、Ａ／Ｄ変換器４０、タイミングジェネレータ６０を含む。なお本実施形態のアナログフロントエンド回路は図３の構成に限定されず、その構成要素の一部（例えばＡ／Ｄ処理回路）を省略したり、他の構成要素（例えばホストインターフェース、画像データの送信回路、ＰＬＬ回路等）を追加するなどの種々の変形実施が可能である。

アナログ処理回路２０は、ＣＣＤ等のイメージセンサ１０（ラインセンサ）からアナログの入力画像信号ＩＭ１を受ける。そして入力画像信号ＩＭ１に対して所与の処理（Ａ／Ｄ変換前の前処理）を行ってアナログの画像信号ＩＭ２を出力する。具体的にはアナログ処理回路２０は、所与の処理として、例えば画像信号ＩＭ１のオフセット調整処理やゲイン調整処理を行う。或いは、画像信号ＩＭ１を所与のクランプレベルに設定するクランプ処理や、相関二重サンプリング（ＣＤＳ）や、画像信号のサンプリング処理などを行ってもよい。

Ａ／Ｄ変換器４０は、アナログ処理回路２０からの画像信号ＩＭ２のＡ／Ｄ変換を行う。そしてデジタルの画像データＤＰＤを出力する。このＡ／Ｄ変換器４０としては、例えば縦続接続された複数のパイプラインステージを有するパイプライン型Ａ／Ｄ変換器を用いることができる。このパイプライン型Ａ／Ｄ変換器では、その各パイプラインステージは、入力画像信号をサブＡ／Ｄ変換器で量子化してデジタルデータに変換し、このデジタルデータをサブＤ／Ａ変換器によりＤ／Ａ変換する。そして入力画像信号とサブＤ／Ａ変換器で得られたアナログ信号の減算処理を行い、得られた信号を増幅して、次のパイプラインステージに出力する。なおＡ／Ｄ変換器４０はパイプライン型に限定されず、公知の他の方式のＡ／Ｄ変換器であってもよい。

タイミングジェネレータ６０は、イメージセンサ１０用の複数の制御信号を生成する。ここでタイミングジェネレータ６０により生成される制御信号としては、例えばイメージセンサ１０の駆動信号や、アナログフロントエンド回路の駆動信号（制御信号）がある。

イメージセンサ１０の駆動信号としては、シフト信号ＳＨ、駆動クロックφ１、φ２（ＳＮＣＫ）、クランプ信号ＣＰ、或いはリセット信号ＲＳなどが考えられる。タイミングジェネレータ６０はこれらの駆動信号ＳＨ、φ１、φ２、ＣＰ、ＲＳ等を生成して、イメージセンサ１０に供給し、イメージセンサ１０を駆動（制御）する。

またアナログフロントエンド回路自体の駆動信号としては、Ａ／Ｄ変換用のクロック（基準クロック）ＡＤＣＫ、サンプリングクロックＣＫ１、ＣＫ２、或いはクランプ信号ＣＬＭＰなどが考えられる。タイミングジェネレータ６０は、例えばクロックＡＤＣＫを生成して、Ａ／Ｄ変換器４０に供給し、サンプリングクロックＣＫ１、ＣＫ２、クランプ信号ＣＬＭＰを生成して、アナログ処理回路２０に供給する。

タイミングジェネレータ６０は、制御信号出力回路７０とイベント情報メモリ９０を含む。

ここで制御信号出力回路７０は、イベント情報メモリ９０（ＲＡＭ）から読み出された情報などに基づいて制御信号を生成して出力する。またイベント情報メモリ９０は、その各アドレスに、画素番号（画素番号の特定情報）と、その画素番号に対応づけられた制御信号の変化イベント発生情報（トグル指示情報）を記憶する。そして制御信号出力回路７０は、イベント情報メモリ９０から読み出された画素番号と変化イベント発生情報に基づいて、シフト信号ＳＨ（ＳＨ１〜ＳＨ６、ＳＨＸ）やクロック制御信号などの制御信号を生成する。

ここでイベント情報メモリ９０に記憶される画素番号（画素カウント、画素位置）は、イメージセンサ１０の各画素の位置を特定するための情報であり、その番号の付け方は任意である。またイベント情報メモリ９０に記憶される変化イベント発生情報（イベント情報）は、その変化イベント発生情報に対応づけられた画素番号（同じアドレスに記憶された画素番号）において、その信号レベルの変化イベントが発生する制御信号を指定（特定）するための情報である。

例えば複数の制御信号のうちの第ｉの制御信号が、第ｊの画素番号（画素位置）において、その信号レベルが変化したとする。例えばＬレベル（「０」）からＨレベル（「１」）に変化したり、ＨレベルからＬレベルに変化したとする。この場合には、イベント情報メモリ９０の第ｋのアドレスには、第ｊの画素番号が記憶されると共に、第ｉの制御信号を指定（特定）するための情報（ビット）である変化イベント発生情報（変化イベント発生ビット）が、第ｊの画素番号に対応づけて記憶される。

このようなイベント情報メモリ９０を設ければ、制御信号の信号レベルの変化イベントの発生回数が多い場合にも、比較的小規模な回路構成でこれに対応できる。

即ち図２の比較例では、信号レベルの変化イベントの発生回数の個数分だけ、タイミング設定レジスタが必要になる。これに対して本実施形態では、少なくともイベント情報メモリ９０のアドレスの容量分（深さ分）の個数だけ、信号レベルの変化イベントを設定できる。従って、制御信号の信号変化点の個数を多くすることができ、より多くの様々なイメージセンサに対して対応することができる。また信号変化点の変更は、ユーザがイベント情報メモリ９０の情報を書き換えるだけで実現できるため、信号変化点の変更に伴う回路修正を最小限に抑えることができる。

３．イベント情報メモリ
次にイベント情報メモリ９０を用いた制御信号のタイミング設定手法について説明する。図４にイベント情報メモリ９０のメモリ空間例を示し、図５に各ビットへの信号の割り当て例を示し、図６に図４、図５の設定手法により生成される信号波形例を示す。

図４では、信号レベルの変化イベントである各イベントのデータは２ワード（１６ビット）単位で設定される。そしてイベント情報メモリ９０のアドレスは２ワード（０ｘ０２）単位で変化し、各アドレス０ｘ００、０ｘ０２、０ｘ０４・・・・・・Ｏｘ７Ｃ、０ｘ７Ｅに対して、各イベントのデータが対応づけられている。

また図４に示すように、イベント情報メモリ９０の各アドレスに記憶されるデータの１ワード目のビット０〜ビット１５と２ワード目のビット０〜３（広義には第１〜第Ｌのビット。Ｌは２以上の整数）には、画素番号ＰＩＸＮＵＭ［１９：０］が割り当てられる。また各アドレスに記憶されるデータの２ワード目のビット４〜１５（広義には第Ｌ＋１〜第Ｍのビット。Ｍは２以上の整数）には、制御信号ＳＨ１〜ＳＨ６、ＳＨＸ、ＳＮＣＫＣＴＬ、ＯＢＰＩＸ、ＷＨＰＩＸの変化イベント発生情報（トグル指示ビット）が割り当てられる。なお画素番号や変化イベント発生情報のビット割り当ては図４に限定されず、任意であり、そのビット割り当ての順番を変更するなどの種々の変形実施が可能である。

図４では、各アドレスのデータのビット４〜１５（第Ｌ＋１〜第Ｍのビット）の各ビットに対して、複数の制御信号ＳＨ１〜ＳＨ６、ＳＨＸ、ＳＮＣＫＣＴＬ、ＯＢＰＩＸ、ＷＨＰＩＸの各制御信号が割り当てられる。例えばビット４にはＬＩＮＥＭＤ、ビット５〜１１にはＳＨ６、ＳＨ１〜ＳＨ５、ＳＨＸ、ビット１２、１３にはＳＮＣＫＣＴＬ、ビット１４にはＯＢＰＩＸ、ビット１５にはＷＨＰＩＸが割り当てられる。

そして制御信号出力回路７０は、これらのビット４〜１５の各ビット（第Ｌ＋１〜第Ｍビットの第Ｎのビット。Ｌ＋１≦Ｎ≦Ｍ）が「１」（広義には第１の論理レベル）であった場合に、そのビット（第Ｎのビット）に割り当てられる制御信号の信号レベルをトグルする。

例えば図４のアドレス０ｘ０２では、ビット１０が「１」（第１の論理レベル）になっている。この場合にはビット１０に割り当てられる信号ＳＨ５の信号レベルが図６のＢ１に示すようにトグルする。即ちＬレベルからＨレベルに信号レベルが変化する。また図４のアドレス０ｘ０４では、ビット６が「１」になっている。この場合にはビット６に割り当てられる信号ＳＨ１の信号レベルが図６のＢ２に示すようにトグルする。即ちＬレベルからＨレベルに変化する。そしてアドレス０ｘ０６では、再度、ビット６が「１」になっている。従ってビット６に割り当てられる信号ＳＨ１の信号レベルが図６のＢ３に示すようにトグルし、今度はＨレベルからＬレベルに変化する。

このようにイベント情報メモリ９０の変化イベント発生情報として、トグル指示情報（トグル指示ビット）を用いれば、イベント情報メモリ９０を用いた制御信号のタイミング設定が簡素化され、ユーザの利便性を向上できる。

なおこのようなトグル指示情報を使用しない手法を採用してもよい。例えば図６に示すような信号ＳＨ５の波形を設定するために、図４ではＳＨ５に対応するビット１０を「０１００００１・・・」というように設定しているが、「０１１１１１０・・・」というように設定することも可能である。

４．シフト信号の生成
本実施形態ではイベント情報メモリ９０により生成される制御信号として、シフト信号ＳＨ１〜ＳＨ６、ＳＨＸ（以下、適宜、シフト信号ＳＨと総称する）を生成している。即ちイベント情報メモリ９０は、図１（Ａ）のイメージセンサの転送ゲート２０４をオンにするための信号であるシフト信号ＳＨの変化イベント発生情報を記憶する。そして制御信号出力回路７０は、イベント情報メモリ９０から読み出されたシフト信号ＳＨの変化イベント発生情報に基づいて、シフト信号ＳＨを生成して出力する。

例えば図４では、イベント情報メモリ９０の先頭アドレス０ｘ００から最終アドレス０ｘ７Ｅに向かって画素番号、変化イベント発生情報が順次読み出される。即ち、まず先頭アドレス０ｘ００に記憶される画素番号ＰＩＸＮＵＭ＝０ｘ０００００を読み出し、読み出された画素番号を、図６に示す画素カウント値（後述する画素カウンタのカウント値）と比較する。そして一致した場合には、そのアドレス０ｘ００に記憶される変化イベント発生情報であるビット４〜１５に基づいて、制御信号の信号レベルを設定する。この場合にはビット４〜１５の全てのビットが「０」（第２の論理レベル）に設定されており、トグルを指示していないため、制御信号の信号レベルを変化させず、そのままの状態にする。

次に、アドレス０ｘ０２に記憶される画素番号ＰＩＸＮＵＭ＝０ｘ００００１を読み出し、図６に示す画素カウント値と比較する。そして一致した場合には、そのアドレス０ｘ０２のビット４〜１５（変化イベント発生情報）に基づいて、制御信号の信号レベルを設定する。この場合には例えばビット１０が「１」に設定されているため、図６のＢ１に示すようにシフト信号ＳＨ５をＬレベルからＨレベルに変化させる。

次に、アドレス０ｘ０４に記憶される画素番号ＰＩＸＮＵＭ＝０ｘ００００２を読み出し、画素カウント値と比較する。そして一致した場合には、そのアドレス０ｘ０４のビット４〜１５に基づいて、制御信号の信号レベルを設定する。この場合には例えばビット６が「１」に設定されているため、図６のＢ２に示すようにシフト信号ＳＨ１をＬレベルからＨレベルに変化させる。

同様にしてアドレス０ｘ０６から画素番号ＰＩＸＮＵＭ＝０ｘ００００３とビット４〜１５を読み出して、図６のＢ３、Ｂ４に示すように、シフト信号ＳＨ１、ＳＨ４をＨレベルからＬレベルに変化させる。

なお図４では、説明の便宜のために、アドレス０ｘ００、０ｘ０２、０ｘ０４・・・に記憶される画素番号ＰＩＸＮＵＭを、０ｘ０００００、０ｘ００００１、０ｘ００００２、０ｘ００００３・・・というように１つずつインクリメントさせている。しかしながら、画素番号ＰＩＸＮＵＭのインクリメントのさせ方は任意であり、これに限定されない。例えば０ｘ０００００、０ｘ００００２・・・というように２つ以上ずつインクリメントさせてもよいし、０ｘ０００００、０ｘ００００２、０ｘ００００６というようにランダムに変化させてもよい。

以上の手法によりシフト信号を生成すれば、様々な製品のイメージセンサに容易に対応できるようになる。例えば図２において、シフト信号ＳＨ１〜ＳＨ３（Ｒ、Ｇ、Ｂ用のシフト信号）の第１回目の立ち上がりタイミングが、イメージセンサの第１の製品では同時であり、第２の製品では同時ではなかったとする。このような場合にも本実施形態によれば、イベント情報メモリ９０のデータを書き換えるだけで、第１、第２の製品の両方に容易に対応できるようになる。従って、回路修正等を最小限に抑えることができ、開発期間の短縮化や開発コストの低減を図れる。

なお図４のアドレス０ｘ１６以降では、画素番号（ＰＩＸＮＵＭ）が、変化イベントの発生が終了したことを示す終了指示情報（終了指示番号）である０ｘＦＦＦＦＦに設定される。またビット４〜１５の変化イベント発生情報も終了指示情報である０ｘＦＦＦに設定される。

例えば、イベント情報メモリ９０の先頭アドレス０ｘ００から最終アドレス０ｘ７Ｅに向かって画素番号、変化イベント発生情報を順次読み出したとする。そしてアドレス０ｘ１６のように、読み出された画素番号、変化イベント発生情報が、終了指示情報（０ｘＦＦＦＦＦ、０ｘＦＦＦ）に設定されていた場合には、制御信号出力回路７０（読み出し回路）は、最終アドレス０ｘ７Ｅに到達する前に、図４のＡ１に示すようにイベント情報メモリ９０の読み出しポインタを先頭アドレス０ｘ００に戻す。

このようにすれば、変化イベントが発生しないのに、画素番号、変化イベント発生情報の無駄な読み出しが行われてしまう事態を防止でき、処理を効率化できる。例えばイメージセンサの製品に応じて、信号レベルの変化イベントの回数が異なる場合がある。このような場合にも、図４のＡ１のように、終了指示情報を検知して読み出しポインタを戻す手法を採用すれば、イベント情報メモリ９０に変化イベントの情報を効率良く格納することができると共に、情報の読み出し処理の効率化を図れる。

なお、このような終了指示情報（０ｘＦＦＦＦＦ、０ｘＦＦＦ）が設定されていなかった場合等には、図４のＡ２に示すように、最終アドレス０ｘ７Ｅに到達した場合に、イベント情報メモリ９０の読み出しポインタを先頭アドレス０ｘ００に戻してもよい。

また図４のＡ１、Ａ２に示すように読み出しポインタが先頭アドレス０ｘ００に戻り、次のラインの画素の処理を行う場合には、制御信号の信号レベルをＬレベル（広義には第１の信号レベル）にクリアすることが望ましい。

例えば図７では、トリガ信号ＴＧＣＫがアクティブになり、例えばライン型のイメージセンサの第１のラインの画素の処理が行われ、本実施形態の手法によりシフト信号ＳＨ１〜ＳＨ６の信号レベルが変化している。そして図４のＡ１、Ａ２のように読み出しポインタが先頭アドレス０ｘ００に戻り、トリガ信号ＴＧＣＫが再度アクティブになり、次のラインの画素の処理が開始されると、シフト信号ＳＨ１〜ＳＨ６がＬレベルにクリアされる。

例えばイベント情報メモリ９０に記憶される変化イベント発生情報が、図４で説明したようなトグル指示情報（トグル指示ビット）である場合には、図７に示す信号レベルのクリア処理を行わないと、誤ったシフト信号ＳＨ１〜ＳＨ６が生成されるおそれがある。即ち、ノイズ等が原因で、信号ＳＨ１〜ＳＨ６の信号レベルが誤ってトグルしたとする。すると図７のように１ライン毎にＬレベルからＨレベルに変化するはずの信号ＳＨ１〜ＳＨ６が、トグルエラーの発生後は１ライン毎にＨレベルからＬレベルに変化するようになってしまう。

この点、図７のような信号レベルのクリア処理を行えば、トグルエラーが発生した場合にも、信号ＳＨ１〜ＳＨ６の信号変化が、直ぐに正常状態に復帰するようになり、信号の生成処理の信頼性を向上できる。

なお信号ＳＨＸは、ＳＨ１〜ＳＨ６のようなクリア処理が行われない信号になっている。この信号ＳＨＸを用いれば、図７のように２つのラインにまたがった信号レベルの変化を実現でき、生成される制御信号のバラエティ度を増すことができる。

５．クロック制御信号の生成
本実施形態では図４に示すようにイベント情報メモリ９０は、イメージセンサの駆動クロックの出力状態（出力パターン）を制御するクロック制御信号ＳＮＣＫＣＴＬの変化イベント発生情報を記憶する。そして制御信号出力回路７０は、イベント情報メモリ９０から読み出された変化イベント発生情報に基づいて、クロック制御信号ＳＮＣＫＣＴＬを生成する。そして駆動クロックの出力状態を、生成されたクロック制御信号ＳＮＣＫＣＴＬに基づいて制御する。

例えば制御信号出力回路７０は、イメージセンサの駆動クロックＳＮＣＫ１Ａ〜ＳＮＣＫ４（以下、適宜、駆動クロックＳＮＣＫと総称する）を、図８に示すようなパターンメモリを用いて生成する。

例えば図８では、内部ステートの値は０から１５までインクリメントされ、次の周期でも、再度、内部ステートの値は０から１５までインクリメントされる。この０から１５までインクリメントする期間が、１画素の期間になる。即ち図６の画素カウント値が１だけインクリメントする期間において、内部ステートは０から１５までインクリメントする。

そして図８では、この内部ステートの値がインクリメントされる毎に、駆動クロックのパターンメモリの各アドレスから、駆動クロックのクロックパターン情報が読み出され、読み出されたクロックパターン情報に基づいて、駆動クロックＳＮＣＫが生成される。例えば図８のパターンメモリにより生成される駆動クロックＳＮＣＫ（図１（Ａ）のφ１、φ２等）の信号波形例を図９に示す。

クロック制御信号ＳＮＣＫＣＴＬは、このように生成される駆動クロックＳＮＣＫの出力状態を制御する。

例えば図４に示すように、画素番号（ＰＩＸＮＵＭ）が０ｘ００００２に設定されるアドレス０ｘ０４では、信号ＳＮＣＫＣＴＬが「０１」（広義には第１の状態）に設定される。そして図５に示すように「０１」は通常状態（有効画素出力時）を意味する。従って、信号ＳＮＣＫＣＴＬが「０１」（第１の状態）である場合には、図６のＢ５に示すように、通常状態のクロックパターンの駆動クロックＳＮＣＫが、制御信号出力回路７０から出力される。即ち図８、図９に示すような有効画素用（黒基準画素を含む）の通常状態の駆動クロックＳＮＣＫが生成されて出力される。同様に、画素番号が０ｘ００００５に設定されるアドレス０ｘ０Ａでも、信号ＳＮＣＫＣＴＬが「０１」に設定されるため、図６のＢ６に示すように、通常状態のクロックパターンの駆動クロックＳＮＣＫが出力される。

また画素番号が０ｘ００００３に設定されるアドレス０ｘ０６では、信号ＳＮＣＫＣＴＬが「１０」（広義には第２の状態）に設定される。そして図５に示すように「１０」はスキップ状態を意味する。従って、信号ＳＮＣＫＣＴＬが「１０」（第２の状態）である場合には、図６のＢ７に示すように、スキップ状態のクロックパターンの駆動クロックＳＮＣＫが出力される。

このようなスキップ状態のクロックパターンの駆動クロックを出力すれば、黒基準画素と白画素（有効画素）の間の無効画素において、転送の早送りが可能になり、イメージセンサの駆動を効率化できる。

また画素番号が０ｘ００００８に設定されるアドレス０ｘ１０では、信号ＳＮＣＫＣＴＬは「１１」（広義には第３の状態）に設定される。そして図５に示すように「１１」は固定値出力（固定値出力切り替え）を意味する。従って、信号ＳＮＣＫＣＴＬが「１１」（第３の状態）である場合には、図６のＢ８に示すように、固定値レベルＬＶ１に設定された駆動クロックＳＮＣＫが出力される。

また画素番号が０ｘ００００９に設定されるアドレス０ｘ１２でも、信号ＳＮＣＫＣＴＬは「１１」に設定される。従って、図６のＢ９に示すように固定値レベルＬＶ２に設定された駆動クロックＳＮＣＫが出力される。即ち駆動クロックＳＮＣＫの固定値レベルがＬＶ１からＬＶ２に切り替わる。なお固定値レベルＬＶ１、ＬＶ２の電圧レベルは、レジスタ等で任意のレベルに設定可能になっている。

このように駆動クロックＳＮＣＫを固定値レベルに設定できれば、イメージセンサの駆動の際の任意の期間において、駆動クロックＳＮＣＫを任意のＤＣレベルに設定できるようになり、イメージセンサの適正な駆動を実現できる。

以上のようなクロック制御信号ＳＮＣＫＣＴＬを生成して、駆動クロックＳＮＣＫの出力状態を制御すれば、イメージセンサ毎に異なる様々な出力パターンの駆動クロックを、簡素で小規模な回路構成で、効率的に生成して出力できるようになる。

６．黒基準画素・白画素指定信号の生成
本実施形態では図４に示すようにイベント情報メモリ９０は、黒基準画素指定信号ＯＢＰＩＸ、白画素指定信号ＷＨＰＩＸの変化イベント発生情報を記憶する。そして制御信号出力回路７０は、イベント情報メモリ９０から読み出された変化イベント発生情報に基づいて、黒基準画素指定信号ＯＢＰＩＸ、白画素指定信号ＷＨＰＩＸを生成して出力する。

例えば図４に示すように、画素番号が０ｘ００００２に設定されるアドレス０ｘ０４では、黒基準画素指定信号ＯＢＰＩＸが「１」に設定される。このように信号ＯＢＰＩＸが「１」である場合には、図６のＢ５に示すように、その画素位置は黒基準画素の位置に指定される。

また画素番号が０ｘ００００５に設定されるアドレス０ｘ０Ａでは、白画素指定信号ＷＨＰＩＸが「１」に設定される。このように信号ＷＨＰＩＸが「１」である場合には、図６のＢ６に示すように、その画素位置は白画素（有効画素）の位置に指定される。

例えば図１０に、イメージセンサに供給される駆動クロック（φ１、φ２等）や出力画像信号の信号波形を模式的に示す。

まず、図１０のＣ１に示すように空送りが行われ、次にＣ２に示すように黒基準画素（オプティカルブラック、光シールド出力）の画像信号が出力される。そしてＣ３に示すように無効画素の画像信号が出力され、その後にＣ４に示すように白画素（有効画素）の画像信号が出力され、Ｃ５に示すように無効画素の画像信号が出力される。

従って図４のような黒基準画素指定信号ＯＢＰＩＸ、白画素指定信号ＷＨＰＩＸにより、図１０のＣ２の黒基準画素位置、Ｃ４の白画素位置を指定できれば、イメージセンサの効率的な駆動が可能になる。

なお、図１０のＣ２、Ｃ４の黒基準画素、白画素では、図６のＢ５、Ｂ６で説明した通常状態のクロックパターンの駆動クロックＳＮＣＫ（φ１、φ２）が供給され、図１０のＣ３、Ｃ５の無効画素では、図６のＢ７で説明したスキップ状態のクロックパターンの駆動クロックＳＮＣＫが供給される。

７．制御信号出力回路
図１１に制御信号出力回路７０の具体的な構成例を示す。この制御信号生成回路７０は、読み出し回路７２、画素カウンタ７４、ラインカウンタ７５、検出回路７６、比較回路７７、７８、信号生成回路８０を含む。また信号生成回路８０は、読み出しデータ保持回路８２、トグル回路８４、ラッチ回路８６を含む。なお制御信号生成回路７０は図１１の構成に限定されず、その構成要素の一部（例えばラインカウンタ、比較回路７８等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１１において読み出し回路７２は、イベント情報メモリ９０から画素番号や変化イベント発生情報を読み出す。画素カウンタ７４は、画素カウント値（図６参照）のカウント処理を行う。ラインカウンタ７５は、ラインカウント値のカウント処理を行う。

比較回路７７は、イベント情報メモリ９０から読み出し回路７２を介して読み出された画素番号ＰＩＸＮＵＭと、画像カウンタ７４からの画素カウント値ＰＣＮＴとを比較する。そして一致した場合には、一致検出信号ＤＥＴＰを出力する。

比較回路７８は、イベント情報メモリ９０から読み出されたライン番号ＬＩＮＥＭＤと、ラインカウンタ７５からのラインカウント値ＬＣＮＴとを比較する。そして一致した場合には、一致検出信号ＤＥＴＬを出力する。

信号生成回路８０は、画素番号ＰＩＸＮＵＭが画素カウント値ＰＣＮＴと一致し、一致検出信号ＤＥＴＰがアクティブになった場合に、一致した画素番号のアドレスに記憶される変化イベント発生情報に基づいて、制御信号を生成して出力する。

具体的には、読み出し回路７２によりイベント情報メモリ９０から読み出されたデータＲＤ１（変化イベント発生情報）は、比較回路７７からの一致検出信号ＤＥＴＰ（或いはＤＥＴＬ）がアクティブになったタイミングで、読み出しデータ保持回路８２に保持される。そしてトグル回路８４は、読み出しデータ保持回路８２の出力データＲＤ２に基づいて、ラッチ回路８６にその信号レベルが保持された制御信号のトグル処理を行う。このようにすることで、図６に示すような制御信号ＳＨ１〜ＳＨ６、ＳＨＸ等の生成が可能になる。

なお検出回路７６は、トリガ信号ＴＧＣＫの検出や、図４で説明した終了指示情報（０ｘＦＦＦＦＦ）などの検出を行って、図７で説明したクリア信号ＣＬＲを生成する。そしてクリア信号ＣＬＲがアクティブになると、制御信号が例えばＬレベルにクリアされる。

８．アナログ処理回路
図１２にアナログ処理回路２０の構成例を示す。なおアナログ処理回路２０は図１２の構成に限定されず、その構成要素の一部を省略するなどの種々の変形実施が可能である。

アナログ処理回路２０は、Ｒ用、Ｇ用、Ｂ用のクランプ回路ＣＬＰＲ、ＣＬＰＧ、ＣＬＰＢを含む。これらのクランプ回路ＣＬＰＲ、ＣＬＰＧ、ＣＬＰＢは、Ｒ、Ｇ、Ｂの画像信号のレベルを、クランプレベル設定回路２２により設定されたクランプレベルにクランプする回路である。

またアナログ処理回路２０は、Ｒ用、Ｇ用、Ｂ用のオフセット調整回路ＯＦＳＲ、ＯＦＳＧ、ＯＦＳＢを含む。これらの各オフセット調整回路ＯＦＳＲ、ＯＦＳＧ、ＯＦＳＢは、Ｒ用、Ｇ用、Ｂ用のＤ／Ａ変換器ＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢや、アナログの加算回路ＡＤＤＲ、ＡＤＤＧ、ＡＤＤＢを含む。そしてオフセット調整レジスタ２４に設定されたオフセット調整データに基づいて、オフセット調整を行う。

またアナログ処理回路２０は、Ｒ用、Ｇ用、Ｂ用の相関二重サンプリング回路ＣＤＳＲ、ＣＤＳＧ、ＣＤＳＢを含む。またＲ用、Ｇ用、Ｂ用のゲイン調整アンプＰＧＡＲ、ＰＧＡＧ、ＰＧＡＢを含む。これらのゲイン調整アンプＰＧＡＲ、ＰＧＡＧ、ＰＧＡＢは、ゲイン調整レジスタ２６に設定されたゲイン調整データに基づいて、ゲイン調整を行う。

アナログ処理回路２０はマルチプレクサＭＵＸを含む。このようなマルチプレクサＭＵＸを設ければ、高速なＡ／Ｄ変換器４０を用いて、Ｒ、Ｇ、Ｂの画像信号を時分割でＡ／Ｄ変換することが可能になる。

９．電子機器
図１３は、本実施形態のアナログフロントエンド回路（ＡＦＥ）３２４を含む電子機器３１０の構成例を示す。なお電子機器３１０は、図１３の全ての構成要素を含む必要はなく、その一部を省略する等の種々の変形実施が可能である。

電子機器３１０（例えばフラットベッド型イメージスキャナ）は読み取り対象物３１２（例えば原稿）を載せるための載置台３１４と、載置台３１４を支持するフレーム３１５（例えば支持部材、ハウジング）を含む。矩形状の載置台３１４は光透過性部材であるガラス等により形成され、この光透過性の載置台３１４の例えば上部に読み取り対象物３１２が載せられる。

電子機器３１０は、イメージセンサ３２２及びアナログフロントエンド回路３２４が搭載されるヘッド側基板（キャリッジ）３２０を含む。イメージセンサ３２２としてはＣＣＤ（Charge Coupled Device）、ＣＩＳ（Contact Image Sensor）、又はＢＢＤ（Bucket Brigade Device）などを使用できる。ヘッド側基板３２０には、読み取り対象物３１２（原稿）を照明するための光源３２６や、読み取り対象物３１２で反射された光源３２６からの光をイメージセンサ３２２に集光するレンズ３２８（集光部）などの光学系（光学ヘッド）も搭載される。

電子機器３１０は、ヘッド側基板３２０を駆動して移動させる駆動装置３３０（駆動機構）を含み、駆動装置３３０は、モータ３３２（動力源）や、モータ３３２を駆動するモータドライバ３３４を含む。イメージセンサ３２２は、その長手方向が主走査方向と一致するように配置される。そして他方側がプーリ３３８に掛けられた駆動ベルトをモータ３３２により駆動することで、駆動ベルトに固定されたヘッド側基板３２０が副走査方向（主走査方向に直交する方向）に移動する。なお、ヘッド側基板３２０の移動方式としは種々の変形実施が考えられる。

電子機器３１０はメイン基板３５０を含む。メイン基板３５０は電子機器３１０の各ブロックを制御するものである。具体的には、画像データの取得処理の制御や、ヘッド側基板３２０のサーボ制御や、アナログフロントエンド回路３２４の制御などを行う。

メイン基板３５０は画像処理部３６０を含む。画像処理部３６０は、アナログフロントエンド回路３２４で取得された画像データの画像処理を行う。またメイン基板５０はサーボコントローラ３８０を含む。サーボコントローラ３８０は、ヘッド側基板３２０を駆動（移動）する駆動装置３３０（モータ３２）のサーボ制御（フィードバック制御）を行う。メイン基板３５０はＣＰＵ３９６（プロセッサ）やメモリ３９８（ＲＯＭ、ＲＡＭ）を含む。ＣＰＵ３９６はメイン基板３５０の全体的な制御を行ったり、外部との情報のやり取りをする。またメモリ３９８は、プログラムや各種データを記憶したり、画像処理部３６０やサーボコントローラ３８０やＣＰＵ３９６の作業領域として機能する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またアナログフロントエンド回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）〜図１（Ｃ）はイメージセンサの説明図。 比較例のタイミング設定手法の説明図。 本実施形態のアナログフロントエンド回路の構成例。 イベント情報メモリのメモリ空間の説明図。 イベント情報メモリの各ビットの説明図。 本実施形態の手法により生成される信号波形の例。 制御信号のクリア処理の説明図。 駆動クロックのパターンメモリの説明図。 図８のパターンメモリにより生成される信号波形の例。 イメージセンサに供給される駆動クロックや出力画像信号の信号波形例。 制御信号出力回路の構成例。 アナログ処理回路の構成例。 電子機器の構成例。

符号の説明

１０ イメージセンサ、２０ アナログ処理回路、２２ クランプレベル設定回路、
２４ オフセット調整レジスタ、２６ ゲイン調整レジスタ、４０ Ａ／Ｄ変換器、
６０ タイミングジェネレータ、７０ 制御信号出力回路、７２ 読み出し回路、
７４ 画素カウンタ、７５ ラインカウンタ、７７、７８ 比較回路、
８０ 信号生成回路、８２ 読み出しデータ保持回路、８４ トグル回路、
８６ ラッチ回路、９０ イベント情報メモリ

Claims (15)

1. イメージセンサからアナログの入力画像信号を受け、前記入力画像信号に対して所与の処理を行ってアナログの画像信号を出力するアナログ処理回路と、
   前記アナログ処理回路からの前記画像信号のＡ／Ｄ変換を行うＡ／Ｄ変換器と、
   前記イメージセンサを制御する複数の制御信号を生成するタイミングジェネレータとを含み、
   前記タイミングジェネレータは、
   イベント情報メモリと、
   前記イベント情報メモリから読み出された情報に基づいて前記複数の制御信号を生成して出力する制御信号出力回路とを含み、
   前記イベント情報メモリは、
   その各アドレスに、画素番号と、前記画素番号においてその信号レベルの変化イベントが発生する制御信号を指定するための変化イベント発生情報とを記憶し、
   前記制御信号出力回路は、
   画素カウント値のカウント処理を行う画素カウンタと、
   前記イベント情報メモリから読み出された前記画素番号と前記画素カウンタからの前記画素カウント値とを比較する比較回路と、
   前記画素番号が前記画素カウント値と一致した場合に、一致した前記画素番号のアドレスに記憶される前記変化イベント発生情報に基づいて、前記複数の制御信号を生成する信号生成回路を含むことを特徴とするアナログフロントエンド回路。
2. 請求項１において、
   前記イベント情報メモリでは、
   その各アドレスに記憶されるデータの第１〜第Ｌビットに対して前記画素番号が割り当てられ、第Ｌ＋１〜第Ｍビットに対して前記変化イベント発生情報が割り当てられることを特徴とするアナログフロントエンド回路。
3. 請求項２において、
   前記イベント情報メモリでは、
   前記第Ｌ＋１〜第Ｍビットの各ビットに対して、前記複数の制御信号の各制御信号が割り当てられることを特徴とするアナログフロントエンド回路。
4. 請求項３において、
   前記制御信号出力回路は、
   前記第Ｌ＋１〜第Ｍビットの第Ｎ（Ｌ＋１≦Ｎ≦Ｍ）のビットが第１の論理レベルであった場合に、前記第Ｎのビットに割り当てられる制御信号の信号レベルをトグルすることを特徴とするアナログフロントエンド回路。
5. 請求項１乃至４のいずれかにおいて、
   前記制御信号出力回路は、
   前記イベント情報メモリの先頭アドレスから最終アドレスに向かって前記画素番号、前記変化イベント発生情報を順次読み出し、読み出された前記画素番号及び前記変化イベント発生情報の少なくとも一方が、変化イベントの発生が終了したことを示す終了指示情報に設定されていた場合には、前記最終アドレスに到達する前に、前記イベント情報メモリの読み出しポインタを前記先頭アドレスに戻すことを特徴とするアナログフロントエンド回路。
6. 請求項１乃至５のいずれかにおいて、
   前記制御信号出力回路は、
   前記イベント情報メモリの先頭アドレスから最終アドレスに向かって前記画素番号、前記変化イベント発生情報を順次読み出し、前記最終アドレスに到達した場合に、前記イベント情報メモリの読み出しポインタを前記先頭アドレスに戻すことを特徴とするアナログフロントエンド回路。
7. 請求項５又は６において、
   前記イベント情報メモリは、
   前記変化イベント発生情報として、前記制御信号の信号レベルのトグルを指示するトグル指示情報を記憶し、
   前記制御信号出力回路は、
   前記読み出しポインタが前記先頭アドレスに戻り、次のラインの画素の処理が開始する場合には、前記制御信号の信号レベルを第１の信号レベルにクリアすることを特徴とするアナログフロントエンド回路。
8. 請求項１乃至７のいずれかにおいて、
   前記イベント情報メモリは、
   前記イメージセンサの転送ゲートをオンにするためのシフト信号の変化イベント発生情報を記憶し、
   前記制御信号出力回路は、
   前記イベント情報メモリから読み出された前記シフト信号の前記変化イベント発生情報に基づいて、前記シフト信号を生成して出力することを特徴とするアナログフロントエンド回路。
9. 請求項１乃至８のいずれかにおいて、
   前記制御信号出力回路は、
   前記イメージセンサを駆動するための駆動クロックを生成して出力し、
   前記イベント情報メモリは、
   前記駆動クロックの出力状態を制御するクロック制御信号の変化イベント発生情報を記憶し、
   前記制御信号出力回路は、
   前記イベント情報メモリから読み出された前記クロック制御信号の前記変化イベント発生情報に基づいて、前記クロック制御信号を生成し、前記駆動クロックの出力状態を、生成された前記クロック制御信号に基づいて制御することを特徴とするアナログフロントエンド回路。
10. 請求項９において、
    前記制御信号出力回路は、
    前記クロック制御信号が第１の状態である場合には、通常状態のクロックパターンの前記駆動クロックを出力し、前記クロック制御信号が第２の状態である場合には、スキップ状態のクロックパターンの前記駆動クロックを出力することを特徴とするアナログフロントエンド回路。
11. 請求項９又は１０において、
    前記制御信号出力回路は、
    前記クロック制御信号が第１の状態である場合には、通常状態のクロックパターンの前記駆動クロックを出力し、前記クロック制御信号が第３の状態である場合には、固定値レベルに設定された前記駆動クロックを出力することを特徴とするアナログフロントエンド回路。
12. 請求項１乃至１１のいずれかにおいて、
    前記イベント情報メモリは、
    前記イメージセンサの黒基準画素の位置を指定する黒基準画素指定信号の変化イベント発生情報を記憶し、
    前記制御信号出力回路は、
    前記イベント情報メモリから読み出された前記黒基準画素指定信号の前記変化イベント発生情報に基づいて、前記黒基準画素指定信号を生成して出力することを特徴とするアナログフロントエンド回路。
13. 請求項１乃至１２のいずれかにおいて、
    前記イベント情報メモリは、
    前記イメージセンサの白画素の位置を指定する白画素指定信号の変化イベント発生情報を記憶し、
    前記制御信号出力回路は、
    前記イベント情報メモリから読み出された前記白画素指定信号の前記変化イベント発生情報に基づいて、前記白画素指定信号を生成して出力することを特徴とするアナログフロントエンド回路。
14. 請求項１乃至１３のいずれかに記載のアナログフロントエンド回路と、
    前記イメージセンサと、
    を含むことを特徴とする電子機器。
15. 請求項１乃至１３のいずれかに記載のアナログフロントエンド回路と前記イメージセンサとが実装されるヘッド側基板と、
    前記アナログフロントエンド回路から出力されるデジタルの画像データを処理する画像処理部が実装されるメイン基板と、
    を含むことを特徴とする電子機器。

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