JP2003116063A - 撮像素子 - Google Patents
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- JP2003116063A JP2003116063A JP2001307376A JP2001307376A JP2003116063A JP 2003116063 A JP2003116063 A JP 2003116063A JP 2001307376 A JP2001307376 A JP 2001307376A JP 2001307376 A JP2001307376 A JP 2001307376A JP 2003116063 A JP2003116063 A JP 2003116063A
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- GGCZERPQGJTIQP-UHFFFAOYSA-N sodium;9,10-dioxoanthracene-2-sulfonic acid Chemical compound [Na+].C1=CC=C2C(=O)C3=CC(S(=O)(=O)O)=CC=C3C(=O)C2=C1 GGCZERPQGJTIQP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/71—Circuitry for evaluating the brightness variation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Image Input (AREA)
- Studio Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵの処理能力に応じて有効画素数を自在
に制御でき、幅広い機種に汎用品として搭載可能なＡＥ
センサを提供する。 【解決手段】 従来のＡＥセンサに水平および垂直ライ
ン選択用のライン選択回路１１４を設け、このライン選
択回路１１４によって撮像信号のパルスタイミングを後
段の回路に伝えるＳＹＮＣパルス１１３に時間的なフィ
ルタをかけることにより、後段の回路に読み出すライン
を選択して有効画素領域の変更を行う。選択するライン
は、外部入力によって決定する。処理機能が低いＣＰＵ
を有する機器に搭載された場合には有効画素領域を減ら
してＣＰＵの負担を減らし、処理能力が高いＣＰＵを有
する機器に搭載された場合には有効画素領域を増やして
ＣＰＵの能力を有効活用し、より高密度の制御を行う。
に制御でき、幅広い機種に汎用品として搭載可能なＡＥ
センサを提供する。 【解決手段】 従来のＡＥセンサに水平および垂直ライ
ン選択用のライン選択回路１１４を設け、このライン選
択回路１１４によって撮像信号のパルスタイミングを後
段の回路に伝えるＳＹＮＣパルス１１３に時間的なフィ
ルタをかけることにより、後段の回路に読み出すライン
を選択して有効画素領域の変更を行う。選択するライン
は、外部入力によって決定する。処理機能が低いＣＰＵ
を有する機器に搭載された場合には有効画素領域を減ら
してＣＰＵの負担を減らし、処理能力が高いＣＰＵを有
する機器に搭載された場合には有効画素領域を増やして
ＣＰＵの能力を有効活用し、より高密度の制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上に
設けた有効画素領域に撮像画素を構成するフォトセンサ
をマトリクス状に配置した撮像素子に関する。
設けた有効画素領域に撮像画素を構成するフォトセンサ
をマトリクス状に配置した撮像素子に関する。
【０００２】
【従来の技術】従来より、銀塩カメラやデジタルスチル
カメラには、自動で光の強さを測定して露光時間を決定
する自動露出機構（ＡＥ：ａｕｔｏｍａｔｉｃ ｅｘｐ
ｏｓｕｒｅ）が設けられている。そして、この自動露出
機構に用いられる光の強さを測定するセンサ（以下、Ａ
Ｅセンサという）としては、フォトダイオードが一般的
に使用されている。しかし、近年は、自動で焦点を合わ
せる自動焦点調節機構（ＡＦ：ａｕｔｏｆｏｃｕｓ）が
搭載され、その焦点数が増加するにしたがって、それに
対応するためにＡＥセンサの多分割化が必要になってい
る（以下、ＡＦ機能付のセンサをＡＦセンサという）。
この結果、ある焦点数のＡＦセンサに対応するために
は、特定の多分割ＡＥセンサが新たに必要になる。さら
に、フォトダイオードは白黒センサであるため、色情報
を知ることができない。
カメラには、自動で光の強さを測定して露光時間を決定
する自動露出機構（ＡＥ：ａｕｔｏｍａｔｉｃ ｅｘｐ
ｏｓｕｒｅ）が設けられている。そして、この自動露出
機構に用いられる光の強さを測定するセンサ（以下、Ａ
Ｅセンサという）としては、フォトダイオードが一般的
に使用されている。しかし、近年は、自動で焦点を合わ
せる自動焦点調節機構（ＡＦ：ａｕｔｏｆｏｃｕｓ）が
搭載され、その焦点数が増加するにしたがって、それに
対応するためにＡＥセンサの多分割化が必要になってい
る（以下、ＡＦ機能付のセンサをＡＦセンサという）。
この結果、ある焦点数のＡＦセンサに対応するために
は、特定の多分割ＡＥセンサが新たに必要になる。さら
に、フォトダイオードは白黒センサであるため、色情報
を知ることができない。
【０００３】そこで、これらを解決するために、近年、
カラーのＣＣＤ固体撮像素子（ＣＣＤカラーセンサ）を
使って、多分割情報と色情報を測定できるＡＥセンサが
登場した。しかし、このＣＣＤカラーセンサは、今まで
以上に多分割になり、また新たに色情報が得られるた
め、これらの情報を利用して最適な自動露出調製を行う
ためには、ＣＰＵに大きな負荷がかかってしまい、専用
のＣＰＵが必要であった。このため、このＣＣＤカラー
センサのＡＥセンサは特定の高級カメラや高級デジタル
スチルカメラにしか搭載できなかった。
カラーのＣＣＤ固体撮像素子（ＣＣＤカラーセンサ）を
使って、多分割情報と色情報を測定できるＡＥセンサが
登場した。しかし、このＣＣＤカラーセンサは、今まで
以上に多分割になり、また新たに色情報が得られるた
め、これらの情報を利用して最適な自動露出調製を行う
ためには、ＣＰＵに大きな負荷がかかってしまい、専用
のＣＰＵが必要であった。このため、このＣＣＤカラー
センサのＡＥセンサは特定の高級カメラや高級デジタル
スチルカメラにしか搭載できなかった。
【０００４】以下、従来のＣＣＤカラーＡＥセンサの構
成および動作について具体例を用いて説明する。図４
は、従来のＣＣＤカラーＡＥセンサの構成例を示すブロ
ック図である。図示のように、フォトセンサ１００は、
半導体チップ上に垂直方向と水平方向の２次元方向にマ
トリクス状に配置されており、各フォトセンサ１００に
は色情報を得るために上層にカラーフィルタ（図示せ
ず）が設けられている。垂直転送（Ｖ）レジスタ１０１
は、フォトセンサ１００で光電変換された電荷を転送す
るＣＣＤ構造のレジスタであり、水平転送（Ｈ）レジス
タ１０２は、Ｖレジスタ１０１で送られてきた信号電荷
を水平方向に転送し、信号電荷を電圧信号に変換するフ
ローティングディフュージョン（ＦＤ）部１０３に送る
ＣＣＤ構造のレジスタである。ＦＤ部１０３は、Ｈレジ
スタ１０２によって転送されてきた信号電荷を転送動作
に対応して電圧信号に変換するものであり、出力回路１
０４は、ＦＤ部１０３で変換された電圧信号を外部に出
力する回路である。
成および動作について具体例を用いて説明する。図４
は、従来のＣＣＤカラーＡＥセンサの構成例を示すブロ
ック図である。図示のように、フォトセンサ１００は、
半導体チップ上に垂直方向と水平方向の２次元方向にマ
トリクス状に配置されており、各フォトセンサ１００に
は色情報を得るために上層にカラーフィルタ（図示せ
ず）が設けられている。垂直転送（Ｖ）レジスタ１０１
は、フォトセンサ１００で光電変換された電荷を転送す
るＣＣＤ構造のレジスタであり、水平転送（Ｈ）レジス
タ１０２は、Ｖレジスタ１０１で送られてきた信号電荷
を水平方向に転送し、信号電荷を電圧信号に変換するフ
ローティングディフュージョン（ＦＤ）部１０３に送る
ＣＣＤ構造のレジスタである。ＦＤ部１０３は、Ｈレジ
スタ１０２によって転送されてきた信号電荷を転送動作
に対応して電圧信号に変換するものであり、出力回路１
０４は、ＦＤ部１０３で変換された電圧信号を外部に出
力する回路である。
【０００５】ＳＹＮＣパルス回路１０５は、後段のＡ／
Ｄ回路に出力信号の出力位置を指示するＳＹＮＣパルス
を出力する回路である。通常、ＡＥセンサの出力タイミ
ングは、外部からの出力命令によって決まるため、後段
の回路に対して出力信号の出力位置を知らせるパルスが
必要になる。そこで、このＳＹＮＣパルス回路１０５の
ＳＹＮＣパルスによって後段の回路に出力位置を伝える
ようになっている。なお、出力回路１０４、ＳＹＮＣパ
ルス回路１０５から出ている矢印は、外部に信号を送出
していることを示している。
Ｄ回路に出力信号の出力位置を指示するＳＹＮＣパルス
を出力する回路である。通常、ＡＥセンサの出力タイミ
ングは、外部からの出力命令によって決まるため、後段
の回路に対して出力信号の出力位置を知らせるパルスが
必要になる。そこで、このＳＹＮＣパルス回路１０５の
ＳＹＮＣパルスによって後段の回路に出力位置を伝える
ようになっている。なお、出力回路１０４、ＳＹＮＣパ
ルス回路１０５から出ている矢印は、外部に信号を送出
していることを示している。
【０００６】図５は、図４に示す従来のＡＥセンサにお
ける動作を示すタイミングチャートであり、ＡＥセンサ
を動作させるために必要なパルスと、ＡＥセンサから出
力される出力波形と、後段のＡ／Ｄ回路に出力信号の出
力個所を指示するＳＹＮＣパルスを示している。まず、
クロック１０６は、ＡＥセンサに入力されるマスタクロ
ックであり、ＡＥセンサでは、このクロック１０６を元
に外部からの命令に対して、以下の４つのパルス１０
７、１０８、１１０〜１１３を内部で生成する。パルス
１０７は、フォトセンサ１００からＶレジスタ１０１に
電荷を転送するリードオンゲート（ＲＯＧ）パルスであ
る。パルス１０８は、不要な電荷をフォトセンサ１００
から捨てるためのシャッタ（ＳＨＵＴ）パルスであり、
このパルス１０８がＨｉの期間に電荷が掃き捨てられ
る。
ける動作を示すタイミングチャートであり、ＡＥセンサ
を動作させるために必要なパルスと、ＡＥセンサから出
力される出力波形と、後段のＡ／Ｄ回路に出力信号の出
力個所を指示するＳＹＮＣパルスを示している。まず、
クロック１０６は、ＡＥセンサに入力されるマスタクロ
ックであり、ＡＥセンサでは、このクロック１０６を元
に外部からの命令に対して、以下の４つのパルス１０
７、１０８、１１０〜１１３を内部で生成する。パルス
１０７は、フォトセンサ１００からＶレジスタ１０１に
電荷を転送するリードオンゲート（ＲＯＧ）パルスであ
る。パルス１０８は、不要な電荷をフォトセンサ１００
から捨てるためのシャッタ（ＳＨＵＴ）パルスであり、
このパルス１０８がＨｉの期間に電荷が掃き捨てられ
る。
【０００７】パルス１１０は、フォトセンサ１００で生
成された電荷をＶレジスタ１０１で転送するＶレジスタ
パルスである。パルス１１１は、Ｖレジスタ１０１から
Ｈレジスタ１０２に転送された電荷をＦＤ１０３に転送
するＨレジスタパルスである。パルス１１２は、出力回
路１０４から出力される出力波形である。パルス１１３
は、後段の回路に有効画素の出力位置を示すパルス（Ｓ
ＹＮＣ）である。
成された電荷をＶレジスタ１０１で転送するＶレジスタ
パルスである。パルス１１１は、Ｖレジスタ１０１から
Ｈレジスタ１０２に転送された電荷をＦＤ１０３に転送
するＨレジスタパルスである。パルス１１２は、出力回
路１０４から出力される出力波形である。パルス１１３
は、後段の回路に有効画素の出力位置を示すパルス（Ｓ
ＹＮＣ）である。
【０００８】次に、以上の図４、図５を用いてＡＥセン
サの動作について説明する。まず、フォトセンサ１００
に電荷を蓄積する蓄積時間は、φＲＯＧ１０７とφＳＨ
ＵＴ１０８のパルス間隔１０９で決定する。この蓄積時
間１０９で貯まった電荷は、φＲＯＧ１０７のＨｉ期間
にＶレジスタ１０１に読み出される。この読み出された
電荷は、Ｖレジスタ１０１がＨｉからＬｏになることに
よって、Ｈレジスタ１０２に転送され、この転送された
電荷は、Ｈレジスタ１０２からＦＤ部１０３に全ての電
荷を転送される。こうして空になったＨレジスタ１０２
に再びＶレジスタ１０１から電荷が転送され、再びＨレ
ジスタ１０２の電荷を全てＦＤ部１０３まで転送する。
このような動作を繰り返すことによって、全てのセンサ
出力をＦＤ部１０３に転送する。
サの動作について説明する。まず、フォトセンサ１００
に電荷を蓄積する蓄積時間は、φＲＯＧ１０７とφＳＨ
ＵＴ１０８のパルス間隔１０９で決定する。この蓄積時
間１０９で貯まった電荷は、φＲＯＧ１０７のＨｉ期間
にＶレジスタ１０１に読み出される。この読み出された
電荷は、Ｖレジスタ１０１がＨｉからＬｏになることに
よって、Ｈレジスタ１０２に転送され、この転送された
電荷は、Ｈレジスタ１０２からＦＤ部１０３に全ての電
荷を転送される。こうして空になったＨレジスタ１０２
に再びＶレジスタ１０１から電荷が転送され、再びＨレ
ジスタ１０２の電荷を全てＦＤ部１０３まで転送する。
このような動作を繰り返すことによって、全てのセンサ
出力をＦＤ部１０３に転送する。
【０００９】ＦＤ部１０３では、送られてきた電荷を電
圧信号に変換し、出力波形（Ｖｏｕｔ）として出力す
る。通常、ＡＥセンサの出力は、撮影者によって任意の
タイミングで出力を求められるので、後段のＡ／Ｄ回路
に、どこが出力信号なのかを知らせるためにＳＹＮＣパ
ルス１１３が出力信号に同期するように出力される。後
段のＡ／Ｄ回路は、このＳＹＮＣパルスのタイミングで
出力を取り出す。このため、ＳＹＮＣパルスは常に有効
画素とＯＰＢ画素（黒基準画素）に対応して出力されな
ければならない。
圧信号に変換し、出力波形（Ｖｏｕｔ）として出力す
る。通常、ＡＥセンサの出力は、撮影者によって任意の
タイミングで出力を求められるので、後段のＡ／Ｄ回路
に、どこが出力信号なのかを知らせるためにＳＹＮＣパ
ルス１１３が出力信号に同期するように出力される。後
段のＡ／Ｄ回路は、このＳＹＮＣパルスのタイミングで
出力を取り出す。このため、ＳＹＮＣパルスは常に有効
画素とＯＰＢ画素（黒基準画素）に対応して出力されな
ければならない。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＡＥセンサでは、後段の回路に処理能力の大きいＣ
ＰＵが必須となり、特定の高級カメラや高級デジタルス
チルカメラにしか搭載できず、低位機種を含む幅広い機
種に汎用品として搭載することができないという問題が
あった。
来のＡＥセンサでは、後段の回路に処理能力の大きいＣ
ＰＵが必須となり、特定の高級カメラや高級デジタルス
チルカメラにしか搭載できず、低位機種を含む幅広い機
種に汎用品として搭載することができないという問題が
あった。
【００１１】本発明は、このような実状に鑑みてなされ
たものであり、その目的とするところは、ＣＰＵの処理
能力に応じて有効画素数を自在に制御でき、幅広い機種
に汎用品として搭載可能なＡＥセンサ等として用いるこ
とができる撮像素子を提供することにある。
たものであり、その目的とするところは、ＣＰＵの処理
能力に応じて有効画素数を自在に制御でき、幅広い機種
に汎用品として搭載可能なＡＥセンサ等として用いるこ
とができる撮像素子を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、半導体チップ
上に垂直ライン方向と水平ライン方向の２次元方向に複
数のフォトセンサを配置し、前記フォトセンサに蓄積さ
れた信号電荷を垂直転送レジスタおよび水平転送レジス
タによって出力部に転送し、撮像信号に変換して出力す
る撮像素子において、後段の回路に撮像信号のパルスタ
イミングを指示する同期パルスを出力する同期パルス出
力手段と、外部から入力される制御信号に基づいて、前
記同期パルスによって信号処理する水平ラインを選択
し、前記後段の回路において撮像信号として処理する有
効画素領域を指定する水平ライン選択手段とを有するこ
とを特徴とする。
上に垂直ライン方向と水平ライン方向の２次元方向に複
数のフォトセンサを配置し、前記フォトセンサに蓄積さ
れた信号電荷を垂直転送レジスタおよび水平転送レジス
タによって出力部に転送し、撮像信号に変換して出力す
る撮像素子において、後段の回路に撮像信号のパルスタ
イミングを指示する同期パルスを出力する同期パルス出
力手段と、外部から入力される制御信号に基づいて、前
記同期パルスによって信号処理する水平ラインを選択
し、前記後段の回路において撮像信号として処理する有
効画素領域を指定する水平ライン選択手段とを有するこ
とを特徴とする。
【００１３】また本発明は、半導体チップ上に垂直ライ
ン方向と水平ライン方向の２次元方向に複数のフォトセ
ンサを配置し、前記フォトセンサに蓄積された信号電荷
を垂直転送レジスタおよび水平転送レジスタによって出
力部に転送し、撮像信号に変換して出力する撮像素子に
おいて、後段の回路に撮像信号のパルスタイミングを指
示する同期パルスを出力する同期パルス出力手段と、外
部から入力される制御信号に基づいて、前記同期パルス
によって信号処理する垂直ラインを選択し、前記後段の
回路において撮像信号として処理する有効画素領域を指
定する垂直ライン選択手段とを有することを特徴とす
る。
ン方向と水平ライン方向の２次元方向に複数のフォトセ
ンサを配置し、前記フォトセンサに蓄積された信号電荷
を垂直転送レジスタおよび水平転送レジスタによって出
力部に転送し、撮像信号に変換して出力する撮像素子に
おいて、後段の回路に撮像信号のパルスタイミングを指
示する同期パルスを出力する同期パルス出力手段と、外
部から入力される制御信号に基づいて、前記同期パルス
によって信号処理する垂直ラインを選択し、前記後段の
回路において撮像信号として処理する有効画素領域を指
定する垂直ライン選択手段とを有することを特徴とす
る。
【００１４】また本発明は、半導体チップ上に垂直ライ
ン方向と水平ライン方向の２次元方向に複数のフォトセ
ンサを配置し、前記フォトセンサに蓄積された信号電荷
を垂直転送レジスタおよび水平転送レジスタによって出
力部に転送し、撮像信号に変換して出力する撮像素子に
おいて、後段の回路に撮像信号のパルスタイミングを指
示する同期パルスを出力する同期パルス出力手段と、外
部から入力される制御信号に基づいて、前記同期パルス
によって信号処理する水平および垂直ラインを選択し、
前記後段の回路において撮像信号として処理する有効画
素領域を指定する水平垂直ライン選択手段とを有するこ
とを特徴とする。
ン方向と水平ライン方向の２次元方向に複数のフォトセ
ンサを配置し、前記フォトセンサに蓄積された信号電荷
を垂直転送レジスタおよび水平転送レジスタによって出
力部に転送し、撮像信号に変換して出力する撮像素子に
おいて、後段の回路に撮像信号のパルスタイミングを指
示する同期パルスを出力する同期パルス出力手段と、外
部から入力される制御信号に基づいて、前記同期パルス
によって信号処理する水平および垂直ラインを選択し、
前記後段の回路において撮像信号として処理する有効画
素領域を指定する水平垂直ライン選択手段とを有するこ
とを特徴とする。
【００１５】本発明の撮像素子によれば、外部から入力
される制御信号に基づいて、後段の回路に撮像信号のパ
ルスタイミングを指示する同期パルスによって信号処理
する水平ラインを選択し、後段の回路において撮像信号
として処理する有効画素領域を指定することから、例え
ば後段の回路における処理能力に応じて有効画素数を自
在に制御でき、幅広い機種に汎用品として搭載可能なＡ
Ｅセンサ等として用いることができる。
される制御信号に基づいて、後段の回路に撮像信号のパ
ルスタイミングを指示する同期パルスによって信号処理
する水平ラインを選択し、後段の回路において撮像信号
として処理する有効画素領域を指定することから、例え
ば後段の回路における処理能力に応じて有効画素数を自
在に制御でき、幅広い機種に汎用品として搭載可能なＡ
Ｅセンサ等として用いることができる。
【００１６】また本発明の撮像素子によれば、外部から
入力される制御信号に基づいて、後段の回路に撮像信号
のパルスタイミングを指示する同期パルスによって信号
処理する垂直ラインを選択し、後段の回路において撮像
信号として処理する有効画素領域を指定することから、
例えば後段の回路における処理能力に応じて有効画素数
を自在に制御でき、幅広い機種に汎用品として搭載可能
なＡＥセンサ等として用いることができる。
入力される制御信号に基づいて、後段の回路に撮像信号
のパルスタイミングを指示する同期パルスによって信号
処理する垂直ラインを選択し、後段の回路において撮像
信号として処理する有効画素領域を指定することから、
例えば後段の回路における処理能力に応じて有効画素数
を自在に制御でき、幅広い機種に汎用品として搭載可能
なＡＥセンサ等として用いることができる。
【００１７】さらに本発明の撮像素子によれば、外部か
ら入力される制御信号に基づいて、後段の回路に撮像信
号のパルスタイミングを指示する同期パルスによって信
号処理する水平および垂直ラインを選択し、後段の回路
において撮像信号として処理する有効画素領域を指定す
ることから、例えば後段の回路における処理能力に応じ
て有効画素数を自在に制御でき、幅広い機種に汎用品と
して搭載可能なＡＥセンサ等として用いることができ
る。
ら入力される制御信号に基づいて、後段の回路に撮像信
号のパルスタイミングを指示する同期パルスによって信
号処理する水平および垂直ラインを選択し、後段の回路
において撮像信号として処理する有効画素領域を指定す
ることから、例えば後段の回路における処理能力に応じ
て有効画素数を自在に制御でき、幅広い機種に汎用品と
して搭載可能なＡＥセンサ等として用いることができ
る。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態例につ
いて図面を参照して説明する。図１は、本発明の実施の
形態による撮像素子（ＡＥセンサ）の構成例を示すブロ
ック図である。なお、図４および図５に示す従来例と共
通する構成要素については同一符号を用いて説明する。
本例のＡＥセンサは、基本的には図４に示す従来の構成
に加えて、ライン選択回路１１４を設けたものである。
このライン選択回路１１４は、上述したＳＹＮＣパルス
（同期パルス）１１３に時間的なフィルタをかけること
により、後段の回路に読み出すラインを選択して有効画
素領域の変更を指示する回路である。
いて図面を参照して説明する。図１は、本発明の実施の
形態による撮像素子（ＡＥセンサ）の構成例を示すブロ
ック図である。なお、図４および図５に示す従来例と共
通する構成要素については同一符号を用いて説明する。
本例のＡＥセンサは、基本的には図４に示す従来の構成
に加えて、ライン選択回路１１４を設けたものである。
このライン選択回路１１４は、上述したＳＹＮＣパルス
（同期パルス）１１３に時間的なフィルタをかけること
により、後段の回路に読み出すラインを選択して有効画
素領域の変更を指示する回路である。
【００１９】図２は、図１に示すＡＥセンサにおける動
作を示すタイミングチャートであり、ＡＥセンサを動作
させるために必要なパルスと、ＡＥセンサから出力され
る出力波形と、後段のＡ／Ｄ回路に出力信号の出力個所
を指示するＳＹＮＣパルスと、このＳＹＮＣパルスに時
間的なフィルタをかけてライン選択を行うためのパルス
とを示している。この図２に示すタイミングチャート
は、基本的に図５に示す各信号にライン選択用のパルス
１１５、１１６、１１７、１１８を設けたものである。
まず、パルス１１５は、Ｈラインのライン数選択用パル
スを示しており、パルス１１６は、Ｖラインのライン数
選択用パルスを示している。また、パルス１１７は、領
域選択モードを選択するパルスであり、Ｈｉ期間が選択
モード、Ｌｏ期間が否選択モードである。さらに、パル
ス１１８は、ＨラインとＶラインのライン選択を区別す
るパルスであり、Ｈｉ期間がＨラインの選択、Ｌｏ期間
がＶラインの選択である。なお、その他の信号は、基本
的に図５示すものと同様であるので、ここでは新たに加
わったパルス１１５、１１６、１１７、１１８を中心
に、本例におけるＡＥセンサの有効画素領域を選択する
方法を説明する。
作を示すタイミングチャートであり、ＡＥセンサを動作
させるために必要なパルスと、ＡＥセンサから出力され
る出力波形と、後段のＡ／Ｄ回路に出力信号の出力個所
を指示するＳＹＮＣパルスと、このＳＹＮＣパルスに時
間的なフィルタをかけてライン選択を行うためのパルス
とを示している。この図２に示すタイミングチャート
は、基本的に図５に示す各信号にライン選択用のパルス
１１５、１１６、１１７、１１８を設けたものである。
まず、パルス１１５は、Ｈラインのライン数選択用パル
スを示しており、パルス１１６は、Ｖラインのライン数
選択用パルスを示している。また、パルス１１７は、領
域選択モードを選択するパルスであり、Ｈｉ期間が選択
モード、Ｌｏ期間が否選択モードである。さらに、パル
ス１１８は、ＨラインとＶラインのライン選択を区別す
るパルスであり、Ｈｉ期間がＨラインの選択、Ｌｏ期間
がＶラインの選択である。なお、その他の信号は、基本
的に図５示すものと同様であるので、ここでは新たに加
わったパルス１１５、１１６、１１７、１１８を中心
に、本例におけるＡＥセンサの有効画素領域を選択する
方法を説明する。
【００２０】まず、領域選択パルス１１７のＨｉ期間に
よって後段の回路に選択モードであることを示す。そし
て、ライン選択パルス１１８がＨｉ期間の時のＨライン
数選択用パルス１１５のＨｉ期間（マスタクロックのカ
ウント数）により、Ｈラインの有効画素ライン数を示
す。すなわち、本例では、選択するＨライン数を外部入
力によるマスタクロックの数によって指定する。また、
ライン選択パルス１１８のＬｏ期間の時のＶライン数選
択用パルス１１６のＨｉ期間（マスタクロックのカウン
ト数）により、Ｖラインの有効画素ライン数を示す。す
なわち、本例では、選択するＶライン数を外部入力によ
るマスタクロックの数によって指定する。
よって後段の回路に選択モードであることを示す。そし
て、ライン選択パルス１１８がＨｉ期間の時のＨライン
数選択用パルス１１５のＨｉ期間（マスタクロックのカ
ウント数）により、Ｈラインの有効画素ライン数を示
す。すなわち、本例では、選択するＨライン数を外部入
力によるマスタクロックの数によって指定する。また、
ライン選択パルス１１８のＬｏ期間の時のＶライン数選
択用パルス１１６のＨｉ期間（マスタクロックのカウン
ト数）により、Ｖラインの有効画素ライン数を示す。す
なわち、本例では、選択するＶライン数を外部入力によ
るマスタクロックの数によって指定する。
【００２１】このＶラインとＨラインのＨｉ期間の組み
合わせによって、有効画素領域を指定することができ
る。この指定された有効画素領域情報で後段の回路に信
号位置を伝えるＳＹＮＣパルス１１３に時間的なフィル
タをかけることにより、外部から選択された有効画素領
域だけにＳＹＮＣパルスを出す。この結果、後段のＡ／
Ｄ回路には選択された有効画素領域だけの信号を伝える
ことができ、有効画素の選択が可能になる。
合わせによって、有効画素領域を指定することができ
る。この指定された有効画素領域情報で後段の回路に信
号位置を伝えるＳＹＮＣパルス１１３に時間的なフィル
タをかけることにより、外部から選択された有効画素領
域だけにＳＹＮＣパルスを出す。この結果、後段のＡ／
Ｄ回路には選択された有効画素領域だけの信号を伝える
ことができ、有効画素の選択が可能になる。
【００２２】図３は、このようなライン選択動作を実現
するための論理回路例を示すブロック図である。まず、
スイッチ部１１９は、領域選択モードか否選択モードか
を切り替えるためのスイッチ部であり、否選択モードの
場合は常にＨｉ信号が入る。また、スイッチ部１２０
は、ＨラインとＶラインを切り替えるためのスイッチ部
である。カウンタ１２１は、Ｖラインの選択されたライ
ンを記憶するためのカウンタ（フリップフロップ回路）
であり、Ｖライン数分だけ用意されている。カウンタ１
２２は、Ｈラインの選択されたラインを記憶するための
カウンタ（フリップフロップ回路）であり、Ｈライン数
分だけ用意されている。
するための論理回路例を示すブロック図である。まず、
スイッチ部１１９は、領域選択モードか否選択モードか
を切り替えるためのスイッチ部であり、否選択モードの
場合は常にＨｉ信号が入る。また、スイッチ部１２０
は、ＨラインとＶラインを切り替えるためのスイッチ部
である。カウンタ１２１は、Ｖラインの選択されたライ
ンを記憶するためのカウンタ（フリップフロップ回路）
であり、Ｖライン数分だけ用意されている。カウンタ１
２２は、Ｈラインの選択されたラインを記憶するための
カウンタ（フリップフロップ回路）であり、Ｈライン数
分だけ用意されている。
【００２３】スイッチ部１２３は、記憶されているＨラ
インとＶラインのカウンタ数を出力する際に、Ｈライン
とＶラインの切り替えを行うためのスイッチ部である。
フィルタ部１２４は、実際にＳＹＮＣパルスに時間的な
フィルタをかける部分であり、ＡＮＤ回路よりなり、い
ずれかのカウンタ部１２１、１２２からの入力とＳＹＮ
Ｃパルスの入力がともにＨｉの際に、出力信号としてＨ
ｉ信号を出力するようになっている。
インとＶラインのカウンタ数を出力する際に、Ｈライン
とＶラインの切り替えを行うためのスイッチ部である。
フィルタ部１２４は、実際にＳＹＮＣパルスに時間的な
フィルタをかける部分であり、ＡＮＤ回路よりなり、い
ずれかのカウンタ部１２１、１２２からの入力とＳＹＮ
Ｃパルスの入力がともにＨｉの際に、出力信号としてＨ
ｉ信号を出力するようになっている。
【００２４】以上のような構成により、外部から入力さ
れた選択ラインのみのＳＹＮＣパルスを後段のＡ／Ｄ回
路に伝えることができ、後段のＡ／Ｄ回路に対して有効
画素領域を可変させることが可能になる。このように本
例のＡＥセンサでは、有効画素領域が選択的に任意に設
定できることにより、同一のＡＥセンサで、処理機能が
低いＣＰＵを有する機器に搭載された場合には有効画素
領域を減らしてＣＰＵの負担を減らし、処理能力が高い
ＣＰＵを有する機器に搭載された場合には有効画素領域
を増やしてＣＰＵの能力を有効活用し、より高密度の制
御を行うことが可能となる。また、外部から有効画素領
域を任意に選択できるため、装置セットの組み立て後に
有効画素領域の調整を行うことが可能となり、装置セッ
トの組み立てに誤差を含む場合でも対応することがで
き、装置セットの組み立てに厳格な精度が必要なくな
り、例えば組み立て作業工程の簡素化を実現できる。
れた選択ラインのみのＳＹＮＣパルスを後段のＡ／Ｄ回
路に伝えることができ、後段のＡ／Ｄ回路に対して有効
画素領域を可変させることが可能になる。このように本
例のＡＥセンサでは、有効画素領域が選択的に任意に設
定できることにより、同一のＡＥセンサで、処理機能が
低いＣＰＵを有する機器に搭載された場合には有効画素
領域を減らしてＣＰＵの負担を減らし、処理能力が高い
ＣＰＵを有する機器に搭載された場合には有効画素領域
を増やしてＣＰＵの能力を有効活用し、より高密度の制
御を行うことが可能となる。また、外部から有効画素領
域を任意に選択できるため、装置セットの組み立て後に
有効画素領域の調整を行うことが可能となり、装置セッ
トの組み立てに誤差を含む場合でも対応することがで
き、装置セットの組み立てに厳格な精度が必要なくな
り、例えば組み立て作業工程の簡素化を実現できる。
【００２５】なお、本発明は以上の実施例に限定される
ものではなく、他の構成でも実現は可能であり、本発明
の主旨を逸脱しない範囲で同様の機能を有する構成にも
適用することが可能である。例えば、上述のように水平
ラインと垂直ラインの両方を選択するのではなく、水平
ラインと垂直ラインのいずれか一方を選択するような構
成としてもよい。このような構成によって、より簡易な
構成と制御動作を得ることが可能である。
ものではなく、他の構成でも実現は可能であり、本発明
の主旨を逸脱しない範囲で同様の機能を有する構成にも
適用することが可能である。例えば、上述のように水平
ラインと垂直ラインの両方を選択するのではなく、水平
ラインと垂直ラインのいずれか一方を選択するような構
成としてもよい。このような構成によって、より簡易な
構成と制御動作を得ることが可能である。
【００２６】
【発明の効果】以上説明したように本発明の撮像素子に
よれば、外部から入力される制御信号に基づいて、後段
の回路に撮像信号のパルスタイミングを指示する同期パ
ルスによって信号処理する水平ラインを選択し、後段の
回路において撮像信号として処理する有効画素領域を指
定することから、例えば後段の回路における処理能力に
応じて有効画素数を自在に制御でき、後段の回路の処理
能力が小さい場合には有効画素数を小さくして負担を軽
減し、後段の回路の処理能力が大きい場合には有効画素
数を大きくして高機能を実現する。また、撮像素子を装
置セットに組み立てた後、有効画素数の調整を行い、装
置セットの組み立て誤差等に対応することが可能とな
る。この結果、幅広い機種に汎用品として搭載可能なＡ
Ｅセンサ等として用いることができ、また、装置セット
の組み立て作業の容易化にも貢献できる。
よれば、外部から入力される制御信号に基づいて、後段
の回路に撮像信号のパルスタイミングを指示する同期パ
ルスによって信号処理する水平ラインを選択し、後段の
回路において撮像信号として処理する有効画素領域を指
定することから、例えば後段の回路における処理能力に
応じて有効画素数を自在に制御でき、後段の回路の処理
能力が小さい場合には有効画素数を小さくして負担を軽
減し、後段の回路の処理能力が大きい場合には有効画素
数を大きくして高機能を実現する。また、撮像素子を装
置セットに組み立てた後、有効画素数の調整を行い、装
置セットの組み立て誤差等に対応することが可能とな
る。この結果、幅広い機種に汎用品として搭載可能なＡ
Ｅセンサ等として用いることができ、また、装置セット
の組み立て作業の容易化にも貢献できる。
【００２７】また本発明の撮像素子によれば、外部から
入力される制御信号に基づいて、後段の回路に撮像信号
のパルスタイミングを指示する同期パルスによって信号
処理する垂直ラインを選択し、後段の回路において撮像
信号として処理する有効画素領域を指定することから、
例えば後段の回路における処理能力に応じて有効画素数
を自在に制御でき、、後段の回路の処理能力が小さい場
合には有効画素数を小さくして負担を軽減し、後段の回
路の処理能力が大きい場合には有効画素数を大きくして
高機能を実現する。また、撮像素子を装置セットに組み
立てた後、有効画素数の調整を行い、装置セットの組み
立て誤差等に対応することが可能となる。この結果、幅
広い機種に汎用品として搭載可能なＡＥセンサ等として
用いることができ、また、装置セットの組み立て作業の
容易化にも貢献できる。
入力される制御信号に基づいて、後段の回路に撮像信号
のパルスタイミングを指示する同期パルスによって信号
処理する垂直ラインを選択し、後段の回路において撮像
信号として処理する有効画素領域を指定することから、
例えば後段の回路における処理能力に応じて有効画素数
を自在に制御でき、、後段の回路の処理能力が小さい場
合には有効画素数を小さくして負担を軽減し、後段の回
路の処理能力が大きい場合には有効画素数を大きくして
高機能を実現する。また、撮像素子を装置セットに組み
立てた後、有効画素数の調整を行い、装置セットの組み
立て誤差等に対応することが可能となる。この結果、幅
広い機種に汎用品として搭載可能なＡＥセンサ等として
用いることができ、また、装置セットの組み立て作業の
容易化にも貢献できる。
【００２８】さらに本発明の撮像素子によれば、外部か
ら入力される制御信号に基づいて、後段の回路に撮像信
号のパルスタイミングを指示する同期パルスによって信
号処理する水平および垂直ラインを選択し、後段の回路
において撮像信号として処理する有効画素領域を指定す
ることから、例えば後段の回路における処理能力に応じ
て有効画素数を自在に制御でき、、後段の回路の処理能
力が小さい場合には有効画素数を小さくして負担を軽減
し、後段の回路の処理能力が大きい場合には有効画素数
を大きくして高機能を実現する。また、撮像素子を装置
セットに組み立てた後、有効画素数の調整を行い、装置
セットの組み立て誤差等に対応することが可能となる。
この結果、幅広い機種に汎用品として搭載可能なＡＥセ
ンサ等として用いることができ、また、装置セットの組
み立て作業の容易化にも貢献できる。
ら入力される制御信号に基づいて、後段の回路に撮像信
号のパルスタイミングを指示する同期パルスによって信
号処理する水平および垂直ラインを選択し、後段の回路
において撮像信号として処理する有効画素領域を指定す
ることから、例えば後段の回路における処理能力に応じ
て有効画素数を自在に制御でき、、後段の回路の処理能
力が小さい場合には有効画素数を小さくして負担を軽減
し、後段の回路の処理能力が大きい場合には有効画素数
を大きくして高機能を実現する。また、撮像素子を装置
セットに組み立てた後、有効画素数の調整を行い、装置
セットの組み立て誤差等に対応することが可能となる。
この結果、幅広い機種に汎用品として搭載可能なＡＥセ
ンサ等として用いることができ、また、装置セットの組
み立て作業の容易化にも貢献できる。
【図１】本発明の実施の形態による撮像素子（ＡＥセン
サ）の構成例を示すブロック図である。
サ）の構成例を示すブロック図である。
【図２】図１に示すＡＥセンサの動作を示すタイミング
チャートである。
チャートである。
【図３】図１に示すＡＥセンサにおけるライン選択動作
を実現するための論理回路例を示すブロック図である。
を実現するための論理回路例を示すブロック図である。
【図４】従来のＡＥセンサの構成例を示すブロック図で
ある。
ある。
【図５】図４に示すＡＥセンサの動作を示すタイミング
チャートである。
チャートである。
１００……フォトセンサ、１０１……垂直転送（Ｖ）レ
ジスタ、１０２……水平転送（Ｈ）レジスタ、１０３…
…フローティングディフュージョン（ＦＤ）部、１０４
……出力回路、１０５……ＳＹＮＣパルス回路、１１４
……ライン選択回路、１１９、１２０、１２３……スイ
ッチ部、１２１、１２２……カウンタ、１２４……フィ
ルタ部。
ジスタ、１０２……水平転送（Ｈ）レジスタ、１０３…
…フローティングディフュージョン（ＦＤ）部、１０４
……出力回路、１０５……ＳＹＮＣパルス回路、１１４
……ライン選択回路、１１９、１２０、１２３……スイ
ッチ部、１２１、１２２……カウンタ、１２４……フィ
ルタ部。
フロントページの続き
Ｆターム(参考） 5B047 AA07 BA03 BB04 CA04 CA14
CB04 CB09 CB17
5C022 AA13 AB06 AC42 AC69
5C024 BX01 CY17 EX11 GY01 JX07
JX08
Claims (9)
- 【請求項１】 半導体チップ上に垂直ライン方向と水平
ライン方向の２次元方向に複数のフォトセンサを配置
し、前記フォトセンサに蓄積された信号電荷を垂直転送
レジスタおよび水平転送レジスタによって出力部に転送
し、撮像信号に変換して出力する撮像素子において、 後段の回路に撮像信号のパルスタイミングを指示する同
期パルスを出力する同期パルス出力手段と、 外部から入力される制御信号に基づいて、前記同期パル
スによって信号処理する水平ラインを選択し、前記後段
の回路において撮像信号として処理する有効画素領域を
指定する水平ライン選択手段と、 を有することを特徴とする撮像素子。 - 【請求項２】 前記水平ライン選択手段は、前記外部か
らの入力される制御信号による指定に基づいて、前記同
期パルスに時間的なフィルタをかけ、後段の回路に送出
する手段であることを特徴とする請求項１記載の撮像素
子。 - 【請求項３】 前記水平ラインの選択数に応じたクロッ
ク数を外部から入力することにより、前記有効画素領域
を任意に指定することを特徴とする請求項１記載の撮像
素子。 - 【請求項４】 半導体チップ上に垂直ライン方向と水平
ライン方向の２次元方向に複数のフォトセンサを配置
し、前記フォトセンサに蓄積された信号電荷を垂直転送
レジスタおよび水平転送レジスタによって出力部に転送
し、撮像信号に変換して出力する撮像素子において、 後段の回路に撮像信号のパルスタイミングを指示する同
期パルスを出力する同期パルス出力手段と、 外部から入力される制御信号に基づいて、前記同期パル
スによって信号処理する垂直ラインを選択し、前記後段
の回路において撮像信号として処理する有効画素領域を
指定する垂直ライン選択手段と、 を有することを特徴とする撮像素子。 - 【請求項５】 前記垂直ライン選択手段は、前記外部か
らの入力される制御信号による指定に基づいて、前記同
期パルスに時間的なフィルタをかけ、後段の回路に送出
する手段であることを特徴とする請求項４記載の撮像素
子。 - 【請求項６】 前記垂直ラインの選択数に応じたクロッ
ク数を外部から入力することにより、前記有効画素領域
を任意に指定することを特徴とする請求項４記載の撮像
素子。 - 【請求項７】 半導体チップ上に垂直ライン方向と水平
ライン方向の２次元方向に複数のフォトセンサを配置
し、前記フォトセンサに蓄積された信号電荷を垂直転送
レジスタおよび水平転送レジスタによって出力部に転送
し、撮像信号に変換して出力する撮像素子において、 後段の回路に撮像信号のパルスタイミングを指示する同
期パルスを出力する同期パルス出力手段と、 外部から入力される制御信号に基づいて、前記同期パル
スによって信号処理する水平および垂直ラインを選択
し、前記後段の回路において撮像信号として処理する有
効画素領域を指定する水平垂直ライン選択手段と、 を有することを特徴とする撮像素子。 - 【請求項８】 前記水平および垂直ライン選択手段は、
前記外部からの入力される制御信号による指定に基づい
て、前記同期パルスに時間的なフィルタをかけ、後段の
回路に送出する手段であることを特徴とする請求項７記
載の撮像素子。 - 【請求項９】 前記水平および垂直ラインの選択数に応
じたクロック数を外部から入力することにより、前記有
効画素領域を任意に指定することを特徴とする請求項７
記載の撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307376A JP2003116063A (ja) | 2001-10-03 | 2001-10-03 | 撮像素子 |
| US10/263,101 US7456890B2 (en) | 2001-10-03 | 2002-10-02 | Imaging device including a variable selector circuit which filters an output SYNC pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307376A JP2003116063A (ja) | 2001-10-03 | 2001-10-03 | 撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003116063A true JP2003116063A (ja) | 2003-04-18 |
Family
ID=19126847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001307376A Abandoned JP2003116063A (ja) | 2001-10-03 | 2001-10-03 | 撮像素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7456890B2 (ja) |
| JP (1) | JP2003116063A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4329827B2 (ja) * | 2007-02-19 | 2009-09-09 | セイコーエプソン株式会社 | アナログフロントエンド回路及び電子機器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032488A (ja) * | 1983-08-02 | 1985-02-19 | Canon Inc | 撮像装置 |
| US5051833A (en) * | 1989-04-28 | 1991-09-24 | Casio Computer Co., Ltd. | Camera apparatus capable of freely setting objective area within viewed subject |
| JP3046100B2 (ja) * | 1991-07-22 | 2000-05-29 | 株式会社フォトロン | 画像記録装置 |
| US6707498B1 (en) * | 1997-11-11 | 2004-03-16 | Fuji Photo Film Co., Ltd. | Charge transfer of solid-state image pickup device |
| US6937277B1 (en) * | 1998-04-24 | 2005-08-30 | Canon Kabushiki Kaisha | Image input apparatus employing read region size determination |
| JP4277404B2 (ja) * | 2000-01-25 | 2009-06-10 | ソニー株式会社 | 画像撮影装置 |
-
2001
- 2001-10-03 JP JP2001307376A patent/JP2003116063A/ja not_active Abandoned
-
2002
- 2002-10-02 US US10/263,101 patent/US7456890B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030076426A1 (en) | 2003-04-24 |
| US7456890B2 (en) | 2008-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050131 |