JP3082394B2 - シグマ−デルタ式のアナログ−デジタル変換器に関する複数チャンネルのデシメーション・フィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はシグマ−デルタ式のア
ナログ−デジタル変換器に関する複数チャンネルのデシ
メーション・フィルタに関するものである。

【０００２】

【従来の技術】乗算加算演算を含む固定アルゴリズムの
演算をするために必要とされるデジタル・ハードウエア
量の観点から見ると、ビット・シリアルのデジタル信号
処理は効果的であると知られている。しかしながら、プ
ログラマブルなアルゴリズムが採用されるべきときに
は、または、アルゴリズムを実行するために相当量のメ
モリが含まれるときには、汎用コンピュータまたはマイ
クロプロセッサにおけるように、エレクトロニクス設計
者はビット・シリアルのデジタル信号処理の代わりにビ
ット・パラレルの処理を従来、使用してきた。

【０００３】演算用のデジタル・データを発生させるデ
ータ取得システムは、複数個のセンサーからアナログ入
力を受け取る。そして、これらのアナログ信号は、その
演算を行う基礎として、コンピュータにより使用される
前にデジタル化されねばならない。ここで所望されるこ
とは、ある所定の簡単な初期的な処理回路とともに、安
価な単一のモノリシック集積回路の範囲内で、種々のセ
ンサーからのアナログ出力信号に対するそれぞれのアナ
ログ−デジタル変換器を含ませることである。このよう
なデータ取得回路は金属酸化物半導体（MOS）集積回路
技術を用いて構成することが可能であり、また、電力の
計測および内燃機関のコントロールのようなアプリケー
ションには好適なものである。

【０００４】モノリシック集積回路の単位コストはある
範囲内においてデジタル・ハードウエアの複雑さととも
に上昇する傾向があることから、含まれるデジタル・ハ
ードウエアが経済的であるアナログ−デジタル変換器、
マルチプレクサおよびデジタル信号プロセッサが本発明
者および共同作業者によって特に考慮された。ビット・
シリアルのマルチプレクサおよびプロセッサは、デジタ
ル・ハードウエアとして特に経済的なものである。そし
て、ビット・シリアル信号の相互接続は2本のラインが
必要となるだけであって、一方のラインはシリアル・デ
ータを導くものであり、また、他方のラインはタイミン
グ信号を導くものである。データ取得システムにおいて
デジタル信号プロセッサ上での速度に対する要求はさほ
ど厳しくないことが多く、該当のビット・シリアル演算
はスピード的に十分な場合が多い。シグマ・デルタのタ
イプのオーバサンプリング・アナログ−デジタル変換器
は、特に1次のシグマ・デルタ式のアナログ−デジタル
変換器はデジタル・ハードウエアとして経済的なもので
ある。

【０００５】

【発明が解決しようとする課題】複数個のシグマ−デル
タ・タイプのオーバサンプリング式のアナログ−デジタ
ル変換器を用いる場合には、複数チャンネルのデシメー
ション・フィルタが必要となる。次のようなｓｉｎｃ²
のデジタルフィルタの使用が所望される。すなわち、フ
ィルタ操作される正弦波の高調波成分に対して、十分な
選択特性を得るために、そして同時にフィルタのレイテ
ンシー（ビット同期遅れ）を妥当な長さに維持するため
に、サンプルデータに対し、時間軸上で三角波に対応す
るフィルタ形状を持たせる。

【０００６】

【課題を解決するための手段】この発明が具体化される
デシメーション・フィルタにおいては、三角波形のサン
プル・データの表現であるカーネルを用いて、２個のフ
ィルタ操作の処理が時分割多重化に基づいて実行され
る。０位および１位のカウンタ・ステージを有する第１
の２進カウンタにより、規則的に反復するフィルタ・ク
ロック・パルスがモデュロー４でカウントされて、第１
のデジタル的な電気信号、および、モデュロー４でカウ
ントされたときの規則的に反復するフィルタ・クロック
・パルスの各０位のもののオーバフロー・パルスを発生
するようにされる。第２の２進カウンタは第１の２進カ
ウンタの第１のステージからの前記オーバフロー・パル
スのモデュロ−２^(n-2) のカウントを表す第２のデジタ
ル的な電気信号のそれぞれのビットを発生させるため
に、第２から第ｎまでのそれぞれの連続的な数によって
同定される複数の連続的なステージを有している。第３
のデジタル的な電気信号は、第１のデジタル的な電気信
号の最下位ビットに応答して、第２のデジタル的な電気
信号を選択的に補数化するように発生される。デジタル
的乗算器は、被乗数としての第３のデジタル的な電気信
号を受け入れるために、また、フィルタ・クロック・パ
ルスが規則的に反復するときの１／４のレートで供給さ
れるビット・ストリームを乗数として受け入れるために
接続されている。このデジタル的乗算器は、その積出力
信号をパラレル・ビット加算器の加数入力ポートに加え
るように接続されている。この加算器の和出力ポートは
第１のクロック・ラッチの入力ポートに接続されてお
り、該第１のクロック・ラッチは前記フィルタ・クロッ
ク・パルスが規則的に反復するレートでクロックされて
いる。第１のクロック・ラッチの出力ポートは第２のク
ロック・ラッチの入力ポートに接続されており、該第２
のクロック・ラッチは前記フィルタ・クロック・パルス
が規則的に反復するレートでクロックされている。第２
のクロック・ラッチの出力ポートは第３のクロック・ラ
ッチの入力ポートに接続されており、該第３のクロック
・ラッチは前記フィルタ・クロック・パルスが規則的に
反復するレートでクロックされている。第３のクロック
・ラッチの出力ポートは第４のクロック・ラッチの入力
ポートに接続されており、該第４のクロック・ラッチは
前記フィルタ・クロック・パルスが規則的に反復するレ
ートでクロックされている。第２の２進カウンタがフル
・カウントに達した後で、第１の４クロック・パルスの
持続期間中を除いて、第４のクロック・ラッチの出力ポ
ートからの信号が加算器の被加算数入力ポートに対して
加えられる。第２の２進カウンタがフル・カウントに達
した後で、第１および第３のクロック・パルスの持続期
間中に、第３のクロック・ラッチの出力ポートからの信
号が加算器の被加算数入力ポートに対して加えられ、ま
た、第２の２進カウンタがフル・カウントに達した後
で、第２および第４のクロック・パルスの持続期間中
に、算術的な０が加算器の被加算数入力ポートに対して
加えられる。デシメーション・フィルタに対する第１お
よび第２の出力信号は、第２および第４のクロック・ラ
ッチの出力ポートから取り出される。このデシメーショ
ン・フィルタは、シングル・チャンネルに基づいて用い
ることができる。

【０００７】代替的に、この発明の別の実施例において
は、このデシメーション・フィルタはデュアル・チャン
ネルに基づいて用いることが可能であり、デジタル的な
乗算器で乗数入力信号として用いられるビットのストリ
ームを供給する２入力マルチプレクサとともに用いるよ
うにされている。この発明の更に別の実施例において
は、複数個のこれらのデシメーション・フィルタが組み
合わせて結合されて、多重チャンネルのデシメーション
・フィルタ操作をするようにされている。

【０００８】

【実施例】添付図面および以下の説明を通して、1ワー
ド(32ビット)ディレイ・オペレータを表示するために、
その後に数字をもたない記号Δ が用いられる。記号 Δ
ｎ（ｎ は整数）は ｎ-ビットのディレイ・オペレータ
を表示するために用いられる。記号 Ｓ＆Hｎ は、ビッ
ト・シリアルのワードのストリームにおける各ビット・
シリアルのワードの ｎ 番目のビットのサンプリングお
よび保持の動作を表示するために用いられる。ある1個
のビット・シリアルのワードにおいて、記号 2^m （ここ
に、ｍ は -31 から 0 までの範囲にある整数）の意味
することは、ビット・シリアルのワードのストリングに
おける32ビットのビット・シリアルのワード内の連続ビ
ットの中の(31＋ｍ)番目のビットが "1" であり、全て
の他のビットは "0" であるということである。

【０００９】以下図面を用いて本発明を説明する。図1
は本発明の一実施例を示した構成ブロック図である。図
1におけるモノリシック集積回路5は、3相の電力幹線を
モニタするために用いられるものである。ここでの電力
幹線として設けられているものは、電流センス・トラン
ス11の1次巻線が挿入されている第1相の交流電流に対す
る導線1、電流センス・トランス12の1次巻線が挿入され
ている第2相の交流電流に対する導線2、および、電流セ
ンス・トランス13の1次巻線が挿入されている第3相の交
流電流に対する導線3である。電圧センス・トランス14
の1次巻線は、接地部と第1相の導線1との間の電圧をセ
ンスするために接続されている。電圧センス・トランス
15の1次巻線は、接地部と第2相の導線2との間の電圧を
センスするために接続されている。電圧センス・トラン
ス16の1次巻線は、接地部と第3相の導線3との間の電圧
をセンスするために接続されている。

【００１０】集積回路５内のシグマ−デルタ変調器２
１，２２および２３は、それぞれに、電流センス・トラ
ンス１１，１２および１３の２次巻線から加えられる電
圧をデジタル化して、それぞれに、幹線導体１，２およ
び３を流れるアナログ電流についてデジタル的な表示を
生じるようにする。集積回路５内のシグマ−デルタ変調
器２４，２５および２６は、それぞれに、電圧センス・
トランス１４，１５および１６の２次巻線から加えられ
る電圧をデジタル化して、それぞれに、幹線導体１，２
および３に現れるアナログ電圧についてデジタル的な表
示を生じるようにする。１次シグマ−デルタ変調器を用
いたオーバサンプリング式のアナログ−デジタル変換器
は、例えば、１９９０年１月２３日に Ｓ．Ｌ．Ｇａｒ
ｖｅｒｉｃｋ に対して発効された、”ＳＷＩＴＣＨＥ
Ｄ−ＣＡＰＡＣＩＴＡＮＣＥ ＣＯＵＰＬＩＮＧ ＮＥＴ
ＷＯＲＫＳ ＦＯＲ ｄＩＦＦＥＲＮＴＩＡＬ−ＩＮＰＵ
Ｔ ＡＭＰＬＩＦＩＥＲＳ， ＮＯＴ ＲＥＱＵＩＲＩＮ
Ｇ ＢＡＬＡＮＣＥＤ ＩＮＰＵＴ ＳＩＧＮＡＬＳ”な
る名称の米国特許第４，８９６，１５６号で説明されて
いる。シグマ−デルタ変調器２１−２６からの出力ビッ
トのストリームは、６−チャンネル・デシメーション・
フィルタ２０のそれぞれの入力ポートに入力される。こ
のフィルタ２０の出力ポートからは、ビット・シリアル
の乗算−加算プロセッサ３０（これについては、より詳
細に後述される）に対して、デシメートされた次に示す
ビット・シリアル形式の信号がサイクリックに加えられ
る。（1）幹線導体1を流れるアナログ電流、（2）幹線
導体1上のアナログ電圧、（3）幹線導体2を流れるアナ
ログ電流、（4）幹線導体2上のアナログ電圧、（5）幹
線導体3を流れるアナログ電流、および（6）幹線導体3
上のアナログ電圧。

【００１１】乗算-加算プロセッサ30はビット・シリア
ルの出力信号をビット・シリアルのレジスタのバンク19
に供給する。そして、このバンク19からビット・シリア
ルの入力信号は、CORDIC プロセッサ40によって取り込
まれることができる。乗算−加算プロセッサ３０は、ビ
ット・シリアルの乗算器、および、このビット・シリア
ルの乗算器からの積信号を増大する（または減少する）
ためのビット・シリアルの加算器を用いて構成すること
ができる。シリコン・コンパイラとして知られているコ
ンピュータによってシリコン・サブストレート上に配置
するようにされるビット・シリアルの乗算器は、１９８
９年８月２２日に Ｒ．Ｉ．Ｈａｔｌｅｙ および Ｓ．
Ｅ．Ｎｏｕｊａｉｍ に対して発効された、”ＬＯＷ−
ＬＡＴＥＮＣＹ ＴＷＯ’Ｓ ＣＯＭＰＬＥＭＥＮＴ Ｂ
ＩＴ−ＳＥＲＩＡＬ ＭＵＬＴＩＰＬＩＥＲ”なる名称
の米国特許第４，８６０，２４０号で説明されている。
また、シリコン・コンパイラとして知られているコンピ
ュータによってシリコン・サブストレート上に配置する
ようにされるビット・シリアルの乗算器は、１９９０年
３月２０日に Ｒ．Ｉ．Ｈａｔｌｅｙ および Ｐ．Ｆ．
Ｃｏｒｂｅｔｔ に対して発効された、”ＢＩＴ−ＳＬ
ＩＣＥＤＤＩＧＩＴ−ＳＥＲＩＡＬＭＵＬＴＩＰＬＩＥ
Ｒ”なる名称の米国特許第４，９１０，７００号；およ
び１９９０年７月３日に彼らに対して発効された、”Ｓ
ＥＲＩＡＬ−ＰＡＲＡＬＬＥＬ ＭＵＬＴＩＰＬＩＥＲ
Ｓ ＵＳＩＮＧ ＳＥＲＩＡＬ ＡＳ ＷＥＬＬ ＡＳＰＡ
ＲＡＬＬＥＬ ＡＤＤＩＴＩＯＮ ＯＦ ＰＡＲＴＩＡＬ
ＰＲＯＤＵＣＴＳ”なる名称の米国特許第４，９３９，
６８７号でも説明されている。Ｒ．Ｉ．Ｈａｔｌｅｙ
および Ｐ．Ｆ．Ｃｏｒｂｅｔｔ によれば、１９８８年
１０月３１日に米国特許出願第２６５，２１０号として
出願され、現在は”ＤＩＧＩＴ−ＳＥＲＩＡＬ ＬＩＮ
ＥＡＲ ＣＯＭＢＩＮＩＮＧ ＡＰＰＡＲＡＴＵＳ ＵＳ
ＥＦＵＬＩＮ ＤＩＶＩＤＥＲＳ”なる名称で許可され
ているものにおいて、シリコン・コンパイラとして知ら
れているコンピュータによってシリコン・サブストレー
ト上に配置するようにされるビット・シリアルの加算器
について説明されている。

【００１２】トランス11-16の2次巻線の第1端部からシ
グマ・デルタ変調器21-26まで供給される電圧に対して
参照されるアナログ基準電圧 AGND は、集積回路5内に
配置されているこの直流電圧に対する発生器18から、こ
れらの2次巻線の第2端部に加えられる。集積回路5内に
配置されているクロック発生器回路100から発生するク
ロック信号の周波数は、クリスタル101によってコント
ロールされた10 MHz の周波数において、クリスタル・
コントロール式の発振器（個別のものとしては図示され
ない）の発振に特定されたレシオである。この10 MHz
の発振（周波数）はクロック発生器内で1/4に分周され
て2.5 MHz を発生する。そして、これによりシグマ・デ
ルタ変調器21-26に対するオーバサンプリング・レート
が決められる。decimation フィルタ20は、4.9 kHz の
ワード・レートにおいて乗算-加算プロセッサ30に対し
て、データを更新する。ビット・シリアルのレジスタの
バンク19は、5 Hz を僅かに超えるワード・レートにお
いて CORDIC プロセッサ40に対して、そのビット・シリ
アルの入力信号を更新する。

【００１３】プログラマブル・リード・オンリ・メモリ
(PROM)9に記憶されているものは、乗算-加算プロセッサ
30に対するプログラム命令と係数データ、および、CORD
ICプロセッサ40に対するプログラム命令である。PROM
コントロール回路29は集積回路5内に配置されており、
プログラム命令および係数データを乗算-加算プロセッ
サ30に対して適切に渡し、また、プログラム命令を COR
DIC プロセッサ40に対して適切に渡す。PROM 9 は集積
回路5の外部に配置された別のモノリシック集積回路（I
C）であるが、その理由は、PROM 9 は好ましくは電気的
に消去可能なタイプのものであって、単一の IC 内でア
ナログ CMOS と組み合わせることは容易ではないからで
ある。本発明者は、PROM 9 として、電気的に消去可能
な PROMである NEC μPD28C04 を用いているが、これは
512バイトの記憶をすることができ、また、2.5 MHzを超
えるデータ・レートで読み取りが可能である。この PRO
M には11本のアドレス・ラインおよび8本のデータ・ラ
インが設けられている。PROM 9 に記憶される係数は16
ビットの2進小数点に最上位ビットが続く2の補数であ
る。集積回路9と5との間のインタフェースは17ビット幅
のものであるから、このインタフェースを介して高速の
ドライブをするためには適正量の電力が必要とされる。

【００１４】並列入力/直列出力（PISO）変換器31は、P
ROMコントロール回路29（図1では詳細には示されていな
い）によりコントロールされて、PROM 9にビット・パラ
レルのフォーマットで記憶されている係数を、乗算-加
算プロセッサ30に加えるためにビット・シリアルのフォ
ーマットに変換する。ここで詳述される電力計測システ
ムにおいては、これらの不変の係数がプロセッサ30のビ
ット・シリアルの乗算器部分において被乗数として用い
られる。そして、このようなビット・シリアルの乗算器
の設計により、並列-直列変換を必要ないかのように見
せる。しかしながら、集積回路基板上のビット・シリア
ルの乗算器レイアウトは、機能的な要素間のインタフェ
ースを介してビット・シリアルの信号だけを受け入れる
ような、標準的なビット・シリアルの設計だけが許容さ
れるシリコン・コンパイラによって決定され、図1に示
されているように、SIPO変換器31が用いられることにな
る。

【００１５】（プログラム・データRAM 6 のレイアウト
をするために、本発明者は1つのシリコン・コンパイラ
・プログラムを使用した。シグマ・デルタ変調器21-26
は、パルス幅変調器64および66のようなマクロセルとし
て配置される。別のシリコン・コンパイラ・プログラム
((Proceedings of the IEEE, vol. 75, pp. 1272-128
2, Sept. 1987 の"A Silicon Compiler for Digital Si
gnal Processing:Methodology,Implementation and App
lications"なる論文において F. Yassa, et al.によっ
て説明されているような))は、IC5 上の回路の残りのビ
ット・シリアルの部分をレイアウトするために使用され
た。)

【００１６】乗算-加算プロセッサ30に対するランダム
・アクセス・プログラム・データ・メモリ6の高速ドラ
イブのための電力を保存するために、このプログラム・
データ・メモリ6が集積回路5内に配置されている。乗算
-加算プロセッサ30からメモリ6への書き込み、または、
この乗算-加算プロセッサ30に対するメモリ6からの読み
取りは RAM コントロール回路35を介してなされる。直
列入力/並列出力（SIPO）変換器32は、RAM コントロー
ル回路35（図1においては詳細には示されていない）に
よりコントロールされて、乗算-加算プロセッサ30から
のビット・シリアルのプログラム・データを、メモリ6
内で記憶されるように、ビット・パラレルのフォーマッ
トのものに変換するようにされる。並列入力/直列出力
（PISO）変換器33および34は、RAM コントロール回路35
（図1においては詳細には示されていない）によりコン
トロールされ、メモリ6内に記憶されているビット・パ
ラレルのプログラム・データについて、乗算-加算プロ
セッサ30への第1および第2のビット・シリアルのデータ
ストリームを同時に2個のワードに変換する。

【００１７】正確な電力計測のためには、幹線導体1,2
および3上の交流信号について整数サイクルの積分をす
る乗算-加算プロセッサ30が必要とされる。これらの交
流信号の整数サイクルを検出するためには、プロセッサ
30が decimation フィルタ27から受け取るこれらの信号
に対して、ハイ・パス・フィルタ操作されたデジタル値
を、該乗算-加算プロセッサ30からゼロクロス検出器36
に加えるようにされる。このゼロクロス検出器36から
は、プロセッサ30に対してゼロクロスの指示が戻され
る。

【００１８】三角係数発生器37はプロセッサ30とのデー
タのやりとりをしており、このプロセッサ30が sinc²
のロー・パス・フィルタ操作の手順を実行するようにプ
ログラムされているときには、三角フィルタのカーネル
を定義する係数を発生する。

【００１９】CORDIC プロセッサ40は、乗算-加算プロセ
ッサ30からビット・シリアルのレジスタのバンク19によ
り decimate された5 Hz の更新レートを僅かに超える
ビット・シリアルの出力信号を受け取る。CORDIC プロ
セッサ40において用いられるarctan の演算のアルゴリ
ズムについては、IRETransaction on Electronic Compu
ters, Vol. EC-8, No.3, pp. 330-334, Sept, 1959 に
おける"The CORDIC Trigonometric Computing Techniqu
e"なる論文においてJ. E. Volder によって記述されて
おり、また、より詳細なその説明は、Spring Joint Com
puter Conference, 1971 のダイジェストの 379-385 ペ
ージにおける"A United for ElementaryFunction"なる
論文において J. S. Walther によって記述されてお
り、ビット・シリアルに適合するように形成された。CO
RDIC プロセッサ40に対するarctan の係数は、集積回
路5内に配置されたリード・オンリ・メモリ38に永久的
に記憶されている。この CORDIC プロセッサ40において
は、ソートの繰り返し技術により非復元の除算および非
復元の平方根の抽出を行なう。この技術については次の
文献おいて、即ち、New York, Heidelberg および Berl
inの Spring-Verlag によって1975年に刊行された DESI
GN OF DIGITAL COMPUTERS-An Introduction なる文献の
278-301ページにおいて、H. W. Gschwindおよび E. J.
McCluskey において一般的な説明がなされており、違い
はビット・シリアル適合という点である。CORDIC プロ
セッサ40を介するlatencyは、1ワードと1ビット欠けの1
ワード比較時間を伴う、ビット・シリアル操作に適合す
るような2ワード分のビット・シリアル長まで延長され
る。従って、この CORDIC プロセッサ40によれば、偶数
時および奇数時の演算がそれぞれ交互に実行される。CO
RDIC プロセッサ40は、次のような基本関数の演算をす
ることができる。なお、xin および yin は CORDICプロ
セッサ40に対して選択される入力変数である。（ａ）yi
n/xin,（ｂ）yin^(1/2),（ｃ）tan^-1(yin/xin), および
（ｄ）大きさ(yin,xin) = (yin² ＋ xin²)^(1/2) 集積回路5内に配置されているノーマライザ回路39は、C
ORDIC プロセッサ40と共同して、更に別の基本関数の演
算をする。 （ｅ）［sign(oa2)］＊(cordic_out - L)/M ここに、L および M はPROM 9 から供給される CORDIC
プログラム命令に含まれている定数である。また、［si
gn(oa2)］は、レジスタに記憶されている値 oa2の極性
である。cordic_out なる信号は、CORDIC プロセッサ40
からの前の出力であり、更に別の基本関数は CORDIC プ
ロセッサ40の yin/xin 関数を用いて発生される。＊ な
る記号は、この明細書を通して乗算を表すものである。

【００２０】CORDIC プロセッサ40を通しての処理は時
分割多重化を基礎にして、なされるものであり、2個の
関数を同時に計測することができる。従って、選択され
た期間に、一方の関数 digout1 のビット・シリアルの
データがレジスタ60にロードされ、実質的なアプリケー
ションであるデジタル・メータ61に適用される。同様
に、選択された期間に、他方の関数 digout2のビット・
シリアルデータがレジスタ62にロードされて、デジタル
・メータ63に適用される。パルス幅変調器64は、digout
1 に応答して、対応する持続時間のパルスを信号 pdm1
として D'Arsonval メータ65に加える。同様に、パルス
幅変調器66は、digout2に応答して、対応する持続時間
のパルスを信号 pdm2 として別の D'Arsonval メータ67
に加える。

【００２１】図2により詳細に示されているものは、電
力測定用IC 5上の PROM コントロール回路29とクロック
発生器100の部分、および、オフ・チップの PROM 9 に
対する PROM コントロール回路29の接続である。

【００２２】クロック発生器100における11段のマスタ
・カウンタでは、シグマ・デルタ変調器21-26における
オーバサンプリング・レートの4倍でクロックされる。
この11段のマスタ・カウンタに含まれている2段のカウ
ンタ102は2個の並列ビットからなる下位のカウント出力
を発生するものであり、また、更に別の9段のカウンタ1
03は、カウンタ102からのオーバフロー・ビットをカウ
ントして、9個の並列ビットからなる上位のカウント出
力を発生するものである。ここで、9段のカウンタ103は
アップ・ダウンのタイプのものであり、9個の並列ビッ
トからなるカウント出力は選択的に2の補数にすること
ができる。そして、このような選択的な2の補数化をす
ることは、カウンタ102のカウント出力の最下位ビット
の補数に対応してなされるものであり、ここでの補数
は、ロジック・インバータ104によりコントロールさ
れ、図1の decimation フィルタ20用の鋸波信号として
加えられる。なお、このフィルタ20については、図7に
於いて更に詳述される。この選択的な2の補数化によ
り、9個の並列ビットからなる上位のカウント出力およ
びその補数が、6チャンネルそれぞれの decimation フ
ィルタ20（図7に関してより詳細に説明される）の上昇
係数および下降係数として用いられる。

【００２３】それらの出力が更新される都度にシグマ・
デルタ変調器21-26によって2.5 MHzのレートで発生され
る ds_cntl信号は、カウンタ102に対してリセット信号
として加えられて、乗算-加算プロセッサ30とシグマ・
デルタ変調器21-26との間の同期をとるようにされる。

【００２４】カウンタ102のカウント出力の最下位ビッ
トが "1"であることに応じて、9ビット幅の並列ビット
・ラッチ105により、カウンタ103のカウント出力のアッ
プ・カウント部分がラッチされる。ラッチ105の内容
は、PROM 9 をアドレスするために用いられて、乗算-加
算プロセッサ30に対してプログラムされた命令をアクセ
スする。即ち、この9段のカウンタ103は、PROM 9 をア
ドレスするためのプログラム・カウンタとして使用され
て、連続してサイクリックに、乗算-加算プロセッサ30
に対するプログラム命令を逐次読み取られる。ラッチ10
5に一時的に記憶された最下位側の4ビットは、図3に示
されている16バイト単位でのアクセス・バイトに対する
アドレス・ビットとして、PROM 9 に対して直接渡され
る。マルチプレクサ106は、AND ゲート107から受け入れ
た "0" コントロール信号に応じて、ラッチ105に一時的
に記憶された最上位側の5ビットを、アドレス・ビット
としてPROM 9 に対して選択的に伝送する。

【００２５】ctr2 および ctr4 信号の双方が "1" であ
るのに応じて、PROM 9 の出力アドレスの第6、第8、第1
4および第16の間だけ、"1" 出力信号がAND ゲート107か
ら出される。ここでの ctr2 および ctr4信号は、それ
ぞれに、9ビット・ラッチ105から得られたときの、カウ
ンタ102および103からなるマスタ・カウンタの第2段お
よび第4段からのアップ・カウントに当るものである。A
ND ゲート107から受け入れた "1" コントロール信号に
応じて、マルチプレクサ106からは、カウンタ108の5並
列ビットのカウント出力がアドレス・ビットとして PRO
M 9 に渡される。このPROM 9 は3ビット分の待ち時間を
有するものと考える。

【００２６】AND ゲート109と1010および cout11 は、u
pdate_wb（図11の回路で発生するような）および cordi
c_inc 信号がカウンタ108 からオーバフローして、5段
カウンタ108 のカウント値として "1" を発生するよう
にされる。cordic_inc 信号はCORDIC プロセッサ40に対
するプログラム命令毎に含まれているフラグ・ビットで
ある。そして、このフラグ・ビットは全ての命令に対し
て "1" であるけれども、最後のCORDIC命令以降には、
カウンタ108は "0" になり、停止する。従って、CORDI
C プロセッサ40に対するプログラムの最後の命令まで
は、カウンタ102 および103 からなるマスタ・カウンタ
の2048 カウント毎に、カウンタ103 は1回だけ歩進する
ことになる。update_wb フラグはロジック・インバータ
1012 によって補数化され、この補数は入力信号の一つ
として AND ゲート1011 に加えられる。この AND ゲー
ト1011 に対する他方の入力信号はカウンタ103 のオー
バフローである。update_wb フラグが "1" 以外のとき
にカウンタ103のオーバフローが生じたとすると、AND
ゲート1011 は COUT11 を加えてカウンタ108をゼロ・
カウントにリセットする。

【００２７】シグマ・デルタ変調器21-26からの出力信
号の遷移を示すクロック・サイクルの "1" は、クロッ
ク・ディレイ段1013 において1ビット・シリアル分だけ
ディレイして、2段カウンタ102 に対するリセット信号
として加えられ、これによりカウンタ102 および103 は
同期される。

【００２８】カウント2047に達した後で生じる、カウン
タ102 および103 からなるマスタ・カウンタの最終のキ
ャリー出力cout11は、マルチプレクサ1015 の入力とな
り、クロック・ディレイ段1014 出力とビット・シリア
ル・ワードのビットに対応して"1"であるコントロール
信号を出力する2⁰ (2⁰に相当するbitが1)により入力ポ
ートが選択される。そのコントロール信号が"0" である
次に続く31ビットの期間、マルチプレクサ1015 は、ラ
ッチ操作にあり、1ビット・クロックのディレイ段1014
出力を入力ポートに選択する。クロックされるディレイ
段1014 の出力ポートからの信号は、図9,11,13および15
において用いられるcordic_start 信号である。この信
号が"1" であるのは、乗算-加算プロセッサ30 に供給さ
れる64組の MAP 命令の最初のサイクルの間である。

【００２９】図3に示されているものは、PROM9 の一例
としてNECμPD28C04に記憶される、16 バイトのプログ
ラム情報である。図2の回路によれば、図4のタイミング
図に示されているタイミングで、16バイトの記憶されて
いるプログラム情報および定数情報が連続して取り出さ
れる。PROM9 のデータ読み取りについては、図2を参照
しながら更に詳細に説明される。

【００３０】図2に示されている48ビットのラッチ90
は、8ビットのラッチ91, 92, 93, 94,96 および97から
の出力信号を、その入力信号として受け取る。（各コン
トロール信号のタイミングがシリコン・コンパイラによ
って独立にコントロールされるため、この48ビットラッ
チ90が実際にモノリシック IC 内に作り込まれ、実在す
るというわけではないけれども、これは IC の動作を
理解するための便利な仮定である。）PROM 9 から逐次
かつサイクリックに読み取られる16個の8ビット・バイ
トの中のアドレス0番およびアドレス8番のものは、32ビ
ット・シリアル・ワードの 2^-28 のタイミングで8ビッ
トのラッチ91にラッチされる。PROM 9 から逐次かつサ
イクリックに読み取られる16個の8ビット・バイト中の
アドレス1番およびアドレス9番のものは、32ビット・シ
リアル・ワードの 2^-24 のタイミングで8ビットのラッ
チ92にラッチされる。PROM 9 から逐次かつサイクリッ
クに読み取られた16個の8ビット・バイトの中のアドレ
ス2番およびアドレス10番のものは、32ビット・シリア
ル・ワードの 2^-20 のタイミングで8ビットのラッチ93
にラッチされる。そして、PROM 9 から逐次かつサイク
リックに読み取られた16個の8ビット・バイトの中のア
ドレス3番およびアドレス11番のものは、32ビット・シ
リアル・ワードの 2^-16のタイミング で8ビットのラッ
チ94にラッチされる。

【００３１】PROM 9 から逐次かつサイクリックに読み
取られた16個の8ビット・バイトの中のアドレス5番は、
ラッチ命令のタイミングで8ビットのラッチ96にラッチ
される。そして、8ビット後の別のラッチ命令のタイミ
ングで、PROM 9 から逐次かつサイクリックに読み取ら
れた16個の8ビット・バイトの中のアドレス7番が8ビッ
トのラッチ97にラッチされる。ラッチ96および97に対す
るラッチ命令は、それぞれAND ゲート961および971から
の出力である。32ビット・シリアル・ワードの 2^-8のタ
イミング信号およびロジック・インバータ962からの出
力信号の双方が "1"であるときには、AND ゲート961の
出力信号が "1" になる。32ビット・シリアル・ワード
の 2⁰ のタイミング信号およびロジック・インバータ97
2からの出力信号の双方が "1" であるときには、AND ゲ
ート971の出力信号が "1" になる。ctr5 が "0" にな
るときには、ロジック・インバータ962および972からの
出力信号が "1" になる。ここでの ctr5 信号は、ラッ
チ105でラッチされているときに、カウンタ102および10
3からなるカウンタの（0番目から数えて）5番目 のカウ
ント・ビットの出力信号である。

【００３２】ラッチ90には48ビットが一時的に記憶され
ているものとする。ラッチ90の出力信号におけるビット
0-4は、その read0 アドレス read0_adr として RAM 6
（図2では示されない）に加えられる。ラッチ90の出力
信号におけるビット5-9は、その read1 アドレス read1
_adr として RAM 6に加えられる。そして、ラッチ90の
出力信号におけるビット10-14は、その write アドレス
write_adr として RAM 6に加えられる。ビット15は WR0
フラグであって、"1"のタイミングにおいて、RAM 6か
ら読みだしたread0データを直接RAM 6に再び書き込む動
作を行なう。ビット16-18は図9に示されるマルチプレク
サ45に対する3ビットのコントロール信号である。同様
に、ビット19-21はマルチプレクサ46に対するコントロ
ール信号である。ビット22-24はマルチプレクサ47に対
するコントロール信号である。ビット25-28は、それぞ
れロード・フラグ FA,OA1,OA2 および NP である。ビッ
ト29は XPフラグである。ビット30はEZ フラグであ
る。ビット31は使用されない。ラッチ96からラッチ90に
ラッチされているビット32-39は、命令 CC0 として COR
DIC プロセッサ40に渡される。ラッチ97からラッチ90に
ラッチされているビット40-47は、命令 CC1 として COR
DIC プロセッサ40に渡される。

【００３３】PROM 9 から逐次かつサイクリックに読み
取られる16個の8ビット・バイトの中のアドレス4番、ア
ドレス6番、アドレス12番およびアドレス14番のもの
は、並列入力/直列出力レジスタ95に対して並列にロー
ドされる。ここでのレジスタ95は、乗算-加算プロセッ
サ30に加えられるべき coef 信号に対する8ビットの一
時記憶を有している。PROM 9 から逐次かつサイクリッ
クに読み取られる16個の8ビット・バイトの中のアドレ
ス4番およびアドレス12番のデータを PISO レジスタ95
にロードするコマンドを出力するために、ビット・シリ
アルの 2^-12 のタイミングでOR ゲート951から "1" が
出力される。これにより、coef 信号の先頭の8ビット部
分がマルチプレクサ46に対して利用可能（図9を参照）
になる。PROM 9 から逐次かつサイクリックに読み取ら
れる16個の8ビット・バイト中のアドレス6番およびアド
レス14番のデータを PISO レジスタ95にロードするコマ
ンドを出力ために、ビット・シリアルの 2^-4 のタイミ
ングでOR ゲート951から "1" が出力される。これによ
り、coef 信号の後半の8ビット部分がマルチプレクサ46
に対して利用可能になる。

【００３４】PROM 9 から逐次かつサイクリックに読み
取られる16個の8ビット・バイト中のアドレス13番およ
びアドレス15番のデータは、並列入力/直列出力レジス
タ98に対して並列にロードされる。このロード操作は、
OR ゲート982の出力信号と同時に "1" となる ctr5 信
号に応答し、 "1" を出すAND ゲート981に応答してな
されるものである。ビット・シリアルの 2⁰ のタイミン
グ またはビット・シリアルの 2^-8 のタイミング のい
ずれかが"1" になるのに応じて、OR ゲート982の出力
信号が "1" になる。並列入力/直列出力レジスタ98の
直列出力ポートからのビット・シリアルの信号は、16ビ
ットのクロックディレイ・ライン983の入力ポートに加
えられるが、その出力ポートは PISO レジスタ98の直列
入力ポートに戻るように接続されて、循環的なシリアル
・メモリ・ループ984を形成している。この循環的なシ
リアル・メモリ・ループ984により、一時的に記憶され
ている PROM 9 からのアドレス13番およびアドレス15番
の8ビット・バイトが、並列入力/直列出力レジスタ98か
ら直接読み取られるデータと同時に、並列に得られる。
PROM 9 からのアドレス13番およびアドレス15番の8ビッ
ト・バイトの2つの16ビットペアが、並列入力/直列出力
レジスタ98からシフタ回路985に入力される。このシフ
タ回路985は、それらの16ビットをより上位にある16ビ
ットにシフトし、それらのビットに前に来る16個のビッ
トに "0" を満たして、これによりノーマライザ39で用
いられる L 定数を発生するものである。これと同時
に、PROM9 からの13番目および15番目の8ビット・バイ
トの各連続的なペアは、ディレイ・ライン983からシフ
タ回路986に向かう。このシフタ回路986は、それらの16
ビットをより上位にある16ビットにシフトし、それらの
ビットの前に来るビットに16個の "0" を満たして、こ
れによりノーマライザ39で用いられる M 定数を発生す
るものである。従って、L は現在のCORDIC 命令におけ
る定数値であり、また、M はループ984を周回して循
環、繰り返される CORDIC 命令における定数値である。
（L および M なる定数値をノーマライザ39でどのよう
に用いるかについては、図9を参照して、後に更に明細
書内で詳述される。）

【００３５】図5で更に詳細に示されているものは、RAM
コントロール回路35と、RAM 6、直列入力/並列出力レ
ジスタ32、および、並列入力/直列出力レジスタ33,34に
対するその相互接続である。レジスタ32,33および34に
対する乗算-加算プロセッサ30の接続も示されている。R
AM 6 の書き込み入力ポートに対する SIPO レジスタ32
の接続は、乗算-加算プロセッサ30の命令における WR0
フラグが "0" であることに応答して、マルチプレクサ3
51を介して選択的になされることが示されている。該 W
R0 フラグが "0" である時に、マルチプレクサ351は R
AM 6 に対してその書き込み入力として2ビット前に読み
取られ、8ビット幅の並列ビット・ラッチ352に先に一時
的に記憶された read0 出力を選択する。

【００３６】図6の RAM 6 に対するタイミング図におい
て示されているように、RAM の動作の各サイクルにおい
て、カウンタ102の初段の連続的な4カウントのそれぞれ
の間に、RAM 6 に対する READ0,READ1 および WRITE の
アクセスが逐次実行される。READ0,READ1 および WRITE
のアクセスはカウンタ102の4カウント・サイクルにお
ける第1のカウントによって先行され、その時、該 RAM
6はアクセスされない。図2のカウンタ102の初段からの
オーバフローの指示に応答して（図2の）カウンタ103か
ら出された信号は、クロックディレイ・ライン353にお
いて、2ビット,4ビット,6ビット,および8ビットの時間
だけディレイして、それぞれロジック・インバータ354
に対する入力信号、PISO レジスタ33およびラッチ352に
対するロード命令、SIPO レジスタ32および PISO レジ
スタ34に対するロード命令、および、WRITE アクセスの
間に RAM 6 に加えられる write_enable 信号を発生さ
せる。READ0,READ1 およびWRITE アクセスの各々の間
に、chip_enable 信号が ANDゲート354から RAM 6 に加
えられる。2入力の AND ゲート355は、ロジック・イン
バータ354からの出力信号が "1" になるのと同時に、
その入力信号が "1"になるインバータ入力の一つとして
加えられる ctr0 信号に応答し、ctr3 信号が "0" に
なった後で2ビット間 "1"の持続時間を有する。

【００３７】マルチプレクサ356はカウンタ102からの c
tr2 信号によりコントロールされるが、この ctr2 信号
はクロックディレイ・ライン357において2ビット分だけ
ディレイされている。2ビット後、カウンタ102からの c
tr2 信号は "1"になり、マルチプレクサ356はラッチ90
からの5ビットのwrite_adr 信号を選択して、カウンタ
103から取られた ctr3 および ctr4 出力とともに RAM
6 に入力される。マルチプレクサ356は、クロックディ
レイ・ライン357において2ビット分だけディレイされて
いる ctr2 信号に応答して "0" となり、マルチプレク
サ358からの5ビット幅の出力信号を選択して、カウンタ
103からの ctr3 および ctr4 出力とともに、7ビットの
（読み取り）アドレスとして RAM6 に入力される。マル
チプレクサ358は、"1" であるカウンタ102からの ctr1
信号に応答して、ラッチ90からの5ビットの read0_adr
信号をその出力ポートに選択する。マルチプレクサ358
は、 "0" であるカウンタ102からの ctr1 信号に応答
して、ラッチ90からの5ビットの read1_adr 信号をその
出力ポートに対して選択する。

【００３８】図7に、6チャンネルの decimation フィル
タ20をより詳細に示す。シグマ・デルタ変調器21（図
1）からの出力サンプル ds-i₁ およびシグマ・デルタ変
調器24（図1）からの出力サンプル ds-v₁ は、decimat
ion フィルタ・チャンネル201によって、時分割でマル
チプレクスされ、フィルタ処理される。この decimatio
n フィルタ・チャンネル201に含まれているマルチプレ
クサ2010 は、（図2の）2段カウンタ102からの上位ビッ
ト出力をより遅く変化させるカウント出力 ctr1に応答
して、シグマ・デルタ変調器21からの出力サンプル ds
-i₁ とシグマ・デルタ変調器24からの出力サンプル ds-
v₁との選択をする。

【００３９】ここで選択された信号は、ビットのストリ
ームとしてマルチプレクサ2010から供給される。そし
て、このストリームの各々の連続する単一のビットは、
乗算器２０１１に対する定数信号として用いられる。乗
算器2011のもう1つの入力は、（図2の）9段カウンタ103
で発生する鋸波状のビット・パラレルの被乗数信号であ
る。乗算器2011は、鋸波信号のそれぞれのビットをそれ
ぞれのANDゲートの第1の入力信号として、また、マルチ
プレクサ2010の出力信号をそれぞれのANDゲートの第2の
入力信号として接続される複数個の AND ゲートから構
成される。2段カウンタ102の下位ビットの出力 ctr0 が
"1" であるときには、この鋸波 信号は9段カウンタ10
3からの正のアップ・カウンタに相当する。これに対し
て、2段カウンタ102からのカウント出力 ctr0 が "0"
であるときには、この 鋸波信号は9段カウンタ103から
の負のダウン・カウンタに相当する。これによって、1
つの入力信号サンプルを時分割処理して、三角フィルタ
の上昇モードと下降モードの2つの累積演算を容易にす
る。これらの累積のいずれにおいてもオーバフローを回
避するために、シグマ−デルタ変調器２１および２４の
一方のアナログ入力信号がレンジ外にあって、該当のシ
グマ−デルタ変調器がデジタル出力信号としての連続的
な ＯＮＥ のストリームに応答するようにされていると
きには、図面の中の図１８を参照しながら更に詳細に後
述されるように、その最下位のビット位置において １
だけ、鋸波 信号の最大振幅サンプルを減少するように
される。

【００４０】下降フィルタ定数での累積演算 される d
s-i₁の、上昇フィルタ定数での累積演算 される ds-ｉ
₁ の、そして、下降フィルタ定数での累積演算される d
s-v₁ の、上昇フィルタ定数での累積演算される ds-v₁
の並列ビット出力は、時分割切り替え法により、乗算器
2011から並列ビット加算器2012に対して、その加数とし
て加えられる。デジタル加算器2012からの和出力は、カ
スケードのワード・ラッチ2013,2014,2015および2016に
対して入力される。これらのワード・ラッチ2013,2014,
2015および2016は、（図2の）カウンタ102のカウンタ・
クロックで、それらの内容を順次、前方に送出する。デ
ジタル加算器2012を含む時分割切り替え法による累積の
間に、ラッチ2016からの出力信号が、マルチプレクサ20
17および2018により、加算器2012に対するその 被加算
数 入力信号として選択される。

【００４１】9ビット・カウンタのオーバフローを指示
する cout11 の "1" が、並列入力/直列出力段2019へ
のロード命令として用いられて、ラッチ2014の内容が、
即ち、完全な三角フィルタ係数からなる ds-v₁ サンプ
ルのフィルタリング出力が、並列入力/直列出力段2019
に取り込まれる。同様に、9ビット・カウンタのオーバ
フローを指示する cout11 が "1"になることは並列入力
/直列出力段20110に対する別のロード命令としても用い
られて、ラッチ2016の内容が、即ち、完全な三角フィル
タ係数からなる ds-i₁ サンプルのコンボリューション
が、該並列入力/直列出力段20110に取り込まれる。

【００４２】並列入力/直列出力段2001では、その並列
入力ポートより、（図2の）カウンタ103からのオーバフ
ローの指示 cout11 が "1" 、つまり、最大のカウント
に達したことを示す"1"のタイミングで、0101なる並列
ビット信号がロードされる。PISO レジスタ2001の直列
ビットの入力ポートには "0" 入力が加えられる。オー
バフローの指示 cout11 が "0" に戻った後では、この
オーバフローの指示 cout11 が次に "1" になるまで、P
ISOレジスタ2001は "0" で追従される1010ビット・シー
ケンスを出力する。PISOレジスタ2001からの出力信号は
マルチプレクサ2017のコントロールをするものである。
PISO レジスタ2001からの出力信号は、1ビット・クロッ
ク・ディレイ2002において1クロックだけディレイされ
て、マルチプレクサ2017へのコントロール信号を発生す
る。

【００４３】オーバフローの指示 cout11 が "1" であ
ることに続く第1のクロック・サイクルでは、ラッチ201
5に記憶されている上昇フィルタ係数で 累積演算されて
きたds-i1 の中間結果が、マルチプレクサ2017により加
算器2012の 被加算数 入力に対して選択されて、下降フ
ィルタ係数で累積演算される ds-i1 に予め加算され
る。オーバフローの指示 cout11 が"1" であることに続
く第2のクロック・サイクルでは、マルチプレクサ2018
により、算術的なゼロが加算器2012の入力ポートに対し
て選択されて、上昇フィルタ係数で ds-i1の累積演算が
開始される。オーバフローの指示 cout11 が "1"である
ことに続く第3のクロック・サイクルでは、ラッチ2015
に記憶されている上昇フィルタ係数で 累積演算された
ds-v1の中間的な結果が、マルチプレクサ2017により加
算器2012の 被加算数 入力に対して選択されて、下降フ
ィルタ係数で 累積演算される ds-v1 に予め加算され
る。オーバフローの指示 cout11 が "1" であることに
続く第4のクロック・サイクルでは、マルチプレクサ201
8により、算術的なゼロが加算器2012の入力ポートに対
して再び選択されて、上昇フィルタ係数でds-v1 の累積
演算が開始される。

【００４４】シグマ・デルタ変調器22からの出力サンプ
ル ds-i₂ およびシグマ・デルタ変調器25からの出力サ
ンプル ds-v₂ は、decimation フィルタ202により時分
割切り替え法によりフィルタ処理される。decimation
フィルタ202における要素2020-2029および20210は、dec
imation フィルタ201における要素2010-2019および2011
0のそれぞれに対応している。シグマ・デルタ変調器23
からの出力サンプル ds-i₃ およびシグマ・デルタ変調
器26からの出力サンプル ds-v₃ は、decimationフィル
タ203により時分割多重化に基づいてフィルタ処理され
る。decimation フィルタ203における要素2030-2039お
よび20310は、decimationフィルタ201における要素2010
-2019および20110のそれぞれに対応している。マルチプ
レクサ2027および2037は、マルチプレクサ2017と同様
に、PISO レジスタ2001からの出力信号によってコント
ロールされる。また、マルチプレクサ2028および2038
は、マルチプレクサ2018と同様に、クロックされるラッ
チ2002からの出力信号によってコントロールされる。並
列入力/直列出力段2039,2029および2019は、ビット・シ
リアル・メモリのループ204に接続されている。並列入
力/直列出力段20310,20210および20110は、ビット・シ
リアル・メモリの別のループ205に接続されている。マ
ルチプレクサ206は、PROM 9 から与えられるような、乗
算-加算プロセッサ30の命令におけるv-i-select ビット
に応答して、回路207に対する読み取りのためにビット
・シリアル・メモリ・ループ204および205の一方からの
16ビットの塊を選択する。ここでの回路207は、16個の
"0" をこれらの 塊に先行させて、32ビットのデータ・
ワードを形成し、ビット・シリアルの加算器208のその
加数入力信号とする。加算器208はその被加算数入力と
してビット・シリアルの 2の0 乗を加算し、その加数入
力信号として受け入れた1の補数データを符号が付され
た2の補数表現の32ビットのデータ・ワードに変換す
る。

【００４５】図8には、乗算-加算プロセッサ30がより詳
細に示されている。select_R₁ 信号、enable_R₁ 信号お
よび XP 信号は、それぞれ”ロジック信号”と呼ばれる
ものである。”ロジック信号”は通常はコントロールの
目的で用いられるものであり、電力メータIC5 の場合に
は32ビット・サイクルであり、ビット・シリアル・ワー
ド(BSL)の間は一定である。定数 2^-15の意味は、ビット
16だけを"1" としてハイにセットして、その他のビット
は"0" であるビット・シリアル・ワードを示す。

【００４６】ビット・シリアルの乗算器301の2つの入力
は、被乗算数として、ビット・シリアルの coef_in
と、ビット・シリアルの乗数信号として2入力マルチプ
レクサ302の出力である。この2入力マルチプレクサ302
では、その入力ポートの一方においてビット・シリアル
の data_in 信号と、レフト・シフタ303において 2¹⁶
倍された data_in 信号の2入力である。該レフト・シフ
タ303においては、16個の2進位置をより上位の方にシフ
トし、下位ビットにゼロを満たす。ビット・シリアルの
乗算器301のビット・シリアルの積出力は、ビット・シ
リアルの加算器305に対する加数入力信号として、AND
ゲート304を介して加えられる。ビット・シリアルの減
算器306からのビット・シリアルの差出力信号は、ビッ
ト・シリアル加算器305に対しビット・シリアルの被加
算数入力信号として、AND ゲート307を介して加えられ
る。NANDゲート308で出力される "1" の意味するところ
は、倍精度演算においてロジック信号 XPがハイである
と同時にビット16がハイのときを除いて、AND ゲート30
4の出力ポートにおける信号が乗算器301からのビット・
シリアルの積と等しく、また、AND ゲート307の出力ポ
ートにおける信号が減算器306からのビット・シリアル
の差出力信号に等しい。ここでのロジック信号 XP は、
乗算-加算プロセッサ30に対するプログラム命令の一部
である。マルチプレクサ309に加えられる select_R₁信
号が "1" であって、AND ゲート310の出力が選択される
ときを除いて、2入力マルチプレクサ309からのビット・
シリアルの acc(umulator)_in 信号が、減算器306に対
して被減数として加えられる。

【００４７】加算器305からのビット・シリアルの和出
力R0 は、ビット・シリアルの信号 R ₁ = ΔR0 を発生さ
せる1ワード長のディレイ・ライン311に対する入力信号
である。ディレイ・ライン311からのビット・シリアル
の和出力信号 R₁ は、AND ゲート310に対する2個の入力
信号の一方であり、その他方の入力は enable_R₁ のロ
ジック信号である。ディレイ・ライン311からのビット
・シリアルの和出力信号 R₁ は、ビット・シリアルの信
号 R₂ = ΔR₁ を発生させる1ワード長のディレイ・ライ
ン312に対する入力信号である。ディレイ・ライン312か
らのビット・シリアルの和出力信号 R₂ は、ビット・シ
リアルの信号 R₃ = ΔR₂ を発生させる1ワード長のディ
レイ・ライン311に対する入力信号である。

【００４８】加算器305からのビット・シリアルの和出
力信号 R₀ は AND ゲート314の一方の入力ポートに加え
られ、その他方の入力ポートは XP ロジック信号であ
る。AND ゲート314の出力ポートから供給されるサンプ
ル・ホールド回路315は、その入力信号のビット16に応
じてロジック信号を出力する。ここで、その最下位ビッ
トはビット0である(LSB first)。AND ゲート314の出力
ポートからのロジック信号は、1ビット・シリアル・ワ
ードだけディレイされて、ビット・シリアルの減算器30
6の減数入力ポートに加えられる。

【００４９】通常（入力ロジック信号の全てが "0" に
セットされている）の時には、乗算-加算プロセッサ30
は data_in 信号と coef_in 信号との乗算をして積を生
成してacc_in 信号に加算される。ビット・シリアルの
乗算器301は16個の係数 ビット・スライスから構成され
ており、乗算においては、係数項は上位16ビットだけが
用いられる。ビット・シリアルの乗算器からの出力は32
ビットのビット・シリアルのワードであり、これはワー
ド当り32ビットの data_in ワードとワード当り16ビッ
トの coef_in 信号（これらの信号の双方は、2の補数の
表現の符号付き数値である）との、47ビットの積の上位
32ビットに等しい。この積の下位15ビットは、ビット・
シリアル乗算器301の内部回路において捨てられる。

【００５０】倍精度モードにおいては、連続する2ワー
ド操作の第1ワードの間、プロセッサ30に対するプログ
ラム命令の一部として使用されるフラグ信号 XP がハイ
にセットされる。信号 data_in および信号 coef_in は
2ワード操作間、同じ値を入力する。信号 acc_in およ
び乗算器の出力は、2ワード長における最下位（第1ワー
ド）部位および最上位（第2ワード）部位に当るもので
ある。XP がハイであるときには、マルチプレクサ302に
よって選択された乗算器301に対するデータ入力である
data_in は、レフト・シフタ303によって16ビット分だ
け左側に予めシフトされて、下位ビットにゼロを満たす
ようにされている。従って、倍精度操作における第1ワ
ード操作の間においては、乗算器301の出力は、下位の1
5ビットを捨てる代わりに、47ビットの完全な積におけ
る上位の16ビットを捨てたことと同様である。しかしな
がら、上位16ビットは、信号 data_in の上位16ビット
の値にも本来関係するため、下位の16ビットだけが有効
である。これを要約すると、第1ワードの間の乗算器301
の出力は、下位の16ビットが有効で、上位16ビットは無
効である。

【００５１】乗算器の出力が acc_in からの最下位のワ
ードに加えられると AND ゲート304および307が作動
し、XP および 2^-15 ビットが同時にハイであることか
ら、NANDゲート308の出力信号が "0" であることに応
答して、加算器305の加算数入力および被加算数入力の
双方のビット16をマスクするようにする。従って、加算
器305の和出力のビット16は、下位16ビットの加算から
のキャリー・ビット（即ち、ワードの有効部分）に等し
くなる。このビットはサンプル・ホールド回路315によ
りサンプル・ホールドされてロジック信号 test_outを
生成するが、この信号はディレイ316において1 ワード
分ディレイされて、第2ワード期間において用いるのロ
ジック信号 acc_bak を発生する。

【００５２】倍精度における第2ワード期間は、ロジッ
ク信号 XPはゼロである。実際に、単純精度の操作と倍
精度における第2ワードの操作の間には明確な差は存在
しない。前述したように、先のワードからの data_in
および acc_in 入力信号は繰り返されるべきであり、ま
た、第2ワードにおける上位ワードの acc_in が適用さ
れるべきである。第2ワード操作における下位部分がキ
ャリーを生じるときには、倍精度における最上位部分の
操作の間、ロジック信号 acc_bak がハイになる。この
ロジック信号 acc_bak は acc_in から減算される。ハ
イのロジック信号は -1 なる2の補数値を有しているこ
とから、下位ワードからのキャリーによって上位ワード
が増分されることになる。"0" であるロジック信号はゼ
ロなる2の補数値を有している。このために、下位ワー
ドからのキャリーが存在しないときに、第2ワードは影
響を受けることがない。

【００５３】倍精度操作の実質的な効果は、data_in 信
号と coef_in 信号との完全な47ビットの積が累積中に
保存されるということである。下位ワードの最下位ビッ
トおよび上位の16ビットが意味を持たないことから、ア
キュムレータ（累積手段）のダイナミック・レンジも47
ビットである。

【００５４】図9には、他の回路に対する乗算-加算プロ
セッサ30の接続がより詳細に示されている。8入力のマ
ルチプレクサ45により、乗算-加算プロセッサ30に加え
られるdata_in 信号が選択される。ビット・シリアルの
data_in 信号は以下から選択することができる。（00
0） PISO レジスタ33を介して RAM 6 から加えられる
read_0 信号、（001） PISO レジスタ34を介して RAM
6 から加えられる read_1 信号、（010） 乗算-加算プ
ロセッサ30からの出力信号、（011） 減算器51からの
read_1 信号と read_0 信号との差信号,（100） decim
ation フィルタ20の出力信号、（101） decimation
フィルタ20の出力信号、（110） レジスタ・バンク19
(図1)内のレジスタ192から導かれた周波数指示f、およ
び（111） AND ゲート50からのゼロクロスの指示。

【００５５】他の8入力マルチプレクサ46により、乗算-
加算プロセッサ30に加えられる coef_in信号が選択され
る。ビット・シリアルの coef_in信号は以下から選択す
ることができる。（000） PISO レジスタ33を介して R
AM 6 から加えられる read_0 信号、（001） PISO レ
ジスタ34を介して RAM 6 から加えられる read_1 信
号、（010） 乗算-加算プロセッサ30からの出力信号、
（011） 減算器51からの read_1 信号と read_0 信号
との差信号,（100） 三角係数発生器37からの相対的に
高周波の sinc² のフィルタ係数βnb、（101） 三角係
数発生器37からの相対的に低周波の sinc² のフィルタ
係数βwb 、（110） PISO レジスタ95を介して RAM 9
から加えられる coef 信号、および（111） 加算器52
から得られる、乗算-加算プロセッサ30の出力信号とPIS
Oレジスタ95を介して RAM 9 から供給される coef 信号
との加算値。

【００５６】4入力のマルチプレクサ47により、乗算-加
算プロセッサ30に加えられる acc_in 信号が選択され
る。ビット・シリアルの acc_in 信号は以下から選択す
ることができる。（00） PISO レジスタ33を介して RA
M 6 から加えられる read_0 信号、（01） PISO レジ
スタ34を介して RAM 6 から加えられる read_1 信号、
（10） 乗算-加算プロセッサ30からの出力信号、およ
び（11） 減算器53で定まるような、乗算-加算プロセ
ッサ30の出力信号とPISOレジスタ33を介して RAM 6 か
ら加えられる read_0 信号との間の差。

【００５７】図16においては、乗算-加算プロセッサ30
と CORDIC プロセッサ40との間に位置するレジスタ・バ
ンク19の構成要素であるビット・シリアル・レジスタ19
1-196が示されている。これらのレジスタ191-196の各々
は32ビットのビット・シリアル・メモリであり、記憶さ
れるビットはサイクリックに利用可能であり、読み取り
・書き込みは1ビット毎である。

【００５８】ビット・シリアルのレジスタ191は、（図9
における）乗算-加算プロセッサ30からレジスタ191に書
き込まれ、周波数に対して累積されたロー・パス・フィ
ルタ操作の結果である f_a が記憶される。図16において
認められるように、マルチプレクサ401の 100 入力が選
択されたときには、f_a は、CORDICプロセッサ40に対す
る xin 入力信号である。そして、マルチプレクサ402の
100 入力が選択されたときには、f_a は、CORDICプロセ
ッサ40に対する yin 入力信号である。

【００５９】ビット・シリアルのレジスタ192は、周波
数更新時に（図16における）CORDICプロセッサ40からレ
ジスタ192に書き込まれるような、正規化された信号の
周波数(8f_in/f_s)である f を記憶するために用いられ
る。このビット・シリアルのレジスタ192の内容は、
（図9における）マルチプレクサ45により、読み取りお
よび選択ができて、（これも図9における）乗算-加算プ
ロセッサ30に対する data_in信号の1つである。図16に
おいて認められるように、マルチプレクサ401の 101入
力が選択されたときには、f は、CORDIC プロセッサ40
に対する xin入力信号となる。そして、マルチプレクサ
402の 101 入力が選択されたときには、f は、CORDICプ
ロセッサ40に対する yin入力信号となる。

【００６０】ビット・シリアルのレジスタ193は、（図1
6において示されているように）乗算-加算プロセッサ30
からレジスタ193に書き込まれるような、乗算-加算プロ
セッサ30についてのロー・パス・フィルタ操作に対する
カーネルにおいて用いられる周期数である n_p を記憶す
るために用いられる。プロセッサ30の出力からレジスタ
193にロードされる n_p は、該プロセッサ30に対する現
在の命令において現れている NP フラグに応答するもの
である。図16において認められるように、マルチプレク
サ401の 111 入力が選択されたときには、n_p は、CORDI
C プロセッサ40に対する xin入力信号となる。そして、
マルチプレクサ402の 111 入力が選択されたときには、
np は、CORDIC プロセッサ40に対する yin入力信号とな
る。

【００６１】ビット・シリアル・レジスタ194は n_s を
記憶するために用いられる。この n_sは f で除算された
n_p に等しいものであって、その演算は CORDIC プロセ
ッサ40によってなされる。そして、CORDIC プロセッサ4
0からレジスタ194への書き込みは、（図16において認め
られるように）操作開始または更新の間になされる。
（ときには、特に図面においては、"n_s”は”ns”とし
て現れることがある。）（図11において）ビット・シリ
アル・レジスタ194の内容は三角フィルタ係数発生器TRI
NC37に加えられる。図16において認められるように、マ
ルチプレクサ401の 110 入力が選択されたときには、6
ビットシフタ1910において 2の6乗倍されたn_s は、CORD
IC プロセッサ40に対する xin 入力信号となる。そし
て、マルチプレクサ402の 110 入力が選択されたときに
は、6ビットシフタ1910において 2⁶倍されたn_s は、COR
DIC プロセッサ40に対する yiｎ入力信号となる。

【００６２】図9を参照すると、ビット・シリアルのレ
ジスタ195は、乗算-加算プロセッサ30から得られる信号
を累積するロー・パス・フィルタ処理結果である o_a1
を記憶するために用いられている。図16において認めら
れるように、マルチプレクサ401の 000入力が選択され
たときには、o_a1 は、CORDIC プロセッサ40に対する xi
n入力信号となる。また、マルチプレクサ402の 000 入
力が選択されたときには、o_a1 は、CORDIC プロセッサ
40に対するyin 入力信号となる。

【００６３】図9を参照すると、ビット・シリアルのレ
ジスタ196は、乗算-加算プロセッサ30から得られる信号
を累積するロー・パス・フィルタ処理結果である oa2
を記憶するために用いられている。図16において認めら
れるように、マルチプレクサ401 の 001入力が選択され
たときには、oa2 は、CORDIC プロセッサ40に対する xi
n 入力信号となる。また、マルチプレクサ402の 001 入
力が選択されたときには、oa2は、CORDIC プロセッサ4
0に対するyin 入力信号となる。

【００６４】図9だけに戻って考察すると、2入力 AND
ゲート48はその入力部の一方が乗算-加算プロセッサ30
の出力であり、3入力 NOR ゲート49の出力ポートが"1"
であるときには、その出力を RAM 6 に書き込む。プロ
セッサ30と40とのインタフェースであるレジスタバンク
19のビット・シリアル・レジスタ191,195および196のい
ずれにもロード命令が存在しない時には、NOR ゲート49
は"1" を出力する。NOR ゲート49は、ビット・シリアル
・レジスタ191,195および196のいずれかに加えられるロ
ード命令がある場合に、"0"を出力する。この時、RAM 6
においてはアドレスされた位置に算術的なゼロが書き
込まれて行くことになる。

【００６５】図11および図12に関してより詳細に説明さ
れるように、三角フィルタ係数発生器37から発生する u
pdate_wb 信号は、フィルタ係数 2n_s の数のサイクルが
終了する都度、normally "0" 状態から "1" になるよ
うにパルスを発生する。また、update_nb 信号は、フィ
ルタ係数 8n_s の数のサイクルが終了する都度、normall
y "0" 状態から "1" になるようにパルスを発生する。u
pdate_wb 信号およびupdate_nb 信号は、それぞれディ
レイ・ライン54および55において、積和演算器の出力R₃
と同期をとるため3BSL（96ビット）分ディレイされる。
ディレイされたupdate_nb 信号、および、プロセッサ30
に対するプログラム命令に含まれる FAフラグが同時に
"1" の時、AND ゲート56出力は "1" となる。乗算-加
算プロセッサ30によって演算された値 f_a を記憶するた
めに用いられるビット・シリアル・レジスタ192に対す
るロード命令である。ディレイされた update_wb 信
号、および、プロセッサ30に対するプログラム命令に含
まれている OA1 フラグが同時に "1" である時、 AND
ゲート57出力は "1" となり、乗算-加算プロセッサ30
によって演算された値 oa₁ の記憶用ビット・シリアル
・レジスタ195に対するロード命令となる。ディレイさ
れた update_wb 信号、および、プロセッサ30に対する
プログラム命令に含まれている OA2 フラグが同時に "
1" である時、AND ゲート58出力は "1" となり、乗算
-加算プロセッサ30によって演算された値 oa2 の記憶用
ビット・シリアル・レジスタ196に対するロード命令と
なる。

【００６６】マルチプレクサ59およびディレイ・ライン
591はラッチ構成にされており、該マルチプレクサ59の
出力ポートにおけるロジック信号は、三角係数発生器37
が生成させる update_wb 信号がnormally "0" 状態か
ら "1" になるようにパルスを発生するときには、三角
係数発生器37からの update_nb信号の現在値がラッチさ
れて、update_freq 信号を発生するが、その波形は図12
に示されている。図16に示されているように、AND ゲー
ト197ではupdate_freq 信号と cordic_start信号との A
ND をとって、CORDIC プロセッサ40の命令の各サイクル
の最初の1ワード間、"1" となる。AND ゲート197からの
出力信号は、AND ゲート198においてf_sw との AND が
とられて、値f のロード操作を指示する CORDIC プロセ
ッサ40の命令の間に "1" となる。そして、update_freq
信号がハイである時点においては、AND ゲート198から
の "1"により、CORDIC プロセッサ40で演算された値 f
をビット・シリアル・レジスタ192にロードすることが
指令される。AND ゲート197からの出力信号は、AND ゲ
ート199においても n_s_swフラグとの AND がとられて、
値 n_s のロード操作を指示する CORDIC プロセッサ40の
命令の期間、"1" を保持する。そして、update_freq 信
号がハイである時点においては、AND ゲート198からの
"1" により、CORDIC プロセッサ40で演算された値 n_s
をビット・シリアル・レジスタ194にロードすることが
指令される。レフト・シフタ1910では値 n_s を 2⁶ 倍
し、マルチプレクサ401および402に供給する。これによ
り、CORDIC プロセッサ40において、2回の除算を行なっ
ても、CORDIC プロセッサ40の出力信号のオーバフロー
が発生しない。

【００６７】図10には、ゼロクロス検出器36の構成がよ
り詳細に示されている。このゼロクロス検出器36の動作
は、プロセッサ30のプログラム命令からデコードされた
EZフラグによって可能となる。ゼロクロス検出器36
は、本質的にはそれに対する入力信号s_hk （図19Aに関
して説明される、v_hk および i_hk のハイ・パス・フィ
ルタ操作の結果の一方から選択されるもの）の符号ビッ
トを保持して、該符号ビットが変化する場合に、ゼロク
ロス信号を発生するものである。ゼロクロス検出器36の
normally "0" の出力信号ZC が "1" になって、符号ビ
ットが変化した時点を指示する。ノイズ・スパイクまた
は高調波歪みに応じて発生するゼロクロスの誤動作の可
能性を減少させるために、ゼロクロス検出器回路36に含
まれているタイマ360によりマスク信号 rflagを発生さ
せる。そして、これが"1" であるときには、ゼロクロス
の指示からある規定の時間が経過した後でのみ、符号ビ
ットが変化するゼロクロスの指示をすることが検出器36
に対して許容される。

【００６８】タイマ360は本質的にはカウンタであっ
て、PROM 9から読み取られたある規定の値 ZCT よりカ
ウント・ダウンするものである。このカウンタに含まれ
たビット・シリアルの減算器361は、その差出力信号を
マルチプレクサ362を通してフィード・バックさせるよ
うに配置されており、クロックディレイ・ライン363に
おいて1ワードだけディレイして timer 信号を発生す
る。そして、ここでの timer信号は当該減算器361に対
する被減数入力信号として加えられる。そのダウン・カ
ウントの始まりにおいて、reset 信号またはゼロクロス
検出器36の出力信号 ZC のいずれかが "1" になるのに
応答して OR ゲート364がマルチプレクサ362を切り替え
る "1" を発生させ、規定の値 ZCT を選択することによ
り、クロックディレイ・ライン363において1ワード分デ
ィレイさせて timer 信号の初期ワードを発生する。回
路365によれば、該 timer 信号の各ビット・シリアル・
ワードの22ビット目（該当のワードの符号ビット）の論
理状態がセンスされて、ロジック信号が発生する。次に
続くビット・シリアルのワードの22番目のビットの論理
状態が該回路365によってセンスされるまで、該ロジッ
ク信号が同じ論理状態を保持するようにされる。規定の
値 ZCT の22番目のビットがセンスされるときには、ZCT
が正の大きさであるために、それは固定的に "0" であ
る。回路365はこれに応答してロジック信号 "0" を発生
させる。この回路365からの応答はロジック・インバー
タ366の入力ポートに加えられる。そして、該インバー
タ366の出力ポートは2入力 AND ゲート367に対して入力
信号の一方を加えるように接続されている。AND ゲート
367は次のような条件で出力信号 "1" を出す。即ち、ロ
ジック・インバータ366からの "1" であるその入力信
号、および、これと同時に、ゼロクロス検出器36の動作
を可能にする EZ フラグ の"1"（その入力信号の他
方）に応答して、AND ゲート367は所期の条件付けがな
される。AND ゲート367からの出力信号は、2入力 AND
ゲート368の一つの入力信号となる。該 AND ゲート368
はビット・シリアルの 2^-15 のワード・ビットを他の入
力信号とする。AND ゲート368の出力信号は減数信号と
して減算器361に加えられる。AND ゲート367からAND ゲ
ート368に対する入力として "1" が加えられる限り、AN
D ゲート368はビット・シリアルの 2^-15 のワード・ビ
ット を減数信号として減算器361に加える。timer 信
号の極性が変化するまでタイマ360におけるカウント・
ダウン操作が続行されるが、この時点において回路365
から "1"の出力信号が生じる。インバータ366は、この
"1" に応答して AND ゲート367に "0" を加え、また、
これに応答して AND ゲート368に "0" を加える。AND
ゲート368は、その "0" 入力信号に応答して、減算器36
1に対してロジックゼロを加える。このために、reset信
号または ZC 信号のいずれかが "1" になることによっ
てタイマがリセットされるまで、ダウン・カウント操作
は停止されて、回路365は"1" 出力を出し続けることに
なる。

【００６９】EZ フラグおよび timer-符号検出器回路36
5の出力信号が同時に "1" であることに応答して、AND
ゲート369が rflag 信号を発生させる。この rflag信
号が "1" であるときには、デジタル微分器3610をアク
ティブにして、クロックrflag ディレイ・ライン3611
の出力ポートからそれに加えられるビット・シリアルの
信号符号ビット変化を検出する。クロックディレイ・ラ
イン3611は、その出力ポートにおいて、1ワード長のデ
ィレイ後、RAM 6 からその入力ポートに読み取られた信
号s_hk （信号 v_h1,i_h1,v_h2,i_h2,v_h3 および i_h3 の中の
一つ）を反復させて、ｓ_hk-符号検出器回路3612に入力
する。このs_hk-符号検出器回路3612によれば、ディレイ
したｓ_hk 信号のビット31をサンプルして、1ビット・シ
リアルのワードの1ワード分にわたって当該ビットを保
持する。rflag 信号が "1"であるときには、この保持
されているビットがマルチプレクサ3613により選択され
て、クロックディレイ・ライン3614に向けられる。ｓ_hk
-符号検出器回路3612の出力ポートからの現在保持され
ているビットは、排他的-OR ゲート回路3615において、
クロックディレイ・ライン3614の出力部における信号と
の排他的-OR がとられる。rflag 信号が連続的に "1"
である限りは、現に保持されている符号ビットと先に保
持されていた符号ビットとについて、排他的-OR ゲート
回路3615により排他的-OR がとられて、ｓ_hk-符号検出
器回路3612の保持されている出力をデジタル的に微分す
る。このデジタル的な微分演算の結果は、2入力 AND ゲ
ート3616に対する一つの入力として加えられる。この A
ND ゲート3616はその他方の入力信号として rflag 信号
を受け入れ、その出力ポートにおいて ZC 信号を発生さ
せる。ｓ_hk の符号ビットにおいて変移が生じたときを
除き、排他的-OR ゲート回路3615に対する入力信号の双
方は "0" または "1" であり、そのゲートの応答が "0"
であるようにされる。そして、その結果として、AND
ゲート3616の応答 ZC は "0" になる。ｓ_hk の符号ビッ
トに変移が生じたときには、排他的-ORゲート回路3615
に対する入力信号の一方は "0" になり、その他方は "
1" になって、そのゲートの応答が "1" であるようにさ
れる。そして、その結果として、AND ゲート3616の応答
ZC は "1" になり、ゼロクロスの指示を行なう。

【００７０】先に説明されたように、ZC が"1" である
ときにはタイマ360がリセットされ、クロックされるデ
ィレイ・ライン363の入力ポートに対して ZCT を加える
ように、マルチプレクサ362によって条件付けられる。
クロックされるディレイ・ライン363における1ワードの
ディレイの後で、ZCT の符号ビットが timer-符号検出
器回路365によって検出される。AND ゲート369によって
発生される rflag 信号は、timer-符号検出器回路365の
出力信号が "1" であることに応答して "0"になる。rfl
ag 信号が "0" であるときには、マルチプレクサ3613
は、タイマがゼロまでカウント・ダウンされるまで、当
該ゼロクロスを発生した符号の状態を該クロックディレ
イ・ラインの出力ポートからその入力ポートに戻すよう
に帰還する。rflag 信号が "0" であるときに、ｓ_hk-
符号検出器回路3612のその出力状態を変化させるいかな
るノイズ・スパイクでも、この帰還ループに入ることは
マルチプレクサ3613によって許容されない。ところで、
この rflag信号が "0"であるときには、帰還している符
号ビットと、ｓ_hk-符号検出器回路3612によって現に検
出されている符号ビットとにおけるいかなる差にも拘ら
ず、ZC 信号は"0" になる。

【００７１】図11には、三角フィルタ係数発生器37の構
成がより詳細に示されている。ビット・シリアルのカウ
ンタ370は、算術的な1からビット・シリアル・レジスタ
194(図16)に記憶されている値 n_s までサイクリックに
カウント・アップして、図9に示されている三角フィル
タ係数発生器37の利用が可能となる。この n_s入力信号
は、図11に示されているように、ビット・シリアル・レ
ジスタ194内の32ビットの上位16ビットにおいて有効で
ある。ビット・シリアルのカウンタ370は、MAPプロセッ
サ30におけるビット・シリアルの信号に対する32ビット
のフル・レンジの上位16ビットのサブ・レンジにおいて
カウント操作をするものであり、また、これに本質的に
含まれるビット・シリアルの加算器371は、ビット・シ
リアルの2^{- 15} に対するアキュムレータ（累積手段）と
して機能する。該カウンタ370におけるカウント操作は
cordic_start パルスと AND ゲート372におけるビット
・シリアルの 2^-15 との AND がとられるので、cordic_
start パルスが "1" の時、加算器371に対する被加算数
入力信号を加えることによって達成される。加算器371
からの出力信号はクロックディレイ・ライン373におい
て1ビット・シリアル・ワードの持続時間だけディレイ
される。そして、このディレイ信号は、AND ゲート374
を介して、ビット・シリアルの加算器371に対する加数
入力信号として選択的に加えられる。ビット・シリアル
の比較器375で、クロックディレイ・ライン373からのビ
ット・シリアルのディレイ信号は、ビット・シリアル・
レジスタ194から読み取られるビット・シリアルの値 n_s
と比較される。この比較器375からは、カウントが n_s
に達したときに "1" のストリングが出力される。OR ゲ
ート376は、比較器375からの "1" または reset 信号と
して加えられる "1" に応答して、その出力ポートにお
いて "1" を発生させる。OR ゲート376の出力部におけ
る "1" は、ディレイ・ライン377において2BSLの持続時
間だけディレイされ、2入力 AND ゲート378において、
次の cordic_start パルスとの AND がとられる。AND
ゲート378からの normally "0" の出力信号における出
力結果の"1"は、ロジック・インバータ379により反転さ
れて、 AND ゲート374に対して加えられるnormally "1"
のロジック信号として出力は "0"なる。その結果、加
算器371による累積操作が中断され、算術的なゼロが加
数入力信号として加算器371に加えられる。n_s と比較す
るときに算術的な1として計算されるビット・シリアル
の 2^{-1 5}に対する累積をリセットする。

【００７２】図11の三角係数発生器37に含まれている別
のカウンタ3710は、3段にカスケードされたカウンタ段
を含むビット・パラレルのカウンタである。これらの段
の第1のもので発生される state_0 出力信号は、カウン
タ370が n_s なるカウントに達するのに対応して、"0"
ロジック状態と "1" ロジック状態が反転する。これら
の段の第2のもので発生される state_1 出力信号は、st
ate_0 出力信号の "1"-"0" 遷移に対応して、"0" ロジ
ック状態と "1" ロジック状態が反転する。これらの段
の第3のもので発生される state_2 出力信号は、state_
1 出力信号の "1"-"0" 遷移に対応して、"0" ロジック
状態と "1" ロジック状態が反転する。ビット・シリア
ルのカウンタ370に対するリセット信号として AND ゲー
ト378から出された "1" のストリングは、2入力AND ゲ
ート3724の一方の入力として加えられる。そして、この
AND ゲート3724の他方の入力信号はビット・シリアル
の 2^{- 31} である。これに応答してAND ゲート3724は1ク
ロック・サイクル長のリセット・パルスを発生する。疑
似ディレイ要素3725は、シリコン・コンパイラ・プログ
ラムにおいて、全ての関連する回路に対して 適用され
ている負の1ビットディレイである。いうまでもなく、
疑似ディレイ要素3725におけるカウンタ3710のリセット
・パルスの負のディレイが実際に存在することは不可能
であるけれども、シリコン・コンパイラ・プログラム
は、疑似ディレイ要素3725が示されているところで、全
ての回路パスにおいて当該回路パスと並列に単位クロッ
クディレイを導入することにより疑似ディレイを発生さ
せる。"1" なる update_wb 信号を cordic_start 信号
と同期させるために疑似ディレイが使用された。この相
対的に時間を進める1クロック・サイクル長のリセット
・パルスがカウンタ3710に加えられて、その3個のカウ
ンタ段のそれぞれをリセットし、これによって、信号st
ate_0,state_1 および state_2 の各々が"0" 値にされ
る。図12にカウンタ370の ctr カウント出力、および、
カウンタ3710からの信号 state_0,state_1 および stat
e_2 の相対的なタイミングが示されている。

【００７３】マルチプレクサ3711から供給される β_wb
信号は、図12に示されているように、対称的な三角フィ
ルタの 2 n_s サンプル幅の形状である。図11に示されて
いるように、state_0 が "0" であるときのカウント操
作期間は、該 state_0 信号によりマルチプレクサ3711
が ctr を選択し、その出力信号 β_wb の上昇部分を形
成する。state_0 が "1" であるときのカウント操作期
間は、該 state_0 信号によりマルチプレクサ3711がビ
ット・シリアルの減算器3712からの差出力を選択し、そ
の出力信号 β_wb の下降部分を形成する。この減算器37
12は被減数の入力信号は n_s と減数として ctr であ
り、差の出力信号として n_s -ctr を発生する。

【００７４】マルチプレクサ3713から供給される β_nb
信号は、図12に示されているように、対称的な三角フィ
ルタ操作カーネルの 8n_s のサンプル幅のものである。
図11に示されているように、state_2 が "0" であると
きのカウント操作サイクルの間は、ビット・シリアルの
加算器3714の和出力信号によって供給されるように、該
state_2 信号によりマルチプレクサ3713がその出力信
号 β_nb の上昇部分を選択するように条件付けられる。
state_2 が "1" であるときのカウント操作サイクルの
間は、ビット・シリアルの減算器3715の差出力信号によ
って供給されるように、該 state_2 信号によりマルチ
プレクサ3713がその出力信号 β_nb の上昇部分を選択す
るように条件付けられる。全てのビットを1ビット分だ
け上位に向けて配置することで、値 n_s がシフタ3716に
より2で乗算されて、AND ゲート3720に対する入力信号
を発生する。更に、シフタ3716からの結果 2n_s は、シ
フト3717により2で乗算されて、減算器3715に対する被
減数信号 4n_s を発生する。ビット・シリアル加算器371
の和出力信号は、減算器3715によりその減数入力信号と
して用いられる。三角フィルタ係数発生器が起動した後
で、 state_2 が "0"である4個の連続的な ctr ランプ
の間に、加算器3714は 4n_s までのランプを発生させる
が、これはその出力信号 β_nb の上昇部分としてマルチ
プレクサ3713により選択される。state_2 が "1" であ
る次の4個の連続的な ctr ランプの間には、加算器3714
は再び 4n_s までのランプを発生させるが、このランプ
は減算器3715において 4n_s から減算されて、相補的ラ
ンプを発生するようにされる。そして、この相補的ラン
プはその出力信号 β_nbの下降部分としてマルチプレク
サ3713により選択される。

【００７５】その和出力信号として 4n_s までの各ラン
プを発生させるときには、加算器3714はその被加算数入
力としてカウンタ出力 ctr を受け入れ、また、その加
数入力として別のビット・シリアルの加算器3718からの
和出力を受け入れる。加算器3718がその加数入力信号お
よび被加算数入力信号として受け入れるものは、AND ゲ
ート3719および AND ゲート3720からの出力信号であ
る。加算器3714からのランプ出力の始まりにおいては、
AND ゲート3719および AND ゲート3720に対して入力さ
れる "0"値の state_0 信号および state_1 信号によ
り、加算器3718に対する算術的なゼロの加数入力信号お
よび被加算数入力信号を加える。加算器3718は、これら
の算術的なゼロの和をとって、その和出力信号として算
術的なゼロを発生させ、これを加算器3714に対してその
加数入力信号として供給する。従って、この加算器3714
の和出力は、その ctr 被加算数入力信号に等しいこと
になる。

【００７６】カウンタ370からの ctr 出力の次のサイク
ルにおいては、AND ゲート3719に対する一方の入力信号
として加えられる "1"値の state_0 信号は、その他方
の入力信号として入力される n_s 信号を再び有効にさせ
て、加算器3718によって加数信号として用いる。AND ゲ
ート3720に対して加えられる "0"値の state_1 信号
は、算術的なゼロの被加算数入力信号を加算器3718に加
える。従って、加算器3718からの和出力信号は n_s に対
応している。加算器3714は加数および被加算数のctr 信
号を受け入れるから、その和出力信号は n_s＋ctr にな
る。

【００７７】カウンタ370からの ctr 出力の次のサイク
ルにおいては、AND ゲート3719に対して加えられる "0"
値の state_0 信号は、加算器3718に対して算術的にゼ
ロの加数信号を加える。AND ゲート3720に対する一方の
入力信号として加えられる "1"値の state_1 信号は、
その他方の入力信号として受け入れられる 2n_s 信号を
再び有効にして、加算器3718の被加算数として用いられ
る。従って、加算器3718からの和出力信号は 2ctr に対
応している。加算器3714は加数として 2n_s 信号を受け
入れ、被加算数として ctr 信号を受け入れることか
ら、その和出力信号は 2n_s＋ctr になる。

【００７８】カウンタ370からの ctr 出力の次のサイク
ルにおいては、AND ゲート3719の一方の入力信号として
加えられる"1"値の state_0 信号は、その出力における
他の入力信号として受け入れられる n_s 信号を再び有効
として、加算器3718に加数信号として用いる。AND ゲー
ト3720に対する一方の入力信号として加えられる "1"値
の state_1 信号は、その他方の入力信号として受け入
れられる 2n_s 信号を再び有効として、加算器3718の被
加算数信号として用いる。従って、加算器3718からの和
出力信号は 3n_s に対応している。加算器3714は加数と
して 3n_s 信号を受け入れ、被加算数として ctr 信号を
受け入れることから、その和出力信号は3n_s＋ctr にな
る。

【００７９】state_0 信号が "1" であるときに、AND
ゲート3721はカウンタ370の最終カウントに応答して、u
pdate_wb と呼ばれ normally "0" 信号である "1" パル
スを発生させるが、この信号は、乗算-加算プロセッサ3
0におけるバンド幅の広い（即ち、狭いカーネルの）ロ
ー・パス・フィルタ操作が終了したことを示す。ctrは
cordic_start が生じる度に増分するものであることか
ら、update_wb 信号が"1" である持続時間は、乗算-加
算プロセッサ30のプログラム・サイクル即ち、64BSLに
等しい。AND ゲート3722はその一方の入力ポートにおい
て update_wb を受け入れる。update_wb の信号パルス
が "1" になる4回目毎に、AND ゲート3723は同時に "1"
である state_1 信号および state_2 信号の双方に応
答して、ANDゲート3722の他方の入力ポートに"1" を伝
える。AND ゲート3722はこれに応答して、update_nb と
呼ばれnormally "0" 信号である "1" パルスを発生させ
るが、この信号は、乗算-加算プロセッサ30における比
較的バンド幅の狭い（即ち、広いカーネルの）ロー・パ
ス・フィルタ操作が終了したことを示す。このバンド幅
の狭いロー・パス・フィルタ操作は、f_a を算出すると
きに乗算-加算プロセッサ30によって用いられる。この
プロセッサ30においては、他の信号の算出のためにはバ
ンド幅の広いロー・パス・フィルタ操作が用いられる。

【００８０】図13には、CORDIC プロセッサ40がより詳
細に示されている。このプロセッサ40によれば、yin/xi
n の arctan および magnitude(xin,yin)なる関数を繰
り返しの CORDIC 手順で同時に演算できるだけではな
く、CORDIC の演算で用いられると同じデジタル・ハー
ドウエアを共有して、除算または平方根演算を実行する
ことができる。この CORDICプロセッサ40に含まれてい
る3個のビット・シリアルのアキュムレータ（累積手
段）は、選択的によりそれぞれ加算または減算の演算が
可能である。これらのビット・シリアルのアキュムレー
タの中の第1のものはxout 信号を累積するものであっ
て、要素404,413-415,429-431,409および410を含んでい
る。これらのビット・シリアルのアキュムレータの中の
第2のものは zout 信号を演算するものであって、要素4
05,432-435,411および412を含んでいる。これらのビッ
ト・シリアルのアキュムレータの中の第3のものは yout
信号を演算するものであって、要素403,422,424-426,4
07および408を含んでいる。

【００８１】xout 信号は、CORDIC 演算の間の magnitu
de(xin,yin)なる関数に対するプロセッサ40の出力信号
である。このとき、互いに直交するように分解されたベ
クトルの xout 成分および yout 成分は、一連の漸近的
に回転動作手順に従い、yout成分はゼロにできるだけ近
接するように減少し、また、xout 成分はベクトルの大
きさにできるだけ近接するように増大する。xout 信号
を累積するビット・シリアルのアキュムレータは、平方
根の演算を実行するときには使用されない。そして、除
算を実行するときには、このビット・シリアルのアキュ
ムレータは、xout の増減というよりも、xin 信号の大
きさに対する直列メモリとして動作する。

【００８２】zout 信号を累積するビット・シリアルの
アキュムレータは、CORDIC 演算の間に、ROM 回路38か
ら供給される arctan の固有係数 を加減算することに
より、yin/xin の arctan を演算する。これらの arcta
n 固有係数は、この累積演算がフル・デジタル・ワード
の加算または減算を必要とする ような2進値である。デ
ジタル・ワードの連続ビットが次第に重要になってく
る、ビット・シリアル演算の実行される時の、除算およ
び平方根演算の手順では、それらのそれぞれの部分商お
よび部分平方根結果のフル・デジタル・ワードでの演算
が必要とされる。これは、デジタル・ワードの連続的な
ビットが次第に重要でなくなるパラレル・ビットの算術
的計算またはビット・シリアルの演算において、これら
の結果の累積操作が簡単なシフト・レジスタを用いて連
続的なビットに基づいてなされることとは対照的であ
る。CORDIC 演算の間に arctan yin/xin を累積するた
めに用いられる、zout 信号を累積するビット・シリア
ルのアキュムレータはプロセッサ40によりビット・シリ
アルの算術的計算において実行される除算および平方根
演算の手順での結果を累積するためにも用いられる。こ
れは、CORDICと、除算および平方根演算を同一のハード
ウエアで実行できるため、ハードウエアの節減となる。
zout 信号は、magnitude(xin,yin)を除く全ての関数に
対する CORDIC プロセッサ40の出力信号である。

【００８３】プロセッサ40によって実行される全ての繰
り返しの手順においては、yout 信号は、CORDIC および
除算の演算手順に対しては、yout の大きさが前述した
値、算術的なゼロに漸近するように、この yout 信号を
累積するビット・シリアルのアキュムレータにより選択
的に増減される。yout の値が全体的に減少するにつれ
て、演算におけるダイナミック・レンジのロスを回避す
るために、yout に対するビット・シリアルのアキュム
レータは、連続的な演算のステップ毎に youtを単位量
だけ上位にシフトさせるタイプのものである。yout の
スケーリングは、通常アルゴリズムで要求される数に関
連する全ての関連数についての、補正スケールリングに
よって達成される。yin/xin の演算をするときには、1
回の繰り返し毎に、1/2にスケーリングされるのに代わ
りに x は一定に保持される。yinの平方根を計算すると
きには、1/4の代わりにその試行した回数が繰り返し毎
に1/2のスケーリングされる。CORDIC 回転を実行すると
きには、y はスケールされない x を用いて修正され、
また、x は繰り返しのステップ i の間に 2^-2i によっ
てスケールされた yを用いて修正される。このことが、
CORDIC アルゴリズムを回路化する際に従来からなされ
ているような、他方の修正をするのに前に xおよび y
の各々を2^-iによってスケーリングすることとは異なる
ところである。全ての場合において、zout の累積は y
および x のスケールリングで影響を受けることはな
い。

【００８４】信号 div_sw は、プロセッサ40が除算のと
きを除いて "0" であるロジック信号である。そして、
信号 sqrt_sw は、プロセッサ40が平方根演算のときを
除いて "0" であるロジック信号である。信号 div_sw
および信号 sqrt_sw は、CORDIC プロセッサ40のための
命令においてそれぞれに単一ビットのフィールドとして
供給され、3個の異なるタイプの演算の各々を選択的に
実施するように、該プロセッサ40の中を通る信号の伝送
を切り替えるために用いられるマルチプレクサをコント
ロールする。ctr5 は、64サイクルの CORDIC 演算の奇
数サイクルの間だけハイにされるロジック信号である。
ctr5 が "0" であるときには、（図2における）CORDIC
プログラム・カウンタ108からの5ビットのカウンタ出力
は、CORDIC プロセッサ40に対する32個の CORDIC 命令
の中の一つであるPROM 9 アドレスを定義する。ctr5 が
"1" であるときには、カウンタ108からのカウント出力
は、CORDIC プロセッサ40に対する CORDIC 係数につい
ての PROM 9アドレスである。ctr5 が "1" であるとき
アクセスされた各 CORDIC 命令は該ctr5 の次の"0" の
ときには維持される。これはプロセッサ40において演算
サイクルに対し、2ワード分の期間を必要とすることを
反映するものである。

【００８５】cordic_start 信号が "1" である間は、マ
ルチプレクサ403は、図16におけるマルチプレクサ402か
らのその第1の入力信号として加えられる yin 信号をそ
の出力信号 y として選択する。同様に、マルチプレク
サ404は、図16におけるマルチプレクサ401からのその第
1の入力信号として加えられる xin 信号をその出力信号
x として選択する。そして、マルチプレクサ405は、そ
の第1の入力信号として加えられる算術的なゼロをその
出力信号 z として選択する。AND ゲート406に対する入
力信号として加えられる ctr5 信号はローであり、該 A
ND ゲート406からの出力信号をローに設定する。AND ゲ
ート406からのローの出力により、マルチプレクサ407で
選択されるその出力信号は、マルチプレクサ403からの
入力信号である y に等しくなる。この出力信号は1 ワ
ード長のディレイ・ライン408に入力される。AND ゲー
ト406からのローの出力により、マルチプレクサ409で選
択されるその出力信号は、マルチプレクサ404からの入
力信号である xに等しくなる。この出力信号は1 ワード
長のディレイ・ライン410に入力される。更に、ANDゲー
ト406からのローの出力により、マルチプレクサ411で選
択されるその出力信号は、マルチプレクサ405からの入
力信号である zに等しくなる。この出力信号は1 ワード
長のディレイ・ライン412に入力される。cordic_start
信号がハイである時点の後、つまりCORDIC プロセッサ4
0によるビット・シリアルの yout,xout および zout 信
号についての入力決定の期間の後、マルチプレクサ403
で選択されるその出力信号は、ディレイ・ライン408の
出力から、第2の入力信号として戻される yout 信号と
なる。マルチプレクサ404で選択されるその出力信号
は、ディレイ・ライン410の出力から、第2の入力信号と
して戻される xout 信号となる。そして、マルチプレク
サ405で選択されるその出力信号は、ディレイ・ライン4
12の出力から、第2の入力信号として戻される zout 信
号となる。AND ゲート406に対する入力信号として加え
られる ctr5 信号がハイであるときにのみ演算操作は進
行する。従って、要素408,403 および 407 を通るルー
プにおいて、マルチプレクサ407によりビット・シリア
ルのラッチ操作が中断される。要素410,404 および 409
を通るループにおいて、マルチプレクサ409によりビッ
ト・シリアルのラッチ操作が中断される。同様に、要素
412,405 および 411 を通るループにおいて、マルチプ
レクサ411によりビット・シリアルのラッチ操作が中断
される。

【００８６】演算のアルゴリズムにおいては、被除数 y
in とともに用いる正の除数 |x| が必要とされる。ctr5
が"0" であるとき、つまり要素410, 404 および 409
を通るループにおけるビット・シリアルのラッチ操作の
間には、マルチプレクサ404からの出力信号 x の符号ビ
ットは、サンプル・ホールド回路413によりサンプルさ
れ、1 ワードの持続時間にわたって保持される。この保
持されている符号ビットによりマルチプレクサ414がコ
ントロールされて、該保持されている符号ビットが "0"
であるときには、その x 入力信号を、または、保持さ
れている符号ビットが "1" であるときには、その -x
入力信号を、その出力信号として選択する。即ち、演算
操作の間 ctr5 が "1" であるときには、マルチプレク
サ414からの出力信号は |x| である。マルチプレクサ41
4に対する -x 入力信号は、算術的なゼロからマルチプ
レクサ404の出力信号 x の差として、ビット・シリアル
の減算器415から得られる。

【００８７】通常、CORDIC の演算において、直交座標
xoutおよび yout を有するベクトルは、yout の大きさ
がゼロに向けて連続的に減少し、xout の大きさが完全
なベクトルに向けて増大するステップ状の回転に従う。
連続的な回転のステップに含まれる回転のそれぞれの角
度は次第に小さくなり、また、yout をゼロに減少させ
る回転角 zout の精度を増大すために累積される。CORD
IC の演算の各ステップにおいては、 yout の前の値は
算術的なゼロと比較されて、その符号を判別する。これ
は、xout の前の値を1/2だけ増減することで、第1のク
ロス和として yout の現在の値が yout の前の値よりも
小さくなるかどうかを判別するためである。第2のクロ
ス和は、更新された xout としてつぎのどちらかにより
生成される。yout の前の値が第1のクロス和において生
じる xout の前の値の半分だけ増大しているときには、
xout の前の値を yout の前の値の半分だけ減少させる
場合、または、yout の前の値が第1のクロス和において
生じる xout の前の値の半分だけ減少しているときに
は、xout の前の値を yout の前の値の半分だけ増大さ
せる場合である。yout の前の値が xout の前の値の半
分だけ増減するかどうかの決定により、回転のステップ
における回転角 zout の減少または増大も決定される。

【００８８】プロセッサ40において実行されるように、
第1のクロス和は、yout の前の値の2倍を xout の前の
値で増大または減少させることによって実行される。第
2のクロス和は、演算の第1ステップで 2^-2yout だけ、
演算の第2ステップでは 2^-4yout だけ、演算の第3ステ
ップで は2^-6yout だけ、以下同様にすることにより xo
ut の前の値を増大または減少させることによって実行
される。CORDIC アルゴリズムでのこれらの修正は、you
t に対するビット・シリアルのアキュムレータが、連続
的な演算ステップ毎に yout を1 bit分だけ上位にシフ
トさせるタイプのものであるという事実を反映してお
り、yout の値が全体的に減少するときに、演算におけ
るダイナミック・レンジのロスを回避する。

【００８９】CORDIC の演算の間のコントロール・ビッ
ト div_sw は "0" であり、AND ゲート406に対する他方
の入力信号として、連続的な "1" を連続的に出力する
ようにマルチプレクサ416を選択する。更に、該 AND ゲ
ート406の出力信号はその ctr5入力信号に等しくなる。
この"0"値のコントロール・ビット div_sw により、マ
ルチプレクサ417はその入力信号として |x| を選択す
る。

【００９０】CORDIC の演算の間のコントロール・ビッ
ト sqrt_sw は "0" であり、マルチプレクサ418はその
出力信号として算術的なゼロを選択する。このマルチプ
レクサ418からの出力信号は、繰り返しの演算ステップ
の各々の間に連続的に修正される yout と比較される値
である。マルチプレクサ418によって選択された算術的
なゼロの出力信号は、マルチプレクサ403からの y 出力
信号と比較されて、yがなされるべき修正の方向を指示
する y の符号を決定する。ここでの比較はデジタル比
較器419によってなされ、また、その符号ビットは1 ワ
ード間にわたってラッチ420に記憶される。y が算術的
なゼロであるかまたはこれよりも大きいときには、比較
器419は "1" の出力信号を発生し、そうでないときには
"0" 出力信号を発生する。"1" または "0"のラッチ420
の出力信号は 、 youtの前の値が減少する大きさのyou
tに更新されたときには、yout の前の値を増大させるか
または減少させるかどうか、xoutの前の値が増大した大
きさのxout に更新された ときには、xout の前の値を
減少させるかまたは増大させるかどうか、および、ROM
38 からの arctan 係数 が、累積した回転角 zout が減
少するか増大するかどうか、ということを左右する。

【００９１】マルチプレクサ421において、"0" である
コントロール・ビット sqrt_sw は、前に選択された |x
| 信号を選択し、ビット・シリアルの加算器422に被加
算数入力信号として加わる。この "0"値のコントロール
・ビット sqrt_sw はマルチプレクサ423においても、前
に選択された |x| 信号を選択し、減数入力信号として
ビット・シリアルの減算器424に加わる。加算器422に対
する加数入力信号および減算器424に対する被減算数入
力信号は、それぞれ、マルチプレクサ403からの y出力
信号である。

【００９２】明細書の以下の記載においては、下添字
(i-1), i, (i+1) は、プロセッサ40における演算ステッ
プの(i-1) 番目、i 番目および (i+1) 番目の繰り返し
を示すものである。

【００９３】マルチプレクサ425においては、y_i が負で
あるときには、加算器422からの和出力信号が y_i と |x
_i| とのクロス和として選択され、または、y_i が正であ
るときには、減算器424からの差出力信号がその減分ま
たは増分として選択される。マルチプレクサ425からの
出力信号は左シフタ426により2乗され、その結果として
2倍にされた信号がマルチプレクサ407に対する第2の入
力信号として、繰り返しの値 y_(i+1) として供給され
る。

【００９４】マルチプレクサ403からの y_i 信号はスケ
ーラ427において δ_i = 2^-2iによりスケール処理され
て、ディレイ・ライン428においてディレイされ、これ
に次いで、 2^-2i・y_i の付加したx_iのクロス和を発生
させる。ディレイ・ライン428からの出力信号は、ビッ
ト・シリアルの加算器429に対する被加算数入力信号と
して加えられ、また、ビット・シリアルの減算器430に
対する減数入力信号として加えられる。加算器429に対
する加数入力信号および減算器430に対する被減数入力
信号は、それぞれに、マルチプレクサ414からの |x| 入
力信号である。マルチプレクサ431は、y_i がゼロまたは
正であることに対応して、加算器429からの和出力信号
をマルチプレクサ409に対する第2の入力信号として選択
し、また、y_iが負であることに応答して、減算器430か
らの差出力信号をマルチプレクサ409に対する第2の入力
信号として選択する。このマルチプレクサ409に対する
第2の入力信号は、ctr5 信号がハイであることに応答し
て、その出力信号において繰り返される。

【００９５】マルチプレクサ405からの出力信号z は、
ビット・シリアルの加算器432に対する被加算数入力信
号として加えられ、また、ビット・シリアルの減算器43
3に対する被減数入力信号として加えられる。リード・
オンリ・メモリ38から逐次読み取られる arctan 係数
は、加算器432による加数入力信号として用いられる。
更に、sqrt_sw コントロール信号が "0" であるときに
は、CORDIC の演算の間におけるように、マルチプレク
サ434は、ROM 38 からの tandata 信号を減算器433に対
するその減数入力信号として選択する。マルチプレクサ
435は、y_i がゼロまたは正であることに応答して、加算
器432からの和出力信号をマルチプレクサ411に対する第
2の入力信号として選択し、また、y_iが負であることに
応答して、減算器433からの差出力信号をマルチプレク
サ411に対する第2の入力信号として選択する。このマル
チプレクサ411に対する第2の入力信号は、ctr5 信号が
ハイであることに応答して、その出力信号を繰り返す。

【００９６】除算の手順に従う yin/xin の演算の間、
プロセッサ40は分数マシンとして動作するものであり、
xin および yin は最上位ビットが2の補数の算術的な値
の符号ビットでこれに続く2進小数点とからなる。この
yin/xin の演算の間、div_swは "1" である。これによ
り、マルチプレクサ416はその出力信号として飽和算術
回路440からの出力信号を選択する。マルチプレクサ417
において、その出力信号として |x|/2 信号を選択す
る。また、スケーラ427の出力信号を連続的に "0"にす
る。yin の大きさが xin よりも小さいとすると、飽和
算術回路440から発生する "1" のストリングにより、除
算手順が進行する。図15に関して更に詳細に説明される
ように、div_sw 信号が "1" であることにより arctan
係数 ROM回路38 において、第1のペアの CORDIC プログ
ラム命令の間にビット・シリアルの 2^-1 を供給し、第2
の連続するペアの CORDIC プログラム命令の間にビット
・シリアルの 2^-2 を供給し、第3の連続するペアの COR
DIC プログラム命令の間にビット・シリアルの 2^-3 を
供給する。以下同様に進行する。

【００９７】連続的に "0" であるスケーラ427の出力信
号は、結果として、算術的なゼロを加数入力信号として
加算器429へ入力するため、その和出力はマルチプレク
サ414から加えらる |x| の被加算入力信号と等しくな
る。また、結果として、算術的なゼロを減数入力信号と
して減算器430へ入力するため、その差出力も、マルチ
プレクサ414から加えられる |x| の被減数入力信号と等
しくなる。従って、yin/xin が演算されているときに
は、マルチプレクサ431の出力信号 |x| が、マルチプレ
クサ414の出力信号に等しくなる。ctr5 が "1" であ
り、要素410, 404および 409 を通してループ内で循環
される時に、この値がマルチプレクサ409で選択された
後では、マルチプレクサ404からの出力信号はその演算
サイクルを通じて（即ち、 cordic_start がハイになる
次の時点まで） |x| である。

【００９８】マルチプレクサ417は、マルチプレクサ404
から維持されている |x| 出力信号の1/2を出力する。こ
の |x|/2 信号は除算の手順において、トライアルの除
数として供給され、加算器422において y に加算される
か、または、減算器424において y から減算される。マ
ルチプレクサ417によって選択されたx/2 信号は、シリ
コン・コンパイラに対して付与される回路図において示
されるように、ビット・シフタ436によって加えられる
ものとして示される。実際には、より下位に向かうビッ
トのシフトは、全ての並列パスにおいて、1ビットだけ
上位にシフトさせるシリコン・コンパイラによってなさ
れる。

【００９９】yin/xin の演算の間、コントロール・ビッ
ト sqrt_sw は "0" であり、このために、マルチプレク
サ434において、減算器433に対する減数入力信号として
tandata=2^-i を選択する。ctr5 信号が "1" であるそ
れぞれの連続的な時点において、マルチプレクサ405か
らの z なる値が、加算器432において tandata の値の2
^-i だけ増大された値として、または、減算器433におい
てtandata の値の 2^-iだけ減少された値として、マルチ
プレクサ435で選択される。更新された値 zはディレイ
・ライン412を介してマルチプレクサ405にフィード・バ
ックされ、ctr5 信号が "1" である次の時点において使
用される。マルチプレクサ435によって（および、マル
チプレクサ425および431によって）なされる選択は、被
除数 yまたは修正された被除数をゼロと比較する連続的
なステップの前の演算されたy の符号に従ってなされ
る。前記のステップは、修正される被除数の大きさを小
さくする試行の一つとして、除算の手順において実行さ
れるものである。y_(i-1)（y の前の値）がゼロまたは正
であったときは、y_i （y の現在の値）の大きさは |x|/
2 を減算することにより減少し、また、加算器432にお
いて tandata=2^-iだけ増大したときのマルチプレクサ40
5からの z の値がマルチプレクサ435により選択され
て、z の値を更新する。y_(i-1)が負であったときは、y_i
（y の現在の値）の大きさは |x|/2 を加算することに
より減少し、また、減算器433において tandata=2^-i だ
け減少したときのマルチプレクサ405からの z の値がマ
ルチプレクサ435により選択されて、zの値を更新する。

【０１００】"0"値であるコントロール・ビット sqrt_s
w によりマルチプレクサ418では、算術的なゼロを出力
信号として選択する。マルチプレクサ418によって選択
された算術的なゼロ出力信号は、マルチプレクサ403か
らの出力信号 y と比較されて、y の符号ビットを定め
るが、ここでの比較はデジタル比較器419と、ラッチ420
内に1ワード間記憶されている符号ビットによってなさ
れる。"0"値であるコントロール・ビット sqrt_sw はマ
ルチプレクサ421において、マルチプレクサ417によって
先に選択された |x|/2 信号を、加算器422に対してその
被加算数入力信号として加えることである。この"0"値
であるコントロール・ビット sqrt_swにより更にマルチ
プレクサ423において、先に選択された |x|/2 信号を、
減算器424に対してその減数入力信号として加えること
である。加算器422に対する加数入力信号および減算器4
24に対する被減数入力信号は、それぞれ、マルチプレク
サ403からの y 出力信号である。マルチプレクサ425で
は、y の前の値が負であったときには加算器422から和
出力が選択され、また、y の前の値が正であったときに
は減算器424から差出力が選択される。試行的な除算演
算のステップ間において除算の手順中におけるダイナミ
ック・レンジを維持するために、マルチプレクサ425に
よって選択された y-|x| または y＋|x| の値をシフト
することなく下位に1ビット分試行的な除数 |x| をシフ
トさせる手順に従うというよりも、むしろ、マルチプレ
クサ425によって選択された y - |x| または y＋ |x|
の値は、試行的な除数 |x| をシフトさせることなく、
上位に1ビット分シフトされる。マルチプレクサ425から
の出力信号がレフト・シフタ426により2と乗算されて、
該当の出力信号の重みが増大し、その結果として2倍に
された信号がマルチプレクサ407に対する第2の入力信号
として加えられる。

【０１０１】飽和算術回路440は1 よりは大きくならな
い商 zout の大きさを維持するために用いられる。商 z
out の大きさを維持するためには、|y| は |x| よりも
小でなければならない。|y|が十分に小さく、該当の除
算が満足のいくように進行できるときにのみ、回路440
は "1" を出す。y が 減算器415からの -x 出力信号を
超えて、負の値の y がレンジ内では大き過ぎないこと
が指示されたときには、回路440内のビット・シリアル
の比較器441によって "1" が発生する。y が x よりも
小であり、正の値の y がレンジ内では大き過ぎないこ
とが指示されたときには、回路440内のビット・シリア
ルの比較器442によってその出力信号としての"1" が発
生される。回路440内の AND ゲート443は、y がレンジ
内にある双方の指示に応答して "1" のストリングを発
生させ、飽和算術回路440からの出力信号として現れる
のに先だって 1-ワード分だけディレイさせるため、デ
ィレイ・ライン444に対する入力信号として加える。正
の y がレンジ外にあるときには、yについての "0" の
符号ビットが過ぎた後で、比較器419からは連続的に "
1" が出力される。そして、zout の累積の結果としてそ
の最大の正の値がもたらされ、"1" のストリングが "0"
の符号ビットによって追従されることになる。負のy
がレンジ外にあるときには、y についての "1" の符号
ビットの後で、比較器419からは連続的に "0" が出力さ
れる。そして、zout の累積の結果としてその最小の負
の値がもたらされ、"0" のストリングが "1" の符号ビ
ットによって追従されることになる。

【０１０２】（yin)^(1/2) を演算するための平方根演算
の手順は、多くの面において除算演算の手順に類似して
いる。しかしながら、i=1 のときには y_i は 被除数 で
あり、そうでないときには剰余の 被除数 であるという
ことよりむしろ、i=1 のときにはy_iは被平方根数であ
り、そうでないときは剰余の被平方根数である。除算演
算の手順における試行的な除数は、剰余の 被除数 に除
算されるべき試行的な平方根になり、試行テスト用の根
自体と比較されるべき結果を発生して、被平方根数また
は剰余の 被平方根数が減少されるべきであるかどうか
の決定する。剰余の 被平方根数 に除算されるべき試行
的な平方根は、これまでに抽出された zout の平方根か
ら導出されるべきであることから、別個の xout レジス
タにおける試行テスト用の根自体の追跡を維持する必要
はない。第1の演算ステップにおける試行的な平方根
は、不変の 1/4 または2進の 0.01 である。

【０１０３】（yin)^(1/2) の演算の間は、コントロール
・ビット div_sw は "0" であり、マルチプレクサ416に
おいて、アンドゲート406に対する他の入力信号とし
て、連続的な "1" を選択し、この AND ゲート416の出
力信号はその ctr5 入力信号が繰り返される。

【０１０４】（yin)^(1/2) の演算の間、コントロール・
ビット sqrt_sw は "1" である。図15に関して更に詳細
に説明されるように、これにより arctan 係数 ROM38
が条件付けられて、第1のペアのCORDIC プログラム命令
の間にはビット・シリアルの2^-1、第2のペアのCORDIC
プログラム命令の間にはビット・シリアルの2^-2、第3の
ペアのCORDIC プログラム命令の間にはビット・シリア
ルの 2^-3、等を tandata 信号として供給する。sqrt_sw
信号が "1" であることによりマルチプレクサ421にお
いて、加算器422に対する加数入力信号として算術的な
ゼロを選択する。従って、その和出力信号はその被加算
数入力信号 y と等しくなり、剰余の被平方根数 を減少
させることだけが可能になる。前記の sqrt_sw 信号が
"1" であることにより、マルチプレクサ423において、
ビット・シリアルの加算器437の和出力信号に当る試行
的な平方根が減算器424の減数入力信号として選択さ
れ、ここでの加算器437は、マルチプレクサ405からの z
出力信号をその被加算数入力信号として受け入れ、tan
data/2 をその加数入力信号としてするものである。こ
こでの tandata/2 信号は、シリコン・コンパイラに対
して付与される回路図において示されているように、ビ
ット・シフタ438によって加算器437に加えられるものと
して示されているが、実際に下位に向かうときのビット
・シフトは、全ての並列パスにおいて シリコン・コン
パイラでは1ビット分だけ上位にシフトさせることによ
りなされている。sqrt_sw 信号が "1" であることによ
りマルチプレクサ434において、減算器433に対する減数
入力信号として算術的なゼロを選択する。従って、それ
が生じたときには、平方根の累積が固定的に増分するこ
とになる。更に、sqrt_sw 信号が "1" であることによ
りマルチプレクサ418において、y_(i+1) が減少されるべ
きか否かを定めるために、被平方根数 または剰余の 被
平方根数 y_i と比較される試行的な平方根を選択する。

【０１０５】図14に、スケーラ427の動作について更に
詳細に示す。信号 ctr5、ctr6、ctr7、ctr8、ctr9 およ
び ctr10 は、（図2における）カウンタ103のカウント
出力の上位6個ビットについて示す。OR ゲート4270は、
yin/xin の演算の間、div_swコントロール・ビットが "
1" であることに応答して、マルチプレクサ4271におい
て、スケーラ回路427の他の入力信号として算術的なゼ
ロを選択して、出力信号が算術的なゼロになる。このOR
ゲート4270は、フル・カウントにおいて "1"に達する
カウンタ103からの ctr10 出力に応答して、スケーラ回
路427に対する他の入力信号として算術的なゼロを選択
して、その結果としての出力信号が算術的なゼロになる
ようにされる。

【０１０６】OR ゲート4270の出力信号が "1" であると
きを除き、スケーラ427はカウンタ103からの ctr6,ctr
7,ctr8 および ctr9 信号の16個の連続的なカウント条
件に応答して、スケーラ427に加えられるビット・シリ
アルの信号 y で参照されるように、該当のカウントに
おけるビットの2倍の数だけ、信号 yを右にシフトし、
スケーラ427からのビット・シリアル信号 yｓ を出力す
る。

【０１０７】図14に、ctr6 信号が "1" であることに応
答して 4 なるファクタによって選択的に除算するため
に用いられる2-ビット・ライト・シフタ4272とマルチプ
レクサ4273、ctr7 信号が "1" であることに応答して 1
6 なるファクタによって選択的に除算するために用いら
れる4-ビット・ライト・シフタ4274とマルチプレクサ42
75,ctr8 信号が "1" であることに応答して 256 なるフ
ァクタによって選択的に除算するために用いられる8-ビ
ット・ライト・シフタ4276とマルチプレクサ4277,ctr9
信号が "1" であることに応答して 65 536なるファクタ
によって選択的に除算するために用いられる16-ビット
・ライト・シフタ4278とマルチプレクサ4279がそれぞれ
示されている。実際下位に向かうビットのシフトは、全
ての並列信号パスにディレイを導入してそれらの並列信
号パスを上位に向けてシフトさせるシリコン・コンパイ
ラによって提供される。ライト・シフタそれ自体はビッ
ト・シリアルのフォーマットでは利用可能ではないこと
から、この手順の全ての並列信号パスにおいてレフト・
シフタを用いる手続が必要である。

【０１０８】図15には、arctan 係数 ROM 38 がより詳
細に示されている。実際の ROM 38に対して縮小サイズ
が、小さい角度においてはtanjent(正接) 関数は角度に
対して殆ど直線的に比例しているという事実によって可
能になった。従って、実際のROM 38 には、2のマイナス
のベキ乗の傾斜をする tanjentを有する8個の最大角だ
けの arctan 係数を記憶する。これらの arctan 係数は
カウンタ103の ctr6、ctr7 および ctr8 出力によって
アドレスされる。記憶されている arctan 係数は16-ビ
ット長であるけれども、16個の後続する "0" で追従す
ることにより、ROM 38 内の並列入力/直列出力の出力レ
ジスタを介して読み取られる。そして、この ROM 38 か
らの直列出力はディレイ・ライン381でディレイされ
て、該16個の後続する "0" が先頭の "0" として現れる
ようなシフトがなされる。2入力 ORゲート382に対する
入力信号として加えられるカウンタ103の ctr9 および
ctr10信号が、カウンタ103の最初の 2⁹カウント（CORDI
C 演算における8サイクル）の間、双方ともに "0" であ
る限りは、該 OR ゲート382の出力信号は "0" であり、
これによりマルチプレクサ383において、ROM 380からの
arctan 係数 を更に別のマルチプレクサ384に対する入
力信号として選択する。"0" である OR ゲート385から
の出力信号に応答して、マルチプレクサ383からの arct
an 出力信号は、マルチプレクサ384の出力信号として繰
り返す。その入力信号として受け入れる sqrt_sw およ
び div_sw 信号が双方ともに "0" である限りは、即
ち、yin/xin の arctan の演算の間は、OR ゲート385か
らの出力信号は "0" である。

【０１０９】arctan yin/xin の演算の間、マルチプレ
クサ384からの tandata 出力信号は、ディレイ・ライン
386において1ワード分だけディレイされて、マルチプレ
クサ387に入力信号の一つとして加えられる。マルチプ
レクサ387の他方の入力信号は半分の大きさのものであ
って、ディレイ・ライン386の出力信号からビット・シ
フタ388によって発生される。ctr5 コントロール信号に
よりマルチプレクサ387において、ctr5 信号が "1" で
あるときにはより大きい入力信号の繰り返しを行い、ま
た、ctr5信号が "0" であるときにはより小さい入力信
号の繰り返しを行うようにする。カウンタ103の最初の
2の9乗 のカウント（CORDIC 演算の8サイクル）の後で
は、OR ゲート382の出力信号は "1" であり、マルチプ
レクサ383において、マルチプレクサ387からの出力信号
を繰り返す。従って、連続的な偶数の CORDIC 演算サイ
クル毎に、ROM 380 に記憶されている最小の arctan 係
数が1/2 にされて、マルチプレクサ384の tandata 出力
として現れる。

【０１１０】yin/xin の演算または yin の平方根の演
算の間は、OR ゲート385の一方の入力信号は "1" であ
り、マルチプレクサ384において、マルチプレクサ383の
arctan 出力信号では無く、その tandata 出力信号に
おけるマルチプレクサ388の出力信号を繰り返す。cordi
c_start 信号がハイであるときには、CORDIC 命令の最
初のサイクルに、マルチプレクサ388はビット・シリア
ルの 2^-1 をその出力信号として選択し、このために、t
andata 信号も 2^-1 になる。その後、マルチプレクサ38
8はマルチプレクサ387の出力信号を繰り返し出力し、こ
のために、偶数のCORDIC 命令毎にビット・シリアルの
2^-1 が半分にされて、マルチプレクサ384からの tandat
a 出力信号が現れる。

【０１１１】図16における CORDIC プロセッサ40によれ
ば、マルチプレクサ401により選択された xin 入力信号
を受け取り、また、マルチプレクサ402により選択され
た yin 入力信号を受け取り。 CORDIC プロセッサ40
は、ビット・シリアルの yout出力信号およびビット・
シリアルの zout 出力信号を同時に出力するが、これら
の信号は2入力のマルチプレクサ400のそれぞれの入力ポ
ートに加えられる。マルチプレクサ400によって選択さ
れたビット・シリアルの yout または zout 出力信号
は、マルチプレクサ401および402に対するそれぞれの入
力信号としてフィード・バックされて、連続的な演算が
CORDIC プロセッサ40によって可能にされる。電力計測
への適用においては、プロセッサ40が n_s または f の
演算をする時にのみ、該 CORDIC プロセッサ40の出力デ
ータが乗算-加算プロセッサ30に対して戻される。n_s お
よび f を乗算-加算プロセッサ30にフィード・バックす
るために、マルチプレクサ400の出力信号により、適当
な接続のもとにレジスタ・バンク19内のレジスタ192お
よび194にそれぞれの入力信号が書き込まれる。

【０１１２】図1に関して先に注意されたように、CORDI
C プロセッサ40を介する処理は時分割切り替え法に基づ
いてなされているものであり、また、これと同時に2個
の関数を計測することがが能である。各 CORDIC 命令サ
イクルの第1ワード期間、ハイである cordic_start 信
号、および、ハイである load1_sw 信号の双方に応答し
て、AND ゲート68が "1" 出力信号を発生し、関数 digo
ut1 についてのビット・シリアルの指示を、ビット・シ
リアルの出力レジスタ60にロードすることを指示する。
各 CORDIC 命令サイクルの第1ワード期間、ハイである
cordic_start信号、および、ハイである load2_sw 信号
の双方に応答して、AND ゲート69が "1" 出力信号を発
生し、関数 digout2についてのビット・シリアルの指示
を、ビット・シリアルの出力レジスタ62にロードするこ
とを指示する。

【０１１３】パルス幅変調器64および66の各々がアクセ
スする共有の PDM カウンタ（特に図示されてはいな
い）は、クロック発生器100(図1参照)に含まれているビ
ット・シリアルのカウンタであって、クロック発生器10
0におけるクリスタル発振器の10 MHz のモヂュラー数
（例えば 2¹⁵）をカウントするものである。パルス幅変
調器64に含まれているそれぞれのビット・シリアルの比
較器（特に図示されてはいない）は、ビット・シリアル
の形式の digout1 を PDM カウンタから出されるビット
・シリアルのカウントと比較するためのものであり、こ
れによってその出力パルス列を発生する。同様にして、
パルス幅変調器66に含まれているそれぞれのビット・シ
リアルの比較器（特に図示されてはいない）は、ビット
・シリアルの形式の digout2を PDM カウンタから出さ
れるビット・シリアルのカウントと比較するためのもの
であり、これによってその出力パルス列を発生する。パ
ルス幅の周期は1024 BSLであり、分解能を10bit とすれ
ばワード(32bit)単位でのカウントを実行すればよい。
分解能をさらに上げるためにはワード内での分割が必要
となり、例えば2bit 付加された場合を考慮すると、dig
out1 または digout2 信号の上位11位および12位のビッ
トが、00、01、10または11に対応して、0, 1/4,1/2, 3/
4のワードの時間分割を行ない、 "1"値の信号を選択的
に発生させる。これにより1024BSLのパルス周期におい
て、12 bitの分解能が実現出来る。

【０１１４】図16に示されている PDM 発生器66は、第1
の入力信号として2入力の排他的 ORゲート70に接続され
ている。そして、load1_sw 信号および load2_sw信号の
双方がハイであり、これと同時に cordic_start パルス
がハイであるときを除き、この排他的 OR ゲート70の p
dm2 出力信号は該 PDM 発生器66からのパルスに対応し
ている。これらの状態の下では、digout1 と digout2
に対応して、それぞれPDM 発生器64および66からパルス
出力される。マルチプレクサ71はAND ゲート68および69
の出力信号を入力信号として、2個の "1" を受け入れ、
これに応答して、その出力信号としての "1" を生成す
る。マルチプレクサ71の出力信号は、その第2の入力信
号として排他的 OR ゲート70に加えられる。排他的 OR
ゲート70からの pdm2 信号は、PDM 発生器66からのパル
スの補数に当るものである。かくして、PDM 発生器64お
よび66は、センター読み取り式の D'Arsonval メータに
対するプッシュプル・ドライブのために配列されてい
る。1ビットのディレイ72は、AND ゲート68の出力信号
が "0" に戻るときに、マルチプレクサ71からの出力信
号の状態をラッチするように接続されている。

【０１１５】マルチプレクサ400によって選択されたビ
ット・シリアルの yout または zout出力信号は、ノー
マライザ39に対する入力信号として加えられる。図1の
先の説明において注意されているように、このノーマラ
イザ39は CORDIC プロセッサ40と協同して更に別の基本
的な関数計算をする。 （ｅ）［sign(oa2) ］＊（yin - L）/M この関数によれば、まずメータのゼロを定数 L で変換
し、これに次いで、変換された読み取りをファクタ M
でスケール・ダウンすることにより、図1のメータ61,6
3,65および67のようなメータ上で、拡長スケールの読み
が可能となる。電力の計測において、この関数は固定的
な最後の演算であることから、最後の演算に対する yin
信号は、最後から2番目の演算 に対するマルチプレク
サ400の yout出力信号に等しくなる。L および M はPRO
M 9 からのCORDIC プログラム命令における定数であ
り、図2の要素98および984-986から抽出されて、ノーマ
ライザ39に加えられるものである。マルチプレクサ402
に加えるべき出力信号としては、減算器391からの差出
力信号または減算器392からの差出力信号のいずれか
が、マルチプレクサ390によって選択される。マルチプ
レクサ400からの yout 信号は減算器391において L か
ら減算され、また、L は減算器392において当該 yout
信号から減算される。M はその入力信号としてマルチプ
レクサ401に直接加えられて、マルチプレクサ402によっ
てノーマライザ39からプロセッサ40に対して選択された
（yout-L）なる被除数に対する xin なる除数として、
（CORDIC プロセッサ40による最後の演算において）用
いられる。

【０１１６】oa2 の極性である sign(oa2) は、サンプ
ル・ホールド回路394において oa2のビット31をサンプ
ルホールドすることにより、レジスタ196に記憶されて
いるoa2 ビットの直列データから決定される。サンプル
され、ホールドされた sign(oa2) は、回路394から2入
力の AND ゲート395に加えられる。この AND ゲート395
の他方の入力信号はsq_sw であり、sign(oa2) が負であ
ることに従って、最終の CORDIC 出力の極性を変化させ
たいときを除いて、全ての CORDIC 演算の間 "0" であ
る。信号 sq_sw が "0" であるときには AND ゲート395
の出力信号は "0" であり、また、この信号 sq_sw が "
1" であるときには［sign(oa2) ］である。排他的 OR
ゲート396は、AND ゲート395の出力信号および n_sw 信
号を入力信号として受け入れ、そして、マルチプレクサ
390において、減算器391および減算器392からの出力信
号の選択をコントロールする。digout1 および pdm1 出
力信号の極性、または、 digout2 および pdm2 出力信
号の極性を反転させたいときには、この n_sw 信号をハ
イとする。n_sw 信号が "1" であるときには、排他的OR
ゲート396において、AND ゲート395の出力信号が "0"
であるときには減算器391からの（L-yout）なる差信号
がその出力信号として、また、該AND ゲート395の出力
信号が "1" であるときには減算器392からの（yout-L）
なる差信号がその出力信号となるよう、マルチプレクサ
402を選択する。n_sw 信号が "0" であるときには、排
他的 OR ゲート396により、AND ゲート395の出力信号が
"0" であるときには減算器392からの（yout-L）なる差
信号がその出力信号として、また、該AND ゲート395の
出力信号が "1"であるときには減算器391からの（L-you
t）なる差信号がその出力信号として、マルチプレクサ4
02において選択される。

【０１１７】図１７の概略図には、図７における複数チ
ャンネルのデシメーション・フィルタの修正されたもの
が示されている。ここでの修正されたものは、電力計測
システムにおいて用いるために作成されたモノリシック
集積回路に現れるものである。図１７の複数チャンネル
のデシメーション・フィルタにおいて、パラレル・イン
／シリアル・アウト・ステージ２０３１０，２０３９，
２０２１０，２０２９，２０１１０および２０１９が、
ビット・シリアル・メモリのループ２０９内で接続され
ている。マルチプレクサ２０６は、ＰＲＯＭ ９から出
される、乗算−加算プロセッサ３０の命令における ｖ
−ｉ−ｓｅｌｅｃｔ 信号に応答する。ビット・シリア
ル・メモリ２０９における２地点（２０１１０出力と２
０１９出力点）の一方から１６−ビット単位のデータ系
列を選択する。この回路２０７では、これらのデータ系
列の中で適切に１６個の ＺＥＲＯ を充填して３２−ビ
ットのデータ・ワードを形成し、加数入力信号としてビ
ット・シリアルの加算器２０８に加える。ビット・シリ
アル・メモリ・ループ２０９内の一点から得られるデー
タは、ｄｓ−ｉ１，ｄｓ−ｉ２ および ｄｓ−ｉ３ の
累積が、ｖ−ｉ−ｓｅｌｅｃｔ ビットに応答して、マ
ルチプレクサ２０６により回路２０７に対して選択され
る。ビット・シリアル・メモリ・ループ２０９内の他方
からのデータは、ｄｓ−ｖ１，ｄｓ−ｖ２ および ｄｓ
−ｖ３ の累積が、ｖ−ｉ−ｓｅｌｅｃｔ ビットに応答
して、マルチプレクサ２０６により回路２０７に対し、
選択される。加算器２０８はその被加算数入力としてビ
ット・シリアルの ２⁰ を受け入れるために、その加数
入力信号として受け入れられた単極性の３２−ビットの
データ・ワードに応答して、２の補数の形式で符号付き
の３２−ビットのデータ・ワードを生成させる。

【０１１８】図１８の概略図には、図７または図１７の
複数チャンネルのデシメーション・フィルタにおける累
積手段に対してフィルタ・カーネル係数を適用する、好
適な手法が詳細に示されている。アップ・ダウン・カウ
ンタ１０３の９−ビット・ワイドの出力が、カウントの
ある一つの方向にある間は、単にビットによる補数化が
なされているとすると、図７または図１７のビット・シ
リアルの乗算器２０１１，２０２１および２０３１の各
々は、９個の２入力ＡＮＤゲートからなるものであっ
て、それぞれに、その一方の入力信号としての鋸波信号
のそれぞれのビットを受け入れ、また、その他方の入力
信号としてのシグマ−デルタ変調器の出力信号を受け入
れるものである。ここでの鋸波信号は、連続的に付番さ
れるカウント操作サイクルにおける偶数番のものの間の
９−ビット・カウンタ１０３のカウント出力であり、ま
た、奇数番のカウント操作サイクルの間の１の補数のカ
ウント出力である。カウンタ１０３が偶数番のカウント
操作サイクルから奇数番のものへと歩進するときには、
鋸波信号において、全てＯＮＥ の状態が２回続けて繰
り返される。そして、カウンタ１０３が奇数番のカウン
ト操作サイクルから偶数番のものへと歩進するときに
は、鋸波信号において、全てＺＥＲＯ の状態が２回続
けて繰り返される。しかしながら、図１８に示されてい
るように、シグマ−デルタ変調器の出力信号がフィルタ
・カーネル・サンプルによって乗算されようとしてお
り、累積のものが ＯＮＥ であるときには、カウンタ１
０２の ｃｔｒ０ なる最下位ビットによって信号される
ような重み付けの目的のために、三角フィルタ係数の先
頭スロープまたは後尾スロープが用いられているかどう
かに依存して、ＺＥＲＯ または ＯＮＥ の ｃａｒｒｙ
−ｉｎ を、累積操作を実行する加算器２０１２，２０
２２および２０３２の一つに加えることができる。累積
操作の手順における一つによる２個のスロープがこれで
オフセットされて、フィルタ・カーネルに対する真の三
角形状がもたらされる。ここでのサンプルの振幅のレン
ジは、ゼロから ２⁹ に至り、そしてゼロに戻るように
される。

【０１１９】２入力 ＮＯＲ ゲート２００３は、カウン
タ１０２からの ｃｔｒ０ 信号を、その一方の入力信号
として受け入れる。そして、ＰＩＳＯ レジスタ２００
１のシリアル出力ポートからその他方の入力信号として
加えられる信号が ＺＥＲＯである限りは、該 ｃｔｒ０
信号のビットによる補数をその出力信号として発生さ
せる。シグマ−デルタ変調器の出力信号がフィルタ・カ
ーネル・サンプルで乗算されており、そして累積のもの
が ＯＮＥ であるときにのみ、累積操作を実行する加算
器２０１２，２０２２および２０３２の一つに対して、
ｃｔｒ０ 信号のビットによる補数が ｃａｒｒｙ−ｉｎ
信号として選択的に加えられる。シグマ−デルタ変調
器の出力信号がフィルタ・カーネル・サンプルで乗算さ
れ、そして累積のものが ＯＮＥ であるときはいつで
も、累積操作を実行する加算器２０１２，２０２２およ
び２０３２の一つに対して、ＺＥＲＯ の ｃａｒｒｙ−
ｉｎが加えられねばならず、そのために、乗算の結果が
累積されたものは ＺＥＲＯである。シグマ−デルタ変
調器の出力信号がフィルタ・カーネル・サンプルで乗算
されるものであり、そして累積のものが ＯＮＥ である
ときにのみ、ｃｔｒ０ 信号のビットによる補数が加算
器２０１２に対する ｃａｒｒｙ−ｉｎ 信号として選択
的に加えられることが、２入力 ＡＮＤ ゲート２０１１
１によって許容される。シグマ−デルタ変調器の出力信
号がフィルタ・カーネル・サンプルで乗算されるもので
あり、そして累積のものが ＯＮＥ であるときにのみ、
ｃｔｒ０ 信号のビットによる補数が加算器２０２２に
対する ｃａｒｒｙ−ｉｎ 信号として選択的に加えられ
ることが、２入力 ＡＮＤ ゲート２０２１１によって許
容される。シグマ−デルタ変調器の出力信号がフィルタ
・カーネル・サンプルで乗算されるものであり、そして
累積のものが ＯＮＥ であるときにのみ、ｃｔｒ０ 信
号のビットによる補数が加算器２０３２に対する ｃａ
ｒｒｙ−ｉｎ 信号として選択的に加えられることが、
２入力 ＡＮＤ ゲート２０３１１によって許容される。

【０１２０】後述されるように、可能性のあるオーバフ
ローの状態に先行して加算器２０１２，２０２２および
２０３２のいずれかに対して、ｃｔｒ０ 信号の補数を
ｃａｒｒｙ−ｉｎ 信号として加える場合に、ＮＯＲ ゲ
ート２００３による別の条件が賦課される。ｓｉｎｃ²
において用いられるように、三角フィルタにおいて、全
てのフィルタ係数の和はウィンドウ幅に相当するベキ乗
数の和で表現される。それらの入力信号が通常のレンジ
外にあるときを除いて、シグマ−デルタ変調器２１−２
６は、図７または図１７の複数チャンネルのデシメーシ
ョン・フィルタに対して、少なくとも時々 ＺＥＲＯ を
含むビットのストリームを加える。複数チャンネルのデ
シメーション・フィルタにおけるダイナミック・レンジ
を保持するために、シグマ−デルタ変調器により、全て
の累積の周期にわたって完全にＯＮＥ であるビットの
ストリームが出されるときに、１８−ビットの加算器２
０１２，２０２２および２０３２によって僅かなオーバ
フローが生じるようにして、累積操作の手順が実行され
る。ｃａｒｒｙ−ｉｎ ＯＮＥ をもって 鋸波信号の交
番的なスロープを増大させることによって効果的に生成
された三角フィルタ・カーネルの最大で中央のサンプル
が僅かに減少して、その最下位の位置においてゼロにな
ろうとするときには、このオーバフローが先行して生じ
ることになる。三角フィルタ・カーネルの最大で中央の
サンプルが効果的に生成されて、その出力信号が ＺＥ
ＲＯ になるようにされ、これに次いで、加算器２０１
２，２０２２および２０３２に対する ｃａｒｒｙ−ｉ
ｎ 信号として、ＡＮＤ ゲート２０１１１，２０２１１
および２０３１１から ＺＥＲＯ を出すようにされると
きには、ＰＩＳＯ レジスタ２００１のシリアル出力ポ
ートからとられる ＮＯＲゲート２００３の入力信号は
ＯＮＥ である。

【０１２１】ＮＯＲ ゲート２００３は、ｃｔｒ０ 信号
のビットによる補数および ＰＩＳＯ レジスタ２００１
の出力信号を受け入れる２入力 ＡＮＤ ゲートのよう
な、等価のロジックをもたらす回路で置換することがで
きる。

【０１２２】

【発明の効果】以上述べたような構成とすることによ
り、本発明によれば、数多くの複数チャネルのデシメー
ション・フイルタを少ないハードウェアで構成できる。
また、三角フィルタ係数発生に、１の補数を時分割で加
える機能を持たせることにより、同一チャネルの信号を
時分割でフィルタリングするため、サンプリング時間を
半減することができる特長がある。当業者であれば、こ
れまでの説明を参照することにより、この発明を具体化
させる各種の複数チャンネルのデシメーション・フィル
タを設計することができる。そして、このことについて
は、この発明における特許請求の範囲の記載事項を解釈
する際に留意すべきである。

【図面の簡単な説明】

【図１】電力計測システムにおける使用のために接続さ
れたモノリシック集積回路の概略図であり、ここでの
ｉ−ｃ におけるオーバサンプリング式のアナログ−デ
ジタル変換器には、この発明を具体化する複数チャンネ
ルのデシメーション・フィルタが設けられており、ま
た、この ｉ−ｃ におけるデジタル信号プロセッサは、
ビット・シリアル形式のデジタル信号に対してカスケー
ドに動作可能のものである。

【図２】図１における電力計測システムのためのコント
ロール回路の部分の概略図であり、これに含まれている
カウンタ回路は、この発明を具体化する複数チャンネル
のデシメーション・フィルタに対するフィルタ・カーネ
ルを発生させるために用いられるものである。

【図３】プログラマブル・リード・オンリ・メモリ内に
記憶されるプログラム情報を示す図である。

【図４】プログラマブル・リード・オンリ・メモリのア
クセス動作についてのタイミング図である。

【図５】図1の電力計測システムに対する、ランダム・
アクセス・メモリとのインタフェースをするための回路
を含んでいるコントロール回路部の概略図である。

【図６】ランダム・アクセス・メモリのアクセス動作に
ついてのタイミング図である。

【図７】図１におけるオーバサンプリング式のアナログ
−デジタル変換器とデジタル信号プロセッサ・カスケー
ドの間で用いられる複数チャンネルのデシメーション・
フィルタの概略図であり、ここでの複数チャンネルのデ
シメーション・フィルタはこの発明で具体化されるもの
である。

【図８】図1のカスケードのデジタル信号プロセッサに
おけるフロントプロセッサである、ビット・シリアルの
乗算−加算プロセッサの概略図である。

【図９】図8のビット・シリアルの乗算−加算プロセッ
サを図1の電力計測システムにおける他の要素との接続
を示す概略図である。

【図１０】図1の電力計測システムにおいて用いられる
ゼロクロス検出器の概略図である。

【図１１】図8のビット・シリアルの乗算−加算プロセ
ッサを用いて sinc² のデジタル的なロー・パス・フィ
ルタ操作を実行するための、フィルタ係数を発生させる
ために用いられる三角フィルタ係数発生器の概略図であ
る。

【図１２】 図11の三角フィルタ係数発生器に関連し
て、時間軸に対してプロットされた波形を示すタイミン
グ図である。

【図１３】図1のカスケードのデジタル信号プロセッサ
における2番目のプロセッサである、ビット・シリアル
の CORDIC プロセッサの概略図である。

【図１４】図13の CORDIC プロセッサにおいて用いられ
るスケーラの概略図である。

【図１５】図1に概略的に示されているような、arctan
演算に基づくリード・オンリ・メモリと CORDIC プロセ
ッサとの間のインタフェースをより詳細に示す概略図で
ある。

【図１６】図13のビット・シリアルの CORDIC プロセッ
サを図1の電力計測システムにおける他の要素との接続
を示す概略図である。

【図１７】図７の複数チャンネルのデシメーション・フ
ィルタの修正についての概略図であり、ここでの修正さ
れた複数チャンネルのデシメーション・フィルタはこの
発明の代替的な実施例に当るものである。

【図１８】図７または図１７の複数チャンネルのデシメ
ーション・フィルタにおけるアキュムレータ（累積手
段）に対してフィルタ・カーネル係数を加えるための好
適なやり方の詳細について示す図である。

【符号の説明】

１，２，３ 幹線導体 ５ 電力メータ ＩＣ ６ プログラム・データ ＲＡＭ ９ ＰＲＯＭ １１−１６ センス・トランス １８ アナログ基準発生器 １９ レジスタ・バンク ２０ デシメーション・フィルタ ２１−２６ シグマ−デルタ変調器 ２９ ＰＲＯＭ コントロール ３０ 乗算−加算プロセッサ ３５ ＲＡＭ コントロール ３６ ゼロ交差検出器 ３７ 三角係数発生器 ３８ ａｒｃ ｔａｎ ｒａｄｉｘ ＲＯＭ ３９ ノーマライザ ４０ ＣＯＲＤＩＣ プロセッサ ６１，６３ デジタル・メータ ６５，６７ Ｄ’Ａｒｓｏｎｖａｌ メータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】デシメーション・フィルタであって：規則
   的に反復するフィルタ・クロック・パルスを供給するた
   めの手段；第０位および第１位の連続的なステージを有
   する第１の２進カウンタであって、その第０位のステー
   ジに加えられたときに前記規則的に反復するフィルタ・
   クロック・パルスのモデュロ−４のカウントを表す第１
   のデジタル的な電気信号のそれぞれのビットを発生さ
   せ、そして、モデュロ−４のカウントがなされたときに
   前記規則的に反復するフィルタ・クロック・パルスの第
   ３のパルス毎にその第１のステージからオーバフロー・
   パルスを発生させる前記第１の２進カウンタ；第２から
   第（ｎ−１）までのそれぞれの連続的な数によって同定
   される複数の連続的なステージを有する第２の２進カウ
   ンタであって、前記第１の２進カウンタの第１のステー
   ジからの前記オーバフロー・パルスのモデュロ−２
   ^(n-2) のカウントを表す第２のデジタル的な電気信号の
   それぞれのビットを発生させる前記第２の２進カウン
   タ；前記第１のデジタル信号の最下位ビットとして前記
   第１の２進カウンタの第０位ステージから供給されるビ
   ットに応答して、前記第２のデジタル的な電気信号を選
   択的に補数化することにより、第３のデジタル的な電気
   信号を発生させるための手段；前記第３のデジタル的な
   電気信号を受け入れるために接続された被乗数入力ポー
   トを有し、前記フィルタ・クロック・パルスが規則的に
   反復するときの１／４のレートで供給されるビット・ス
   トリームを受け入れるために接続された乗数入力ポート
   を有し、そして、積の出力ポートを有しているデジタル
   的乗算器；被加算数の入力ポートを有し、前記デジタル
   的乗算器の積出力ポートに接続された加数入力ポートを
   有し、そして、和の出力ポートを有しているパラレル・
   ビット加算器；前記パラレル・ビット加算器の和出力ポ
   ートに接続された入力ポートと、出力ポートを有し、そ
   して、前記フィルタ・クロック・パルスが規則的に反復
   するときのレートでクロックされる第１のクロック・ラ
   ッチ；前記第１のクロック・ラッチの出力ポートに接続
   された入力ポートと、出力ポートを有し、そして、前記
   フィルタ・クロック・パルスが規則的に反復するときの
   レートでクロックされる第２のクロック・ラッチ；前記
   第２のクロック・ラッチの出力ポートに接続された入力
   ポートと、出力ポートを有し、そして、前記フィルタ・
   クロック・パルスが規則的に反復するときのレートでク
   ロックされる第３のクロック・ラッチ；前記第３のクロ
   ック・ラッチの出力ポートに接続された入力ポートと、
   出力ポートを有し、そして、前記フィルタ・クロック・
   パルスが規則的に反復するときのレートでクロックされ
   る第４のクロック・ラッチ；該第２の２進カウンタが０
   カウントにあるときに、各４クロック・パルスの持続期
   間を除いて、前記第４のクロック・ラッチの出力ポート
   からの信号を前記パラレル・ビット加算器の被加算数入
   力ポートに対して加え、該第２の２進カウンタが０カウ
   ントにあるときに、第２および第０のクロック・パルス
   の持続期間中に、前記第３のクロック・ラッチの出力ポ
   ートからの信号を前記パラレル・ビット加算器の被加算
   数入力ポートに対して加え、そして、該第２の２進カウ
   ンタが０カウントにあるときに、第１および第３のクロ
   ック・パルスの持続期間中に、前記パラレル・ビット加
   算器の被加算数入力ポートに対して算術的０を加えるた
   めの被加算数選択手段；前記第２のクロック・ラッチの
   出力ポートから前記デシメーション・フィルタに対する
   第１の出力信号を取り出すための手段；および前記第４
   のクロック・ラッチの出力ポートから前記デシメーショ
   ン・フィルタに対する第２の出力信号を取り出すための
   手段；を含んでなる前記のデシメーション・フィルタ。
2. 【請求項２】複数チャンネルのデシメーション・フィル
   タであって：規則的に反復するフィルタ・クロック・パ
   ルスを供給するための手段；第０位および第１位の連続
   的なステージを有する第１の２進カウンタであって、そ
   の第０位のステージに加えられたときに前記規則的に反
   復するフィルタ・クロック・パルスのモデュロ−４のカ
   ウントを表す第１のデジタル的な電気信号のそれぞれの
   ビットを発生させ、そして、モデュロ−４のカウントが
   なされたときに前記規則的に反復するフィルタ・クロッ
   ク・パルスの第３のパルス毎にその第１位のステージか
   らオーバフロー・パルスを発生させる前記第１の２進カ
   ウンタ；第２から第（ｎ−１）までのそれぞれの連続的
   な数によって同定される複数の連続的なステージを有す
   る第２の２進カウンタであって、前記第１の２進カウン
   タの第１位のステージからの前記オーバフロー・パルス
   のモデュロ−２^(n-2)のカウントを表す第２のデジタル
   的な電気信号のそれぞれのビットを発生させる前記第２
   の２進カウンタ；前記第１のデジタル信号の最下位ビッ
   トとして前記第１の２進カウンタの第０位ステージから
   供給されるビットに応答して、前記第２のデジタル的な
   電気信号を選択的に補数化することにより、第３のデジ
   タル的な電気信号を発生させるための手段；前記フィル
   タ・クロック・パルスが規則的に反復するときの１／４
   のレートで供給される第１のビット・ストリームを受け
   入れるための第１の入力ポートを有し、前記フィルタ・
   クロック・パルスが規則的に反復するときの１／４のレ
   ートで供給される第２のビット・ストリームを受け入れ
   るための第２の入力ポートを有し、そして、前記第１の
   ２進カウンタの前記第２位のステージによって発生され
   るビットで定まるように前記第１および第２のビット・
   ストリームが交互に選択される出力ポートを有している
   第１のマルチプレクサ；前記第３のデジタル的な電気信
   号を受け入れるために接続された被乗数入力ポートを有
   し、前記第１のマルチプレクサの出力ポートに接続され
   た乗数入力ポートを有し、そして、積の出力ポートを有
   しているデジタル的乗算器；被加算数の入力ポートを有
   し、前記デジタル的乗算器の積出力ポートに接続された
   加数入力ポートを有し、そして、和の出力ポートを有し
   ているパラレル・ビット加算器；前記パラレル・ビット
   加算器の和出力ポートに接続された入力ポートと、出力
   ポートを有し、そして、前記フィルタ・クロック・パル
   スが規則的に反復するときのレートでクロックされる第
   １のクロック・ラッチ；前記第１のクロック・ラッチの
   出力ポートに接続された入力ポートと、出力ポートを有
   し、そして、前記フィルタ・クロック・パルスが規則的
   に反復するときのレートでクロックされる第２のクロッ
   ク・ラッチ；前記第２のクロック・ラッチの出力ポート
   に接続された入力ポートと、出力ポートを有し、そし
   て、前記フィルタ・クロック・パルスが規則的に反復す
   るときのレートでクロックされる第３のクロック・ラッ
   チ；前記第３のクロック・ラッチの出力ポートに接続さ
   れた入力ポートと、出力ポートを有し、そして、前記フ
   ィルタ・クロック・パルスが規則的に反復するときのレ
   ートでクロックされる第４のクロック・ラッチ；該第２
   の２進カウンタが０カウントにあるときに、各４クロッ
   ク・パルスの持続期間を除いて、前記第４のクロック・
   ラッチの出力ポートからの信号を前記パラレル・ビット
   加算器の被加算数入力ポートに対して加え、該第２の２
   進カウンタが０カウントにあるときに、第２および第０
   のクロック・パルスの持続期間中に、前記第３のクロッ
   ク・ラッチの出力ポートからの信号を前記パラレル・ビ
   ット加算器の被加算数入力ポートに対して加え、そし
   て、該第２の２進カウンタが０カウントにあるときに、
   第１および第３のクロック・パルスの持続期間中に、前
   記パラレル・ビット加算器の被加算数入力ポートに対し
   て算術的０を加えるための被加算数選択手段；前記第２
   のクロック・ラッチの出力ポートから前記デシメーショ
   ン・フィルタに対する第１の出力信号を取り出すための
   手段；および前記第４のクロック・ラッチの出力ポート
   から前記デシメーション・フィルタに対する第２の出力
   信号を取り出すための手段；を含んでなる前記の複数チ
   ャンネルのデシメーション・フィルタ。