JP2000258473A - 無効電力演算装置及び無効電力量測定装置 - Google Patents
無効電力演算装置及び無効電力量測定装置Info
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Abstract
(57)【要約】
【課題】 アナログ部を少なくすることができ、ＬＳＩ
化しても小型なものとなりローコスト化できる無効電力
演算装置及び無効電力量測定装置を提供する。 【解決手段】 入力端子Ｔ１、Ｔ２から入力された電圧
Ｖ１、電流Ａ１をデルタ変調器１０１、１０２でそれぞ
れＡ−Ｄ変換して１ビット出力データとし、デルタ変調
器１０１の１ビット出力データを、ＲＡＭ（半導体メモ
リ）またはシフトレジスタを用いた移相回路１１５によ
り入力電圧Ｖ１の９０°相当分だけ遅延した後、後段の
回路により無効電力の演算を行う。この構成により、ア
ナログ部を少なくすることができ、ＬＳＩ化しても小型
なものとなりローコスト化できる。
化しても小型なものとなりローコスト化できる無効電力
演算装置及び無効電力量測定装置を提供する。 【解決手段】 入力端子Ｔ１、Ｔ２から入力された電圧
Ｖ１、電流Ａ１をデルタ変調器１０１、１０２でそれぞ
れＡ−Ｄ変換して１ビット出力データとし、デルタ変調
器１０１の１ビット出力データを、ＲＡＭ（半導体メモ
リ）またはシフトレジスタを用いた移相回路１１５によ
り入力電圧Ｖ１の９０°相当分だけ遅延した後、後段の
回路により無効電力の演算を行う。この構成により、ア
ナログ部を少なくすることができ、ＬＳＩ化しても小型
なものとなりローコスト化できる。
Description
【０００１】
【発明の属する技術分野】本発明は被測定系の交流電
流、電圧から無効電力を演算する無効電力演算装置、及
び無効電力量を演算する無効電力量測定装置に関するも
のである。
流、電圧から無効電力を演算する無効電力演算装置、及
び無効電力量を演算する無効電力量測定装置に関するも
のである。
【０００２】
【従来の技術】有効電力は、交流電圧、交流電流をそれ
ぞれＶ、Ｉとしその位相角差をψとすると、 Ｗ＝Ｖ・Ｉ・ｃｏｓψ であらわされる。
ぞれＶ、Ｉとしその位相角差をψとすると、 Ｗ＝Ｖ・Ｉ・ｃｏｓψ であらわされる。
【０００３】また、無効電力は、 Ｑ＝Ｖ・Ｉ・ｓｉｎψ で、 Ｑ＝Ｖ・Ｉ・ｓｉｎψ＝Ｖ・Ｉ・ｃｏｓ（９０°−ψ） ＝−Ｖ・Ｉ・ｃｏｓ（ψ−９０°） となり、有効電力の演算に対し電圧または電流を９０°
移相し演算を行う方法が一般的である。
移相し演算を行う方法が一般的である。
【０００４】図６に、従来の無効電力演算装置の構成を
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
【０００５】無効電力は、 Ｑ＝Ｖ１・Ａ１・ｓｉｎψ であるので９０°の移相が必要になる。
【０００６】
【発明が解決しようとする課題】この方式を用いた場
合、以下のような欠点があった。 ソフトにて電圧Ｖ１、または電流Ａ１のデータを移相
するため、例えば、Ａ−Ｄ変換器２０１、２０２の出力
が１６ビットならば１６ビットをシフトせねばならず処
理が複雑になり、また、メモリやレジスタを過大に使用
する必要があった。
合、以下のような欠点があった。 ソフトにて電圧Ｖ１、または電流Ａ１のデータを移相
するため、例えば、Ａ−Ｄ変換器２０１、２０２の出力
が１６ビットならば１６ビットをシフトせねばならず処
理が複雑になり、また、メモリやレジスタを過大に使用
する必要があった。
【０００７】ソフトにて演算を行っているので、移相
の演算や乗算命令処理に時間がかかり、忙しく他の仕事
をソフトにて行いにくい。 Ａ−Ｄ変換器２０１、２０２を使用しているので変換
に時間がかかり、サンプル精度を上げにくい。精度を上
げるにはビット数を上げる必要があるが、ビット数を上
げると高価なものになる。
の演算や乗算命令処理に時間がかかり、忙しく他の仕事
をソフトにて行いにくい。 Ａ−Ｄ変換器２０１、２０２を使用しているので変換
に時間がかかり、サンプル精度を上げにくい。精度を上
げるにはビット数を上げる必要があるが、ビット数を上
げると高価なものになる。
【０００８】本発明は、このような従来例に対し、以下
の点で優位となる無効電力演算装置、及びこれを用いた
無効電力量測定装置を提供することを目的としている。 無効電力演算のための移相手段、演算手段をコンパク
トにまとめローコストな無効電力演算装置及び無効電力
量測定装置を供給する。 ＣＰＵのソフト処理を最小限にしソフト処理を容易に
する。または、オールハードにて無効電力演算装置及び
無効電力量測定装置を構成できるものとする。 ＬＳＩ化に適した回路構成を得る。
の点で優位となる無効電力演算装置、及びこれを用いた
無効電力量測定装置を提供することを目的としている。 無効電力演算のための移相手段、演算手段をコンパク
トにまとめローコストな無効電力演算装置及び無効電力
量測定装置を供給する。 ＣＰＵのソフト処理を最小限にしソフト処理を容易に
する。または、オールハードにて無効電力演算装置及び
無効電力量測定装置を構成できるものとする。 ＬＳＩ化に適した回路構成を得る。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
は、被測定系の電圧、電流に正比例した信号をそれぞれ
Ａ−Ｄ変換器によりデジタル値に変換し無効電力を演算
する装置において、半導体メモリを用いた移相手段によ
り電圧または電流のデジタル値に時間遅延を与え移相す
ることを特徴とする。
は、被測定系の電圧、電流に正比例した信号をそれぞれ
Ａ−Ｄ変換器によりデジタル値に変換し無効電力を演算
する装置において、半導体メモリを用いた移相手段によ
り電圧または電流のデジタル値に時間遅延を与え移相す
ることを特徴とする。
【００１０】このような構成により、アナログ部を少な
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またソフト処理を最小限にしソフト
処理を容易にすることができる。
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またソフト処理を最小限にしソフト
処理を容易にすることができる。
【００１１】請求項２に記載の本発明は、被測定系の電
圧、電流に正比例した信号をそれぞれＡ−Ｄ変換器によ
りデジタル値に変換し無効電力を演算する装置におい
て、シフトレジスタを用いた移相手段により電圧または
電流のデジタル値に時間遅延を与え移相することを特徴
とする。
圧、電流に正比例した信号をそれぞれＡ−Ｄ変換器によ
りデジタル値に変換し無効電力を演算する装置におい
て、シフトレジスタを用いた移相手段により電圧または
電流のデジタル値に時間遅延を与え移相することを特徴
とする。
【００１２】このような構成により、アナログ部を少な
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またオールハードで構成することが
できる。
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またオールハードで構成することが
できる。
【００１３】請求項３に記載の本発明は、被測定系の電
圧、電流に正比例した信号をそれぞれＡ−Ｄ変換器によ
りデジタル値に変換し無効電力を演算する装置におい
て、電圧または電流側のＡ−Ｄ変換器の前段に、コンデ
ンサ、抵抗器、及び演算増幅器からなる移相回路を設け
移相することを特徴とする。
圧、電流に正比例した信号をそれぞれＡ−Ｄ変換器によ
りデジタル値に変換し無効電力を演算する装置におい
て、電圧または電流側のＡ−Ｄ変換器の前段に、コンデ
ンサ、抵抗器、及び演算増幅器からなる移相回路を設け
移相することを特徴とする。
【００１４】このような構成により、オールハードで無
効電力演算装置を構成することができる。請求項４に記
載の本発明は、請求項１に記載の無効電力演算装置にお
いて、Ａ−Ｄ変換器はｌビットＡ−Ｄ変換器であり、移
相手段はＡ−Ｄ変換器の出力である１ビットデータに時
間遅延を与え移相効果をもたらすものであることを特徴
とする。
効電力演算装置を構成することができる。請求項４に記
載の本発明は、請求項１に記載の無効電力演算装置にお
いて、Ａ−Ｄ変換器はｌビットＡ−Ｄ変換器であり、移
相手段はＡ−Ｄ変換器の出力である１ビットデータに時
間遅延を与え移相効果をもたらすものであることを特徴
とする。
【００１５】請求項５に記載の本発明は、請求項２に記
載の無効電力演算装置において、Ａ−Ｄ変換器は１ビッ
トＡ−Ｄ変換器であり、移相手段はＡ−Ｄ変換器の出力
である１ビットデータに時間遅延を与え移相効果をもた
らすものであることを特徴とする。
載の無効電力演算装置において、Ａ−Ｄ変換器は１ビッ
トＡ−Ｄ変換器であり、移相手段はＡ−Ｄ変換器の出力
である１ビットデータに時間遅延を与え移相効果をもた
らすものであることを特徴とする。
【００１６】請求項６に記載の本発明は、請求項３に記
載の無効電力演算装置において、Ａ−Ｄ変換器は１ビッ
トＡ−Ｄ変換器であることを特徴とする。請求項７に記
載の本発明は、請求項４に記載の無効電力演算装置にお
いて、移相手段は、１ビットＡ−Ｄ変換器の出力である
１ビットデータを逐次記憶する半導体メモリと、クロッ
クをカウントし半導体メモリの書込みアドレスを指し示
すためのカウンタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、カウンタのカウン
ト値と周波数検出手段の出力値とに基づいて半導体メモ
リの読み出しアドレスを指し示すために設けられた手段
とを具備することを特徴とする。
載の無効電力演算装置において、Ａ−Ｄ変換器は１ビッ
トＡ−Ｄ変換器であることを特徴とする。請求項７に記
載の本発明は、請求項４に記載の無効電力演算装置にお
いて、移相手段は、１ビットＡ−Ｄ変換器の出力である
１ビットデータを逐次記憶する半導体メモリと、クロッ
クをカウントし半導体メモリの書込みアドレスを指し示
すためのカウンタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、カウンタのカウン
ト値と周波数検出手段の出力値とに基づいて半導体メモ
リの読み出しアドレスを指し示すために設けられた手段
とを具備することを特徴とする。
【００１７】請求項８に記載の本発明は、請求項５に記
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
【００１８】請求項９に記載の本発明は、請求項６に記
載の無効電力演算装置において、移相回路は、演算増幅
器と、コンデンサと、抵抗器と、移相量を決定するため
に設けられ、被測定系の電圧または電流に正比例した信
号の周波数をカウントする周波数検出手段と、コンデン
サと抵抗器とにより所望の時定数を得るために設けられ
たスイッチ手段と、周波数検出手段の出力に基づいてス
イッチ手段のスイッチを選択する選択信号を発生するデ
コーダとを具備することを特徴とする。
載の無効電力演算装置において、移相回路は、演算増幅
器と、コンデンサと、抵抗器と、移相量を決定するため
に設けられ、被測定系の電圧または電流に正比例した信
号の周波数をカウントする周波数検出手段と、コンデン
サと抵抗器とにより所望の時定数を得るために設けられ
たスイッチ手段と、周波数検出手段の出力に基づいてス
イッチ手段のスイッチを選択する選択信号を発生するデ
コーダとを具備することを特徴とする。
【００１９】請求項１０に記載の本発明は、請求項７乃
至請求項９のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
至請求項９のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
【００２０】請求項１１に記載の本発明は、請求項７乃
至請求項９のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
至請求項９のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
【００２１】請求項９に記載の本発明に係る無効電力量
測定装置は、請求項１乃至請求項１１のいずれかに記載
の無効電力演算装置に、デジタル積算手段を設け、無効
電力量を演算するようにしたことを特徴とする。
測定装置は、請求項１乃至請求項１１のいずれかに記載
の無効電力演算装置に、デジタル積算手段を設け、無効
電力量を演算するようにしたことを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。なお、以下の図におい
て、同符号は同一部分または対応部分を示す。
施形態について詳細に説明する。なお、以下の図におい
て、同符号は同一部分または対応部分を示す。
【００２３】（第１の実施形態）図１に、本発明の第１
の実施形態に係る無効電力演算装置の構成を示す。図１
において、Ｔ１、Ｔ２はそれぞれ被測定系の電圧、電流
に正比例した電圧Ｖ１、電流Ａ１を入力する入力端子で
ある。
の実施形態に係る無効電力演算装置の構成を示す。図１
において、Ｔ１、Ｔ２はそれぞれ被測定系の電圧、電流
に正比例した電圧Ｖ１、電流Ａ１を入力する入力端子で
ある。
【００２４】１０１、１０２はそれぞれデルタ変調器と
呼ばれる１ビットＡ−Ｄ変換器で、入力端子Ｔ１、Ｔ２
から入力された電圧Ｖ１、電流Ａ１をそれぞれ１ビット
のパルス信号ｆ（ｎ）、ｇ（ｎ）に符号化して出力して
いる。そのタイミングはクロックφ、（デルタ変調器１
０２についてはクロックφの反転）により決められる。
呼ばれる１ビットＡ−Ｄ変換器で、入力端子Ｔ１、Ｔ２
から入力された電圧Ｖ１、電流Ａ１をそれぞれ１ビット
のパルス信号ｆ（ｎ）、ｇ（ｎ）に符号化して出力して
いる。そのタイミングはクロックφ、（デルタ変調器１
０２についてはクロックφの反転）により決められる。
【００２５】クロックφの立ち上がり時に積分器１０５
（または積分器１０６）の出力電圧Ｆ（ｎ）（または出
力電流Ｇ（ｎ））と入力電圧Ｖ１（または入力電流Ａ
１）の大きさをコンパレータ１０３（またはコンパレー
タ１０４）で比較し、Ｖｌ＞Ｆ（ｎ）（またはＡ１＞Ｇ
（ｎ））の時はデルタ変調器１０１（またはデルタ変調
器１０２）は‘Ｈ’レベルを出力し、積分器１０５（ま
たは積分器１０６）は＋Δｖだけ積分される。またＶｌ
＜Ｆ（ｎ）（またはＡ１＜Ｇ（ｎ））の時は‘Ｌ’レベ
ルを出力し、積分器１０５（または積分器１０６）は−
Δｖだけ積分を行う。
（または積分器１０６）の出力電圧Ｆ（ｎ）（または出
力電流Ｇ（ｎ））と入力電圧Ｖ１（または入力電流Ａ
１）の大きさをコンパレータ１０３（またはコンパレー
タ１０４）で比較し、Ｖｌ＞Ｆ（ｎ）（またはＡ１＞Ｇ
（ｎ））の時はデルタ変調器１０１（またはデルタ変調
器１０２）は‘Ｈ’レベルを出力し、積分器１０５（ま
たは積分器１０６）は＋Δｖだけ積分される。またＶｌ
＜Ｆ（ｎ）（またはＡ１＜Ｇ（ｎ））の時は‘Ｌ’レベ
ルを出力し、積分器１０５（または積分器１０６）は−
Δｖだけ積分を行う。
【００２６】１１５は移相回路で、デルタ変調器１０１
のパルス出力信号ｆ（ｎ）を９０°分遅延したパルス信
号ｆ１（ｎ）を出力している。なお、遅延時間ならびに
タイミングはコンパレータ１１４からの信号を参照して
演算している。
のパルス出力信号ｆ（ｎ）を９０°分遅延したパルス信
号ｆ１（ｎ）を出力している。なお、遅延時間ならびに
タイミングはコンパレータ１１４からの信号を参照して
演算している。
【００２７】１０７、１０８はアップダウンカウンタ
で、デルタ変調器１０１、１０２により、それぞれカウ
ントのアップダウンを制御され、クロックφ（またはク
ロックφの反転）のクロック数をカウントしている。ア
ップダウンカウンタ１０７、１０８の出力はそれぞれＦ
１（ｎ）、Ｇ（ｎ）となり、入力電圧Ｖ１（９０°分遅
延後）、入力電流Ａ１をそれぞれＡ−Ｄ変換した値とな
る。
で、デルタ変調器１０１、１０２により、それぞれカウ
ントのアップダウンを制御され、クロックφ（またはク
ロックφの反転）のクロック数をカウントしている。ア
ップダウンカウンタ１０７、１０８の出力はそれぞれＦ
１（ｎ）、Ｇ（ｎ）となり、入力電圧Ｖ１（９０°分遅
延後）、入力電流Ａ１をそれぞれＡ−Ｄ変換した値とな
る。
【００２８】１０９はデータセレクタで、加減算器１１
０にアップダウンカウンタ１０７、１０８のどちらの値
を与えるかを選択している。クロックφの‘Ｈ’レベル
にてアップダウンカウンタ１０７側のデータが選択さ
れ、クロックφの‘Ｌ’レベルにてアップダウンカウン
タ１０８側のデータが選択される。
０にアップダウンカウンタ１０７、１０８のどちらの値
を与えるかを選択している。クロックφの‘Ｈ’レベル
にてアップダウンカウンタ１０７側のデータが選択さ
れ、クロックφの‘Ｌ’レベルにてアップダウンカウン
タ１０８側のデータが選択される。
【００２９】１１０は加減算器で、Ａ、Ｂ入力の２つの
デジタル値（ラッチ１１１の出力値Ｑ（ｎ−１）と、ア
ップダウンカウンタ１０７の出力値Ｆ１（ｎ）または、
アップダウンカウンタ１０８の出力値Ｇ（ｎ））を順次
加算または減算している。Ｂ入力については（＋／−）
端子に入力される信号にて加算、減算が決定される。
デジタル値（ラッチ１１１の出力値Ｑ（ｎ−１）と、ア
ップダウンカウンタ１０７の出力値Ｆ１（ｎ）または、
アップダウンカウンタ１０８の出力値Ｇ（ｎ））を順次
加算または減算している。Ｂ入力については（＋／−）
端子に入力される信号にて加算、減算が決定される。
【００３０】（＋／−）端子には、デルタ変調器１０１
またはデルタ変調器１０２の出力が入力される。クロッ
クφの‘Ｈ’レベルにてデルタ変調器１０２側の出力
が、クロックφの‘Ｌ’レベルにてデルタ変調器１０１
側の出力が選択される。（＋／−）端子が‘Ｈ’であれ
ば加算、‘Ｌ’であれば減算となる。加減算器１１０の
出力は瞬時毎のＶ１（９０°分遅延後）×Ａ１に比例し
た値Ｑ（ｎ）となる。
またはデルタ変調器１０２の出力が入力される。クロッ
クφの‘Ｈ’レベルにてデルタ変調器１０２側の出力
が、クロックφの‘Ｌ’レベルにてデルタ変調器１０１
側の出力が選択される。（＋／−）端子が‘Ｈ’であれ
ば加算、‘Ｌ’であれば減算となる。加減算器１１０の
出力は瞬時毎のＶ１（９０°分遅延後）×Ａ１に比例し
た値Ｑ（ｎ）となる。
【００３１】１１１はラツチで、加減算器１１０の出力
Ｑ（ｎ）の１つ前のＱ（ｎ−１）をラッチする。よって
その出力はＱ（ｎ−１）となる。１１２は加算器で、ラ
ッチ１１１の出力Ｑ（ｎ−１）と加算器１１２自身の１
ステツプ前までの総和∫Ｑ（ｎ−２）との加算を行って
いる。その結果、瞬時毎の電圧Ｖｌ、電流Ａｌの乗算値
の積算値∫Ｑ（ｎ）を得ることができる。
Ｑ（ｎ）の１つ前のＱ（ｎ−１）をラッチする。よって
その出力はＱ（ｎ−１）となる。１１２は加算器で、ラ
ッチ１１１の出力Ｑ（ｎ−１）と加算器１１２自身の１
ステツプ前までの総和∫Ｑ（ｎ−２）との加算を行って
いる。その結果、瞬時毎の電圧Ｖｌ、電流Ａｌの乗算値
の積算値∫Ｑ（ｎ）を得ることができる。
【００３２】次に、図２に、移相回路１１５の具体的構
成を示す。図２において、１２１はＲＡＭ（半導体メモ
リ）１２４のライトアドレス（書込み番地）を指定する
目的で設けられたカウンタで、デルタ変調器１０１を駆
動しているクロックφと同期しているクロックφをフリ
ーランにてカウントしている。
成を示す。図２において、１２１はＲＡＭ（半導体メモ
リ）１２４のライトアドレス（書込み番地）を指定する
目的で設けられたカウンタで、デルタ変調器１０１を駆
動しているクロックφと同期しているクロックφをフリ
ーランにてカウントしている。
【００３３】１２２はカウンタで、コンパレータ１１４
からの信号を基にカウンタ１２１に印加しているクロッ
クφと同じクロックφをカウントし、例えば入力電圧Ｖ
１の一周期分のクロック数をカウントしている。カウン
タ１２２は入力電圧Ｖ１の４分の１の周期、つまり９０
°遅延分のクロック数を算出する目的で設けられてい
る。
からの信号を基にカウンタ１２１に印加しているクロッ
クφと同じクロックφをカウントし、例えば入力電圧Ｖ
１の一周期分のクロック数をカウントしている。カウン
タ１２２は入力電圧Ｖ１の４分の１の周期、つまり９０
°遅延分のクロック数を算出する目的で設けられてい
る。
【００３４】１２３は加算器で、カウンタ１２１の出力
するＲＡＭ１２４のライトアドレスを示す数値に、カウ
ンタ１２２の出力する一周期のカウント数の４分の１を
示す数値を加算し９０°遅延分のアドレスを算出してい
る。
するＲＡＭ１２４のライトアドレスを示す数値に、カウ
ンタ１２２の出力する一周期のカウント数の４分の１を
示す数値を加算し９０°遅延分のアドレスを算出してい
る。
【００３５】カウンタ１２２の出力数値を４分の１する
にはカウンタ１２２の出力値の下位２ビットをシフトす
る等簡単な方法で実現することができる。加算器１２３
の出力はＲＡＭ１２４のリードアドレス（読み出し番
地）を指し示している。
にはカウンタ１２２の出力値の下位２ビットをシフトす
る等簡単な方法で実現することができる。加算器１２３
の出力はＲＡＭ１２４のリードアドレス（読み出し番
地）を指し示している。
【００３６】なお、上記説明では、カウンタ１２２は、
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。このよう
に、複数周期毎に、複数周期分のクロック数を出力した
場合でも、加算器１２３において、この入力された複数
周期分のクロック数から４分の１周期分のカウント数を
算出し、この数値をＲＡＭ１２１のライトアドレスを示
す数値に加算して９０°遅延分のアドレスを算出するこ
とができる。
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。このよう
に、複数周期毎に、複数周期分のクロック数を出力した
場合でも、加算器１２３において、この入力された複数
周期分のクロック数から４分の１周期分のカウント数を
算出し、この数値をＲＡＭ１２１のライトアドレスを示
す数値に加算して９０°遅延分のアドレスを算出するこ
とができる。
【００３７】さらに、カウンタ１２２において、カウン
トした一周期分または複数周期分のクロック数から４分
の１周期分のカウント数を算出し、この数値を出力する
ように構成すれば、加算器１２３においてはその数値を
そのままカウンタ１２１の出力するＲＡＭのライトアド
レスを示す数値に加算することによりリードアドレスを
算出することができる。
トした一周期分または複数周期分のクロック数から４分
の１周期分のカウント数を算出し、この数値を出力する
ように構成すれば、加算器１２３においてはその数値を
そのままカウンタ１２１の出力するＲＡＭのライトアド
レスを示す数値に加算することによりリードアドレスを
算出することができる。
【００３８】１２４はＲＡＭ（半導体メモリ）でデルタ
変調器１０１の出力信号を１クロック毎に順次カウンタ
１２１の指し示すアドレスに記録している。また、１ク
ロック毎に順次、加算器１２３の示すアドレスのデータ
を出力し次段のアップダウンカウンタ１０７に入力して
いる。このＲＡＭ１２４は、１ビットを格納できればよ
いので、１ビット×Ｎ個のものを使用する。ここでＮ
は、入力電圧Ｖｌの一周期の４分の１のカウント数を十
分カバーできるものとし、カウンタ１２１の最大カウン
ト数はこのＮに一致するものとする。
変調器１０１の出力信号を１クロック毎に順次カウンタ
１２１の指し示すアドレスに記録している。また、１ク
ロック毎に順次、加算器１２３の示すアドレスのデータ
を出力し次段のアップダウンカウンタ１０７に入力して
いる。このＲＡＭ１２４は、１ビットを格納できればよ
いので、１ビット×Ｎ個のものを使用する。ここでＮ
は、入力電圧Ｖｌの一周期の４分の１のカウント数を十
分カバーできるものとし、カウンタ１２１の最大カウン
ト数はこのＮに一致するものとする。
【００３９】以上説明したように、この実施形態におい
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次記憶するＲＡＭ１２４と、クロックをカウ
ントしＲＡＭ１２４のライトアドレスを指し示すための
カウンタ１２１と、移相量を決定するために設けられ、
被測定系の電圧に正比例した信号Ｖ１（５０Ｈｚ等）の
周波数をカウントする周波数検出手段であるカウンタ１
２２と、カウンタ１２１のカウント値とカウンタ１２２
の出力値とを加算しＲＡＭ１２４のリードアドレスを指
し示すために設けられた加算器とで構成されている。
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次記憶するＲＡＭ１２４と、クロックをカウ
ントしＲＡＭ１２４のライトアドレスを指し示すための
カウンタ１２１と、移相量を決定するために設けられ、
被測定系の電圧に正比例した信号Ｖ１（５０Ｈｚ等）の
周波数をカウントする周波数検出手段であるカウンタ１
２２と、カウンタ１２１のカウント値とカウンタ１２２
の出力値とを加算しＲＡＭ１２４のリードアドレスを指
し示すために設けられた加算器とで構成されている。
【００４０】このように本構成を用いると、デルタ変調
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
【００４１】この実施形態の構成によれば、次のような
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にて処理を行うので、１ビットデータの処理とな
り回路をコンパクトにできる。 ソフト処理を最小限にしソフト処理を容易にすること
ができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にて処理を行うので、１ビットデータの処理とな
り回路をコンパクトにできる。 ソフト処理を最小限にしソフト処理を容易にすること
ができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【００４２】（第２の実施形態）次に、本発明の第２の
実施形態に係る無効電力演算装置について説明する。こ
の第２の実施形態においても、無効電力演算装置の全体
の構成は第１の実施形態の場合と同じように図１に示す
構成であるが、この第２の実施形態においては移相回路
１１５を、シフトレジスタを用いて構成している。
実施形態に係る無効電力演算装置について説明する。こ
の第２の実施形態においても、無効電力演算装置の全体
の構成は第１の実施形態の場合と同じように図１に示す
構成であるが、この第２の実施形態においては移相回路
１１５を、シフトレジスタを用いて構成している。
【００４３】この第２の実施形態における移相回路１１
５の構成を図３に示す。図３において、１３１はカウン
タで、クロックφのカウントをコンパレータ１１４の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントし一周期毎にそのカウント
値を出力している。
５の構成を図３に示す。図３において、１３１はカウン
タで、クロックφのカウントをコンパレータ１１４の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントし一周期毎にそのカウント
値を出力している。
【００４４】１３２はデコーダで、カウンタ１３１にて
カウントしたＶ１の一周期分のカウント値から一周期の
４分の１に当たるカウント値をデコードし、複数のＡＮ
Ｄゲート１３４のうち、必要なゲート１３４を開くよう
に制御している。
カウントしたＶ１の一周期分のカウント値から一周期の
４分の１に当たるカウント値をデコードし、複数のＡＮ
Ｄゲート１３４のうち、必要なゲート１３４を開くよう
に制御している。
【００４５】１３３はシフトレジスタで、デルタ変調器
１０１から出力される１ビットデータ列をクロックφの
タイミングにて、つまりデルタ変調器１０１の各１ビッ
ト出力毎にシフトを行っている。シフトレジスタ１３３
の段数はデルタ変調器１０１から出力されるデータを入
力電圧Ｖ１の４分の１周期の時間分はカバーできる段数
用意されていなくてはならい。
１０１から出力される１ビットデータ列をクロックφの
タイミングにて、つまりデルタ変調器１０１の各１ビッ
ト出力毎にシフトを行っている。シフトレジスタ１３３
の段数はデルタ変調器１０１から出力されるデータを入
力電圧Ｖ１の４分の１周期の時間分はカバーできる段数
用意されていなくてはならい。
【００４６】１３５はＯＲゲートで、カウンタ１３１で
カウントしたＶ１の周期に応じシフトレジスタ１３３の
所望の段数の出力を後段のアップダウンカウンタ１０７
に伝えている。
カウントしたＶ１の周期に応じシフトレジスタ１３３の
所望の段数の出力を後段のアップダウンカウンタ１０７
に伝えている。
【００４７】なお、上記説明では、カウンタ１３１は、
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。さらに、
カウンタ１３１において、カウントした一周期分または
複数周期分のクロック数から４分の１周期分のカウント
数を算出し、この数値を出力するように構成してもよ
い。
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。さらに、
カウンタ１３１において、カウントした一周期分または
複数周期分のクロック数から４分の１周期分のカウント
数を算出し、この数値を出力するように構成してもよ
い。
【００４８】以上説明したように、この実施形態におい
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次シフトするシフトレジスタ１３３と、移相
量を決定するために設けられ、被測定系の電圧に正比例
した信号Ｖ１（５０Ｈｚ等）の周波数をカウントする周
波数検出手段であるカウンタ１３１、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート群
と、カウンタ１３１の出力に基づいてゲート群のゲート
を選択する選択信号を発生するデコーダ１３２で構成さ
れている。
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次シフトするシフトレジスタ１３３と、移相
量を決定するために設けられ、被測定系の電圧に正比例
した信号Ｖ１（５０Ｈｚ等）の周波数をカウントする周
波数検出手段であるカウンタ１３１、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート群
と、カウンタ１３１の出力に基づいてゲート群のゲート
を選択する選択信号を発生するデコーダ１３２で構成さ
れている。
【００４９】このように本構成を用いると、デルタ変調
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
【００５０】この実施形態の構成によれば、次のような
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にてシフトを行うので、１ビットデータのシフト
となり回路をコンパクトにできる。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にてシフトを行うので、１ビットデータのシフト
となり回路をコンパクトにできる。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【００５１】（第３の実施形態）次に、本発明の第３の
実施形態に係る無効電力演算装置について説明する。こ
の第３の実施形態は、移相回路をデルタ変調器１０１の
前段に設けたものである。
実施形態に係る無効電力演算装置について説明する。こ
の第３の実施形態は、移相回路をデルタ変調器１０１の
前段に設けたものである。
【００５２】この第３の実施形態に係る無効電力演算装
置の構成を図４に示す。図４において、１１６は移相回
路で、Ｔｌからの入力電圧Ｖｌを９０°移相し、デルタ
変調器１０１に印加している。
置の構成を図４に示す。図４において、１１６は移相回
路で、Ｔｌからの入力電圧Ｖｌを９０°移相し、デルタ
変調器１０１に印加している。
【００５３】移相回路１１６の具体的構成を図５に示
す。図５において、１４１は演算増幅器、Ｒ１、Ｒ２、
Ｒ３〜Ｒｎは抵抗器、Ｃ１はコンデンサである。移相量
はコンデンサＣｌ及び抵抗器Ｒ３〜Ｒｎの時定数にて決
定される。
す。図５において、１４１は演算増幅器、Ｒ１、Ｒ２、
Ｒ３〜Ｒｎは抵抗器、Ｃ１はコンデンサである。移相量
はコンデンサＣｌ及び抵抗器Ｒ３〜Ｒｎの時定数にて決
定される。
【００５４】１４２はコンパレータで、入力電圧Ｖ１を
コンパレートし、パルス信号としている。１４３はカウ
ンタでクロックφのカウントをコンパレータ１４２の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントしカウント数を一周期毎に
出力している。なお、カウンタ１４３は、入力電圧Ｖ１
の複数周期分のクロック数をカウントし、このカウント
数を、複数周期毎に出力するように構成してもよい。
コンパレートし、パルス信号としている。１４３はカウ
ンタでクロックφのカウントをコンパレータ１４２の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントしカウント数を一周期毎に
出力している。なお、カウンタ１４３は、入力電圧Ｖ１
の複数周期分のクロック数をカウントし、このカウント
数を、複数周期毎に出力するように構成してもよい。
【００５５】１４４はデコーダで、カウンタ１４３にて
カウントした入力電圧Ｖ１の一周期分（または複数周期
分）のカウント値からデコードし、スイッチＳＷ３〜Ｓ
Ｗｎからなるスイッチ群のスイッチのうち必要なスイッ
チを開くように制御している。
カウントした入力電圧Ｖ１の一周期分（または複数周期
分）のカウント値からデコードし、スイッチＳＷ３〜Ｓ
Ｗｎからなるスイッチ群のスイッチのうち必要なスイッ
チを開くように制御している。
【００５６】以上説明したように、この実施形態におい
ては、移相回路は、演算増幅器１４１と、コンデンサＣ
１と、抵抗器Ｒ１〜Ｒｎと、移相量を決定するために設
けられ、被測定系の電圧に正比例した信号Ｖ１（５０Ｈ
ｚ等）の周波数をカウントする周波数検出手段であるコ
ンパレータ１４２及びカウンタ１４３と、コンデンサＣ
１と抵抗器Ｒ３〜Ｒｎとにより所望の時定数を得るため
に設けられたスイッチＳＷ３〜ＳＷｎと、カウンタ１４
３の出力に基づいてスイッチＳＷ３〜ＳＷｎのうちの所
望のスイッチを選択する選択信号を発生するデコーダ１
４４とで構成されている。
ては、移相回路は、演算増幅器１４１と、コンデンサＣ
１と、抵抗器Ｒ１〜Ｒｎと、移相量を決定するために設
けられ、被測定系の電圧に正比例した信号Ｖ１（５０Ｈ
ｚ等）の周波数をカウントする周波数検出手段であるコ
ンパレータ１４２及びカウンタ１４３と、コンデンサＣ
１と抵抗器Ｒ３〜Ｒｎとにより所望の時定数を得るため
に設けられたスイッチＳＷ３〜ＳＷｎと、カウンタ１４
３の出力に基づいてスイッチＳＷ３〜ＳＷｎのうちの所
望のスイッチを選択する選択信号を発生するデコーダ１
４４とで構成されている。
【００５７】このように本構成を用いると、デルタ変調
器１０１の入力信号を電圧Ｖ１の９０°相当分だけ遅延
することになり、図４に示すシステムにて無効電力の演
算を行うことができる。
器１０１の入力信号を電圧Ｖ１の９０°相当分だけ遅延
することになり、図４に示すシステムにて無効電力の演
算を行うことができる。
【００５８】この実施形態の構成によれば、次のような
メリットがある。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
メリットがある。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【００５９】なお、上記第１乃至第３の実施形態におい
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
【００６０】また、上記第１乃至第３の実施形態におい
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
以下のメリットを有する無効電力演算装置、及び無効電
力量測定装置を実現することができる。 アナログ部が少ないのでＬＳＩ化しても小型なものと
なりローコスト化できる。 ソフト処理を最小限にしソフト処理を容易にすること
ができ、またはオールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
以下のメリットを有する無効電力演算装置、及び無効電
力量測定装置を実現することができる。 アナログ部が少ないのでＬＳＩ化しても小型なものと
なりローコスト化できる。 ソフト処理を最小限にしソフト処理を容易にすること
ができ、またはオールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【図１】 本発明の第１及び第２の実施形態に係る無効
電力演算装置の構成を示すブロック図。
電力演算装置の構成を示すブロック図。
【図２】 第１の実施形態における移相回路の具体的構
成を示すブロック図。
成を示すブロック図。
【図３】 第２の実施形態における移相回路の具体的構
成を示すブロック図。
成を示すブロック図。
【図４】 本発明の第３の実施形態に係る無効電力演算
装置の構成を示すブロック図。
装置の構成を示すブロック図。
【図５】 第３の実施形態における移相回路の具体的構
成を示すブロック図。
成を示すブロック図。
【図６】 従来例の構成を示すブロック図。
１０１、１０２…デルタ変調器 １０３、１０４…コンパレータ １０５、１０６…積分器 １０７、１０８…アップダウンカウンタ １０９…データセレクタ １１０…加減算器 １１１…ラッチ １１２…加算器 １１３…ゲート １１４…コンパレータ １１５、１１６…移相回路 １２１、１２２…カウンタ １２３…加算器 １２４…ＲＡＭ（半導体メモリ） １３１…カウンタ １３２…デコーダ １３３…シフトレジスタ １３４…ＡＮＤゲート １３５…ＯＲゲート １４１…演算増幅器 １４２…コンパレータ １４３…カウンタ １４４…デコーダ Ｃ１…コンデンサ Ｒ１〜Ｒｎ…抵抗器 ＳＷ３〜ＳＷｎ…スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月１４日（２０００．３．１
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図４に、従来の無効電力演算装置の構成を
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
は、被測定系の電圧、電流に正比例した信号をそれぞれ
Ａ−Ｄ変換器によりデジタル値に変換し無効電力を演算
する装置において、１ビットデータを出力する１ビット
Ａ−Ｄ変換器と、１ビットＡ−Ｄ変換器が出力した１ビ
ットデータに時間遅延を与えて移相効果をもたらすもの
であることを特徴とする。請求項２に記載の本発明は、
請求項１に記載の無効電力演算装置において、移相手段
に半導体メモリを用いて電圧または電流のデジタル値に
時間遅延を与え移送することを特徴とする。
は、被測定系の電圧、電流に正比例した信号をそれぞれ
Ａ−Ｄ変換器によりデジタル値に変換し無効電力を演算
する装置において、１ビットデータを出力する１ビット
Ａ−Ｄ変換器と、１ビットＡ−Ｄ変換器が出力した１ビ
ットデータに時間遅延を与えて移相効果をもたらすもの
であることを特徴とする。請求項２に記載の本発明は、
請求項１に記載の無効電力演算装置において、移相手段
に半導体メモリを用いて電圧または電流のデジタル値に
時間遅延を与え移送することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】請求項３に記載の発明は、請求項１に記載
の無効電力演算装置において、移相手段にシフトレジス
タを用いて電圧または電流のデジタル値に時間遅延を与
え移送することを特徴とする。
の無効電力演算装置において、移相手段にシフトレジス
タを用いて電圧または電流のデジタル値に時間遅延を与
え移送することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項４に記載の本発明は、請求項２に記
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次記憶す
る半導体メモリと、クロックをカウントし半導体メモリ
の書込みアドレスを指し示すためのカウンタと、移相量
を決定するために設けられ、被測定系の電圧または電流
に正比例した信号の周波数をカウントする周波数検出手
段と、カウンタのカウント値と周波数検出手段の出力値
とに基づいて半導体メモリの読み出しアドレスを指し示
すために設けられた手段とを具備することを特徴とす
る。
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次記憶す
る半導体メモリと、クロックをカウントし半導体メモリ
の書込みアドレスを指し示すためのカウンタと、移相量
を決定するために設けられ、被測定系の電圧または電流
に正比例した信号の周波数をカウントする周波数検出手
段と、カウンタのカウント値と周波数検出手段の出力値
とに基づいて半導体メモリの読み出しアドレスを指し示
すために設けられた手段とを具備することを特徴とす
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】請求項５に記載の本発明は、請求項３に記
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】請求項６に記載の本発明は、請求項４乃至
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】請求項７に記載の本発明は、請求項４乃至
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】請求項８に記載の本発明に係る無効電力量
測定装置は、請求項１乃至請求項７のいずれかに記載の
無効電力演算装置に、デジタル積算手段を設け、無効電
力量を演算するようにしたことを特徴とする。
測定装置は、請求項１乃至請求項７のいずれかに記載の
無効電力演算装置に、デジタル積算手段を設け、無効電
力量を演算するようにしたことを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】削除
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】削除
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】なお、上記第１乃至第２の実施形態におい
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】また、上記第１乃至第２の実施形態におい
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施形態に係る無効電
力演算装置に構成を示すブロック図。
力演算装置に構成を示すブロック図。
【図２】第１の実施形態における移相回路の具体的構成
を示すブロック図。
を示すブロック図。
【図３】第２の実施形態における移相回路の具体的構成
を示すブロック図。
を示すブロック図。
【図４】従来例の構成を示すブロック図。
【符号の説明】 １０１、１０２…デルタ変調器 １０３、１０４…コンパレータ １０５、１０６…積分器 １０７、１０８…アップダウンカウンタ １０９…データセレクタ １１０…加減算器 １１１…ラッチ １１２、１２３…加算器 １１３…ゲート １１４…コンパレータ １１５…移相回路 １２１、１２２、１３１…カウンタ １２４…ＲＡＭ（半導体メモリ） １３２…デコーダ １３３…シフトレジスタ １３４…ＡＮＤゲート １３５…ＯＲゲート
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】削除
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】削除
Claims (12)
- 【請求項１】被測定系の電圧、電流に正比例した信号を
それぞれＡ−Ｄ変換器によりデジタル値に変換し無効電
力を演算する装置において、半導体メモリを用いた移相
手段により電圧または電流のデジタル値に時間遅延を与
え移相することを特徴とした無効電力演算装置。 - 【請求項２】被測定系の電圧、電流に正比例した信号を
それぞれＡ−Ｄ変換器によりデジタル値に変換し無効電
力を演算する装置において、シフトレジスタを用いた移
相手段により電圧または電流のデジタル値に時間遅延を
与え移相することを特徴とした無効電力演算装置。 - 【請求項３】被測定系の電圧、電流に正比例した信号を
それぞれＡ−Ｄ変換器によりデジタル値に変換し無効電
力を演算する装置において、電圧または電流側のＡ−Ｄ
変換器の前段に、コンデンサ、抵抗器、及び演算増幅器
からなる移相回路を設け移相することを特徴とした無効
電力演算装置。 - 【請求項４】請求項１に記載の無効電力演算装置におい
て、前記Ａ−Ｄ変換器はｌビットＡ−Ｄ変換器であり、
前記移相手段は前記Ａ−Ｄ変換器の出力である１ビット
データに時間遅延を与え移相効果をもたらすものである
ことを特徴とした無効電力演算装置。 - 【請求項５】請求項２に記載の無効電力演算装置におい
て、前記Ａ−Ｄ変換器は１ビットＡ−Ｄ変換器であり、
移相手段は前記Ａ−Ｄ変換器の出力である１ビットデー
タに時間遅延を与え移相効果をもたらすものであること
を特徴とした無効電力演算装置。 - 【請求項６】請求項３に記載の無効電力演算装置におい
て、前記Ａ−Ｄ変換器は１ビットＡ−Ｄ変換器であるこ
とを特徴とした無効電力演算装置。 - 【請求項７】請求項４に記載の無効電力演算装置におい
て、前記移相手段は、前記１ビットＡ−Ｄ変換器の出力
である１ビットデータを逐次記憶する半導体メモリと、
クロックをカウントし前記半導体メモリの書込みアドレ
スを指し示すためのカウンタと、移相量を決定するため
に設けられ、被測定系の電圧または電流に正比例した信
号の周波数をカウントする周波数検出手段と、前記カウ
ンタのカウント値と前記周波数検出手段の出力値とに基
づいて半導体メモリの読み出しアドレスを指し示すため
に設けられた手段とを具備することを特徴とした無効電
力演算装置。 - 【請求項８】請求項５に記載の無効電力演算装置におい
て、前記移相手段は、前記１ビットＡ−Ｄ変換器の出力
である１ビットデータを逐次シフトするシフトレジスタ
と、移相量を決定するために設けられ、被測定系の電圧
または電流に正比例した信号の周波数をカウントする周
波数検出手段と、所望のシフトレジスタのシフト段を選
択するために設けられたゲート手段と、前記周波数検出
手段の出力に基づいて前記ゲート手段のゲートを選択す
る選択信号を発生するデコーダとを具備することを特徴
とした無効電力演算装置。 - 【請求項９】請求項６に記載の無効電力演算装置におい
て、前記移相回路は、演算増幅器と、コンデンサと、抵
抗器と、移相量を決定するために設けられ、被測定系の
電圧または電流に正比例した信号の周波数をカウントす
る周波数検出手段と、前記コンデンサと前記抵抗器とに
より所望の時定数を得るために設けられたスイッチ手段
と、前記周波数検出手段の出力に基づいて前記スイッチ
手段のスイッチを選択する選択信号を発生するデコーダ
とを具備することを特徴とした無効電力演算装置。 - 【請求項１０】請求項７乃至請求項９のいずれかに記載
の無効電力演算装置において、前記周波数検出手段は被
測定系の電圧または電流に正比例した信号の１周期毎に
所定の信号を出力するものであることを特徴とした無効
電力演算装置。 - 【請求項１１】請求項７乃至請求項９のいずれかに記載
の無効電力演算装置において、前記周波数検出手段は被
測定系の電圧または電流に正比例した信号の複数周期毎
に所定の信号を出力するものであることを特徴とした無
効電力演算装置。 - 【請求項１２】請求項１乃至請求項１１のいずれかに記
載の無効電力演算装置に、デジタル積算手段を設け、無
効電力量を演算するようにしたことを特徴とした無効電
力量測定装置。
Priority Applications (5)
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|---|---|---|---|
| JP05781599A JP3312006B2 (ja) | 1999-03-05 | 1999-03-05 | 無効電力演算装置及び無効電力量測定装置 |
| US09/518,150 US6496783B1 (en) | 1999-03-05 | 2000-03-03 | Electric power calculation system |
| DE10010545A DE10010545B4 (de) | 1999-03-05 | 2000-03-03 | Berechnungssystem für elektrische Leistung |
| CNB001067354A CN1265202C (zh) | 1999-03-05 | 2000-03-03 | 功率运算系统以及无功功率运算器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05781599A JP3312006B2 (ja) | 1999-03-05 | 1999-03-05 | 無効電力演算装置及び無効電力量測定装置 |
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ID=13066428
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|---|---|---|---|
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| DE69120880T2 (de) * | 1990-08-23 | 1996-11-28 | Yokogawa Electric Corp | Abtastende Messeinrichtung |
| US5301121A (en) * | 1991-07-11 | 1994-04-05 | General Electric Company | Measuring electrical parameters of power line operation, using a digital computer |
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-
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2000
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