JPS6343005B2 - - Google Patents
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- Publication number
- JPS6343005B2 JPS6343005B2 JP56172643A JP17264381A JPS6343005B2 JP S6343005 B2 JPS6343005 B2 JP S6343005B2 JP 56172643 A JP56172643 A JP 56172643A JP 17264381 A JP17264381 A JP 17264381A JP S6343005 B2 JPS6343005 B2 JP S6343005B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
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- signal
- conversion
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- Prior art date
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- Expired
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- 238000006243 chemical reaction Methods 0.000 claims description 29
- 238000005259 measurement Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明はアナログ信号をデジタル信号に変換
するAD変換装置に関する。
するAD変換装置に関する。
アナログ信号をデジタル量に変換するAD変換
器は、これまで種々のものが提案され実施されて
いるが、一般に微小信号値から比較的大なる信号
値までのアナログ量をデジタル量に変換するには
分解能の高いAD変換器が必要である。しかし分
解能が増加すると増加に比例して変換時間が長く
なるので、変換時間を長くしないで分解能を増加
するためには各ビツト当りの変換時間（クロツク
速度）を速くしなければならず、さらにそれに伴
ないAD変換器のすべての要素を高速化しなけれ
ばならずこれには限界がある。
器は、これまで種々のものが提案され実施されて
いるが、一般に微小信号値から比較的大なる信号
値までのアナログ量をデジタル量に変換するには
分解能の高いAD変換器が必要である。しかし分
解能が増加すると増加に比例して変換時間が長く
なるので、変換時間を長くしないで分解能を増加
するためには各ビツト当りの変換時間（クロツク
速度）を速くしなければならず、さらにそれに伴
ないAD変換器のすべての要素を高速化しなけれ
ばならずこれには限界がある。
それゆえにこの発明の目的は、変換処理時間を
落すことなく分解能の高い高精度のAD変換装置
を提供するにある。
落すことなく分解能の高い高精度のAD変換装置
を提供するにある。
以上の目的を達成するためにこの発明のAD変
換装置は、AD変換器の入力信号が一定範囲に入
るように、DA変換器と、このDA変換器出力と
入力信号のアナログ量の引き算を行なう引き算器
と、引算されたアナログ量を増幅して前記AD変
換器に加える増幅器と、前記AD変換器入力が一
定範囲に入るようにモニタしDA変換器入力を制
御する回路とを備えるとともに、DA変換器出力
の単位ビツト変化に対応するAD変換器出力の変
化値を較正されたDA変換値として記憶する手段
と、この記憶手段に記憶されている較正された
DA変換値と前記DA変換器制御入力を乗算し、
さらに前記AD変換器の測定毎のAD変換出力を
加算する演算手段をも備え、演算手段の演算結果
を入力信号に対するAD変換出力値として導出す
るようにしている。
換装置は、AD変換器の入力信号が一定範囲に入
るように、DA変換器と、このDA変換器出力と
入力信号のアナログ量の引き算を行なう引き算器
と、引算されたアナログ量を増幅して前記AD変
換器に加える増幅器と、前記AD変換器入力が一
定範囲に入るようにモニタしDA変換器入力を制
御する回路とを備えるとともに、DA変換器出力
の単位ビツト変化に対応するAD変換器出力の変
化値を較正されたDA変換値として記憶する手段
と、この記憶手段に記憶されている較正された
DA変換値と前記DA変換器制御入力を乗算し、
さらに前記AD変換器の測定毎のAD変換出力を
加算する演算手段をも備え、演算手段の演算結果
を入力信号に対するAD変換出力値として導出す
るようにしている。
以下図面に示す実施例を参照してこの発明を詳
細に説明する。
細に説明する。
第１図はこの発明の一実施例を示すAD変換装
置の回路ブロツク図である。図においてアナログ
引算器１は入力に被測定信号としての入力信号Ａ
とDA変換器２の出力Ｂを入力に受けるように構
成しており、その出力端には入力信号Ａと信号Ｂ
の引算値が出力される。引算器１の出力はさらに
増幅器３に接続されている。増幅器３の増幅度は
256（８ビツト分）となるように選定されている。
増幅器３の出力端は12ビツト構成のAD変換器４
の入力端に接続されるとともに比較器５，６の入
力端にそれぞれ接続されている。比較器５，６は
AD変換器４の入力をモニタする回路であつて増
幅器３の出力ＤがAD変換器４のスケール内にあ
るときは比較器５，６の出力Ｆ，Ｇはいずれもロ
ーレベルとなり、もし増幅器３の出力信号Ｄが、
AD変換器４のフルスケールよりもアンダスケー
ルの場合比較器５の出力Ｆがハイレベルとなり、
信号ＤがAD変換器４のフルスケールよりもオー
バスケールする場合は比較器６の出力Ｇがハイレ
ベルなるように構成されている。比較器５，６の
出力端はアツプダウンカウンタ７の入力端に接続
されている。アツプダウンカウンタ７は制御回路
８よりの信号ａにより、比較器５，６よりの信号
Ｆあるいは信号Ｇのハイレベルに応じて、クロツ
クパルスｂをダウンカウント、あるいはアツプカ
ウントするように構成されている。アツプダウン
カウンタ７の出力端はDA変換器２の入力端に接
続されている。DA変換器２は10ビツトで構成さ
れており、アツプダウンカウンタ７のカウントデ
ジタル値に応じたアナログ信号値Ｂを出力して引
算器１に加え、増幅器３の出力信号ＤがAD変換
器４のフルスケール内に入るように補正する。
置の回路ブロツク図である。図においてアナログ
引算器１は入力に被測定信号としての入力信号Ａ
とDA変換器２の出力Ｂを入力に受けるように構
成しており、その出力端には入力信号Ａと信号Ｂ
の引算値が出力される。引算器１の出力はさらに
増幅器３に接続されている。増幅器３の増幅度は
256（８ビツト分）となるように選定されている。
増幅器３の出力端は12ビツト構成のAD変換器４
の入力端に接続されるとともに比較器５，６の入
力端にそれぞれ接続されている。比較器５，６は
AD変換器４の入力をモニタする回路であつて増
幅器３の出力ＤがAD変換器４のスケール内にあ
るときは比較器５，６の出力Ｆ，Ｇはいずれもロ
ーレベルとなり、もし増幅器３の出力信号Ｄが、
AD変換器４のフルスケールよりもアンダスケー
ルの場合比較器５の出力Ｆがハイレベルとなり、
信号ＤがAD変換器４のフルスケールよりもオー
バスケールする場合は比較器６の出力Ｇがハイレ
ベルなるように構成されている。比較器５，６の
出力端はアツプダウンカウンタ７の入力端に接続
されている。アツプダウンカウンタ７は制御回路
８よりの信号ａにより、比較器５，６よりの信号
Ｆあるいは信号Ｇのハイレベルに応じて、クロツ
クパルスｂをダウンカウント、あるいはアツプカ
ウントするように構成されている。アツプダウン
カウンタ７の出力端はDA変換器２の入力端に接
続されている。DA変換器２は10ビツトで構成さ
れており、アツプダウンカウンタ７のカウントデ
ジタル値に応じたアナログ信号値Ｂを出力して引
算器１に加え、増幅器３の出力信号ＤがAD変換
器４のフルスケール内に入るように補正する。
AD変換器４の出力端はレジスタ９，１０に接
続されるとともに、加算器１４にも接続されてい
る。レジスタ９，１０はDA変換器２を較正する
のに使用されるレジスタであつて、DA変換器２
の出力を信号Ｈの１ビツト分だけ変化させるとき
のAD変換器４の変化前後の出力を記憶するレジ
スタである。レジスタ９，１０はさらに引算器１
１に接続されている。引算器１１はＪ―Ｉの引算
を行ない、その結果値をレジスタ１２に記憶する
ように構成されている。このレジスタ１２には
DA変換器２の入力を１ビツト分変化させた場合
のAD変換器４出力への影響度合、すなわち較正
されたDA変換値をデジタル値で記憶している。
レジスタ１２の出力Ｌは掛算器１３の入力の一端
に加えられるように接続されている。またアツプ
ダウンカウンタ７の出力Ｈも掛算器１３の入力の
他端に加えられるように接続されている。掛算器
１３は信号Ｌと信号Ｈを乗算しその積Ｍを加算器
１４に加えられるように構成されている。
続されるとともに、加算器１４にも接続されてい
る。レジスタ９，１０はDA変換器２を較正する
のに使用されるレジスタであつて、DA変換器２
の出力を信号Ｈの１ビツト分だけ変化させるとき
のAD変換器４の変化前後の出力を記憶するレジ
スタである。レジスタ９，１０はさらに引算器１
１に接続されている。引算器１１はＪ―Ｉの引算
を行ない、その結果値をレジスタ１２に記憶する
ように構成されている。このレジスタ１２には
DA変換器２の入力を１ビツト分変化させた場合
のAD変換器４出力への影響度合、すなわち較正
されたDA変換値をデジタル値で記憶している。
レジスタ１２の出力Ｌは掛算器１３の入力の一端
に加えられるように接続されている。またアツプ
ダウンカウンタ７の出力Ｈも掛算器１３の入力の
他端に加えられるように接続されている。掛算器
１３は信号Ｌと信号Ｈを乗算しその積Ｍを加算器
１４に加えられるように構成されている。
以上のように構成される実施例回路について、
先ずDA変換器２の補正信号Ｂの影響度合の読取
り、すなわち較正されたDA出力を得る場合につ
いて説明する。先ず、入力信号Ａを任意の値たと
えば０ボルトとし、比較器５，６の出力Ｆ，Ｇが
ハイレベルとならないようすなわち信号ＤがAD
変換器４のフルスケール内に入るようにアツプダ
ウンカウンタ７の出力Ｈを適当な値に設定する。
そして制御回路８よりの制御信号ｅ，ｆ，ｇによ
りAD変換器４を働かせた後、レジスタ９にその
出力を記憶する。次にアツプダウンカウンタ７の
出力ＨをLSBだけ減少させ、この減少に対応し
て増幅器３の出力信号が増加するので制御回路８
よりの制御信号ｅ，ｆ，ｈでAD変換器４の出力
Ｅを読みレジスタ１０に記憶する。そして次のス
テツプで引算器１１でレジスタ１０の出力Ｊから
レジスタ９の出力Ｉを減じて、Ｊ―Ｉをレジスタ
１２に記憶する。このレジスタ１２の記憶内容が
較正されたDA変換値となる。
先ずDA変換器２の補正信号Ｂの影響度合の読取
り、すなわち較正されたDA出力を得る場合につ
いて説明する。先ず、入力信号Ａを任意の値たと
えば０ボルトとし、比較器５，６の出力Ｆ，Ｇが
ハイレベルとならないようすなわち信号ＤがAD
変換器４のフルスケール内に入るようにアツプダ
ウンカウンタ７の出力Ｈを適当な値に設定する。
そして制御回路８よりの制御信号ｅ，ｆ，ｇによ
りAD変換器４を働かせた後、レジスタ９にその
出力を記憶する。次にアツプダウンカウンタ７の
出力ＨをLSBだけ減少させ、この減少に対応し
て増幅器３の出力信号が増加するので制御回路８
よりの制御信号ｅ，ｆ，ｈでAD変換器４の出力
Ｅを読みレジスタ１０に記憶する。そして次のス
テツプで引算器１１でレジスタ１０の出力Ｊから
レジスタ９の出力Ｉを減じて、Ｊ―Ｉをレジスタ
１２に記憶する。このレジスタ１２の記憶内容が
較正されたDA変換値となる。
AD変換器４のフルスケールを第２図に示すＭ
（０〜Vv）とすると、このAD変換器４が12ビツ
トであり、DA変換器２が10ビツト構成している
ので、DA変換器２のLSBの変化に対してAD変
換器４のフルスケールに対して1/4の影響度を持
つことになる。たとえば増幅器３の出力Ｄが第２
図の〔ｖ〕よりも若干〔Ｍ／４よりも小〕オーバ
スケールしている場合には、アツプダウンカウン
タ７を１カウントアツプするだけで、増幅器３の
出力Ｄは第２図のｍ４の領域内に位置することに
なる。
（０〜Vv）とすると、このAD変換器４が12ビツ
トであり、DA変換器２が10ビツト構成している
ので、DA変換器２のLSBの変化に対してAD変
換器４のフルスケールに対して1/4の影響度を持
つことになる。たとえば増幅器３の出力Ｄが第２
図の〔ｖ〕よりも若干〔Ｍ／４よりも小〕オーバ
スケールしている場合には、アツプダウンカウン
タ７を１カウントアツプするだけで、増幅器３の
出力Ｄは第２図のｍ４の領域内に位置することに
なる。
さて較正後に測定信号を実際にAD変換する場
合当然測定信号は入力信号Ａとして引算器１に加
えられる。そしてその時の補正信号Ｂと引算され
た出力値Ｃが増幅器３で増幅されたAD変換器４
に信号が加えられる。もしこの信号ＤがAD変換
器４のフルスケール内にあると、比較器５，６の
出力Ｆ，Ｇはいずれもローレベルでありアツプダ
ウンカウンタ７のカウント内容にも変化を生じず
較正時と同様の値を持つ出力Ｈが掛算器１３に加
えられる。一方AD変換器４の入力信号ＤはAD
変換されその出力信号Ｅが加算器１４に加えられ
る。加算器１４では、出力信号Ｅと掛算器１３で
乗算されたＬ×Ｈを加算してＮ＝Ｌ×Ｈ＋Ｅを測
定信号のAD変換値として導出する。
合当然測定信号は入力信号Ａとして引算器１に加
えられる。そしてその時の補正信号Ｂと引算され
た出力値Ｃが増幅器３で増幅されたAD変換器４
に信号が加えられる。もしこの信号ＤがAD変換
器４のフルスケール内にあると、比較器５，６の
出力Ｆ，Ｇはいずれもローレベルでありアツプダ
ウンカウンタ７のカウント内容にも変化を生じず
較正時と同様の値を持つ出力Ｈが掛算器１３に加
えられる。一方AD変換器４の入力信号ＤはAD
変換されその出力信号Ｅが加算器１４に加えられ
る。加算器１４では、出力信号Ｅと掛算器１３で
乗算されたＬ×Ｈを加算してＮ＝Ｌ×Ｈ＋Ｅを測
定信号のAD変換値として導出する。
測定信号が加えられ、増幅器３の出力端に得ら
れる信号ＤがもしAD変換器４のフルスケールを
越えており、アンダスケールあるいはオーバスケ
ールする場合であると、比較器５あるいは６はア
ンダスケールあるいはオーバスケールに応じて出
力信号ＦあるいはＧとしてハイレベル信号を導出
し、アツプダウンカウンタ７をダウン動作あるい
はアツプ動作させ、DA変換器２の出力Ｂを変化
させる。そして信号ＤがAD変換器４のフルスケ
ール内に入るまでアツプダウンカウンタ７の内容
を変化させる。信号ＤがAD変換器４のフルスケ
ール内に入ると比較器５，６の出力Ｆ，Ｇはロー
レベルとなるのでアツプダウンカウンタ７のアツ
プダウン動作は停止する。そしてその時のアツプ
ダウンカウンタ７の出力Ｈが掛算器１３に加えら
れるので掛算器１３は較正値Ｌに信号Ｈを乗算
し、積Ｌ×Ｈが求められる。そして加算器１４で
AD変換器４よりの出力Ｅに掛算器１３よりの値
Ｌ×Ｈを加算して制御信号のAD変換値Ｎを得
る。このAD変換値Ｎは、AD変換器４の12ビツ
ト、増幅器３の256信号（８ビツト）の拡大によ
り20ビツトのものが得られる。
れる信号ＤがもしAD変換器４のフルスケールを
越えており、アンダスケールあるいはオーバスケ
ールする場合であると、比較器５あるいは６はア
ンダスケールあるいはオーバスケールに応じて出
力信号ＦあるいはＧとしてハイレベル信号を導出
し、アツプダウンカウンタ７をダウン動作あるい
はアツプ動作させ、DA変換器２の出力Ｂを変化
させる。そして信号ＤがAD変換器４のフルスケ
ール内に入るまでアツプダウンカウンタ７の内容
を変化させる。信号ＤがAD変換器４のフルスケ
ール内に入ると比較器５，６の出力Ｆ，Ｇはロー
レベルとなるのでアツプダウンカウンタ７のアツ
プダウン動作は停止する。そしてその時のアツプ
ダウンカウンタ７の出力Ｈが掛算器１３に加えら
れるので掛算器１３は較正値Ｌに信号Ｈを乗算
し、積Ｌ×Ｈが求められる。そして加算器１４で
AD変換器４よりの出力Ｅに掛算器１３よりの値
Ｌ×Ｈを加算して制御信号のAD変換値Ｎを得
る。このAD変換値Ｎは、AD変換器４の12ビツ
ト、増幅器３の256信号（８ビツト）の拡大によ
り20ビツトのものが得られる。
なお上記実施例において、AD変換器４の出力
E12ビツトに対して第３図に示すように、較正動
作によつてレジスタ１２に記憶されるＬは約10ビ
ツトであり、この場合の較正変換誤差はLSBの
次下位ビツトに存在する。今たとえばアツプダウ
ンカウンタ７の出力Ｈが仮に２であるとするとＬ
×Ｈは全体的に１ビツト上位にシフトされた形と
なり、誤差ビツトも１ビツト上位に移動する。し
かし有効ビツト長は依然として10ビツト確保され
る。
E12ビツトに対して第３図に示すように、較正動
作によつてレジスタ１２に記憶されるＬは約10ビ
ツトであり、この場合の較正変換誤差はLSBの
次下位ビツトに存在する。今たとえばアツプダウ
ンカウンタ７の出力Ｈが仮に２であるとするとＬ
×Ｈは全体的に１ビツト上位にシフトされた形と
なり、誤差ビツトも１ビツト上位に移動する。し
かし有効ビツト長は依然として10ビツト確保され
る。
以上のようにこの発明のAD変換装置によれ
ば、測定信号を入力してAD変換するに先立つて
較正されたDA変換値を記憶しており、この較正
値分の上位ビツトが決定されているので出力AD
変換値が多ビツトであるにもかかわらず変換速度
はAD変換器のみで決まるので、それだけ変換速
度が速くなる。またDA変換器による補正信号は
較正されAD変換されているので、この装置にお
ける絶対精度が要請されるのは入力部に設けられ
る引算器のみであり、引算器の精度のみを留意す
れば全体として精度の高いAD変換装置が得られ
る。また誤差の存在しないビツトが上位より校正
時の有効長だけ常に確保される。以上より高速、
高精度、高分解能のAD変換装置を得ることがで
きる。Ａ／Ｄ変換器が入力を適正な範囲に存在す
るようアツプダウンカウント動作は測定対象が連
続的に変化する一般的な自然現象による場合きわ
めて少いステツプで実現されるこれによる速度の
低下は実用上無視できる。更にこの発明による
Ａ／Ｄ変換値は全ビツトがゼロになる状態が存在
しないがこれはＡ／Ｄ変換の応用としてCPUに
よるデータ処理を考慮すれば原点座標の移動であ
るとみなされ実用上問題はない。
ば、測定信号を入力してAD変換するに先立つて
較正されたDA変換値を記憶しており、この較正
値分の上位ビツトが決定されているので出力AD
変換値が多ビツトであるにもかかわらず変換速度
はAD変換器のみで決まるので、それだけ変換速
度が速くなる。またDA変換器による補正信号は
較正されAD変換されているので、この装置にお
ける絶対精度が要請されるのは入力部に設けられ
る引算器のみであり、引算器の精度のみを留意す
れば全体として精度の高いAD変換装置が得られ
る。また誤差の存在しないビツトが上位より校正
時の有効長だけ常に確保される。以上より高速、
高精度、高分解能のAD変換装置を得ることがで
きる。Ａ／Ｄ変換器が入力を適正な範囲に存在す
るようアツプダウンカウント動作は測定対象が連
続的に変化する一般的な自然現象による場合きわ
めて少いステツプで実現されるこれによる速度の
低下は実用上無視できる。更にこの発明による
Ａ／Ｄ変換値は全ビツトがゼロになる状態が存在
しないがこれはＡ／Ｄ変換の応用としてCPUに
よるデータ処理を考慮すれば原点座標の移動であ
るとみなされ実用上問題はない。
第１図はこの発明の一実施例を示すAD変換装
置の回路ブロツク図、第２図は第１図実施例にお
けるAD変換器に対するDA変換器の補正の影響
度合を示す図、第３図は第１図実施例における誤
差ビツトの移動を示す図である。 １：アナログ引算器、２：DA変換器、３：増
幅器、４：AD変換器、５，６：比較器、７：ア
ツプダウンカウンタ、８：制御回路、９，１０，
１２：レジスタ、１１：デジタル引算器、１３：
デジタル掛算器、１４：デジタル加算器。
置の回路ブロツク図、第２図は第１図実施例にお
けるAD変換器に対するDA変換器の補正の影響
度合を示す図、第３図は第１図実施例における誤
差ビツトの移動を示す図である。 １：アナログ引算器、２：DA変換器、３：増
幅器、４：AD変換器、５，６：比較器、７：ア
ツプダウンカウンタ、８：制御回路、９，１０，
１２：レジスタ、１１：デジタル引算器、１３：
デジタル掛算器、１４：デジタル加算器。
Claims (1)
- １ DA変換器と、このDA変換器出力と入力信
号の引き算を行う引算器と、この引算器よりの信
号を受けて増幅する増幅器と、増幅器出力を入力
に受けてデジタル量に変換するAD変換器と、こ
のAD変換器の入力が測定可能範囲よりもアンダ
スケールの場合に出力する第１の比較器と、前記
AD変換器の入力が測定可能範囲よりもオーバス
ケールの場合に出力する第２の比較器と、前記第
１の比較器の出力に応答して、ダウンカウント
し、前記第２の比較器の出力に応答して、アツプ
カウントし、そのカウント値を前記DA変換器に
入力するアツプダウンカウンタと、前記DA変換
器の入力の単位ビツト変化に対応する前記AD変
換器出力の変化値を較正されたDA変換値として
記憶する記憶手段と、この記憶手段に記憶されて
いる較正されたDA変換値と前記DA変換器制御
入力を乗算する乗算手段と、この乗算手段の乗算
値と前記AD変換器の測定毎のAD変換出力を加
算する加算手段とよりなり、前記加算手段の演算
結果をAD変換出力値とするAD変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172643A JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
| US06/359,956 US4517550A (en) | 1981-10-27 | 1982-03-19 | Analog to digital conversion method and apparatus |
| GB08208437A GB2108792B (en) | 1981-10-27 | 1982-03-23 | Analog to digital conversion method and apparatus |
| DE19823210571 DE3210571A1 (de) | 1981-10-27 | 1982-03-23 | Analog-digitalwandler-einrichtung |
| AU82128/82A AU545850B2 (en) | 1981-10-27 | 1982-03-30 | A/d converter |
| CA000400209A CA1191614A (en) | 1981-10-27 | 1982-03-31 | Analog to digital conversion method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172643A JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873231A JPS5873231A (ja) | 1983-05-02 |
| JPS6343005B2 true JPS6343005B2 (ja) | 1988-08-26 |
Family
ID=15945679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172643A Granted JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4517550A (ja) |
| JP (1) | JPS5873231A (ja) |
| AU (1) | AU545850B2 (ja) |
| CA (1) | CA1191614A (ja) |
| DE (1) | DE3210571A1 (ja) |
| GB (1) | GB2108792B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709213A (en) * | 1982-07-23 | 1987-11-24 | Garrett Electronics, Inc. | Metal detector having digital signal processing |
| US4535318A (en) * | 1983-11-16 | 1985-08-13 | John Fluke Mfg. Co., Inc. | Calibration apparatus for systems such as analog to digital converters |
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