JPH0761014B2 - アナログ・デイジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、アナログデータをディジタルデータに変換す
るアナログ・ディジタル変換装置に関する。

「従来の技術」 アナログ・ディジタル変換装置は、各種のアナログデー
タをディジタルコンピュータ等で処理したり解析する場
合に広く使用されている。放射線量の測定を行う場合も
同様で、例えば放射線スペクトロメータにおいては、放
射線量測定データをディジタル変換してこれを統計的に
解析処理することが行われている。

アナログ・ディジタル変換装置を、ほぼ均等な幅の所定
数のチャネルを設けた物差しに例えると、この装置はち
ょうど、被測定アナログ信号の長さをこの物差しで測
り、これがチャネル何個分の長さに相当するかを求め
て、そのチャネル数を出力するというような動作をす
る。

第13図の長さＬの被測定アナログ信号１を、チャネル２
の幅がｌの物差し３で測定するところを示した。

図ののように、物差し３の右端と被測定信号１の右端
の位置をそろえて、被測定アナログ信号１の左端をみる
と、これは、物差し３の“ｎ−4"番のチャネルに位置し
ている。その測定値は長さで示すとｌדｎ−3"とな
る。このような原理で動作するアナログ・ディジタル変
換装置からは、“ｎ−4"に相当するディジタル信号が出
力される。“ｎ−4"番のチャネルも幅ｌのチャネルであ
って、この幅ｌは物差し３の最小単位であるから最大ｌ
の測定誤差が生じ得る。従ってチャネル幅が狭くチャネ
ル数の多い物差しほど測定精度が高くなる。

通常、チャネルの幅ｌにも、ばらつきが生じ得る。すべ
てのチャネルの幅が全長にわたって等しくないと、得ら
れるデータの忠実性が不十分となるが、このチャネルの
幅の不均一性を微分非直線性と呼んでいる。

アナログ・ディジタル変換装置におけるこの微分非直線
性を向上させるための方法として、キャパシタの充放電
現象を利用したウィルキンソン法という方法が良く知ら
れている。これは、特に高精度のアナログ・ディジタル
変換を要する装置に広く使用されている。

一方、このウィルキンソン法に比べれば微分非直線性の
改善効果はやや劣るが、変換速度が速く積分直線性の良
い逐次近似式アナログ・ディジタル変換器も良く知られ
ている。この逐次近似式アナログ・ディジタル変換器の
微分非直線性改善のために、ガッティ“GATTI"のイコラ
イズ法という手法が開発されている。

第13図を用いてそのイコライズ法を説明する。

先に説明したように、長さＬの被測定アナログ入力信号
１をほぼ均等な幅ｌを有するｎ個のチャネル２を設けた
物差し３で測定する。

ステップでは、被測定アナログ入力信号１の右端と物
差し３の右端を一致させて、測定値“ｎ−4"を得た。

次のステップでは、物差し３を被測定アナログ入力信
号１の右端より右方へ第“0"番のチャネルの幅ｌだけシ
フトさせて被測定アナログ入力信号１の長さを測定す
る。ステップでの測定値は“ｎ−3"であるが、物差し
３を右へ１チャネル分シフトさせたことを考慮して上記
測定値から“1"を差し引き“ｎ−4"を得る。

ステップで更に右方へ第“1"番のチャネルの幅ｌだけ
物差し３をシフトさせて同様の測定を行うと、今度は
“ｎ−1"という測定値が得られる。これからシフト分を
差し入いて測定値“ｎ−3"を得るが、この値はステップ
、の測定値と相違している。これはこの物差し３の
チャネルの幅ｌの不均一性から生じたものである。

そこで、物差しを右方へ更に１チャネル分ずつシフトさ
せながらステップ、ステップと適当な回数だけ同様
の作業をくり返して、得られたデータの平均値をとるよ
うにする。こうすれば、チャネルの幅の不均一性からく
る測定値の誤差が解消される。

「発明が解決しようとする問題点」 ここで、例えば4096個のチャネルあるいは量子化ステッ
プ数を有するアナログ・ディジタル変換器を用いて被測
定アナログ入力信号を測定する場合を考える。

放射線量測定等のように微分非直線性の十分な改善を要
求されるとき、第13図で説明したような手法を用いて、
64ステップ程度の測定を行いこれを平均する均一化処理
を行うことが好ましい。

ところが、第13図に示すように、物差しをシフトさせな
がら測定を行うと、最大シフト量Ｄを物差しの長さから
差し引いた長さ以上の被測定アナログ入力信号の測定を
することができない。すなわち、64ステップの均一化処
理を行うには4096個のチャネルのうち測定に有効なチャ
ネルは、これから64個を差し引いた4032個となり、残り
の64チャネルは無効なものとなる。この結果、実質的に
このアナログ・ディジタル変換器の分解能を低下させて
しまうことになる。

微分非直線性の一層の改善のために、この均一化処理の
ステップ数を更に増加させようとすれば、ますます有効
チャネル数は減少する。

反面、近年、測定器等の精度はますます向上し、より高
精度のより多チャネルのアナログ・ディジタル変換装置
が要求されている。特に、放射線スペクトル測定等の分
野では、高精度で測定されたデータを分解能の高いアナ
ログ・ディジタル変換器を用いて十分な均一化処理を施
してコンピュータで解析することが必要とされる。

アナログ・ディジタル変換器のチャネル数を十分多いも
のとすればこの点は解決するが、アナログ・ディジタル
変換器はチャネル数の増大に伴って著しくその価格も上
がり、経済性の面で好ましくない。

本発明は以上の点に着目してなされたもので、通常のア
ナログ・ディジタル変換器の最大変換値を越えた入力信
号をも変換処理することができ、かつその出力信号の微
分非直線性を改善する平均化処理を行うことのできるア
ナログ・ディジタル変換装置を提供するものである。

「問題点を解決するための手段」 本発明のアナログ・ディジタル変換装置は、アナログ入
力信号を受け入れる所定の数の量子化ステップを有する
アナログ・ディジタル変換器を用いてディジタル信号出
力を得るものにおいて、 各量子化ステップの量子化幅を均一化補正するためにシ
フトさせる量子化ステップ数を示すカウント値を発生す
るイコライズカウンタを有し、前記したアナログ入力信
号の入力値に応じてアナログ・ディジタル変換器の変換
範囲を調整するためにアナログ入力信号に対して２種類
設けられた基準値と前記したカウント値との和として導
かれるディジタルペデスタル信号と称される補正信号と
を作成する量子化幅平均化回路と、 このディジタルペデスタル信号をアナログ変換してアナ
ログペデスタル信号を得るアナログ・ディジタル変換器
と、 アナログ・ディジタル変換器の前段に設けられ前記した
アナログ入力信号と前記アナログペデスタル信号とを用
いて演算処理を行うアナログ演算器と、 アナログ・ディジタル変換器の後段に設けられてこのデ
ィジタル変換出力とディジタルペデスタル信号とを用い
て演算処理を行い前記したアナログ入力信号に対応する
ディジタル出力信号を得るディジタル演算器と、 前記した２種の基準値を選定するために前記したアナロ
グ入力信号のレベルと比較するための所定の基準レベル
を発生する基準レベル発生器を有し、前記したアナログ
入力信号と比較してアナログ入力信号のレベルを判定し
てその結果からオーバフローやアンダーフローを防止す
るためにアナログ・ディジタル変換器の変換範囲を越え
ない適切な基準値を選択する切り換え段差平均化回路と
が設けられ、 この切り換え段差平均化回路は、前記した基準レベルを
適当な範囲で振動させて閾値を変動させこれによって選
択された基準値を量子化幅平均化回路に入力することを
特徴とするものである。

「作用」 本発明において、ペデスタル信号とは、上述した均一化
処理のために、アナログ入力信号をアナログ・ディジタ
ル変換器のチャネルに対してシフトさせる、シフト量を
表わす信号である。本発明の装置は、アナログ入力信号
がアナログ・ディジタル変換器でそのまま変換できる値
を越えるとき、あらかじめこの入力信号からペデスタル
信号を減算して、変換後に再びこれを加算するようにす
る。そして、ペデスタル信号を２種以上作成してアナロ
グ・ディジタル変換器のチャネルの平均化をおこなう。
ペデスタル信号は、所定の基準値とカウント値とを加算
する等の処理によって得られる。このペデスタル信号に
含まれる基準値を２種以上用意して、通常のアナログ・
ディジタル変換器の最大変換値を越えた入力信号をも変
換処理することを可能にした。また基準値選択のための
基準レベルを変化させて平均化処理を行うことにより、
基準値の前後における微分非直線性の改善をはかること
ができる。

「実施例」 （ブロック図の説明） 第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図である。以下、12ビットのADC（ア
ナログ・ディジタル変換器）を用いて13ビットの変換範
囲を得る場合について実施例を説明する。

このアナログ・ディジタル変換装置には、入力端子11の
側から順に、アナログ演算器12とアナログ・ディジタル
変換器13とディジタル演算器14が設けられている。そし
て、この他に、チャネル幅平均化回路16と、ディジタル
・アナログ変換器17および切り換え段差平均化回路18と
が設けられている。

このアナログ・ディジタル変換装置は、入力端子11に入
力したアナログ入力信号21をアナログ・ディジタル変換
器13で変換して、これに対応するディジタル出力信号22
を得るものである。

アナログ・ディジタル変換器13には、例えば０〔mV〕か
ら4095〔mV〕のアナログ入力信号を“0"から“4095"に
相当する合計12ビットのディジタル信号に変換して出力
する回路を使用する。

アナログ演算器12は例えば第２図に示すように、２つの
入力信号を加算する既知の加算回路とする。この回路は
端子12aにアナログ入力信号を入力し、端子12bに後で説
明するアナログペデスタル信号を入力して、オペアンプ
12cによって両者の加算値を出力するよう動作する。な
おこの実施例では、端子12bに入力するアナログペデス
タル信号の極性を負に設定し、実質的に、アナログ入力
信号からアナログペデスタル信号を差し引いた信号を出
力するように動作させている。

また、この回路は、第３図ａに示すように、端子12bに
一定のオフセット値Ｆが入力したとき、端子12aに入力
したアナログ入力信号Ａがそのままのレベルに対応する
レベルで出力されるよう調整されている。

従って、同図ｂのように、端子12bに信号Ｆ＋Ｃが入力
すると信号Ａ−Ｃが出力され、同図ｃのように、端子12
bに信号Ｃが入力すると信号Ａ−（Ｃ−Ｆ）が出力され
るよう動作する。

次に、ディジタル演算器14は、第４図に示すように、12
ビットの２つのディジタル入力信号ＩとIIを加算し、あ
るいは、信号Ｉから信号IIを差し引いて出力する既知の
集積回路等から構成される回路である。

これは、その制御端子14aに“1"が入力すると上記加算
処理を行い、“0"が入力すると減算処理を行うよう動作
する回路である。また、信号IIが入力する端子のうち、
第11番と第12番の端子には、後で説明する基準値Ｄに相
当する信号が入力し、第７番の端子には、オフセット値
Ｆに相当する信号が入力し、第０番から第６番の端子に
はカウント値Ｃが入力するよう結線されている。従っ
て、この信号IIは実質的に、カウント値Ｃと基準値Ｄと
オフセット値Ｆとを加算した内容の信号となる。

再び第１図へもどって、切り換え段差平均化回路18は、
基準レベル発生器26と、そこから出力された２種の基準
レベルＩ、IIとアナログ入力信号21とを比較する比較回
路27、28と、この比較結果から所定の制御信号THDH、TH
DLを出力するロジック29とから構成されている。

基準レベル発生器26は、例えば第５図に示すように、２
台の発振器を内蔵しており、発振器126aは、例えば2000
〔mV〕を中心に数十ミリボルトの振幅で振動する電圧を
出力する。また、発振器II26bは4000〔mV〕を中心に同
様に振動する電圧を出力する。この2000〔mV〕と4000
〔mV〕というレベルを、本発明において、基準レベルと
呼ぶことにする。

２台の比較回路27、28は、アナログ入力信号21が上記２
種の基準レベルと比較してどのレベルにあるかを判定
し、TTLレベルの信号（THDH）と信号（THDL）とを出力
する。

第６図はこの関係を表わすグラフである。

すなわち、アナログ入力信号21aが基準レベルＩ以下の
ときと、基準レベルＩとIIの間にあるときと、基準レベ
ルII以上のときとで、信号THDHとTHDLの内容はそれぞ
れ、“0",“0"、“0",“1"、“1",“1"、という組合せ
となる。

ロジック29は、この比較回路27、28の出力信号から、一
定の規則の出力信号AH、ALを得る論理回路から構成され
ている。これらの出力信号はディジタル信号である。

このロジック29の出力信号AH、ALから、後で説明する基
準値Ｄが得られ、一方比較回路28の出力信号からオフセ
ット値Ｆが得られる。これらの信号の対応関係を第１表
に示す。なお、（ ）内は、その実質的な数値を示す。

また、この切り換え段差平均化回路18には、比較回路28
の出力信号THDLを反転してディジタル演算器14に送るイ
ンバータ30が設けられている。

チャネル幅平均化回路16は、例えば“0"から“63"まで
のカウント値Ｃを所のクロック信号にタイミングを合わ
せて出力するカウンタ31と、その補数を得る補数作成器
32とから構成されている。これらの回路には既知のディ
ジタル回路に多用されている回路素子をそのまま使用す
ればよい。

なお、補数作成器32は、第７図に示すように、その制御
端子32aに“0"が入力すると、上記カウント値Ｃを各ビ
ットごとに反転して補数を作成し、制御端子32aに“1"
が入力したときは、カウント値をそのまま出力するいわ
ゆるスルー動作を行う。この制御端子32aには、上記切
り換え段差平均化回路18の、比較回路28の出力信号THDL
が入力するよう結線されている。

ディジタル・アナログ変換器17は、第８図に示すよう
に、例えば16ビットのディジタル入力信号をアナログ信
号に変換して出力する回路である。この実施例の場合、
その上位13ビットのみを使用して結線を行っている。

ここで、上記切り換え段差平均化回路18のロジック29か
ら出力される信号は、このディジタル・アナログ変換器
17の第11番と第12番のビットに入力するよう結線されて
いる。これによって、ロジック29の出力AH、ALがそれぞ
れ“1"、“0"のときは、“4096"に相当するディジタル
データがこのディジタル・アナログ変換器17に入力する
ことになる。また、AH、ALがそれぞれ“0"、“1"のとき
は、“2048"に相当するディジタルデータが入力するこ
とになる。

この２種のディジタルデータを本発明において基準値Ｄ
と呼んでいる。

また、切り換え段差平均化回路18の比較回路28の出力信
号THDLが、このディジタル・アナログ変換切17の第７番
のビットに入力する。これによって、このTHDLが“1"の
ときは“128"に相当するディジタルデータがディジタル
・アナログ変換器17に入力することになる。

本発明において、このディジタルデータをオフセット値
Ｆと呼ぶことにする。チャネル幅平均化回路16の出力す
るカウント値Ｃ（これが補数の場合も含む）は、このデ
ィジタル・アナログ変換器17の第０番から第６番の端子
に入力する。

また本発明において、上記基準値Ｄとカウント値Ｃ等を
加算したものをディジタルペデスタル信号と呼ぶことに
する。このディジタルペデスタル信号は、先に説明した
ように、ディジタル・アナログ変換器17に入力する一
方、第４図に示したディジタル演算器14の入力端子IIに
も入力する。ただし、カウント値Ｃは特定の場合、ディ
ジタル・アナログ変換器17に対して補数化されて入力す
る。また、オフセット値Ｆはディジタル・アナログ変換
器17に入力する一方、これが反転されたものがディジタ
ル演算器14に入力する。ディジタル・アナログ変換器17
の出力信号は、このディジタル・ペデスタル信号（Ｄ＋
Ｃに相当する信号）かあるいはこれにオフセット値Ｆを
加えたディジタル信号に対応するものとなる。

本発明において、この出力信号をアナログ・ペデスタル
信号と呼ぶことにする。このアナログ・ペデスタル信号
がアナログ演算器12に入力することは先に説明したとお
りである。

（装置の動作の説明） このアナログ・ディジタル変換装置は、第６図に示した
ように、アナログ入力信号のレベルによって３通りの動
作を行う。

まずアナログ入力信号のレベルが最も高い、基準レベル
IIを越えている場合の動作を説明する。

このとき、第１図において、ロジック29から出力される
信号AH、ALは、それぞれ“1"、“0"となる。

また、比較回路28の出力信号THDLは“1"となる。そし
て、補数作成器32の制御端子に“1"が入力し、これは先
に説明したスルー動作を行う。

従って、ディジタル・アナログ変換器17にはカウンタの
出力するカウント値“0"〜“63"のいずれかと、オフセ
ット値“128"と基準値“4096"の合計値に相当する信号
が入力することになる。

この信号の処理動作を第９図に図示した。この第９図に
おいて、ディジタル・アナログ変換器（DAC）17は、デ
ィジタル入力信号Ｄ＋Ｆ＋Ｃに相当するアナログ出力信
号Ｄ＋Ｆ＋Ｃを得て、これをアナログ演算器（SUB）12
に送る。アナログ演算器（SUB）12は、この信号Ｄ＋Ｆ
＋Ｃをアナログ入力信号Ａから差し引いて信号Ａ−（Ｄ
＋Ｃ）を得る。なお、このときオフセット値Ｆに相当す
る分が信号Ｄ＋Ｆ＋Ｃからあらかじめ差し引かれること
は、第３図で説明したとおりである。

この信号はアナログ・ディジタル変換器13によってディ
ジタル信号Ａ−（Ｄ＋Ｃ）に変換される。

ディジタル演算器14は、この信号Ａ−（Ｄ＋Ｃ）と、先
にディジタル・アナログ変換器17の入力信号として使用
した基準値Ｄとカウンタの出力するカウント値Ｃとを加
算する。なお、このとき、ディジタル演算器に入力する
オフセット値は“0"である。

この演算結果は、〔Ａ−（Ｄ＋Ｃ）〕＋〔Ｄ＋Ｃ〕とな
り、もとのアナログ入力信号Ａに相当するディジタル出
力信号を得る。

この動作が、同一のアナログ入力信号について、カウン
タ31の出力するカウント値“0"から“63"までの合計64
回実行されて、ディジタル演算器14の出力側に接続され
た図示しないコンピュータ等に蓄積され、統計処理され
ることになる。これによって、アナログ・ディジタル変
換器13のチャネルの平均化を行うことができる。このよ
うに、アナログ・ディジタル変換器13は、変換範囲（40
96チャネル）を越えた入力信号が到来しても、入力信号
Ａから（Ｄ＋Ｃ）を差し引いた（4096〜4159チャネル）
の入力範囲で動作している。

次にアナログ入力信号のレベルが基準レベルＩよりも高
くかつ基準レベルIIよりも低いときの動作を説明する。

このときは、第１図のロジック29から出力される信号A
H、ALは、それぞれ“0"、“1"となる。

その他の回路動作は、アナログ入力信号が基準レベルII
を越えた場合と全く同様で、基準値Ｄ＝2048としてその
処理が実行される。

最後に、アナログ入力信号が基準レベルＩ以下の場合の
動作を説明する。

この場合、第１図のロジック29から出力される信号AH、
ALはいずれも“0"で、また比較回路から出力される出力
信号THDLも“0"となる。

また、これによってカウント値Ｃは補数化される。この
補数化されたカウント値をＣ＊と表示すると、この回路
は第10図に示したように動作する。

まず、ディジタル・アナログ変換器17には補数化された
カウント値Ｃ＊が入力し、これに対応するアナログ信号
Ｃ＊が得られる。

この信号Ｃ＊が、アナログ入力信号Ａと共にアナログ演
算器12に入力すると、先に説明したオフセット値Ｆに相
当する値Ｆが加わった信号Ａ−（Ｃ＊−Ｆ）が得られ
る。これがアナログ・ディジタル変換器13によってディ
ジタル信号に変換されてディジタル演算器14に入力す
る。

ディジタル演算器14のもう一方の入力端子には、切り換
え段差平均化回路18から出力された信号THDLがインバー
タ30を経て“1"に反転し、これが“128"に相当する信号
Ｆとして入力する。また、カウンタ31からはディジタル
・アナログ変換器17に入力する信号Ｃ＊の補数に相当す
るカウント値Ｃが入力する。

ディジタル演算器14の制御端子14a（第４図）には信号T
HDLが入力して、ディジタル演算器14は減算処理を行う
モードに切り換えられている。

この結果、ディジタル演算器14において、〔Ａ−（Ｃ＊
−Ｆ）〕−（Ｆ＋Ｃ＋１）の演算処理が実行され、同様
にしてアナログ入力信号Ａに対応するディジタル出力信
号を得ることができる。

この実施例の場合、ディジタル・アナログ変換器17に入
力するカウント値Ｃ＊とディジタル演算器14に入力する
カウント値Ｃとが互いに補数の関係にされている。こう
すると、ディジタル演算器14の入力端子に入力するＦ＋
Ｃ＋１を用いて減算処理をすれば、ただちに（Ｆ−Ｃ
＊）の減算処理を行うことができる。このことから、補
数作成器32はディジタル・アナログ変換器17の入力側で
なく、ディジタル演算器14の入力側に設けても同じ結果
を得る。

このように、一定のオフセット値Ｆを設けておけば、ア
ナログ入力信号Ａがカウント値Ｃの最大値（ここでは
“63"）より小さい値となったときも、アナログ演算器1
2における減算処理に支障を生じることが無い。

一方、第６図に示すように、このような所定の基準レベ
ルＩ、IIを設け、これを固定して演算処理方法を切り換
えると、その出力データに不連続点が生じるおそれがあ
る。その結果は第11図に示すようになってしまう。

そこで、本発明のアナログ・ディジタル変換装置では、
基準レベルを適当な範囲で振動させて、その前後の測定
値の平均化を行っている。すなわち、アナログペデスタ
ル信号を作成するディジタル・アナログ変換器と、アナ
ログ・ディジタル変換器の積分直線性、微分直線性、ゲ
イン等の特性が同一であれば、基準レベルでの切り換え
に伴う段差は発生しない。しかし一般に、両者の特性は
注意深く選んでも差異は避けられない。このため、ある
領域全体を考えると不連続点が生じることが避けられな
い。例えば基準レベルＩの前後で不連続点が発生しない
ように調整（主にディジタル・アナログ変換器）する
と、基準レベルIIの前後で不連続点の発生を防ぐことは
困難である。従って、この調整は基準レベルＩ、IIどち
らの不連続点も同じ程度になるように行うのが通常の方
法である。本実施例の切り換え段差平均化回路18は、こ
の切り換え点を一点ではなく、ある範囲で切り換えるよ
うに平均化することにより、不連続点の大きさを小さ
く、なめらかにする効果をもっている。

「変形例」 以上は12ビット（4096チャネル）のADCを用い13ビット
（8192チャネル）にする場合であったが、本発明のアナ
ログ・ディジタル変換装置は以上の実施例に限定されな
い。第12図はその変換範囲をさらに拡張する例を示して
いる。例えば変換範囲16384チャネルを実現する場合第
１図に示した比較回路27、28に相当するものを６個準備
する。そして、これらに入力する基準レベルを12288、8
192、4096の上下に配置することにより実現できる。そ
の値を、図中、VL1、VH1、VL2、VH2、VL3、VH3と表示し
た。また、ハッチングを付した部分はペデルタル量に相
当する。

また、基準レベルは周期的でなく、ランダムに変化させ
るようにしても何等さしつかえない。

さらに、アナログあるいはディジタル演算器は、加算動
作を行うものでも減算動作を行うものでもいずれでもよ
く、一方で減算した場合、他方で加算するような動作を
行うように制御することができればそれでよい。

また、カウンタは所定のカウント値を出力するものであ
ればよく、例えばマイクロプロセッサ等からランダムな
カウント値を出力するようなものであってもさしつかえ
ない。

「発明の効果」 以上説明した本発明のアナログ・ディジタル変換装置
は、ディジタル・アナログ変換器の変換能力を大幅にア
ップすることができ、また、それに伴う微分非直線性も
十分に改善することができるものである。

【図面の簡単な説明】

第１図は本発明のアナログ・ディジタル変換装置の実施
例を示すブロック図、第２図はこれに使用するアナログ
演算器の詳細を示す結線図、第３図はその動作説明図、
第４図はアナログ・ディジタル変換器の詳細を示す結線
図、第５図は基準レベル発生器の詳細な動作説明図、第
６図は本発明のアナログ・ディジタル変換装置の基準レ
ベルと入力信号との関係を示すの説明図、第７図は補数
作成器の詳細を示す結線図、第８図はディジタル・アナ
ログ変換器の詳細を示す結線図、第９図と第10図は本発
明のアナログ・ディジタル変換装置の動作説明図、第11
図はその演算法の切り換えにより生じる段差の平均化処
理の説明図、第12図はその変形例を示す変換範囲の説明
図、第13図は一般的なチャネルの平均化処理の説明図で
ある。 12……アナログ演算器、 13……アナログ・ディジタル変換器、 14……ディジタル演算器、 16……チャネル幅平均化回路、 17……ディジタル・アナログ変換器、 18……切り換え段差平均化回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ入力信号を受け入れる所定の数の
   量子化ステップを有するアナログ・ディジタル変換器を
   用いてディジタル信号出力を得るものにおいて、 各量子化ステップの量子化幅を均一化補正するためにシ
   フトさせる量子化ステップ数を示すカウント値を発生す
   るイコライズカウンタを有し、前記アナログ入力信号の
   入力値に応じてアナログ・ディジタル変換器の変換範囲
   を調整するためにアナログ入力信号に対して２種類設け
   られた基準値と前記カウント値との和として導かれるデ
   ィジタルペデスタル信号と称される補正信号とを作成す
   る量子化幅平均化回路と、 このディジタルペデスタル信号をアナログ変換してアナ
   ログペデスタル信号を得るアナログ・ディジタル変換器
   と、 前記アナログ・ディジタル変換器の前段に設けられ前記
   アナログ入力信号と前記アナログペデスタル信号とを用
   いて演算処理を行うアナログ演算器と、 前記アナログ・ディジタル変換器の後段に設けられてこ
   のディジタル変換出力と前記ディジタルペデスタル信号
   とを用いて演算処理を行い前記アナログ入力信号に対応
   するディジタル出力信号を得るディジタル演算器と、 前記２種の基準値を選定するために前記アナログ入力信
   号のレベルと比較するための所定の基準レベルを発生す
   る基準レベル発生器を有し、前記アナログ入力信号と比
   較してアナログ入力信号のレベルを判定してその結果か
   ら前記アナログ・ディジタル変換器の変換範囲を越えな
   い適切な前記基準値を選択する切り換え段差平均化回路
   とが設けられ、 この切り換え段差平均化回路は、前記基準レベルを適当
   な範囲で振動させて閾値を変動させこれによって選択さ
   れた基準値を前記量子化幅平均化回路に入力することを
   特徴とするアナログ・ディジタル変換装置。