JP2635616B2

JP2635616B2 - デジタルサンプルレートコンバータ

Info

Publication number: JP2635616B2
Application number: JP62233946A
Authority: JP
Inventors: 典哉坂本; 雅弘山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-18
Filing date: 1987-09-18
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPS6477328A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）映像、音声の無線、有無の伝送、画像処理などをデジ
タル処理する場合、デジタルサンプルレートを変換する
デジタルサンプルレートコンバータに関する。

（従来の技術）近年、映像データや音声データの無線、有線の伝送が
頻繁に行なわれる様になり、通信形態もアナログからデ
ィジタルに移行してきた。

その中で、大きな問題の１つに一度デジタル化された
データをいかに異なるサンプル周波数を持つデジタルデ
ータに変換するかという項目が載げられる。

一度標本化されたデジタルデータをさらに低い周波数
のサンプルレートで標本化するには、サンプルレートコ
ンバータ（以下SRCと記す）は、標本化定理に基づき、
完全な信号を得るには無限のタップが必要となり実現不
可能とされていた。

そこでサンプルレート変換を行なうには、一度標本化
されたデータD/A変換器によってアナログデータにもど
し、再度A/D変換器によって標本化していた。すなわ
ち、第７図に示すように、入力端子11に供給された第１
の標本化クロックf₁に基づいて標本化されているデジタ
ルデータを、D/A変換回路12によってアナログデータに
変換し、このアナログデータを第２の標本化クロックf₂
に基づいて、A/D変換回路13によって標本化し、出力端
子14にサンプルレートがf₁からf₂に変換されたデジタル
データを得るものである。

（発明が解決しようとする問題点）しかしながら、上記のような従来のデジタルサンプル
レートコンバート手段では、デジタルデータを一旦アナ
ログデータに戻した後、標本化するようにしているた
め、D/A、A/D両変換回路の非線形性による波形のひずみ
が増大するという問題が生じる。

このため、デジタルサンプルレートコンバートを行な
う場合、A/D変換及びD/A変換を繰り返すのではなく、第
１の標本化クロックによって標本化されているデジタル
データを、そのまま第２の標本化クロックによって標本
化できるようにすることが望まれている。

そこで、この発明は波形ののひずみの少ないデジタル
サンプルレートコンバート処理を行うことのできる極め
て良好なデジタルサンプルレートコンバータを提供する
ことを目的とする。

［発明の構成］（問題点を解決するための手段）すなわち、この発明に係るデジタルサンプルレートコ
ンバート制御回路は、第１の標本化クロックで標本化さ
れているデジタルデータを、さらに、第１の標本化クロ
ックと異なる周波数を有する第２の標本化クロックを用
いて標本化するデジタルサンプルレートコンバート回路
を対象としている。

そして、第１の標本化クロックを、その遅延量の合計
が該第１の標本化クロックの周期に対応するように、所
定量づつ複数回遅延させて第１の標本化クロックの周期
を複数に分割し、この所定量づつ遅延された複数の第１
の標本化クロックを、第２の標本化クロックでラッチし
て、このラッチ出力に基づいて第１の標本化クロックの
極性反転位置及びその周期を示すデータを生成する。

第１の標本化クロックの極性反転位置の判定において
は、素子のバラツキも考慮に入れ、孤立点除去法を用い
誤った判定位置を除去するようにしている。

その後、上記データに基づいて、第１の標本化クロッ
クの標本化間隔を１とした場合に対応する、第１の標本
化クロックの標本化タイミングと、第２の標本化クロッ
クの標本化タイミングとの時間ずれに対応するデータｋ
を生成し、このデータｋと第１の標本化クロックによる
標本化データx_n及びx_n-1とに基づいて x_n（１−ｋ）＋x_n-1・ｋなる演算を行ない、その演算結果を第２の標本化クロッ
クによる標本化データとするようにしたものである。

（作用）そして、上記のような構成によれば、第１の標本化ク
ロックの周期を複数に分割して第２の標本化クロックで
抜き取ることにより、第１の標本化クロックの標本化タ
イミングと、第２の標本化クロックの標本化タイミング
との時間ずれを略正確に検知することができ、その検知
結果に基づいて第２の標本化クロックによる標本化デー
タを演算するようにしたので、誤差や量子化ノイズの少
ないデジタルデータを得ることができるようになる。

（実施例）以下、この発明の一実施例を説明するのに先立ち、こ
の発明の原理について説明しておくことにする。すなわ
ち、第１図（ａ）に示すアナログデータを、（t₂−t₁）
なる周期を有する第１の標本化クロックによって標本化
すると、同図（ｂ）に示すようなデジタルデータx_n-1,x
_n,x_n1,…が生成される。

また、同様に、第１図（ａ）に示すアナログデータ
を、（t₂′−t₁′）なる周期を有する第２の標本化クロ
ックによって標本化すると、同図（ｃ）に示すようなデ
ジタルデータy_m,y_m1,…が生成される。

この発明では、第２の標本化クロックによって標本化
させるデジタルデータy_m,y_m1,…は、第１図（ａ）に示
すアナログデータを直接標本化して生成するのではな
く、第１の標本化クロックによって標本化させるデジタ
ルデータx_n-1,x_n,x_n1,…から求めるようにしている。

すなわち、第２の標本化クロックによって標本化され
るデジタルデータy_mは、 y_m＝x_n（１−ｋ）＋x_n-1・ｋｋ＝（t₁′−ｔ）／（t₂−t₁）なる式を用いて算出することができる。

ここで、上記係数ｋをいかにして求めるかが、最も問
題となる点である。つまり、第２の標本化クロックによ
って標本化されるデジタルデータy_mを求める際の標本化
タイミングt₁′は、第１の標本化クロックによって標本
化されるデジタルデータx_n-1,x_n,x_n1,…の標本化タイミ
ングt₁,t₂,…とは全く非同期であるため係数ｋは本来な
らば無限に存在することになる。

しかしながら、具体的な回路として実現する場合に
は、係数ｋを無限に設定することは不可能であるから、
現実には係数ｋは近似的な値としている。すなわち、こ
の発明では、第１の標本化クロックの標本化タイミング
t₁とt₂との間を複数（数十）に分割し、その１つの分割
点を第２の標本化クロックの標本化タイミングt₁′とし
て近似して、係数ｋを求めるようにしている。

なお、上記のような原理に基づいてデジタルサンプル
レートコンバート処理を行なう場合、第１及び第２の標
本化クロックは完全に非同期であるため、第２の標本化
クロックの１周期毎に、第１の標本化クロックと第２の
標本化クロックとの位相関係で検出する手段や、また、
第１の標本化クロックで標本化したデジタルデータを保
存する手段等が必要となる。

以下、上記のような原理に基づく、この発明の一実施
例について、図面を参照して詳細に説明する。第２図に
おいて、16は第１の標本化クロックが逆相で供給される
入力端子である。この入力端子16に供給された第１の標
本化クロックは、複数（この実施例では40個）の遅延素
子1701〜1740を直列接続してなる遅延線17に供給され
る。

ここで、遅延線17を構成する各遅延素子1701〜1740の
遅延量の合計は、上記第１の標本化クロックの１周期よ
り約10％多く設定されている。

このため、各遅延素子1701〜1740の出力は、第３図に
示すようになり、第１の標本化クロックの１周期が約35
分割されることになる。

そして、上記各遅延素子1701〜1740の出力は、ラッチ
回路18に供給される。このラッチ回路18は、入力端子19
に供給される第２の標本化クロックの標本化タイミング
に基づいて、各遅延素子1701〜1740の出力をラッチする
ものである。

すなわち、第２図の標本化クロックの標本化タイミン
グが、第３図中T₁,T₂のタイミングであるとすると、ラ
ッチ回路18には、標本化タイミングT₁で、 “1,0,0,0,…,0,0,1,1,…,1,0,0,0,0,0" なる40ビットのデータがラッチされ、標本化タイミング
T₂で、 “0,1,1,1,…,1,1,0,0,…,0,1,1,1,1,1" なる40ビットのデータがラッチされる。なお、上記各デ
ータは、左端がLSBとなっている。

そして、上記ラッチ回路18の出力データは、10ビット
づつ４つの読み出し専用メモリ（以下ROMという）20〜2
3に、そのアドレスデータとして供給される。これらROM
20〜23は、アドレスとして入力される上記10ビットのデ
ータのうちダウンエッジ部、つまり該10ビットのデータ
をLSB側からみていって“1,0"となっているパターンが
存在するか否かを検出するとともに、そのパターンの存
在が検出された場合該パターンがLSBから何番目にある
かを示す位置データを出力する。

また、上記アドレスデータに“1,0"となっているパタ
ーンが存在しなければ、つまりアドレスデータにダウン
エッジ部がない場合には、ROM20〜23の出力は“0"とな
る。

このため、上述した標本化タイミングT₁においては、
各ROM20〜23から出力される位置データは、それぞれ
“1,0,0,4"（16進）となり、標本化タイミングT₂におい
ては、“0,0,1,0"（16進）となる。

しかし、ここで第１のクロックの信号がノイズで劣化
している場合や、第１のクロックのエッジ検出の為のラ
ッチの不具合によって、定規ではないエッジが検出され
る場合がある。たとえば第３図に示すT₁のタイミングに
おいて、ａ＝“0,1,1,1,…1,1,0,1,0,…0,1,1,1,1,1" あるいはｂ＝“0,1,1,1,…1,1,0,0,0,…0,1,1,0,0,1" などが有り得る。そこで、各ROM20〜23は第６図に示す
様なフローチャート基づいてにエッジ検出を行なってい
る。ここでいう孤立点とは“0,0,1,0,0,0",“0,0,1,1,
0,0",“1,1,0,1,1",“1,1,0,0,1,1",“11010"を意味し
ている。

このようにしてROM20〜23から出力される位置データ
は、16進数出力部24に供給される。この16進数出力部24
は、各ROM20〜23から出力される16進の位置データに基
づいて、ラッチ回路18にラッチされた40ビットの全デー
タの中でその上記ダウンエッジ部の位置を示す16進の位
置データを生成するものである。すなわち、この16進数
出力部24は、16進で“０〜28"（10進で“０〜40"で第１
の標本化クロックの分割数に対応する）の位置データを
出力し得るものである。

そして、上記16進数出力部24から出力される位置デー
タは、ラッチ回数18にラッチされた40ビットのデータを
LSBからみていって、ダウンエッジ部が何番目にあるか
を示しているものである。なお、第３図に示した第２の
標本化クロックの標本化タイミングT₁の場合のように、
ラッチ回路18にラッチされた40ビットのデータ中にダウ
ンエッジ部が２か所検出される場合には、時間的に考え
て後の方のダウンエッジ部、つまりLSBに近い方のダウ
ンエッジ部の位置データが、優先的に出力されるように
なされている。

このため、標本化タイミングT₁の時点における16進数
出力部24の出力位置データは“1"（16進）となり、標本
化タイミングT₂の時点における16進数出力部24の出力位
置データは“15"（16進）となる。

そして、上記16進数出力部24から出力される位置デー
タは、ROM25,26にそのアドレスデータとして供給され
る。これらROM25,26は、詳細に後述するが、それぞれ前
述した係数ｋ及び（１−ｋ）を生成して出力するもので
ある。

また、前記ROM20,23から出力される位置データは、RO
M27にそのアドレスデータとして供給される。このROM27
は、ROM23の出力位置データからROM20の出力位置データ
を減算して、上記第１の標本化クロックの周期を示す周
期データを生成するものである。このため、上述した標
本化タイミングT₁においては、周期データは、34−１＝
33となり、第１の標本化クロックの周期が、上記遅延線
17を構成する各遅延素子の33個分の遅延量に対応してい
ることがわかる。

ところで、上述したように、第２の標本化クロックの
標本化タイミングによっては、ダウンエッジ部が１つに
検出される場合と、２つに検出される場合とがあるた
め、オア回路28,29、アンド回路30及びレベルラッチ回
路31によって、ROM20,23の出力位置データが“0"でない
場合にのみ、ROM27の出力周期データを有効情報とする
ように制御している。

すなわち、ROM20,23の出力位置データが“0"でなく、
アンド回路30の出力が第４図（ａ）に示すようにハイ
（Ｈ）レベルの場合にのみ、ROM27から出力される同図
（ｂ）に示す周期データがレベルラッチ回路31にラッチ
され、該レベルラッチ回路31から同図（ｃ）に示す周期
データが出力されるようになされている。

そして、上記レベルラッチ回路31から出力される周期
データは、上記ROM25,26にそのアドレスデータとして供
給される。これらROM25,26は、上記16進数出力部24から
の出力位置データとレベルラッチ回路31からの出力周期
データとに基づいて、第１の標本化クロックの位相ずれ
やジッタ成分を検出し、さらに遅延素子の遅延量ひずみ
を補正してそれる対処する作用を行なうものである。

すなわち、第１の標本化クロックに位相ずれ及び遅延
素子の遅延量ひずみが生じると、16進数出力部24の出力
位置データが、正規の値に対して変動するようになる。
そして、この変動する位置データをそのままROM25,26の
アドレスデータとすると、ROM25,26から出力される係数
ｋ及び（１−ｋ）が正規の値から変動してしまうことに
なるため、レベルラッチ回路31の出力周期データによっ
て、ROM25,26のアドレス補正を行ない、ROM25,26から出
力される係数ｋ及び（１−ｋ）が正規の値となるように
補正しているものである。

このようにROM25及びROM26の出力は、16進数出力部か
ら得られた値をレベルラッチ回路31より得られた値で割
ることにより得られた値となる。

このため、第５図に示すように、第１の標本化クロッ
クによって標本化されたデジタルデータx_n-1,x_n…の標
本化間隔を１とした場合に対応する、第１の標本化クロ
ックの標本化タイミングと第２の標本化クロックの標本
化タイミングとの位相差に対応する係数ｋ及び（１−
ｋ）を、正確に生成することができる。

そして、上記ROM25,26から出力される係数ｋ及び（１
−ｋ）は、乗算回路32,33の一方の入力端子にそれぞれ
供給される。このうち、乗算回路32は、上記係数ｋと、
第１の標本化クロックによって標本化されたデジタルデ
ータx_n-1とを乗算して、 x_n-1・ｋなるデータを生成する。また、乗算回路33は、上記係数
（１−ｋ）と、第１の標本化クロックによって標本化さ
れたデジタルデータx_nとを乗算して、 x_n（１−ｋ）なるデータを生成する。

そして、上記各乗算回路32,33の出力データが、加算
回路34で加算されることにより、前述した式、 y_m＝x_n（１−ｋ）＋_n-1・ｋによる演算が実行され、ここに第２の標本化クロックに
よって標本化されたデジタルデータy_mが出力端子35から
得られるようになる。

したがって、上記実施例のような構成によれば、従来
のようにA/D変換とD/A変換とを繰り返すことがないの
で、A/D,D/A両変換回路の影響を受けることがなく、特
にD/A変換時に現われるアパーチャー効果によるノイズ
の影響を無視することができるので、良質なデジタルデ
ータの生成を行なうことができる。

また、第１の標本化クロックの位相ずれやジッタ成分
を検出して、第１の標本化クロックの位相誤差を自動補
正することができるので、標本化クロックの周波数変動
に十分対処することができ、誤差の少ないデジタルデー
タの生成を行なうことができる。

なお、この発明は上記実施例に限定されるものではな
く、この外その要旨を逸脱しないで範囲で種種変形して
実施することができる。

［発明の効果］したがって、以上詳述したようにこの発明によれば、
波形のひずみの少ないデジタルサンプルレートコンバー
ト処理を行なうことのできる極めて良好なデジタルサン
プルレートコンパート制御回路を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明に係るデジタルサンプルレートコンバ
ート制御回路の原理を説明するためのタイミング図、第
２図はこの発明の一実施例を示すブロック構成図、第３
図乃至第５図はそれぞれ同実施例の動作を説明するため
のタイミング図、第６図は第２図に示すROM20〜ROM23の
フローチャートを示す図、第７図は従来のサンプルレー
トコンバート回路を示すブロック構成図である。 11……入力端子、12……D/A変換回路、13……A/D変換回
路、14……出力端子、16……入力端子、17……遅延線、
18……ラッチ回路、19……入力端子、20〜23……ROM、2
4……16進数出力部、25〜27……ROM、28,29……オア回
路、30……アンド回路、31……レベルラッチ回路、32,3
3……乗算回路、34……加算回路、35……出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】第１の標本化クロックで標本化されている
デジタルデータを前記第１の標本化クロックと異なる周
波数を有する第２の標本化クロックを用いて標本化する
デジタルサンプルレートコンバータにおいて、前記第１の標本化クロックを遅延量の合計が該第１の標
本化クロックの周期より長くなるように所定量づつ複数
回遅延させて前記第１の標本化クロックの周期を複数に
分割する遅延手段と、この遅延手段によって所定量づつ遅延された複数の前記
第１の標本化クロックを前記第２の標本化クロックでラ
ッチするラッチ手段と、このラッチ手段の出力によって前記第１の標本化クロッ
クの極性反転位置及びその周期を示すデータを生成する
データ生成手段と、前記第１の標本化クロックの極性反転位置を検出する手
段において誤った極性反転位置データを排除する手段
と、前記第１の標本化クロックの周期の変動を補正する手段
と、前記データ生成手段の出力に基づいて前記第１の標本化
クロックの標本化間隔を１とした場合に対応する前記第
１の標本化クロック標本化タイミングと前記第２の標本
化クロックの標本化タイミングとの時間ずれに対応する
データ（ｋ）を生成するずれデータ生成手段と、前記ずれデータ生成手段から出力されるデータ（ｋ）と
前記第１の標本化クロックによる標本化データ（x_n）及
び（x_n-1）とに基づいて、 x_n（１−ｋ）＋x_n-1・ｋなる演算を行なう演算手段とを具備し、前記演算手段の
演算結果を前記第２の標本化クロックによる標本化デー
タとするように構成してなることを特徴とするデジタル
サンプルレートコンバータ。