JPS5873231A - Ａｄ変換装置 - Google Patents
Ａｄ変換装置Info
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- JPS5873231A JPS5873231A JP56172643A JP17264381A JPS5873231A JP S5873231 A JPS5873231 A JP S5873231A JP 56172643 A JP56172643 A JP 56172643A JP 17264381 A JP17264381 A JP 17264381A JP S5873231 A JPS5873231 A JP S5873231A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアナログ信号をデジタル信号に変換するＡＤ
変換装置に関する。
変換装置に関する。
アナログ信号をデジタル量に変換するＡＤ変換器は、こ
れまで種々のものが提案され実施されているが、一般に
微小信号値から比較的大なる信号値までのアナログ量を
デジタル量に変換するには分解能の゛高いＡＤ変換器が
必要である。しかし分解能が増加すると増加に比例して
変換時間が長くなるので、変換時間を長くしないで分解
能を増加するためには各ビット当りの変換時間（クロッ
ク速度）を速くしなければならず、さらにそれに伴ない
ＡＤ変換器のすべての要素を高速化しなければならずこ
れには限界がある。
れまで種々のものが提案され実施されているが、一般に
微小信号値から比較的大なる信号値までのアナログ量を
デジタル量に変換するには分解能の゛高いＡＤ変換器が
必要である。しかし分解能が増加すると増加に比例して
変換時間が長くなるので、変換時間を長くしないで分解
能を増加するためには各ビット当りの変換時間（クロッ
ク速度）を速くしなければならず、さらにそれに伴ない
ＡＤ変換器のすべての要素を高速化しなければならずこ
れには限界がある。
それゆえにこの発明の目的は、変換処理時間を落すこと
なく分解能の高い高精度のＡＤ変換装置を提供するにあ
る。
なく分解能の高い高精度のＡＤ変換装置を提供するにあ
る。
以上の目的を達成するためにこの発明のＡＤ変換装置は
、ＡＤ変換器の入力信号が一定範囲に入るように、ＤＡ
変換器と、このＤＡ変換器出力と入力信号のアナログ量
の引き算を行なう引き算器と、引算されたアナログ量を
増幅して前記ＡＤｉ換器に加える増幅器と、前記ＡＤ変
換器入力が一定範囲に入るようにモニタしＤＡ変変換器
大入力制御する回路とを備えるとともに、ＤＡ変換器出
力の単位ビット変化に対応するＡＤ変換器出力の変化値
を較正されたＤＡＡ換値として記°宜する手段と、この
記憶手段に記憶されている較正されたＤＡＡ換値と前記
ＤＡ変換器制御入力を乗算し、さらに前記ＡＤ変換器の
測定毎のＡＤ変換出力を加算する演算手段をも備え、演
算手段の演算結果を入力信号に対するＡＤ変換出力値と
して導出するようにしている。
、ＡＤ変換器の入力信号が一定範囲に入るように、ＤＡ
変換器と、このＤＡ変換器出力と入力信号のアナログ量
の引き算を行なう引き算器と、引算されたアナログ量を
増幅して前記ＡＤｉ換器に加える増幅器と、前記ＡＤ変
換器入力が一定範囲に入るようにモニタしＤＡ変変換器
大入力制御する回路とを備えるとともに、ＤＡ変換器出
力の単位ビット変化に対応するＡＤ変換器出力の変化値
を較正されたＤＡＡ換値として記°宜する手段と、この
記憶手段に記憶されている較正されたＤＡＡ換値と前記
ＤＡ変換器制御入力を乗算し、さらに前記ＡＤ変換器の
測定毎のＡＤ変換出力を加算する演算手段をも備え、演
算手段の演算結果を入力信号に対するＡＤ変換出力値と
して導出するようにしている。
以下図面に示す実施例を参照してこの発明の詳細な説明
する。
する。
第１図はこの発明の一実施例を示すＡＤ変換装置の回路
ブロック図である。図においてアナログ引締、器１は入
力に被測定信号としての入力信号ＡとＤＡ変換器２の出
力Ｂｉ大入力受けるように構成しており、その出力端に
は入力信号Ａと信号Ｂの引算値が出力される。引算器１
の出力はさらに増幅器乙に接続されている。増幅器乙の
増幅度は２５６（８ビット分）となるように選定されて
いる。増幅器６の出力端は１２ビツト構成のＡＤ変換器
４０入力端に接続されるとともに比１咬器５・６の入力
端にそれぞれ接続されている。比Ｔ７Ｖ１．器５・６は
ＡＤ変換器４の入力をモニタする回路であって増幅器６
の出力りがＡＤ変換器４のスケール内にあるときは比較
器５・６の出力Ｆ、Ｇはいずれもローレベルとなり、も
し増幅器５の出力四号りが、ＡＤ変換器４のフルスケー
ルよリモアンダスケールの場合比較器５の出力Ｆがハ仁
レベルとなり、信号りがＡＤ変換器４のフルスケールよ
りもオーバヌケールする場合は比較器６の出力ＦＧがハ
イレベ／Ｌ／なるように構成されている。比較器５・６
の出力端はアップダウンカウンタ７の入力端に接続され
ている。アップダウンカウンタ７は制御回路８よりの信
号ａにより、比較器５・６よりの信号Ｆあるいは信号Ｇ
のハイレベルに応じて。
ブロック図である。図においてアナログ引締、器１は入
力に被測定信号としての入力信号ＡとＤＡ変換器２の出
力Ｂｉ大入力受けるように構成しており、その出力端に
は入力信号Ａと信号Ｂの引算値が出力される。引算器１
の出力はさらに増幅器乙に接続されている。増幅器乙の
増幅度は２５６（８ビット分）となるように選定されて
いる。増幅器６の出力端は１２ビツト構成のＡＤ変換器
４０入力端に接続されるとともに比１咬器５・６の入力
端にそれぞれ接続されている。比Ｔ７Ｖ１．器５・６は
ＡＤ変換器４の入力をモニタする回路であって増幅器６
の出力りがＡＤ変換器４のスケール内にあるときは比較
器５・６の出力Ｆ、Ｇはいずれもローレベルとなり、も
し増幅器５の出力四号りが、ＡＤ変換器４のフルスケー
ルよリモアンダスケールの場合比較器５の出力Ｆがハ仁
レベルとなり、信号りがＡＤ変換器４のフルスケールよ
りもオーバヌケールする場合は比較器６の出力ＦＧがハ
イレベ／Ｌ／なるように構成されている。比較器５・６
の出力端はアップダウンカウンタ７の入力端に接続され
ている。アップダウンカウンタ７は制御回路８よりの信
号ａにより、比較器５・６よりの信号Ｆあるいは信号Ｇ
のハイレベルに応じて。
クロックパルスｂをダウンカウント、あるいはアップカ
ウントするように構成されている。アップダウンカウン
タ７の出力端はＤＡ変換器２の入力端に接続されている
。ＤＡ変換器２は１０ビツトで構成されており、アップ
ダウンカランタフのカウントデジタＩＶ直に応じたアナ
ログ信号値Ｂを出力して引算器１に加え、増幅器５の出
力信号りがＡＤ変換器４のフルスケール内に入るように
補正する。
ウントするように構成されている。アップダウンカウン
タ７の出力端はＤＡ変換器２の入力端に接続されている
。ＤＡ変換器２は１０ビツトで構成されており、アップ
ダウンカランタフのカウントデジタＩＶ直に応じたアナ
ログ信号値Ｂを出力して引算器１に加え、増幅器５の出
力信号りがＡＤ変換器４のフルスケール内に入るように
補正する。
ＡＤ変換器４の出力端はレジスタ９・１０に接続される
とともに、加算器１４にも接続されている。レジスタ９
・１０はＤＡ変換器２を較正するのに使用されるレジス
タであって、ＤＡ変換器２の出力を信号Ｈの１ビット分
だけ変化させるときのＡＤ変換器４の変化前後の出力を
記憶するレジスタである。レジスタ９・１０はさらに引
算器１１に接続されている。引算器１１はＪ−Ｉの引算
を行ない、その結果値をレジスタ１２に記憶するように
構成されている。このレジスタ１２にはＤＡ変換器２の
入力を１ビット分変化させた場合のＡＤ変換器４出力へ
の影響度合、すなわち較正されたＤＡＡ換値をデジタル
値で記憶している。レジスタ１２の出力しは掛算器１３
の入力の一端に加えられるように接続されている。捷た
アツブタウンカウンタノの出力Ｈも掛算器１５の入力の
他端に加えられるように接続されている。捌算器１３は
信号りと信号Ｈを乗算しその＠Ｍを加算器１４に加えら
れるように構成されている。
とともに、加算器１４にも接続されている。レジスタ９
・１０はＤＡ変換器２を較正するのに使用されるレジス
タであって、ＤＡ変換器２の出力を信号Ｈの１ビット分
だけ変化させるときのＡＤ変換器４の変化前後の出力を
記憶するレジスタである。レジスタ９・１０はさらに引
算器１１に接続されている。引算器１１はＪ−Ｉの引算
を行ない、その結果値をレジスタ１２に記憶するように
構成されている。このレジスタ１２にはＤＡ変換器２の
入力を１ビット分変化させた場合のＡＤ変換器４出力へ
の影響度合、すなわち較正されたＤＡＡ換値をデジタル
値で記憶している。レジスタ１２の出力しは掛算器１３
の入力の一端に加えられるように接続されている。捷た
アツブタウンカウンタノの出力Ｈも掛算器１５の入力の
他端に加えられるように接続されている。捌算器１３は
信号りと信号Ｈを乗算しその＠Ｍを加算器１４に加えら
れるように構成されている。
以上のように構成される実施例回路について。
先ずＤＡ変換器２の補正信号Ｂの影響度合の読取り、す
なわち較正されたＤＡ高出力得る場合について説明する
。先ず、入力信号Ａを任意の値たとえば０ボルトとし、
比較器５．乙の出力Ｆ、Ｇがハイレベルとならないよう
すなわち信号りがＡＤ変換器４のフルスケール内に入る
ようにアップダウンカウンタ７の出力Ｈを適当な値に設
だする。
なわち較正されたＤＡ高出力得る場合について説明する
。先ず、入力信号Ａを任意の値たとえば０ボルトとし、
比較器５．乙の出力Ｆ、Ｇがハイレベルとならないよう
すなわち信号りがＡＤ変換器４のフルスケール内に入る
ようにアップダウンカウンタ７の出力Ｈを適当な値に設
だする。
そして制御回路８よりの制御信号ｅ、ｆ、ｇによりＡＤ
変換器４を働かせた後、レジスタ９にその出力を記憶す
る。次にアップダウンカウンタ７の出力ＨをＭＳＢだけ
減少させ、この減少に対応して増幅器乙の出力信号が増
加するので制御用１洛８よりの制御信号ｅ−ｆ−１ｌで
ＡＤ変換器４の出ノＪＥ全読みレジスタ１０に記憶する
。そして次のヌテップで引算器１１でレジスター０の出
力Ｊからレジスタ９の出力Ｉを減じて、Ｊ−Ｉをレジス
ター２に記憶する。このレジスター２の記憶内容が較正
されたＤＡ変換値となる。
変換器４を働かせた後、レジスタ９にその出力を記憶す
る。次にアップダウンカウンタ７の出力ＨをＭＳＢだけ
減少させ、この減少に対応して増幅器乙の出力信号が増
加するので制御用１洛８よりの制御信号ｅ−ｆ−１ｌで
ＡＤ変換器４の出ノＪＥ全読みレジスタ１０に記憶する
。そして次のヌテップで引算器１１でレジスター０の出
力Ｊからレジスタ９の出力Ｉを減じて、Ｊ−Ｉをレジス
ター２に記憶する。このレジスター２の記憶内容が較正
されたＤＡ変換値となる。
ＡＤ変換器４のフルスケールを第２図に示すＭ（０〜Ｖ
ｖ）とすると、このＡＤ変換器４が１２ビツトであｐ、
ＤＡ変換器２が１０ビツト構成しているので、ＤＡ変換
器２のＭＳＢの変化に対してＡＤ変換器４のフルスケー
ルに対してｙの影響度を持つことになる。たとえば増幅
器３の出力りが第２図の 〔ｖ〕よりも若干〔シ よシ
も小〕オーバスケールしている場合には、アップダウン
カウンタ７を１カウントアツプするだけで、増幅器３の
出力りは第２図のｍ４の領域内に位置することになる。
ｖ）とすると、このＡＤ変換器４が１２ビツトであｐ、
ＤＡ変換器２が１０ビツト構成しているので、ＤＡ変換
器２のＭＳＢの変化に対してＡＤ変換器４のフルスケー
ルに対してｙの影響度を持つことになる。たとえば増幅
器３の出力りが第２図の 〔ｖ〕よりも若干〔シ よシ
も小〕オーバスケールしている場合には、アップダウン
カウンタ７を１カウントアツプするだけで、増幅器３の
出力りは第２図のｍ４の領域内に位置することになる。
さて較正後に測定信号を実際にＡＤ変換する場合当然測
定信号は入力信号Ａとして引算器１に加えられる。そし
てその時の補正信号Ｂと引算された出力値Ｃが増幅器６
で増幅されＡＤ変換器４に信号が加えられる。もしこの
信号りがＡＤ変換器４のフルスケール内にあると、比４
Ｌｊ（ｆ４ｉｉ ５．６の出力Ｆ、Ｇはいずれも口′−
レベルでありアップダウンカウンタ７のカウント内容に
も変化を生じず１咬市時と同様のｍを持つ出力Ｈが掛算
器１３に加えられる。一方ＡＤ変換器４０入力信号りは
ＡＤ変換されその出力信号Ｅが加算器１４に加えられる
。
定信号は入力信号Ａとして引算器１に加えられる。そし
てその時の補正信号Ｂと引算された出力値Ｃが増幅器６
で増幅されＡＤ変換器４に信号が加えられる。もしこの
信号りがＡＤ変換器４のフルスケール内にあると、比４
Ｌｊ（ｆ４ｉｉ ５．６の出力Ｆ、Ｇはいずれも口′−
レベルでありアップダウンカウンタ７のカウント内容に
も変化を生じず１咬市時と同様のｍを持つ出力Ｈが掛算
器１３に加えられる。一方ＡＤ変換器４０入力信号りは
ＡＤ変換されその出力信号Ｅが加算器１４に加えられる
。
加算器１４では、出力信号Ｅと掛算器１３で乗算された
ＬＸＨを加算してＮ＝ＬＸＨ＋Ｅｉ測定信号のＡＤ変換
値として導出する。
ＬＸＨを加算してＮ＝ＬＸＨ＋Ｅｉ測定信号のＡＤ変換
値として導出する。
測定信号が加えられ、増幅器６の出力端に得られる信号
りがもしＡＤ変換器４のフルスケ−／ｖｆ越えており、
アンダスケールあるいはオーバスケールする場きである
と、比較器５あるいは６はアンダヌケー／ｌ／６るいは
オーバスケールに応じて出力信号ＦあるいはＧとしてハ
イレベル信号を導出し、アップダウンカウンタ７をダウ
ン動作あるいはアップ動作させ、ＤＡ変換器２の出力Ｂ
を変化させる。そして信号りがＡＤ変換器４のフルスケ
ール内に入るまでアップダウンカウンタ７の内容を変化
させる。信号りがＡＤ変換器４のフルスケール内に入る
と比較器５・６の出力Ｆ、Ｇはローレベルとなるのでア
ップダウンカウンタ７のアップダウン動作は停止する。
りがもしＡＤ変換器４のフルスケ−／ｖｆ越えており、
アンダスケールあるいはオーバスケールする場きである
と、比較器５あるいは６はアンダヌケー／ｌ／６るいは
オーバスケールに応じて出力信号ＦあるいはＧとしてハ
イレベル信号を導出し、アップダウンカウンタ７をダウ
ン動作あるいはアップ動作させ、ＤＡ変換器２の出力Ｂ
を変化させる。そして信号りがＡＤ変換器４のフルスケ
ール内に入るまでアップダウンカウンタ７の内容を変化
させる。信号りがＡＤ変換器４のフルスケール内に入る
と比較器５・６の出力Ｆ、Ｇはローレベルとなるのでア
ップダウンカウンタ７のアップダウン動作は停止する。
そしてその時のアップダウンカウンタ７の出力Ｈが掛算
器１６に加えられるので掛算器１６は較正値りに信号Ｈ
を乗算し。
器１６に加えられるので掛算器１６は較正値りに信号Ｈ
を乗算し。
４？ｔ Ｌ Ｘ Ｈが求められる。そして加算器１４で
ＡＤ変換器４よシの出力Ｅに掛算器１３よシの値ＬＸＨ
−ｉ加算して測定信号のＡＤ変変換値線得る。このＡＤ
変変換値線、ＡＤ変換器４の１２ビツト。
ＡＤ変換器４よシの出力Ｅに掛算器１３よシの値ＬＸＨ
−ｉ加算して測定信号のＡＤ変変換値線得る。このＡＤ
変変換値線、ＡＤ変換器４の１２ビツト。
増幅器乙の２５６信号（８ビツト）の拡大によシフ０ビ
ツトのものが得られる。
ツトのものが得られる。
なお上記実施例において、ＡＤ変換器４の出力Ｅ１２ビ
ットに対して第３図に示すように、較正動作によってレ
ジスタ１２に記憶されるＬは約１０ビツトであシ、この
場合の較正変換誤差はＬＳＤの次下位ビットに存在する
。今たとえばアップダウンカウンタ７の出力Ｈが仮に２
であるとするとＬＸＨは全体的に１ビツト上位にシフト
された形となシ、誤差ビットも１ビツト、上位に移動す
る。
ットに対して第３図に示すように、較正動作によってレ
ジスタ１２に記憶されるＬは約１０ビツトであシ、この
場合の較正変換誤差はＬＳＤの次下位ビットに存在する
。今たとえばアップダウンカウンタ７の出力Ｈが仮に２
であるとするとＬＸＨは全体的に１ビツト上位にシフト
された形となシ、誤差ビットも１ビツト、上位に移動す
る。
しかし有効ビット長は依然として１０ビツト確保される
。
。
以上のようにこの発明のＡ Ｄ 度侠装置によれば。
測定信号全入力してＡＤ変換するに先立って較正された
ｏＡｇ換値金肥憶しておシ、この較正１直分の上位ビッ
トが決定されているので出力Ａｉ）変換直が多ビットで
あるにもかかわらず変換速良はＡＤ変換器のみで決まる
ので、それだけ変換速度が速くなる。またＤＡ変換器に
よる補正１汀号は較正されＡｎ）変換されているので、
この装置における絶対精度が要請されるのは入力部に設
けられる引算器のみであシ、引算器の精度のみを留意す
れば全体として精度の高いＡＤ変換装置が得られる。
ｏＡｇ換値金肥憶しておシ、この較正１直分の上位ビッ
トが決定されているので出力Ａｉ）変換直が多ビットで
あるにもかかわらず変換速良はＡＤ変換器のみで決まる
ので、それだけ変換速度が速くなる。またＤＡ変換器に
よる補正１汀号は較正されＡｎ）変換されているので、
この装置における絶対精度が要請されるのは入力部に設
けられる引算器のみであシ、引算器の精度のみを留意す
れば全体として精度の高いＡＤ変換装置が得られる。
また誤差の存在しないビットが上位よシ校正時の有効長
だけ常に確保される。以上よシ高速、高精度、高分解能
のＡＤ変換装置を得ることができる。
だけ常に確保される。以上よシ高速、高精度、高分解能
のＡＤ変換装置を得ることができる。
Ａ／Ｄ変侯変換入力を適正な職囲に仔圧するようアップ
ダウンカウント動作は測定対象が連続的に開化する一般
的な自然現象による場合きわめて少いステップで実現さ
れこれによる速度の低下は実用上無視できる。更にこの
発明によるＡ／Ｉ）変換１１４は全ビットがゼロになる
状態が存在しないがこれはＡ／Ｄ変換の応用としてＣＰ
Ｕによるデータ処理全搬Ｍすれば原点座標の移動である
とみなされ実用上問題はない。
ダウンカウント動作は測定対象が連続的に開化する一般
的な自然現象による場合きわめて少いステップで実現さ
れこれによる速度の低下は実用上無視できる。更にこの
発明によるＡ／Ｉ）変換１１４は全ビットがゼロになる
状態が存在しないがこれはＡ／Ｄ変換の応用としてＣＰ
Ｕによるデータ処理全搬Ｍすれば原点座標の移動である
とみなされ実用上問題はない。
第１図はこの発明の一実施例を示すＡＤ変換装置の回路
ブロック図、第２図は第１図実施例におけるＡＤ変換器
に対するＤＡ変換器の補正の影響度合を示す図、第β図
は第１図実施例ておける誤差ビットの移動を示す図であ
る。 １：アナログ引算器、 ２：ＤＡ変換器。 ３：増幅器、 ４：ＡＤ変換器、 ５・６：比較器、
７：アップダウンカウンタ。 ８：制倚回路、 ９・１０拳１２：レジスタ。 １１：デジタル引算器、 １６：デジタ／Ｌ／掛算器
、 １４：デジタル加算器。 特許出願人 株式会社島津製作所代理人 弁
理士 中 村 茂 信 第１ 図 δ 第２昭
ブロック図、第２図は第１図実施例におけるＡＤ変換器
に対するＤＡ変換器の補正の影響度合を示す図、第β図
は第１図実施例ておける誤差ビットの移動を示す図であ
る。 １：アナログ引算器、 ２：ＤＡ変換器。 ３：増幅器、 ４：ＡＤ変換器、 ５・６：比較器、
７：アップダウンカウンタ。 ８：制倚回路、 ９・１０拳１２：レジスタ。 １１：デジタル引算器、 １６：デジタ／Ｌ／掛算器
、 １４：デジタル加算器。 特許出願人 株式会社島津製作所代理人 弁
理士 中 村 茂 信 第１ 図 δ 第２昭
Claims (1)
- （１）ＤＡ変換器と、とＯＤＡ変換器出力と入力信号の
引き算を行なう引算器と、この引算器よりの信号を受け
て増幅する増幅器と、増幅器出力を入力に受けてデジタ
ル量に変換するＡＤ変換器と、このＡＤ変換器の入力が
測定可能範囲に存在するように前記ＡＤ変換器入力を制
御する回路と、前記ＤＡ変換器の単位ビット変化に対応
する前記ＡＤ変換器出力の変化値を較正されたＤＡ変換
値として記憶する手段と、この記憶手段に記憶されてい
る較正されたＤＡ変換値と前記ＤＡ変換器制御入力を乗
算し、さらに前記ＡＤ変換器の測定毎のＡＤ変換出力を
加算する演算手段とよシな９．前記演算手段の演算結果
ｉＡＤ変換出力値とするＡＤ変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172643A JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
| US06/359,956 US4517550A (en) | 1981-10-27 | 1982-03-19 | Analog to digital conversion method and apparatus |
| DE19823210571 DE3210571A1 (de) | 1981-10-27 | 1982-03-23 | Analog-digitalwandler-einrichtung |
| GB08208437A GB2108792B (en) | 1981-10-27 | 1982-03-23 | Analog to digital conversion method and apparatus |
| AU82128/82A AU545850B2 (en) | 1981-10-27 | 1982-03-30 | A/d converter |
| CA000400209A CA1191614A (en) | 1981-10-27 | 1982-03-31 | Analog to digital conversion method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172643A JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873231A true JPS5873231A (ja) | 1983-05-02 |
| JPS6343005B2 JPS6343005B2 (ja) | 1988-08-26 |
Family
ID=15945679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172643A Granted JPS5873231A (ja) | 1981-10-27 | 1981-10-27 | Ａｄ変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4517550A (ja) |
| JP (1) | JPS5873231A (ja) |
| AU (1) | AU545850B2 (ja) |
| CA (1) | CA1191614A (ja) |
| DE (1) | DE3210571A1 (ja) |
| GB (1) | GB2108792B (ja) |
Cited By (3)
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| JPS62109433A (ja) * | 1985-11-08 | 1987-05-20 | Nippon Atom Ind Group Co Ltd | アナログ・デイジタル変換装置 |
| JPS6460012A (en) * | 1987-08-31 | 1989-03-07 | Canon Kk | Amplifier |
Families Citing this family (18)
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|---|---|---|---|---|
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| EP0162314A1 (de) * | 1984-05-15 | 1985-11-27 | BBC Brown Boveri AG | Analog-Digital-Wandler |
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| US4755951A (en) * | 1986-03-03 | 1988-07-05 | Tektronix, Inc. | Method and apparatus for digitizing a waveform |
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