JP2626352B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JP2626352B2 JP2626352B2 JP3275047A JP27504791A JP2626352B2 JP 2626352 B2 JP2626352 B2 JP 2626352B2 JP 3275047 A JP3275047 A JP 3275047A JP 27504791 A JP27504791 A JP 27504791A JP 2626352 B2 JP2626352 B2 JP 2626352B2
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Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換装置に関し、特に簡単な構
成で高精度のディジタル出力を提供するＡ／Ｄ変換装置
に関する。
ル信号に変換するＡ／Ｄ変換装置に関し、特に簡単な構
成で高精度のディジタル出力を提供するＡ／Ｄ変換装置
に関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
る技術として積分型と逐次比較型が従来から知られてい
る。前者は所定間隔のクロック信号をカウンタで計数す
ると共に、該クロック信号を積分して傾斜電位を発生
し、該傾斜電位が入力アナログ信号のレベルに等しくな
る瞬間にカウンタによる計数を停止し、その時のカウン
タの内容をディジタル出力とする。
る技術として積分型と逐次比較型が従来から知られてい
る。前者は所定間隔のクロック信号をカウンタで計数す
ると共に、該クロック信号を積分して傾斜電位を発生
し、該傾斜電位が入力アナログ信号のレベルに等しくな
る瞬間にカウンタによる計数を停止し、その時のカウン
タの内容をディジタル出力とする。
【０００３】逐次比較型の場合は所定間隔のクロック信
号をカウンタで計数すると共に、カウンタの内容をＤ／
Ａコンバータによりアナログ信号に変換し、その値を入
力のアナログ信号と比較して、両者のレベルが等しくな
った瞬間にカウンタによる計数を停止して、その時のカ
ウンタの内容をディジタル出力とする。最近のマイコン
に内蔵されているＡ／Ｄ変換器は後者の逐次比較型が多
い。
号をカウンタで計数すると共に、カウンタの内容をＤ／
Ａコンバータによりアナログ信号に変換し、その値を入
力のアナログ信号と比較して、両者のレベルが等しくな
った瞬間にカウンタによる計数を停止して、その時のカ
ウンタの内容をディジタル出力とする。最近のマイコン
に内蔵されているＡ／Ｄ変換器は後者の逐次比較型が多
い。
【０００４】Ａ／Ｄ変換の精度はカウンタ及びＤ／Ａ変
換器の桁数により決定され、現在の４ビットマイコンに
内蔵されるＡ／Ｄ変換器はカウンタ及びＤ／Ａ変換器が
８ビットのものが多い。この場合の分解能は０．４％
（＝１／２５６）である。
換器の桁数により決定され、現在の４ビットマイコンに
内蔵されるＡ／Ｄ変換器はカウンタ及びＤ／Ａ変換器が
８ビットのものが多い。この場合の分解能は０．４％
（＝１／２５６）である。
【０００５】一方、Ａ／Ｄ変換器のひとつの応用例とし
て、気温、又は相対湿度などのセンサ出力をディジタル
表示する場合について考えてみると、０．１度又は０．
１％の精度での表示を行なうには少なくとも０．１％
（１／１０００）の分解能が必要であり、従来の８ビッ
トのＡ／Ｄ変換器では不十分である。
て、気温、又は相対湿度などのセンサ出力をディジタル
表示する場合について考えてみると、０．１度又は０．
１％の精度での表示を行なうには少なくとも０．１％
（１／１０００）の分解能が必要であり、従来の８ビッ
トのＡ／Ｄ変換器では不十分である。
【０００６】分解能を上げるためにカウンタ及びＤ／Ａ
変換器の桁数を増やすことは、装置のコスト上昇につな
がり好しくない。
変換器の桁数を増やすことは、装置のコスト上昇につな
がり好しくない。
【０００７】そこで、Ａ／Ｄ変換器のビット数で定まる
分解能を越える分解能をもつＡ／Ｄ変換装置として、ア
ナログ入力に傾斜電位を加算するとともに、Ａ／Ｄ変換
器の出力に演算回路を接続して、複数回のＡ／Ｄ変換の
平均値を該演算回路により与え、該演算回路の分解能で
定まるＡ／Ｄ変換出力を与える装置が特願平０３−１８
１６２３により提案されている。
分解能を越える分解能をもつＡ／Ｄ変換装置として、ア
ナログ入力に傾斜電位を加算するとともに、Ａ／Ｄ変換
器の出力に演算回路を接続して、複数回のＡ／Ｄ変換の
平均値を該演算回路により与え、該演算回路の分解能で
定まるＡ／Ｄ変換出力を与える装置が特願平０３−１８
１６２３により提案されている。
【０００８】図２によりこの技術を説明する。
【０００９】図２において、１０は８ビットのＡ／Ｄ変
換器、１２は加算器、１４は演算回路、１６はアナログ
信号Ａｉｎの入力端子、１８は１０ビットのディジタル
出力端子、２０はディザ入力信号（傾斜電位）である。
ディザ入力信号は鋸歯状波又は三角波で、その振幅はＡ
／Ｄ変換器１０の最小分解能の値（例えば１０ｍＶ）と
する。
換器、１２は加算器、１４は演算回路、１６はアナログ
信号Ａｉｎの入力端子、１８は１０ビットのディジタル
出力端子、２０はディザ入力信号（傾斜電位）である。
ディザ入力信号は鋸歯状波又は三角波で、その振幅はＡ
／Ｄ変換器１０の最小分解能の値（例えば１０ｍＶ）と
する。
【００１０】アナログ入力信号とディザ信号２０とは加
算器１２により加算されて、Ａ／Ｄ変換器１０により８
ビット精度のＡ／Ｄ変換が行なわれる。Ａ／Ｄ変換の動
作はディザ信号の傾斜時間内に複数回（Ｎ回）行なわ
れ、その度毎に、ディジタル出力は演算回路１４で累積
加算される。複数回のＡ／Ｄ変換及び累積加算の終了
後、演算回路１４は、その内容を数値Ｎで割算し、結果
の商を１０ビット精度で出力端子１８に出力する。Ｎの
値は、本実施例では１６が適当である。つまり演算回路
１４はＡ／Ｄ変換器の１６回の出力の平均値を算出して
いる。
算器１２により加算されて、Ａ／Ｄ変換器１０により８
ビット精度のＡ／Ｄ変換が行なわれる。Ａ／Ｄ変換の動
作はディザ信号の傾斜時間内に複数回（Ｎ回）行なわ
れ、その度毎に、ディジタル出力は演算回路１４で累積
加算される。複数回のＡ／Ｄ変換及び累積加算の終了
後、演算回路１４は、その内容を数値Ｎで割算し、結果
の商を１０ビット精度で出力端子１８に出力する。Ｎの
値は、本実施例では１６が適当である。つまり演算回路
１４はＡ／Ｄ変換器の１６回の出力の平均値を算出して
いる。
【００１１】ディザ信号の瞬時値をΔＶとすると、Ａ／
Ｄ変換器１０へのアナログ入力はＡｉｎ＋ΔＶであり、
ΔＶの値はディザ信号の傾斜に従ってしだいに増加（又
は減少）する。
Ｄ変換器１０へのアナログ入力はＡｉｎ＋ΔＶであり、
ΔＶの値はディザ信号の傾斜に従ってしだいに増加（又
は減少）する。
【００１２】８ビットのディジタル出力のｍ回はＡｉｎ
のディジタル変換出力（Ａｉｎ）Ａ／Ｄに等しくＮ−ｍ
回は（Ａｉｎ）Ａ／Ｄ＋１となる。（ΔＶは最小分解能
の範囲を変動するので）Ｎ−ｍの値は、Ａｉｎ−（Ａ
ｉｎ）Ａ／Ｄが最小分解能の巾のうちどの辺にあるかで
変化する。例えば最小分解能を１０ｍＶとし、Ａｉｎ−
（Ａｉｎ）Ａ／Ｄが７ｍＶであればΔＶ＞３ｍＶでディ
ジタル出力は１増加するし、３ｍＶであればΔＶ＞７ｍ
Ｖにならなければ増加しない。つまりディジタル出力が
（Ａｉｎ）Ａ／Ｄ＋１となる回数Ｎ−ｍは、Ａｉｎ−
（Ａｉｎ）Ａ／Ｄの値に比例する。そして（Ｎ−ｍ）／
Ｎは、Ａｉｎ−（Ａｉｎ）Ａ／Ｄの値をｌｏｇ２Ｎビッ
トでＡ／Ｄ変換した値となる。
のディジタル変換出力（Ａｉｎ）Ａ／Ｄに等しくＮ−ｍ
回は（Ａｉｎ）Ａ／Ｄ＋１となる。（ΔＶは最小分解能
の範囲を変動するので）Ｎ−ｍの値は、Ａｉｎ−（Ａ
ｉｎ）Ａ／Ｄが最小分解能の巾のうちどの辺にあるかで
変化する。例えば最小分解能を１０ｍＶとし、Ａｉｎ−
（Ａｉｎ）Ａ／Ｄが７ｍＶであればΔＶ＞３ｍＶでディ
ジタル出力は１増加するし、３ｍＶであればΔＶ＞７ｍ
Ｖにならなければ増加しない。つまりディジタル出力が
（Ａｉｎ）Ａ／Ｄ＋１となる回数Ｎ−ｍは、Ａｉｎ−
（Ａｉｎ）Ａ／Ｄの値に比例する。そして（Ｎ−ｍ）／
Ｎは、Ａｉｎ−（Ａｉｎ）Ａ／Ｄの値をｌｏｇ２Ｎビッ
トでＡ／Ｄ変換した値となる。
【００１３】従って、入力アナログ信号にディザ信号を
加算したアナログ信号を８ビットのＡ／Ｄ変換器で１６
回Ａ／Ｄ変換し、各ディジタル出力の累積和を１６で除
した商を１０ビット精度で得ることにより、１０ビット
精度のＡ／Ｄ変換出力を得ることができる。
加算したアナログ信号を８ビットのＡ／Ｄ変換器で１６
回Ａ／Ｄ変換し、各ディジタル出力の累積和を１６で除
した商を１０ビット精度で得ることにより、１０ビット
精度のＡ／Ｄ変換出力を得ることができる。
【００１４】なお、必要な測定回数（上記説明では１
６）は、増加する桁数をＫとするとき、２Ｋで十分で、
Ｋ＝２なら４となるが、傾斜電位の直線性やノイズによ
る誤差の影響を除くために上記値の２〜４倍とすること
が好ましい。
６）は、増加する桁数をＫとするとき、２Ｋで十分で、
Ｋ＝２なら４となるが、傾斜電位の直線性やノイズによ
る誤差の影響を除くために上記値の２〜４倍とすること
が好ましい。
【００１５】又、入力アナログ信号にディザ信号を加算
することにより出力レベルがシフトすることを補償する
ため、出力ディジタル信号から所定値を減算するか、又
は、ディザ信号を０を中心として正負の両極性信号とす
る必要がある。
することにより出力レベルがシフトすることを補償する
ため、出力ディジタル信号から所定値を減算するか、又
は、ディザ信号を０を中心として正負の両極性信号とす
る必要がある。
【００１６】
【発明が解決しようとする課題】ところで、ディザ信号
（傾斜電位）を注入する加算器１２は次の様な条件を満
足することが要求される。 （ａ）加算器の存在がアナログ入力信号に影響を与えな
いこと。 （ｂ）アナログ入力信号に対し無限大に近いインピーダ
ンスをもつこと。 （ｃ）雑音の発生や誘起をしないこと。 （ｄ）加算器による電力消費がないこと。 （ｅ）出来るだけ回路が簡単で安価なこと。
（傾斜電位）を注入する加算器１２は次の様な条件を満
足することが要求される。 （ａ）加算器の存在がアナログ入力信号に影響を与えな
いこと。 （ｂ）アナログ入力信号に対し無限大に近いインピーダ
ンスをもつこと。 （ｃ）雑音の発生や誘起をしないこと。 （ｄ）加算器による電力消費がないこと。 （ｅ）出来るだけ回路が簡単で安価なこと。
【００１７】従来用いられる加算器として、ラダー抵抗
型、ラダー抵抗とオペアンプとの組合せなどがある。
型、ラダー抵抗とオペアンプとの組合せなどがある。
【００１８】ラダー抵抗型は、アナログ入力とディザ入
力とを、各々、抵抗を介して接続するもので、抵抗のた
めに、アナログ入力レベル及びディザ入力レベルが共に
減衰し好ましくない。
力とを、各々、抵抗を介して接続するもので、抵抗のた
めに、アナログ入力レベル及びディザ入力レベルが共に
減衰し好ましくない。
【００１９】又、オペアンプを用いる加算器は、オペア
ンプによる雑音、温度ドリフト、オフセットなどの問題
が発生する他、回路が複雑となり消費電力が大きくなっ
て好ましくない。
ンプによる雑音、温度ドリフト、オフセットなどの問題
が発生する他、回路が複雑となり消費電力が大きくなっ
て好ましくない。
【００２０】従って、本発明の目的は、従来の技術の上
記欠点を改善し、ディザ信号により分解能を改善したＡ
／Ｄ変換装置におけるディザ信号の注入回路の改良を提
供することにある。
記欠点を改善し、ディザ信号により分解能を改善したＡ
／Ｄ変換装置におけるディザ信号の注入回路の改良を提
供することにある。
【００２１】
【課題を解決するための手段】本発明の特徴は、入力の
アナログ信号に対し、予め定められる桁数のディジタル
出力を与えるＡ／Ｄ変換器と、アナログ入力信号又は該
Ａ／Ｄ変換器の入力端子にＡ／Ｄ変換器の最小分解能に
ほぼ等しい振幅のディザ信号を加える手段と、Ａ／Ｄ変
換器の桁数より大きな桁数を有し、Ａ／Ｄ変換器の複数
回のディジタル変換出力の平均値を与える演算回路とを
有し、該演算回路の桁数により定まる精度のディジタル
出力を与えるＡ／Ｄ変換装置において、Ａ／Ｄ変換器の
アナログ信号の入力部に設けられたコンデンサ及び抵抗
による時定数回路を含む第１の積分回路と、第１の積分
回路のコンデンサの接地側端子に出力が接続された第２
の積分回路とを有しており、ディザ信号が第２の積分回
路の入力に印加されるように構成されるＡ／Ｄ変換装置
にある。
アナログ信号に対し、予め定められる桁数のディジタル
出力を与えるＡ／Ｄ変換器と、アナログ入力信号又は該
Ａ／Ｄ変換器の入力端子にＡ／Ｄ変換器の最小分解能に
ほぼ等しい振幅のディザ信号を加える手段と、Ａ／Ｄ変
換器の桁数より大きな桁数を有し、Ａ／Ｄ変換器の複数
回のディジタル変換出力の平均値を与える演算回路とを
有し、該演算回路の桁数により定まる精度のディジタル
出力を与えるＡ／Ｄ変換装置において、Ａ／Ｄ変換器の
アナログ信号の入力部に設けられたコンデンサ及び抵抗
による時定数回路を含む第１の積分回路と、第１の積分
回路のコンデンサの接地側端子に出力が接続された第２
の積分回路とを有しており、ディザ信号が第２の積分回
路の入力に印加されるように構成されるＡ／Ｄ変換装置
にある。
【００２２】本発明のもう１つの特徴は、第２の積分回
路が、ディザ信号として矩形波が入力される２重の積分
回路であるＡ／Ｄ変換装置にある。
路が、ディザ信号として矩形波が入力される２重の積分
回路であるＡ／Ｄ変換装置にある。
【００２３】本発明のもう１つの特徴は、第２の積分回
路が、ディザ信号として三角波が入力される単一積分回
路であるＡ／Ｄ変換装置にある。
路が、ディザ信号として三角波が入力される単一積分回
路であるＡ／Ｄ変換装置にある。
【００２４】
【実施例】図１は本発明によるＡ／Ｄ変換装置を示し、
図２と同じ参照番号は同じものを示す。
図２と同じ参照番号は同じものを示す。
【００２５】図１において、アナログ信号入力端子１６
と接地点の間にコンデンサＣ０１が挿入され、入力端子
は抵抗Ｒ１１を介してＡ／Ｄ変換器１０の入力に結合す
る。Ａ／Ｄ変換器１０の入力にはコンデンサＣ１１の一
端が接続され、その他端は、抵抗Ｒ２１、Ｒ２２及びコ
ンデンサＣ２１、Ｃ２２による積分回路６０の出力に接
続される。積分回路６０の入力端子５０には矩形波
（ａ）が印加される。
と接地点の間にコンデンサＣ０１が挿入され、入力端子
は抵抗Ｒ１１を介してＡ／Ｄ変換器１０の入力に結合す
る。Ａ／Ｄ変換器１０の入力にはコンデンサＣ１１の一
端が接続され、その他端は、抵抗Ｒ２１、Ｒ２２及びコ
ンデンサＣ２１、Ｃ２２による積分回路６０の出力に接
続される。積分回路６０の入力端子５０には矩形波
（ａ）が印加される。
【００２６】抵抗Ｒ１１とコンデンサＣ１１の時定数回
路はアナログ入力信号に対し積分回路７０を構成し、こ
の積分回路は市販のＡ／Ｄ変換器の入力回路にノイズ吸
収のために備えられていることが多い。その場合、コン
デンサＣ１１の一端は接地されている。
路はアナログ入力信号に対し積分回路７０を構成し、こ
の積分回路は市販のＡ／Ｄ変換器の入力回路にノイズ吸
収のために備えられていることが多い。その場合、コン
デンサＣ１１の一端は接地されている。
【００２７】コンデンサＣ０１はアナログ信号の出力イ
ンピーダンスが積分回路７０の時定数を変動させること
を防止するために挿入される。
ンピーダンスが積分回路７０の時定数を変動させること
を防止するために挿入される。
【００２８】ディザ信号は積分回路６０の入力端子５０
に矩形波として印加される。積分回路６０は２重積分回
路で、１度目の積分出力は（ｂ）のごとき三角波とな
り、２度目の積分出力は（ｃ）のごとき波形となる。
に矩形波として印加される。積分回路６０は２重積分回
路で、１度目の積分出力は（ｂ）のごとき三角波とな
り、２度目の積分出力は（ｃ）のごとき波形となる。
【００２９】積分回路６０の出力（（ｃ）の波形）は、
積分回路７０を構成するコンデンサＣ１１の一端８０に
図示のごとく印加され、該コンデンサＣ１１を介してＡ
／Ｄ変換器１０の入力に印加される。このとき、回路７
０はアナログ入力信号に対しては積分回路として働く
が、端子８０からのディザ信号に対しては微分回路とし
て働く。従って、Ａ／Ｄ変換器１０の入力におけるディ
ザ信号は図の（ｄ）に示す三角波で、これは（ｂ）の波
形と同じである。
積分回路７０を構成するコンデンサＣ１１の一端８０に
図示のごとく印加され、該コンデンサＣ１１を介してＡ
／Ｄ変換器１０の入力に印加される。このとき、回路７
０はアナログ入力信号に対しては積分回路として働く
が、端子８０からのディザ信号に対しては微分回路とし
て働く。従って、Ａ／Ｄ変換器１０の入力におけるディ
ザ信号は図の（ｄ）に示す三角波で、これは（ｂ）の波
形と同じである。
【００３０】コンデンサ及び抵抗の数値例は次のとおり
である。 Ｃ０１＝１μＦ Ｒ１１＝１００ＫΩ Ｒ２１＝５１０ＫΩ Ｒ２２＝１ＭΩ Ｃ１１＝０．１μＦ Ｃ２１＝０．４７μＦ Ｃ２２＝０．１μＦ
である。 Ｃ０１＝１μＦ Ｒ１１＝１００ＫΩ Ｒ２１＝５１０ＫΩ Ｒ２２＝１ＭΩ Ｃ１１＝０．１μＦ Ｃ２１＝０．４７μＦ Ｃ２２＝０．１μＦ
【００３１】結局、矩形波のディザ波形（ａ）は、２重
積分回路６０と微分回路を介して、波形（ｄ）の三角波
となる。
積分回路６０と微分回路を介して、波形（ｄ）の三角波
となる。
【００３２】なお、ディザ波形（ａ）のデューティ比を
５０％とすると、三角波（ｄ）のディザ信号の平均値は
Ａ／Ｄ入力に対し自動的に０になるので、ディザ信号の
ための回路の初期設定は不要である。
５０％とすると、三角波（ｄ）のディザ信号の平均値は
Ａ／Ｄ入力に対し自動的に０になるので、ディザ信号の
ための回路の初期設定は不要である。
【００３３】時定数回路７０は市販のＡ／Ｄ変換器にも
ともと備わっていることが多いので、ディザ信号の注入
のために必要な回路は積分回路６０のみで、極めて安価
で、電力消費がなく、又、受動素子のみで構成されるの
で動作が安定である。又、アナログ入力信号に対し、積
分機能による雑音防止作用を有し、ディザ注入のための
回路はアナログ入力信号に対し充分に高インピーダンス
で入力信号に影響を与えることはない。
ともと備わっていることが多いので、ディザ信号の注入
のために必要な回路は積分回路６０のみで、極めて安価
で、電力消費がなく、又、受動素子のみで構成されるの
で動作が安定である。又、アナログ入力信号に対し、積
分機能による雑音防止作用を有し、ディザ注入のための
回路はアナログ入力信号に対し充分に高インピーダンス
で入力信号に影響を与えることはない。
【００３４】複数チャネルのアナログ入力を扱かう場合
には、積分回路６０は全チャネルに共通に１個だけもう
け、その出力を、各チャネルの時定数回路７０のコンデ
ンサＣ１１の一端８０に供給する。
には、積分回路６０は全チャネルに共通に１個だけもう
け、その出力を、各チャネルの時定数回路７０のコンデ
ンサＣ１１の一端８０に供給する。
【００３５】なお、入力のディザ信号が矩形波でなく、
三角波で供給される場合には、積分回路６０は２重積分
ではなく、単一積分回路とする。
三角波で供給される場合には、積分回路６０は２重積分
ではなく、単一積分回路とする。
【００３６】本発明をマイコンにより実現する場合に
は、Ａ／Ｄ変換器１０、演算回路１４、矩形波（ａ）等
は市販のマイコン自身に実装されていることが多い。
又、積分回路７０は雑音防止のため通常挿入は必須であ
る。
は、Ａ／Ｄ変換器１０、演算回路１４、矩形波（ａ）等
は市販のマイコン自身に実装されていることが多い。
又、積分回路７０は雑音防止のため通常挿入は必須であ
る。
【００３７】
【発明の効果】本発明によると、アナログ入力信号に対
して雑音防止作用を有する第１の積分回路と、ディザ信
号から該第１の積分回路に供給する信号を生成する第２
の積分回路とから構成することで、極めて安価で、電力
消費が少なく、かつ受動素子のみで構成されるので動作
が安定して、ディザ信号を極めて簡単にかつ好適にアナ
ログ信号に加算することができる。これにより低精度の
Ａ／Ｄ変換器により高精度のＡ／Ｄ変換を行うことがで
き、特に、日常生活で需要の多い０．１％精度の変換を
市販の４ビットマイコンにより行うことができるので、
本発明の適用領域は広い。
して雑音防止作用を有する第１の積分回路と、ディザ信
号から該第１の積分回路に供給する信号を生成する第２
の積分回路とから構成することで、極めて安価で、電力
消費が少なく、かつ受動素子のみで構成されるので動作
が安定して、ディザ信号を極めて簡単にかつ好適にアナ
ログ信号に加算することができる。これにより低精度の
Ａ／Ｄ変換器により高精度のＡ／Ｄ変換を行うことがで
き、特に、日常生活で需要の多い０．１％精度の変換を
市販の４ビットマイコンにより行うことができるので、
本発明の適用領域は広い。
【図１】本発明によるＡ／Ｄ変換装置の実施例である。
【図２】従来のＡ／Ｄ変換装置である。
１０ Ａ／Ｄ変換器 １２ 加算器 １４ 演算回路 １６ アナログ信号入力端子 １８ ディジタル信号出力端子 ５０ ディザ信号入力端子 ６０，７０ 積分回路
フロントページの続き (56)参考文献 特開 平２−260821（ＪＰ，Ａ) 特開 昭51−48262（ＪＰ，Ａ) 特開 昭63−252015（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 入力のアナログ信号に対し、予め定めら
れる桁数のディジタル出力を与えるＡ／Ｄ変換器と、 アナログ入力信号又は該Ａ／Ｄ変換器の入力端子にＡ／
Ｄ変換器の最小分解能にほぼ等しい振幅のディザ信号を
加える手段と、 Ａ／Ｄ変換器の桁数より大きな桁数を有し、Ａ／Ｄ変換
器の複数回のディジタル変換出力の平均値を与える演算
回路とを有し、該演算回路の桁数により定まる精度のデ
ィジタル出力を与えるＡ／Ｄ変換装置において、 前記Ａ／Ｄ変換器のアナログ信号の入力部に設けられた
コンデンサ及び抵抗による時定数回路を含む第１の積分
回路と、 前記第１の積分回路の前記コンデンサの接地側端子に出
力が接続された第２の積分回路とを有しており、 前記ディザ信号が前記第２の積分回路の入力に印加され
るように構成されたことを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 前記第２の積分回路は、前記ディザ信号
として矩形波が入力される２重の積分回路であることを
特徴とする請求項１に記載のＡ／Ｄ変換装置。 - 【請求項３】 前記第２の積分回路は、前記ディザ信号
として三角波が入力される単一積分回路であることを特
徴とする請求項１に記載のＡ／Ｄ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275047A JP2626352B2 (ja) | 1991-09-27 | 1991-09-27 | Ａ／ｄ変換装置 |
| US07/897,152 US5305005A (en) | 1991-06-27 | 1992-06-11 | Analog to digital converter system |
| DE69219216T DE69219216T2 (de) | 1991-06-27 | 1992-06-15 | Analog-Digitalumsetzer mit erhöhter Auflösung |
| EP92305475A EP0520662B1 (en) | 1991-06-27 | 1992-06-15 | Analog to digital converter with increased resolution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275047A JP2626352B2 (ja) | 1991-09-27 | 1991-09-27 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590964A JPH0590964A (ja) | 1993-04-09 |
| JP2626352B2 true JP2626352B2 (ja) | 1997-07-02 |
Family
ID=17550118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275047A Expired - Fee Related JP2626352B2 (ja) | 1991-06-27 | 1991-09-27 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626352B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05276042A (ja) * | 1992-03-27 | 1993-10-22 | Isao Takahashi | アナログ・ディジタル変換装置 |
| JP5679412B2 (ja) * | 2010-07-07 | 2015-03-04 | 株式会社タニタ | Ａｄ変換装置、ａｄ変換方法、及び電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148262A (ja) * | 1974-10-23 | 1976-04-24 | Sony Corp | Deijitarushingohoshiki |
| JPS63252015A (ja) * | 1987-04-09 | 1988-10-19 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JPH02260821A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Motors Corp | Ａ／ｄ変換方式 |
-
1991
- 1991-09-27 JP JP3275047A patent/JP2626352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590964A (ja) | 1993-04-09 |
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