JPS5831499A - ひずみ測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 この発明は、データ回線の品質チェック用に使用するひ
ずみ測定回路についてのものである。

（２）従来技術 データ１線のひずみにはバイアスひずみや単点ひずみな
どかあ夛、バイアスひずみは入力信号のある周期につい
てのひずみの平均であ）、単点ひずみは入力信号の変換
点についてのひずみである。

従来のバイアスひずみ調定回路の一例を第１図に示す０
図で、１は入力端子、２社積分回路、３社アナログディ
ジタル変換器、４は表示回路である。

第１＃ｔＪは端子１からの入力信号を積分回路２で積分
して直流信号に変換し、アナログディジタル変換器５で
ディジタル信号に変換してから表示呻路４で入力信号の
バイアスひずみを表示するものである。

（５）　　従来技術の間慝点 最近は、ひずみ測定回路を始め、データ回線のチェック
回路をＣＰＵ制御にする方向にある。この場合、第１図
の従来回路のようにアナログ信号の部分があると、信号
処理が複雑になるという問題がある。

（４）　　発明の目的 この発明は、ひずみ測定回路をすべてディジタル回路で
構成してＣＰＵ制御ができるようにするとともに、バイ
アスひずみと単点ひずみの測定ができる測定回路を提供
するものである。

（５１発明の実施例 この発明による実施例の回路を第２図に、第２図の各部
波形例を第３図に示す、第２図で、１１はフリップ７０
ツブ、１２は符号発生回路、１３拡排他的論理和（ＥＯ
凡）回路、１４はあらかじめ設定した入力信号の繰シ返
し数をカウントするカウンタ、１５社入力信号の立上多
信号でセットされ、カウンタ１４からの信号でリセット
される７リツプ７０ツブ、１６はアップダウンカウンタ
、１７はアップダウ／カウンタ１６の出力と７リツプ７
０ツブ１５の出力から入力信号のひずみを演算するコー
ド変換器である。

７リツプフロツプ１１と符号発生回路１２でひずみの基
準となる信号を発生する。

第５図アは端子１からの入力信号波形であシ、ｊ１３図
イはフリップ７０ツブ１１の出力波形である。第５図イ
の信号を受け、符号発生回路１２は第５図つのように一
領域と十領域の等しい信号を発生する。この第５図つが
ひずみの基準に＆る信号波形である。

第３図工はＥＯＲ回路１５の出力波形で、第３図アの入
力信号と第５図つの基準信号との差の波形である。この
波形が入力信号のひずみを示すもので、第５図工は＋側
のひずみの例である。

第５図才はカウンタ１４の出力で、第５図アの入力信号
の繰身返し周期が１で出力が「１」になっている、カウ
ンタ１４のカウント値をあらかじめ決めておけば、この
カウント値になるとカウンタ１４の出力を７リツプフロ
ツプ１５へ送る。

第３図力はスリップ７０ツブ１５の出力波形で。

第５図アの立上シで出力が「１」になシ、カウンタ１４
の出力が「１」になると第５図力の出力線「０」になる
、したがって、カウンタ１４のカウント数だ叶フリップ
７０ツブ１５の出力は「１」を保持する。

第３図キは端子５からのクロック信号で、ゲート回路１
８ａ〜１８ｄを介してアップダウンカウンタ１６に入る
。

第３図りはゲート回路１　’８　ｂの出力波形で、第３
図工に対応するクロック信号が得られる。

ゲート回路１８ｃ〜１８ｅはアップダウンカウンタ１６
で第５図りのクロック信号をカウントする場合、第３図
りのクロック信号が十領域と一領域のどちらにあるかを
識別、するゲート回路である。

アップダウンカウンタ１６は第３図りのクロック信号だ
けをカウントすればよいので、ひずみを精度よく測定す
ることができる。

なお、第３図アルカ社入力信号の繰シ返し周期が１サイ
クルの場合の例で、単点ひずみを測定している状態を示
す。

第゛５図アの入力信号を繰シ返していくと、アップダウ
ンカウンタ１６社前同の結果からカウント□を始めるの
で一カウント値を累積していく、シ九かって、アップダ
ウ／カウンタ１６の出力をカウンタ１４のｐラント値で
割れば、入力信号の平均されたバイアスひずみを求める
ことができる。コード変換器１７社、これを演算するも
のである。

（６］　　発明の効果 この発ｆｌｊＫよれば、すべての処理がディジタル処理
となるので、ＣＰＵ制御ができるようになる。

また、カウンタ１４のカウントを１にすれば単点ひずみ
、２以上にすればバイアスひずみ＝ｔｉｌＪ定すること
ができる。さらに、基準信号との変化分だけを検出する
ので、ひずみを精度よく測定することができる。

【図面の簡単な説明】

第１図は従来回路の一例、 第２図はこの発明による実施例の回路、第５図は第２Ｅ
の各部波形図。 １・・・・・・入力端子、２・・・・・・積分回路、５
・・・・・・アナログディジタル変換器、４・・・二・
・表示回路、５・・・・・・クロック信号を加える端１
子、１１・・・・・・フリップ７０ツブ、１２・・・・
・・符号発生回路、１３・・・・・・ＥＯＲ回路、１４
・・・・・・カウンタ、１５・・・・・・７リツプ７＄
１ツブ、１６・・・・・・アップダウンカウンタ、１７
・・・・・・コード変換器、１８ａ〜ｔ８ｅ・・・・・
・ゲート回路。 代理人　　弁理士　　小俣欽司 第１図 １（１【りＱ−ｙワ

Claims (1)

1. 【特許請求の範囲】 ｔ　入力信号から基準信号を発生する符号発生回路と、 この符号発生回路の出力と入力信号を入力とする１０１
   回路と、 あらかじめ設定した入力信号の繰り返し数をカウントす
   るカウンタＡと、 入力信号の立上シ償号でセットされ、前記カランタムか
   らの信号でリセットされるフリップ７０ツブと。 このフリップ７０ツブ出力と前記１０１回路の出力との
   差に対応するクロック信号をカウントするアップダウン
   カウンタＢと、 このアップダウンカラ、ンタＢの出力と前記７リツプフ
   ロツプＯ出力から入力信号のひずみを演算するコード変
   換器とを備えるひずみ測定回路。