JPS587919A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、品分解能のアナロタ／ディジタル変換器（
以後、Ａ　／　Ｉ）変換器と称す。）に関する。

従来１４乃至１６ビツトの高分解能な逐次比較形Ａ／Ｄ
変換器は高価であるので、１４乃至１６ビツトのディジ
タル／アナロタ変換器とマイクロ・コンピュータを用い
て高分解能な（例えば１４乃至］６ビツト）逐次比較形
Ａ　／　Ｄ変換器を構成したものがあった。しかし、こ
のよりなＡ／Ｄ変換器でも、１４乃至１６ビツトのディ
ジタル／アナロタ変換器を作製すると高価であり、また
変換速度にも問題があるので、低価格で高分解能な逐次
比較形Ａ　／　Ｊ）変換器を実用仕することは困備であ
った。

この発明は、高分解能な逐次比較形Ａ　／　Ｉ）変換器
を安価に提供することを目的とする。

この発明は、第１図に示すように安（ｉｌｌｉである低
分解能なＡ／Ｄ変換器１を用い、ロー！パセル２のアナ
ログ出力から予め定めた基準信けのうち適当なものを減
算し、その減算出力をＡ　／　Ｉ）変換器１でディジタ
ル出力に変換し、そのディジタル出力に基準信号をディ
ジタル化したものを加算して出力するものである。無論
、各基準信号は減算出力がＡ／Ｄ変換器１によってＡ　
／　Ｉ）変換可能となるように選択されている。３−１
．３−２・・・３−ｎが基準信号源であり、４が減算回
路、５−１．５−２・・・５−ｎが各基準信号をそれぞ
れディジタル化したものを記憶しているメモリ、６が加
算回路である。基準信号およびディジタル基準信号の選
択は、比較回路’７−１、？−２・・・７−ｎにヨッて
ロードセル２の出力を上記各基準信号に相当する別の基
準電け（基準信号源８−１乃至８−ｎが発生する）と比
較した結果に基いて、制御回路９が行なう。

以下、この発明を第２図及び第３図Ｇこ示すユ実施例に
基いて詳細に説明する。この実施例は上記の目的達成の
他にドリフト補償をするためのものであり、第２図Ｇこ
示すように第１図のロードセル２に対応するロードセル
１０を有し、その出力側は受動フィルタ（能動フィルタ
でもよい〕１２、アナログスイッチ１４．１５を介して
反転増幅器ユ６に接続されている０アナログスイツチ１
４は増幅器ユ６に対して直列に接続されており、アナロ
グスイッチ１５は増幅器１６に対して並列に接続されて
いる。これらアナログスイッチ１４．１５はトランジス
タ、０ＭＯ８，ＦＥＴ等からなり、後に説明する別のア
ナログスイッチも同様に構成されている。増幅器１６の
出力側は第１図の減算回路４に対応する減算増幅器１８
に入力されている。この減算増幅器ユ８も反転増幅器に
構成されており、増中冨器１６の出力の他に負の■も供
給されている。

第１図の基準信号源３−１乃至３−Ｈに対応するものと
して、アナログスイッチ２０．２ユを介して供給された
絶対値が等しい正のＶまたは負のＶを抵抗器２２．７”
Ｊ至２７によって分圧して基準電圧ｖ１′乃至Ｖ４′を
発生する回路が設けられている。これら基準電圧■１′
乃至Ｖ４′のうちアナロタスイッチ２８乃至３６によっ
て選択されたものが３つの演算増幅器３７乃至３９を含
む反転差動増幅器４０で増幅された後に、減算増幅器１
８に供給される。アナログスイッチ２８．２９．３０．
３１は、抵抗器２２．２４の接続点１３７、抵抗器２４
．２５の接続点１３８、抵抗器２５．２６の接続点１３
９、抵抗器２６．２７の接続点１４０と演算増幅器３７
の非反転入力端子との間にそれぞれ接続されている。ア
ナログスイッチ３２．３３．３４ハ、接続点ユ３８．１
３９．１４０と演算増幅器３８の非反転入力端子との間
にそれぞれ接続されており、アナログスイッチ３５は反
転増幅？５３７．３８の非反転入力端子間に接続され、
アナログスイッチ３６は演算増幅器３８の非反転入力端
子と接地電位点との間に接続されている。

第１図のＡ／Ｄ変換器１に対応するものとして第３図に
示すようにＡ／Ｄ変換器４２が設けられており、これは
分解能が１／４０９６である１２ビツトのＡ／ｌ）変換
器で、正の入力アナログ信号をディジタル変換する逐次
比較形のものである。

第１図のメモリ５−１乃至５−Ｈに対応してメモリ４３
乃至４６が設けられ、これらには後述するマイクロ・コ
ンピュータ５’？、Ａ／Ｄｉ換１９４２ｃ７）動作によ
りｖ１′、■２′、■３′、■４′をそれぞれディジタ
ル化したＥ３Ｉ″、Ｅ３２″、Ｅ３３″、”’８４″　
が記憶される。４７はオフセット量メモリで、ドリフト
補償用のものである。

第１図の比較回路７−１乃至’？−ｎに対応するものと
して第２図に示すように比較器４８乃至５１が設けられ
ており、基準信号源８−１乃至８−ｎに対応するものと
して十■を抵抗器５２乃至５６で分圧して基準信号ｖＩ
乃至Ｖ４を得る回路が設けられている。これら比較器４
８乃至５１は減算増幅器１８の出力が基準電圧■１乃至
ｖ４より大きいときに出力「１」を発生ずるように構成
されている。

第１図の制御回路９及び加算回路６に対応するものとし
て第３図に示すようにマイクロ・コンピュータ５７が設
けられている。

このように構成されたＡ／Ｄ変換器のＡ／Ｄ変換は、ド
リフト補償のためにオフセット電圧を計測し、それをデ
ィジタル化してメモリ４’ｚニ記憶すせる第１の過程と
、ｖ′、■・、ｖ′、■４′をデ１　　　　　　２　　
　　　　３ イジタル化してメモリ４３乃至４６に記憶させる第２の
過程と、■４′乃至ｖ１′のうちから適当な基準電圧を
迩択し、ロードセル１０の出力からこれを減算し、この
減算値をディジタＩしｒヒした後に、この減Ｊｒ値とメ
モリ４３乃至４７の記憶値とを演算してロードセル１０
の出力のドリフト補償されたディジタル信号を得る第３
の過程を経てなされる。以下、各過程ごとに詳細に説明
するが、前提として、増幅器１６の利得をに１、入力オ
フセット電圧を△ｅ１、差動増１陥器４０１７）　１ｕ
ｌｌ得をＫＯ，入力オフセット電圧を△−３２とし、さ
らに減算増幅器１８の増幅器１６からの入力に対する利
得、負の■に対する利得、差動増幅器４０からの入力に
対する利得をそれぞれに２、Ｋ３、Ｋ４とし、この増幅
器１８のもつオフセット電圧を△ｅ３、△ｅ３に対する
利得をに５とし、各アナログスイッチ１４．１５．２０
．２１．２８乃至３６は開放されているとする。

（力　第１の過程 マイクロ纏コンピュータ５７に演算開始信号が供給され
ると、マイクロ・コンピュータ５７はアナログスイッチ
ユ５．２１．３５．３６を閉成する。従って、増Ｉ隔器
ユ６の出力側Ｇこは−に１△ｅ１、差動増幅器４０の出
力側にはＫＯ△ｅ２の出力が発生し、減算増幅器１８の
出力Ｅ。は、 ＥＯ＝に２に１△ｅｌ十に３Ｖ−に４Ｋｏ△ｅ２−に５
△ｅ３となり、これをＡ／Ｄ変換器４２でディジタル変
換すると、Ａ／Ｄ変換器４２のオフセット電圧へ０４が
加わるので、Ａ／Ｄ変換器４２の出力１η０′はＥＯ’
　＝に２に１△ｅｌ＋に３Ｖ−に４ＫＯ△０２−に５△
ｅ３＋△ｅ４となる。ＥＯ’はオフセット量としてメモ
リ４７．に記憶される。この場合、ＥＯ’を１回だけ計
滑して記憶させてもよいし、０回計測してその平均蝕を
記憶させてもよい。なお、この実施例ではＡ／１〕変換
器４２は正の入力電圧のみを変換可能と仮定しているの
で、ＥＯ′が常に正になるようにバイアスとして負のＶ
が反転増幅する減算増幅器１８に供給しである。

（ロ）　第２の過程 第１の過程終了後、マイクロ・コンピュータ５７は、ア
ナログスイッチ１５．２０．３１．３６のみを閉成する
。従って、増幅器１６の出力側には−に１△０１が発生
し、また差動増幅器４０の副入力間にはｖ、　／が供給
されるので差動増幅器４０の出力側にはＫ。（−Ｖ　、
　／　４〜△ｅ２）が発生し、減算増幅器１８の出力Ｅ
３１は、 Ｂ３１＝に２に１△ｅｌ＋に４ＫＯＶ１’−に４Ｋ（１
△ｅ２十に３Ｖ−に５△８３となり、Ａ／Ｄ変換される
電圧Ｅ３１′はＡ／Ｄ変換器４２のオフセット電圧△ｅ
４が加わり、Ｅ３１’　＝に２に１△ｅ、１＋に４ＫＯ
Ｖ１’−に４ＫＯ△ｅ２十に３Ｖ−に５△ｅ３＋△ｅ４
となる。Ｅ３１′はマイクロ自コンピュータ５７内でメ
モリ４７に記憶したＥｏ’を減算され、その値Ｅ３１″
は Ｂ３１　　″＝Ｅ３ユ’−ＥＯ’＝に４ＫｏＶ　　’と
なり、ドリフトの影響の除去されたＶ　、／の真のディ
ジタル値が算出され、メモリ４３に記憶される。

次にマイクロ・コンピュータ５７は、アナログスイッチ
１５．２０．３０．３４のみを閉成する。従って、増幅
器１６の出力側には−に１△ｅユが発生し、また差動増
幅器４０の副入力間にはｖ２′とｖＩ′が供給されるの
で差動増幅器４０の出力側にはＫＯ（−Ｖ２’　十Ｖ、
’＋△ｅ２）が発生し、減算増幅器１８の出力ＥＥ３２
は、Ｂ５２＝に２に１△ｅｌ＋に４Ｋｏ（Ｖ２’−Ｖ、
’）−ＫａＫｏ△ｅ２十に３Ｖ−に５Δ８３となり、Ａ
／Ｄ変換される電圧Ｅ３２′はＡ／Ｄ変（９） 換器４２のオフセット電圧へ０４が加わり、Ｅ３２’＝
に２Ｋｌ△ｅｘ＋に４Ｋｏ（Ｖ２’−Ｖ、’　）−に４
Ｋｏ△ｅ２十に３Ｖ−に５△ｅ３十△ｅ４ となる。Ｅ３２′はマイクロ・コンピュータ５７内テメ
モリ４７に記憶したＥＯ’を減算され、さらにメモ！Ｊ
　４３　ニｆ憶すレタＥ３１″ト加算サレ、Ｋ４　ＫＯ
Ｖ２’に等しくρＥ３２″とされてメモリ４４に記憶さ
れる。

ナオ、ｖ　２／　−ｖ　、　／をディジタル変換してＥ
３２′と求めてからＥ３１″と加算してＶ　２／のディ
ジタル値であるＥ３２″を求めるのは、■２′を直接Ａ
／１つ変換するとオーバスケールとなるからである。以
下、Ｂ３３”を求める場合は、アナログスイッチ１５．
２０．２９．３３のみを閉成して、Ｅ　３４　／／を求
める場合は、アナログスイッチ１５．２０．２Ｂ、３２
のみを閉成して同様に行なわれる。また、アナログスイ
ッチ２０を閉成してＶ４′乃至Ｖ１′を正の値とするの
は、この実施例では差動増幅器４０、減算増幅器１８が
共に反転増幅器であり、Ａ／１〕変換器４２が正の入力
をディジタル変換するものと仮定しているからである０
Ｋ３１″乃至Ｅ　３４　″は１回のみ計測してメモリ４
３乃（１０） 至４（つに記憶してもよいし、口器ａ１訓し、その平均
イｌ−＾をメ七すｃ３ノリ至４６に記憶させても無論よ
い。

（／→　第；５の過程 第２の過程終了後、マイクロ・コンピュータ５７はアナ
「ｌタスイッチ１４．２．１．３５．３６のみを閉成す
る。このとき、ロードセル１０に荷重が印加され、ロー
ドセル］０が出カド：を発生ずると、減算増幅器ユ８の
出カド：′は、 Ｅ　’　＝に２に１　（ｌｉ：十へ０１　）　−１−に
：５Ｖ−に４Ｋ（］△ｅ２−に５△０３となる。この１
ノ）′は比軟器４８乃至５１［こおいてＶｌ乃至ｖ４と
比較される。Ｖ　２　＞　ｐ’；’≧Ｖ１であるなら、
比較器５１　）出力が「１」になり、マイクロ・コンピ
ュータ５７はアナログ・スイッチュ４．２１．３５．３
６のうち１４．２１．３６の閉成状態は維持し、３５は
開放し、新たに３１も閉成する。アナログスイッチ２１
．３１．３６が閉成されているので、差動増幅ｉ＋ｉ４
０の入力間には負のＶ、′が供給され、その差動増幅器
４０の出力はＫＯ（■、’」へ０２）となる。従って、
減算増幅器１８の出力層は Ｅ、＝に２に１（Ｅ−ｌハ０１）−に４ＫＯ（Ｖ、’＋
Ａｅ２）＋に３Ｖ−に５△ｅ３（１１） オフセット電圧△ｅ４が加わったものがＡ／］っ変換器
４２にてＡ／］つ変換さね次のような！１；２１を得る
。

Ｅ２１＝に２に１　（Ｅ十△（３１）−に４ＫＦ］（Ｖ
、’　」−ＱＯ２）＋に３Ｖ−に５△ｅ３−１へ０４ マイクロ・コンピュータ５７はこのト：２１がらメモリ
４７の討フセット量ト）。′を減卵”し、１・゛リフト
補償をしたのちＯこ、メモリ４３のＩＣ，、’／　を加
算しで、ト）に比例した出力に２に、　Ｅを得る。同様
にＶ　３）　ＩＩ；≧ｖ２の場合、比較器５０．５ユが
出力「１」を発生し、マイクロ・コンピュータ５７はア
ナログスイッチ１４．２１．３５．３６のうち１４．２
１．３６の閉成状態を維持し、３５を開放し、新たに３
０を閉成し、またＶ４）Ｅ≧Ｖ８の場合、比較器４９乃
至５１が出力「１」を発生し、アナログスイッチ１４．
２１．３５．３６のうち１４．２１，３６の閉成状態を
維持し、３５を開放し、新たに２９を閉成し、Ｅ≧■４
の場合、比較器４８乃至５１が出力「１」を発生し、ア
ナログスイッチ１４．２１．３５．３６のう　　　′ち
ユ４．２１．３６の閉成状態を維持し、３５を開放し、
新たに２８を閉成し、同様な演算を行ない、Ｆ；　（Ｖ
　。

（１２） の場合にはＡ／Ｄ変換器４２の出力からＩＨｏ′を減ｒ
ｏ［して、それぞれＥ　ｉこ対応するディジタル値を得
る。

なお　１４１１の値が負になるとこの実施例ではＡ／Ｄ
変換ができないと仮定しているので、Ｋ４Ｋ（ＩＶ、’
、ＫａＫｏＶ２’　、Ｋ４ＫＯＶ３’　、Ｋ４ＫＯＶ４
’　　〕各１ｉｅｆＬＬＥ’ヨリ大きくならないように
選択されている。また、比４ｆｆｆＷ４８乃至５１のう
ちどれがが出力を発生してから、増幅器１８の出力が変
化するまでの間には、いくらかの時間間隔がある。この
間にロードセルユ０の出力Ｅが減少して、増幅器１８の
出カン郊負になったり、逆に急激大きくなってオーバス
ケールニｔ（ラｔ（Ｖｓヨウニ■１、■２、■３、Ｖ４
とに４ＫＯＶ、’　、Ｋ４ＫＯＶ２’、Ｋ４ＫＯＶ３’
　、Ｋ４ＫＯＶ、’　トノソｈソ；ｔＬ（７）差Ｄ　ト
ｆＴｆＪ時に両区間の時間間隔Ｔも考慮されている。例
えば、はかり糸に荷重がステップ状に加わったとしても
・はかりの慣性や測定回路のフィルタによって第５図に
示すように過渡応答は遅れる。今過渡応答曲線の最大傾
斜を示す直線での傾きがり。／Ｔｏ（７７秒）であった
とすると、Ｉ）／Ｔ＞Ｄ０／ＴｏとなるようにＤとＴを
選択しである。

（ユ３） また、第３の過程終了後、通常はロートセルユＯの荷重
が変化しても、第３の過程だけを行なってＡ／Ｄ変換を
行なうが、第１の過程と第３の過程を交互に繰返しても
よい。このようにすれば常時オフセット電圧を計ｄｌ！
Ｉ　しているので、副側が長時間になっても、その間に
生じたオフセット電圧の変動を補償することができる。

さらに、計測データを得るタイミンクに余裕がある場合
、ロードセルの荷重が変わるごとに第１乃至第３の過程
を行なってもよい。

このＡ　、／　Ｄ変換器は、ロードセル１０の出力に応
じて選択した基準信号をロートセルユ０の出力から減算
して、低分解能なＡ／Ｉ）変換器４２でＡ／Ｄ変換可能
な減算値を得て、これをＡ　／　Ｄ変換し、これに基準
信号に対応したディジタル値を加算する溝底であるから
、例えば１２ビツト（分解能　／４０９０）の低分解能
なＡ／Ｄ変換器４２とマイクロ・コンピュータを用いる
だけで安価に高分解能な例えば分解能Ｌ−叫シム４−騙
解−能／１ａｏｏｏ　の逐時比較形Ａ／ｌ　　　゛ Ｄ変換器を得られる。しかも、この実施例では、（１４
） ドリフトの補償イ）同１１、冒こイ１な゛つ−Ｃいるの
で、安価で高分解能なうえに、Ｆ、′ｌ情１ｉ、ｐ　＋
７）　Ａ　／　Ｉ）変換器もイｊ＋ら（する。また変換
結束は谷アンプのドリフト含んでいないので湿＋ａ変化
にえ１しても安定となっている。

上記の′Ｒ施例゛Ｃはｖ　、　／乃至Ｊ６１′は４＋（
抗藩２４乃至２７に１つζ宙ｊ１−を分圧して得たが、
第４図に示すように電圧Ｖを１１（抗藷５８、５９、６
０を用いて分圧Ｉ７、これをそれぞれ僧幅藩６１乃至６
４４こアナロタスイッチ６５乃子７２を介して供給し、
アナロタスイッチ６５乃至７２をｆｆｉｌＪ　［］ｉｌ
　Ｌ．て１，１　、　／乃争ｖ４′を出てもよい。こノ
’Ｍ　ｉ’Ｆ　Ｘ第１の過程では、γナロクスイッチ２
１、６６、６８、′７０、７２を閉成してドリフト爪を
検出し、第２の過程ではｊ′すＶ１クスイッチ２０を閉
成し、アープ−１１クスイツチ６５、６７、６１〕、７
１を順に閉成し、第３　０−）　過程では当ρノアナＬ
ｌグスイッチ２１、６６、６日、’７０、７２を閉成１
−、その後比較器４８乃子５１の出ＪＪに５しって、ア
ナロタスイッチ６５、６７、６９、′／１を６り：６５
、６７　；　６５、６７、６９　；　６５、６７、６９
、７１の４　、’ｆｆｌりに制御する必要がある。この
とき６５、６’？、６９、７１の（１５） うち開放さねているものがあるときはそれぞれに対応す
る６６、６８、７０、？２は閉成される。他はＩ。記の
実施例と同様である。また、基準′１［月−け４通りと
したがＪ曽７威させるにともできる。

【図面の簡単な説明】

第１図はこの発明によるＡ　／　１）変４ａ！器の（既
１略を示すブロック図、第２図は同Ａ／［〕変換器の１
実施例の一部を示ずブＣ］ンク図、第３図は同Ａ　／　
ｌ−）変換器の１実施例の残りの部分を示１″フ１１ツ
ク図、第４図は曲の実施例の一部を示ずゾｔーＪツク図
、第５図はロードセルに印加される荷重と、ノイルタの
出力との関係をシｊミず図である。 ■・・・Ａ／１〕変換器、Ｊ５−１乃至＋３　−　１１
・・・差し引き電圧源、４・・・減算器、５−１／υ至
５−ｎ・・・メモリ、６・・・加ｔつ器、７−］乃公’
／−ｎ・・・比１殴器、８−１乃至８−１１・・・Ｊｌ
（準電圧源。 特許出願人　　　人和製衛株式会ｔ１。 代　理　人　　　清　　）１（　　　　盾　ほか２名（
１６）

Claims (1)

【特許請求の範囲】
1. （２）　　Ａ／Ｄ変換器と、このＡ　／　Ｉ）変換器で
   Ａ／Ｄ変換…能なアナログ信けより大きな様々な鎖とな
   りつる入力アナログ信号の信叶源と、上記入力アナログ
   信号と各々との差が−に配Ａ／Ｄ変換用能なアナログ信
   号となるそれぞれ異なった値である複数の差引アナログ
   信号を発生する差引アナログ信号源と、」二記各差引ア
   ナログ信号をそれぞれディジタル変換した値を記憶して
   いるメモリと、上記各差引アナログ信号にそれぞれ７Ｊ
   応する基準信号と上記入力アナログ信号とを比較する比
   較器と、この比ｖｊ、器の比較結果に基づいて選択され
   た差引アナログ信号と」二記入カアナロク信壮との差を
   算出し上記Ａ／１〕変換器に供給する減算器と、上記比
   較器の比較結果に基づいて選択された上記メモリのディ
   ジタル変換値と」−記Ａ　／　ｌ）変換器の変換出力と
   を加算する加算器とからなるＡ　／’　Ｄ変換器。