JPS587919A - A/d変換器 - Google Patents
A/d変換器Info
- Publication number
- JPS587919A JPS587919A JP10596581A JP10596581A JPS587919A JP S587919 A JPS587919 A JP S587919A JP 10596581 A JP10596581 A JP 10596581A JP 10596581 A JP10596581 A JP 10596581A JP S587919 A JPS587919 A JP S587919A
- Authority
- JP
- Japan
- Prior art keywords
- output
- converter
- analog
- amplifier
- standard signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、品分解能のアナロタ/ディジタル変換器(
以後、A / I)変換器と称す。)に関する。
以後、A / I)変換器と称す。)に関する。
従来14乃至16ビツトの高分解能な逐次比較形A/D
変換器は高価であるので、14乃至16ビツトのディジ
タル/アナロタ変換器とマイクロ・コンピュータを用い
て高分解能な(例えば14乃至]6ビツト)逐次比較形
A / D変換器を構成したものがあった。しかし、こ
のよりなA/D変換器でも、14乃至16ビツトのディ
ジタル/アナロタ変換器を作製すると高価であり、また
変換速度にも問題があるので、低価格で高分解能な逐次
比較形A / J)変換器を実用仕することは困備であ
った。
変換器は高価であるので、14乃至16ビツトのディジ
タル/アナロタ変換器とマイクロ・コンピュータを用い
て高分解能な(例えば14乃至]6ビツト)逐次比較形
A / D変換器を構成したものがあった。しかし、こ
のよりなA/D変換器でも、14乃至16ビツトのディ
ジタル/アナロタ変換器を作製すると高価であり、また
変換速度にも問題があるので、低価格で高分解能な逐次
比較形A / J)変換器を実用仕することは困備であ
った。
この発明は、高分解能な逐次比較形A / I)変換器
を安価に提供することを目的とする。
を安価に提供することを目的とする。
この発明は、第1図に示すように安(illiである低
分解能なA/D変換器1を用い、ロー!パセル2のアナ
ログ出力から予め定めた基準信けのうち適当なものを減
算し、その減算出力をA / I)変換器1でディジタ
ル出力に変換し、そのディジタル出力に基準信号をディ
ジタル化したものを加算して出力するものである。無論
、各基準信号は減算出力がA/D変換器1によってA
/ I)変換可能となるように選択されている。3−1
.3−2・・・3−nが基準信号源であり、4が減算回
路、5−1.5−2・・・5−nが各基準信号をそれぞ
れディジタル化したものを記憶しているメモリ、6が加
算回路である。基準信号およびディジタル基準信号の選
択は、比較回路’7−1、?−2・・・7−nにヨッて
ロードセル2の出力を上記各基準信号に相当する別の基
準電け(基準信号源8−1乃至8−nが発生する)と比
較した結果に基いて、制御回路9が行なう。
分解能なA/D変換器1を用い、ロー!パセル2のアナ
ログ出力から予め定めた基準信けのうち適当なものを減
算し、その減算出力をA / I)変換器1でディジタ
ル出力に変換し、そのディジタル出力に基準信号をディ
ジタル化したものを加算して出力するものである。無論
、各基準信号は減算出力がA/D変換器1によってA
/ I)変換可能となるように選択されている。3−1
.3−2・・・3−nが基準信号源であり、4が減算回
路、5−1.5−2・・・5−nが各基準信号をそれぞ
れディジタル化したものを記憶しているメモリ、6が加
算回路である。基準信号およびディジタル基準信号の選
択は、比較回路’7−1、?−2・・・7−nにヨッて
ロードセル2の出力を上記各基準信号に相当する別の基
準電け(基準信号源8−1乃至8−nが発生する)と比
較した結果に基いて、制御回路9が行なう。
以下、この発明を第2図及び第3図Gこ示すユ実施例に
基いて詳細に説明する。この実施例は上記の目的達成の
他にドリフト補償をするためのものであり、第2図Gこ
示すように第1図のロードセル2に対応するロードセル
10を有し、その出力側は受動フィルタ(能動フィルタ
でもよい〕12、アナログスイッチ14.15を介して
反転増幅器ユ6に接続されている0アナログスイツチ1
4は増幅器ユ6に対して直列に接続されており、アナロ
グスイッチ15は増幅器16に対して並列に接続されて
いる。これらアナログスイッチ14.15はトランジス
タ、0MO8,FET等からなり、後に説明する別のア
ナログスイッチも同様に構成されている。増幅器16の
出力側は第1図の減算回路4に対応する減算増幅器18
に入力されている。この減算増幅器ユ8も反転増幅器に
構成されており、増中冨器16の出力の他に負の■も供
給されている。
基いて詳細に説明する。この実施例は上記の目的達成の
他にドリフト補償をするためのものであり、第2図Gこ
示すように第1図のロードセル2に対応するロードセル
10を有し、その出力側は受動フィルタ(能動フィルタ
でもよい〕12、アナログスイッチ14.15を介して
反転増幅器ユ6に接続されている0アナログスイツチ1
4は増幅器ユ6に対して直列に接続されており、アナロ
グスイッチ15は増幅器16に対して並列に接続されて
いる。これらアナログスイッチ14.15はトランジス
タ、0MO8,FET等からなり、後に説明する別のア
ナログスイッチも同様に構成されている。増幅器16の
出力側は第1図の減算回路4に対応する減算増幅器18
に入力されている。この減算増幅器ユ8も反転増幅器に
構成されており、増中冨器16の出力の他に負の■も供
給されている。
第1図の基準信号源3−1乃至3−Hに対応するものと
して、アナログスイッチ20.2ユを介して供給された
絶対値が等しい正のVまたは負のVを抵抗器22.7”
J至27によって分圧して基準電圧v1′乃至V4′を
発生する回路が設けられている。これら基準電圧■1′
乃至V4′のうちアナロタスイッチ28乃至36によっ
て選択されたものが3つの演算増幅器37乃至39を含
む反転差動増幅器40で増幅された後に、減算増幅器1
8に供給される。アナログスイッチ28.29.30.
31は、抵抗器22.24の接続点137、抵抗器24
.25の接続点138、抵抗器25.26の接続点13
9、抵抗器26.27の接続点140と演算増幅器37
の非反転入力端子との間にそれぞれ接続されている。ア
ナログスイッチ32.33.34ハ、接続点ユ38.1
39.140と演算増幅器38の非反転入力端子との間
にそれぞれ接続されており、アナログスイッチ35は反
転増幅?537.38の非反転入力端子間に接続され、
アナログスイッチ36は演算増幅器38の非反転入力端
子と接地電位点との間に接続されている。
して、アナログスイッチ20.2ユを介して供給された
絶対値が等しい正のVまたは負のVを抵抗器22.7”
J至27によって分圧して基準電圧v1′乃至V4′を
発生する回路が設けられている。これら基準電圧■1′
乃至V4′のうちアナロタスイッチ28乃至36によっ
て選択されたものが3つの演算増幅器37乃至39を含
む反転差動増幅器40で増幅された後に、減算増幅器1
8に供給される。アナログスイッチ28.29.30.
31は、抵抗器22.24の接続点137、抵抗器24
.25の接続点138、抵抗器25.26の接続点13
9、抵抗器26.27の接続点140と演算増幅器37
の非反転入力端子との間にそれぞれ接続されている。ア
ナログスイッチ32.33.34ハ、接続点ユ38.1
39.140と演算増幅器38の非反転入力端子との間
にそれぞれ接続されており、アナログスイッチ35は反
転増幅?537.38の非反転入力端子間に接続され、
アナログスイッチ36は演算増幅器38の非反転入力端
子と接地電位点との間に接続されている。
第1図のA/D変換器1に対応するものとして第3図に
示すようにA/D変換器42が設けられており、これは
分解能が1/4096である12ビツトのA/l)変換
器で、正の入力アナログ信号をディジタル変換する逐次
比較形のものである。
示すようにA/D変換器42が設けられており、これは
分解能が1/4096である12ビツトのA/l)変換
器で、正の入力アナログ信号をディジタル変換する逐次
比較形のものである。
第1図のメモリ5−1乃至5−Hに対応してメモリ43
乃至46が設けられ、これらには後述するマイクロ・コ
ンピュータ5’?、A/Di換1942c7)動作によ
りv1′、■2′、■3′、■4′をそれぞれディジタ
ル化したE3I″、E32″、E33″、”’84″
が記憶される。47はオフセット量メモリで、ドリフト
補償用のものである。
乃至46が設けられ、これらには後述するマイクロ・コ
ンピュータ5’?、A/Di換1942c7)動作によ
りv1′、■2′、■3′、■4′をそれぞれディジタ
ル化したE3I″、E32″、E33″、”’84″
が記憶される。47はオフセット量メモリで、ドリフト
補償用のものである。
第1図の比較回路7−1乃至’?−nに対応するものと
して第2図に示すように比較器48乃至51が設けられ
ており、基準信号源8−1乃至8−nに対応するものと
して十■を抵抗器52乃至56で分圧して基準信号vI
乃至V4を得る回路が設けられている。これら比較器4
8乃至51は減算増幅器18の出力が基準電圧■1乃至
v4より大きいときに出力「1」を発生ずるように構成
されている。
して第2図に示すように比較器48乃至51が設けられ
ており、基準信号源8−1乃至8−nに対応するものと
して十■を抵抗器52乃至56で分圧して基準信号vI
乃至V4を得る回路が設けられている。これら比較器4
8乃至51は減算増幅器18の出力が基準電圧■1乃至
v4より大きいときに出力「1」を発生ずるように構成
されている。
第1図の制御回路9及び加算回路6に対応するものとし
て第3図に示すようにマイクロ・コンピュータ57が設
けられている。
て第3図に示すようにマイクロ・コンピュータ57が設
けられている。
このように構成されたA/D変換器のA/D変換は、ド
リフト補償のためにオフセット電圧を計測し、それをデ
ィジタル化してメモリ4’zニ記憶すせる第1の過程と
、v′、■・、v′、■4′をデ1 2
3 イジタル化してメモリ43乃至46に記憶させる第2の
過程と、■4′乃至v1′のうちから適当な基準電圧を
迩択し、ロードセル10の出力からこれを減算し、この
減算値をディジタIしrヒした後に、この減Jr値とメ
モリ43乃至47の記憶値とを演算してロードセル10
の出力のドリフト補償されたディジタル信号を得る第3
の過程を経てなされる。以下、各過程ごとに詳細に説明
するが、前提として、増幅器16の利得をに1、入力オ
フセット電圧を△e1、差動増1陥器4017) 1u
ll得をKO,入力オフセット電圧を△−32とし、さ
らに減算増幅器18の増幅器16からの入力に対する利
得、負の■に対する利得、差動増幅器40からの入力に
対する利得をそれぞれに2、K3、K4とし、この増幅
器18のもつオフセット電圧を△e3、△e3に対する
利得をに5とし、各アナログスイッチ14.15.20
.21.28乃至36は開放されているとする。
リフト補償のためにオフセット電圧を計測し、それをデ
ィジタル化してメモリ4’zニ記憶すせる第1の過程と
、v′、■・、v′、■4′をデ1 2
3 イジタル化してメモリ43乃至46に記憶させる第2の
過程と、■4′乃至v1′のうちから適当な基準電圧を
迩択し、ロードセル10の出力からこれを減算し、この
減算値をディジタIしrヒした後に、この減Jr値とメ
モリ43乃至47の記憶値とを演算してロードセル10
の出力のドリフト補償されたディジタル信号を得る第3
の過程を経てなされる。以下、各過程ごとに詳細に説明
するが、前提として、増幅器16の利得をに1、入力オ
フセット電圧を△e1、差動増1陥器4017) 1u
ll得をKO,入力オフセット電圧を△−32とし、さ
らに減算増幅器18の増幅器16からの入力に対する利
得、負の■に対する利得、差動増幅器40からの入力に
対する利得をそれぞれに2、K3、K4とし、この増幅
器18のもつオフセット電圧を△e3、△e3に対する
利得をに5とし、各アナログスイッチ14.15.20
.21.28乃至36は開放されているとする。
(力 第1の過程
マイクロ纏コンピュータ57に演算開始信号が供給され
ると、マイクロ・コンピュータ57はアナログスイッチ
ユ5.21.35.36を閉成する。従って、増I隔器
ユ6の出力側Gこは−に1△e1、差動増幅器40の出
力側にはKO△e2の出力が発生し、減算増幅器18の
出力E。は、 EO=に2に1△el十に3V−に4Ko△e2−に5
△e3となり、これをA/D変換器42でディジタル変
換すると、A/D変換器42のオフセット電圧へ04が
加わるので、A/D変換器42の出力1η0′はEO’
=に2に1△el+に3V−に4KO△02−に5△
e3+△e4となる。EO’はオフセット量としてメモ
リ47.に記憶される。この場合、EO’を1回だけ計
滑して記憶させてもよいし、0回計測してその平均蝕を
記憶させてもよい。なお、この実施例ではA/1〕変換
器42は正の入力電圧のみを変換可能と仮定しているの
で、EO′が常に正になるようにバイアスとして負のV
が反転増幅する減算増幅器18に供給しである。
ると、マイクロ・コンピュータ57はアナログスイッチ
ユ5.21.35.36を閉成する。従って、増I隔器
ユ6の出力側Gこは−に1△e1、差動増幅器40の出
力側にはKO△e2の出力が発生し、減算増幅器18の
出力E。は、 EO=に2に1△el十に3V−に4Ko△e2−に5
△e3となり、これをA/D変換器42でディジタル変
換すると、A/D変換器42のオフセット電圧へ04が
加わるので、A/D変換器42の出力1η0′はEO’
=に2に1△el+に3V−に4KO△02−に5△
e3+△e4となる。EO’はオフセット量としてメモ
リ47.に記憶される。この場合、EO’を1回だけ計
滑して記憶させてもよいし、0回計測してその平均蝕を
記憶させてもよい。なお、この実施例ではA/1〕変換
器42は正の入力電圧のみを変換可能と仮定しているの
で、EO′が常に正になるようにバイアスとして負のV
が反転増幅する減算増幅器18に供給しである。
(ロ) 第2の過程
第1の過程終了後、マイクロ・コンピュータ57は、ア
ナログスイッチ15.20.31.36のみを閉成する
。従って、増幅器16の出力側には−に1△01が発生
し、また差動増幅器40の副入力間にはv、 /が供給
されるので差動増幅器40の出力側にはK。(−V 、
/ 4〜△e2)が発生し、減算増幅器18の出力E
31は、 B31=に2に1△el+に4KOV1’−に4K(1
△e2十に3V−に5△83となり、A/D変換される
電圧E31′はA/D変換器42のオフセット電圧△e
4が加わり、E31’ =に2に1△e、1+に4KO
V1’−に4KO△e2十に3V−に5△e3+△e4
となる。E31′はマイクロ自コンピュータ57内でメ
モリ47に記憶したEo’を減算され、その値E31″
は B31 ″=E3ユ’−EO’=に4KoV ’と
なり、ドリフトの影響の除去されたV 、/の真のディ
ジタル値が算出され、メモリ43に記憶される。
ナログスイッチ15.20.31.36のみを閉成する
。従って、増幅器16の出力側には−に1△01が発生
し、また差動増幅器40の副入力間にはv、 /が供給
されるので差動増幅器40の出力側にはK。(−V 、
/ 4〜△e2)が発生し、減算増幅器18の出力E
31は、 B31=に2に1△el+に4KOV1’−に4K(1
△e2十に3V−に5△83となり、A/D変換される
電圧E31′はA/D変換器42のオフセット電圧△e
4が加わり、E31’ =に2に1△e、1+に4KO
V1’−に4KO△e2十に3V−に5△e3+△e4
となる。E31′はマイクロ自コンピュータ57内でメ
モリ47に記憶したEo’を減算され、その値E31″
は B31 ″=E3ユ’−EO’=に4KoV ’と
なり、ドリフトの影響の除去されたV 、/の真のディ
ジタル値が算出され、メモリ43に記憶される。
次にマイクロ・コンピュータ57は、アナログスイッチ
15.20.30.34のみを閉成する。従って、増幅
器16の出力側には−に1△eユが発生し、また差動増
幅器40の副入力間にはv2′とvI′が供給されるの
で差動増幅器40の出力側にはKO(−V2’ 十V、
’+△e2)が発生し、減算増幅器18の出力EE32
は、B52=に2に1△el+に4Ko(V2’−V、
’)−KaKo△e2十に3V−に5Δ83となり、A
/D変換される電圧E32′はA/D変(9) 換器42のオフセット電圧へ04が加わり、E32’=
に2Kl△ex+に4Ko(V2’−V、’ )−に4
Ko△e2十に3V−に5△e3十△e4 となる。E32′はマイクロ・コンピュータ57内テメ
モリ47に記憶したEO’を減算され、さらにメモ!J
43 ニf憶すレタE31″ト加算サレ、K4 KO
V2’に等しくρE32″とされてメモリ44に記憶さ
れる。
15.20.30.34のみを閉成する。従って、増幅
器16の出力側には−に1△eユが発生し、また差動増
幅器40の副入力間にはv2′とvI′が供給されるの
で差動増幅器40の出力側にはKO(−V2’ 十V、
’+△e2)が発生し、減算増幅器18の出力EE32
は、B52=に2に1△el+に4Ko(V2’−V、
’)−KaKo△e2十に3V−に5Δ83となり、A
/D変換される電圧E32′はA/D変(9) 換器42のオフセット電圧へ04が加わり、E32’=
に2Kl△ex+に4Ko(V2’−V、’ )−に4
Ko△e2十に3V−に5△e3十△e4 となる。E32′はマイクロ・コンピュータ57内テメ
モリ47に記憶したEO’を減算され、さらにメモ!J
43 ニf憶すレタE31″ト加算サレ、K4 KO
V2’に等しくρE32″とされてメモリ44に記憶さ
れる。
ナオ、v 2/ −v 、 /をディジタル変換してE
32′と求めてからE31″と加算してV 2/のディ
ジタル値であるE32″を求めるのは、■2′を直接A
/1つ変換するとオーバスケールとなるからである。以
下、B33”を求める場合は、アナログスイッチ15.
20.29.33のみを閉成して、E 34 //を求
める場合は、アナログスイッチ15.20.2B、32
のみを閉成して同様に行なわれる。また、アナログスイ
ッチ20を閉成してV4′乃至V1′を正の値とするの
は、この実施例では差動増幅器40、減算増幅器18が
共に反転増幅器であり、A/1〕変換器42が正の入力
をディジタル変換するものと仮定しているからである0
K31″乃至E 34 ″は1回のみ計測してメモリ4
3乃(10) 至4(つに記憶してもよいし、口器a1訓し、その平均
イl−^をメ七すc3ノリ至46に記憶させても無論よ
い。
32′と求めてからE31″と加算してV 2/のディ
ジタル値であるE32″を求めるのは、■2′を直接A
/1つ変換するとオーバスケールとなるからである。以
下、B33”を求める場合は、アナログスイッチ15.
20.29.33のみを閉成して、E 34 //を求
める場合は、アナログスイッチ15.20.2B、32
のみを閉成して同様に行なわれる。また、アナログスイ
ッチ20を閉成してV4′乃至V1′を正の値とするの
は、この実施例では差動増幅器40、減算増幅器18が
共に反転増幅器であり、A/1〕変換器42が正の入力
をディジタル変換するものと仮定しているからである0
K31″乃至E 34 ″は1回のみ計測してメモリ4
3乃(10) 至4(つに記憶してもよいし、口器a1訓し、その平均
イl−^をメ七すc3ノリ至46に記憶させても無論よ
い。
(/→ 第;5の過程
第2の過程終了後、マイクロ・コンピュータ57はアナ
「lタスイッチ14.2.1.35.36のみを閉成す
る。このとき、ロードセル10に荷重が印加され、ロー
ドセル]0が出カド:を発生ずると、減算増幅器ユ8の
出カド:′は、 E ’ =に2に1 (li:十へ01 ) −1−に
:5V−に4K(]△e2−に5△03となる。この1
ノ)′は比軟器48乃至51[こおいてVl乃至v4と
比較される。V 2 > p’;’≧V1であるなら、
比較器51 )出力が「1」になり、マイクロ・コンピ
ュータ57はアナログ・スイッチュ4.21.35.3
6のうち14.21.36の閉成状態は維持し、35は
開放し、新たに31も閉成する。アナログスイッチ21
.31.36が閉成されているので、差動増幅i+i4
0の入力間には負のV、′が供給され、その差動増幅器
40の出力はKO(■、’」へ02)となる。従って、
減算増幅器18の出力層は E、=に2に1(E−lハ01)−に4KO(V、’+
Ae2)+に3V−に5△e3(11) オフセット電圧△e4が加わったものがA/]っ変換器
42にてA/]つ変換さね次のような!1;21を得る
。
「lタスイッチ14.2.1.35.36のみを閉成す
る。このとき、ロードセル10に荷重が印加され、ロー
ドセル]0が出カド:を発生ずると、減算増幅器ユ8の
出カド:′は、 E ’ =に2に1 (li:十へ01 ) −1−に
:5V−に4K(]△e2−に5△03となる。この1
ノ)′は比軟器48乃至51[こおいてVl乃至v4と
比較される。V 2 > p’;’≧V1であるなら、
比較器51 )出力が「1」になり、マイクロ・コンピ
ュータ57はアナログ・スイッチュ4.21.35.3
6のうち14.21.36の閉成状態は維持し、35は
開放し、新たに31も閉成する。アナログスイッチ21
.31.36が閉成されているので、差動増幅i+i4
0の入力間には負のV、′が供給され、その差動増幅器
40の出力はKO(■、’」へ02)となる。従って、
減算増幅器18の出力層は E、=に2に1(E−lハ01)−に4KO(V、’+
Ae2)+に3V−に5△e3(11) オフセット電圧△e4が加わったものがA/]っ変換器
42にてA/]つ変換さね次のような!1;21を得る
。
E21=に2に1 (E十△(31)−に4KF](V
、’ 」−QO2)+に3V−に5△e3−1へ04 マイクロ・コンピュータ57はこのト:21がらメモリ
47の討フセット量ト)。′を減卵”し、1・゛リフト
補償をしたのちOこ、メモリ43のIC,、’/ を加
算しで、ト)に比例した出力に2に、 Eを得る。同様
にV 3) II;≧v2の場合、比較器50.5ユが
出力「1」を発生し、マイクロ・コンピュータ57はア
ナログスイッチ14.21.35.36のうち14.2
1.36の閉成状態を維持し、35を開放し、新たに3
0を閉成し、またV4)E≧V8の場合、比較器49乃
至51が出力「1」を発生し、アナログスイッチ14.
21.35.36のうち14.21,36の閉成状態を
維持し、35を開放し、新たに29を閉成し、E≧■4
の場合、比較器48乃至51が出力「1」を発生し、ア
ナログスイッチ14.21.35.36のう ′ち
ユ4.21.36の閉成状態を維持し、35を開放し、
新たに28を閉成し、同様な演算を行ない、F; (V
。
、’ 」−QO2)+に3V−に5△e3−1へ04 マイクロ・コンピュータ57はこのト:21がらメモリ
47の討フセット量ト)。′を減卵”し、1・゛リフト
補償をしたのちOこ、メモリ43のIC,、’/ を加
算しで、ト)に比例した出力に2に、 Eを得る。同様
にV 3) II;≧v2の場合、比較器50.5ユが
出力「1」を発生し、マイクロ・コンピュータ57はア
ナログスイッチ14.21.35.36のうち14.2
1.36の閉成状態を維持し、35を開放し、新たに3
0を閉成し、またV4)E≧V8の場合、比較器49乃
至51が出力「1」を発生し、アナログスイッチ14.
21.35.36のうち14.21,36の閉成状態を
維持し、35を開放し、新たに29を閉成し、E≧■4
の場合、比較器48乃至51が出力「1」を発生し、ア
ナログスイッチ14.21.35.36のう ′ち
ユ4.21.36の閉成状態を維持し、35を開放し、
新たに28を閉成し、同様な演算を行ない、F; (V
。
(12)
の場合にはA/D変換器42の出力からIHo′を減r
o[して、それぞれE iこ対応するディジタル値を得
る。
o[して、それぞれE iこ対応するディジタル値を得
る。
なお 1411の値が負になるとこの実施例ではA/D
変換ができないと仮定しているので、K4K(IV、’
、KaKoV2’ 、K4KOV3’ 、K4KOV4
’ 〕各1iefLLE’ヨリ大きくならないように
選択されている。また、比4fffW48乃至51のう
ちどれがが出力を発生してから、増幅器18の出力が変
化するまでの間には、いくらかの時間間隔がある。この
間にロードセルユ0の出力Eが減少して、増幅器18の
出カン郊負になったり、逆に急激大きくなってオーバス
ケールニt(ラt(Vsヨウニ■1、■2、■3、V4
とに4KOV、’ 、K4KOV2’、K4KOV3’
、K4KOV、’ トノソhソ;tL(7)差D ト
fTfJ時に両区間の時間間隔Tも考慮されている。例
えば、はかり糸に荷重がステップ状に加わったとしても
・はかりの慣性や測定回路のフィルタによって第5図に
示すように過渡応答は遅れる。今過渡応答曲線の最大傾
斜を示す直線での傾きがり。/To(77秒)であった
とすると、I)/T>D0/ToとなるようにDとTを
選択しである。
変換ができないと仮定しているので、K4K(IV、’
、KaKoV2’ 、K4KOV3’ 、K4KOV4
’ 〕各1iefLLE’ヨリ大きくならないように
選択されている。また、比4fffW48乃至51のう
ちどれがが出力を発生してから、増幅器18の出力が変
化するまでの間には、いくらかの時間間隔がある。この
間にロードセルユ0の出力Eが減少して、増幅器18の
出カン郊負になったり、逆に急激大きくなってオーバス
ケールニt(ラt(Vsヨウニ■1、■2、■3、V4
とに4KOV、’ 、K4KOV2’、K4KOV3’
、K4KOV、’ トノソhソ;tL(7)差D ト
fTfJ時に両区間の時間間隔Tも考慮されている。例
えば、はかり糸に荷重がステップ状に加わったとしても
・はかりの慣性や測定回路のフィルタによって第5図に
示すように過渡応答は遅れる。今過渡応答曲線の最大傾
斜を示す直線での傾きがり。/To(77秒)であった
とすると、I)/T>D0/ToとなるようにDとTを
選択しである。
(ユ3)
また、第3の過程終了後、通常はロートセルユOの荷重
が変化しても、第3の過程だけを行なってA/D変換を
行なうが、第1の過程と第3の過程を交互に繰返しても
よい。このようにすれば常時オフセット電圧を計dl!
I しているので、副側が長時間になっても、その間に
生じたオフセット電圧の変動を補償することができる。
が変化しても、第3の過程だけを行なってA/D変換を
行なうが、第1の過程と第3の過程を交互に繰返しても
よい。このようにすれば常時オフセット電圧を計dl!
I しているので、副側が長時間になっても、その間に
生じたオフセット電圧の変動を補償することができる。
さらに、計測データを得るタイミンクに余裕がある場合
、ロードセルの荷重が変わるごとに第1乃至第3の過程
を行なってもよい。
、ロードセルの荷重が変わるごとに第1乃至第3の過程
を行なってもよい。
このA 、/ D変換器は、ロードセル10の出力に応
じて選択した基準信号をロートセルユ0の出力から減算
して、低分解能なA/I)変換器42でA/D変換可能
な減算値を得て、これをA / D変換し、これに基準
信号に対応したディジタル値を加算する溝底であるから
、例えば12ビツト(分解能 /4090)の低分解能
なA/D変換器42とマイクロ・コンピュータを用いる
だけで安価に高分解能な例えば分解能L−叫シム4−騙
解−能/1aooo の逐時比較形A/l ゛ D変換器を得られる。しかも、この実施例では、(14
) ドリフトの補償イ)同11、冒こイ1な゛つ−Cいるの
で、安価で高分解能なうえに、F、′l情1i、p +
7) A / I)変換器もイj+ら(する。また変換
結束は谷アンプのドリフト含んでいないので湿+a変化
にえ1しても安定となっている。
じて選択した基準信号をロートセルユ0の出力から減算
して、低分解能なA/I)変換器42でA/D変換可能
な減算値を得て、これをA / D変換し、これに基準
信号に対応したディジタル値を加算する溝底であるから
、例えば12ビツト(分解能 /4090)の低分解能
なA/D変換器42とマイクロ・コンピュータを用いる
だけで安価に高分解能な例えば分解能L−叫シム4−騙
解−能/1aooo の逐時比較形A/l ゛ D変換器を得られる。しかも、この実施例では、(14
) ドリフトの補償イ)同11、冒こイ1な゛つ−Cいるの
で、安価で高分解能なうえに、F、′l情1i、p +
7) A / I)変換器もイj+ら(する。また変換
結束は谷アンプのドリフト含んでいないので湿+a変化
にえ1しても安定となっている。
上記の′R施例゛Cはv 、 /乃至J61′は4+(
抗藩24乃至27に1つζ宙j1−を分圧して得たが、
第4図に示すように電圧Vを11(抗藷58、59、6
0を用いて分圧I7、これをそれぞれ僧幅藩61乃至6
44こアナロタスイッチ65乃子72を介して供給し、
アナロタスイッチ65乃至72をffilJ []il
L.て1,1 、 /乃争v4′を出てもよい。こノ
’M i’F X第1の過程では、γナロクスイッチ2
1、66、68、′70、72を閉成してドリフト爪を
検出し、第2の過程ではj′すV1クスイッチ20を閉
成し、アープ−11クスイツチ65、67、61〕、7
1を順に閉成し、第3 0−) 過程では当ρノアナL
lグスイッチ21、66、6日、’70、72を閉成1
−、その後比較器48乃子51の出JJに5しって、ア
ナロタスイッチ65、67、69、′/1を6り:65
、67 ; 65、67、69 ; 65、67、69
、71の4 、’fflりに制御する必要がある。この
とき65、6’?、69、71の(15) うち開放さねているものがあるときはそれぞれに対応す
る66、68、70、?2は閉成される。他はI。記の
実施例と同様である。また、基準′1[月−け4通りと
したがJ曽7威させるにともできる。
抗藩24乃至27に1つζ宙j1−を分圧して得たが、
第4図に示すように電圧Vを11(抗藷58、59、6
0を用いて分圧I7、これをそれぞれ僧幅藩61乃至6
44こアナロタスイッチ65乃子72を介して供給し、
アナロタスイッチ65乃至72をffilJ []il
L.て1,1 、 /乃争v4′を出てもよい。こノ
’M i’F X第1の過程では、γナロクスイッチ2
1、66、68、′70、72を閉成してドリフト爪を
検出し、第2の過程ではj′すV1クスイッチ20を閉
成し、アープ−11クスイツチ65、67、61〕、7
1を順に閉成し、第3 0−) 過程では当ρノアナL
lグスイッチ21、66、6日、’70、72を閉成1
−、その後比較器48乃子51の出JJに5しって、ア
ナロタスイッチ65、67、69、′/1を6り:65
、67 ; 65、67、69 ; 65、67、69
、71の4 、’fflりに制御する必要がある。この
とき65、6’?、69、71の(15) うち開放さねているものがあるときはそれぞれに対応す
る66、68、70、?2は閉成される。他はI。記の
実施例と同様である。また、基準′1[月−け4通りと
したがJ曽7威させるにともできる。
第1図はこの発明によるA / 1)変4a!器の(既
1略を示すブロック図、第2図は同A/[〕変換器の1
実施例の一部を示ずブC]ンク図、第3図は同A /
l−)変換器の1実施例の残りの部分を示1″フ11ツ
ク図、第4図は曲の実施例の一部を示ずゾtーJツク図
、第5図はロードセルに印加される荷重と、ノイルタの
出力との関係をシjミず図である。 ■・・・A/1〕変換器、J5−1乃至+3 − 11
・・・差し引き電圧源、4・・・減算器、5−1/υ至
5−n・・・メモリ、6・・・加tつ器、7−]乃公’
/−n・・・比1殴器、8−1乃至8−11・・・Jl
(準電圧源。 特許出願人 人和製衛株式会t1。 代 理 人 清 )1( 盾 ほか2名(
16)
1略を示すブロック図、第2図は同A/[〕変換器の1
実施例の一部を示ずブC]ンク図、第3図は同A /
l−)変換器の1実施例の残りの部分を示1″フ11ツ
ク図、第4図は曲の実施例の一部を示ずゾtーJツク図
、第5図はロードセルに印加される荷重と、ノイルタの
出力との関係をシjミず図である。 ■・・・A/1〕変換器、J5−1乃至+3 − 11
・・・差し引き電圧源、4・・・減算器、5−1/υ至
5−n・・・メモリ、6・・・加tつ器、7−]乃公’
/−n・・・比1殴器、8−1乃至8−11・・・Jl
(準電圧源。 特許出願人 人和製衛株式会t1。 代 理 人 清 )1( 盾 ほか2名(
16)
Claims (1)
- (2) A/D変換器と、このA / I)変換器で
A/D変換…能なアナログ信けより大きな様々な鎖とな
りつる入力アナログ信号の信叶源と、上記入力アナログ
信号と各々との差が−に配A/D変換用能なアナログ信
号となるそれぞれ異なった値である複数の差引アナログ
信号を発生する差引アナログ信号源と、」二記各差引ア
ナログ信号をそれぞれディジタル変換した値を記憶して
いるメモリと、上記各差引アナログ信号にそれぞれ7J
応する基準信号と上記入力アナログ信号とを比較する比
較器と、この比vj、器の比較結果に基づいて選択され
た差引アナログ信号と」二記入カアナロク信壮との差を
算出し上記A/1〕変換器に供給する減算器と、上記比
較器の比較結果に基づいて選択された上記メモリのディ
ジタル変換値と」−記A / l)変換器の変換出力と
を加算する加算器とからなるA /’ D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10596581A JPS587919A (ja) | 1981-07-06 | 1981-07-06 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10596581A JPS587919A (ja) | 1981-07-06 | 1981-07-06 | A/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS587919A true JPS587919A (ja) | 1983-01-17 |
Family
ID=14421497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10596581A Pending JPS587919A (ja) | 1981-07-06 | 1981-07-06 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS587919A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6041327A (ja) * | 1983-08-16 | 1985-03-05 | Kinmon Seisakusho:Kk | アナログ・ディジタル変換装置 |
JPH0223721A (ja) * | 1988-07-13 | 1990-01-25 | Saginomiya Seisakusho Inc | A/d変換器のレンジ切換方法 |
JP2006121324A (ja) * | 2004-10-20 | 2006-05-11 | Fujitsu Ltd | A/d変換器、電池パック、電子機器および電圧測定方法 |
-
1981
- 1981-07-06 JP JP10596581A patent/JPS587919A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6041327A (ja) * | 1983-08-16 | 1985-03-05 | Kinmon Seisakusho:Kk | アナログ・ディジタル変換装置 |
JPH0223721A (ja) * | 1988-07-13 | 1990-01-25 | Saginomiya Seisakusho Inc | A/d変換器のレンジ切換方法 |
JP2006121324A (ja) * | 2004-10-20 | 2006-05-11 | Fujitsu Ltd | A/d変換器、電池パック、電子機器および電圧測定方法 |
JP4641173B2 (ja) * | 2004-10-20 | 2011-03-02 | 富士通セミコンダクター株式会社 | A/d変換器、電池パック、電子機器および電圧測定方法 |
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