JP2007509564A - 双対残渣パイプライン型ａｄ変換器 - Google Patents

双対残渣パイプライン型ａｄ変換器 Download PDF

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Abstract

双対残差パイプライン型ＡＤ変換器は、第１および第２の残差入力信号から１ビット以上のデジタルビットと、カスケード中の次のステージへ供給するための第１および第２の残差出力信号とを生成する、好ましくは平衡型である、カスケード型のスイッチドキャパシタ双対残差変換器ステージを備えている。好ましくは、第１および第２の残差入力信号は入力キャパシタを充電し、その電荷はその後に演算増幅器によって出力キャパシタへ転送される。スイッチドキャパシタアーキテクチャは演算増幅器のＤＣオフセット電圧の補償を可能にする。スイッチドキャパシタアーキテクチャは１．５ビット変換器ステージの実施もまた可能にする。

Description

本発明は、カスケード型の双対残渣（ｄｕａｌ ｒｅｓｉｄｕｅ）変換器ステージを備え、前記変換器ステージのうちの第１のステージが、アナログ入力信号を受け取る手段と、前記アナログ入力信号から１ビット以上のデジタルビットを取り出す手段と、前記第１のステージのＡＤ変換後に残る量子化誤差を表す第１および第２の残渣信号を発生する手段を備え、カスケード型の双対残渣変換器ステージの後続ステージのそれぞれが、カスケード中の前のステージによって発生された第１および第２の残渣信号を受け取る手段と、前記受け取られた第１および第２の残渣信号から１ビット以上のさらなるデジタルビットを取り出す手段を備え、カスケード中の最後の１ステージを除く前記後続ステージのそれぞれが当該ステージのＡＤ変換後に残る量子化誤差を表す第１および第２の残渣信号を発生する手段を備えている、アナログ入力信号をデジタル入力信号に変換する双対残渣ＡＤ変換器に関する。このような双対残渣パイプライン型ＡＤ変換器は、Ｍａｎｇｅｌｓｄｏｒｆ外による論文「Ａ Ｔｗｏ Ｒｅｓｉｄｕｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｍｕｌｔｉｓｔａｇｅ ＡＤＣ’ｓ」， １９９３ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，１９９３年２月２４日により知られている。
単一残渣パイプライン型ＡＤ変換器は、複数のカスケードされたステージを備え、その各ステージが希望の全デジタル語のビットの一部（ｋ）だけを計算する。このため、ステージは、アナログ入力を少なくとも１個の基準電圧と比較し、この比較によって生じるｋビットデジタル信号を出力するｋビットＡＤ変換器を含む。その後に、残渣信号が導出される。この導出は、ＡＤ変換器のｋビットデジタル出力を、このｋビット信号のアナログ表現を送り出すＤＡ変換器へ供給し、アナログ入力とそのｋビット信号のアナログ表現との差を発生することであると考えられる。この差は、量子化誤差、すなわち、デジタル語の次の（１または複数の）ビットを取得するためカスケード中の次のステージに供給される残渣である。このような単一残渣パイプライン型ＡＤ変換器の主要な欠点は、残渣信号が、カスケード中の次のステージに供給される前に、２ｋに非常に近い倍率で増幅されなければならないことである。これは次のステージのダイナミックレンジを最適に使用するためだけでなく、より重要なこととして、取得された（１個または複数の）基準電圧を、カスケード中のすべてのステージにおける残渣信号のデジタル化のため使用できるようにするためである。
この問題は、残渣が増幅されるだけでなく、同じ増幅率で基準レベルもまた増幅されることによって解決されるが、これについては、たとえば、米国特許第５，７３９，７８１号を参照せよ。その結果として、ステージ間の増幅のタスクだけが残渣信号をパイプラインの次のステージのダイナミックレンジに適応させるので、利得係数の値はもはや重要ではない。（１個または複数の）基準レベルを残渣信号と同時に増幅することと等価であるのは、２個の残渣信号を処理し増幅することである。これらの残渣信号の一方はアナログ入力信号とその入力信号より下にある最近傍の基準レベルとの間の差を表し、もう一方の残渣信号はアナログ入力信号とその入力信号より上にある最近傍の基準レベルとの間の差を表す。このようなＡＤ変換器は「双対残渣パイプライン型ＡＤ変換器」として知られている。
従来技術の双対残渣パイプライン型ＡＤ変換器は、通常は抵抗分圧器と共に動作する。本発明は、従来技術の変換器よりも利点があり、削減された電力で動作する双対残渣パイプライン型ＡＤ変換器を提供し、本発明による双対残渣パイプライン型ＡＤ変換器は、したがって、双対残渣パイプライン型ＡＤ変換器のステージのそれぞれが、最後のステージを除いて、第１および第２の残渣信号の発生のためのスイッチドキャパシタ手段を備えていることを特徴とする。
単一残渣パイプライン型ＡＤ変換器におけるスイッチドキャパシタの使用は、それ自体が従来技術において周知であることが分かる。これらの従来技術の変換器において、ステージ間の利得は理想的には直線性の問題が生じないよう正確に２と等しくされるべきである。これらの変換器では、ステージ間の利得は種々のキャパシタのキャパシタ比によって決められるので、それらのステージにおける増幅素子として使用される演算増幅器の寄生容量に依存する。実際には、十分に正確でないステージ間の増幅率の問題は様々な方法で取り組まれている。一方法は、誤差を較正し、誤差の影響を補正するためにキャリブレーションの結果を使用することである。たとえば、「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３３， Ｎｏ．１２， １９９８年１２月， １８９８−１９０３頁」には、初期パワーアップサイクルの間に、キャパシタ不整合と、有限の演算増幅器利得に起因する誤差とをキャリブレーションによって較正し、次に、補正がアナログパイプラインと同時に動作する双対デジタルパイプラインにおいて行われることが提案されている。「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｉｔｓ， Ｖｏｌ．３３， Ｎｏ．１２， １９９８年１２月， １９２０−１９３１頁」では、パイプラインステージが予め補正された追加ステージによって連続的に置き換えられ、次に、補正され、次に、それらの原位置に戻される。「２００１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ／Ｓｅｓｉｏｎ ８， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １３６−１３７頁，４３９−４４０頁」では、ステージのキャパシタは平均化することにより誤差を最小化するためシャッフルされる。「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３６， Ｎｏ．１２， ２００１年１２月， １９３１−１９３６頁」には、コンポーネントの精度を高めるために、ダブルポリのようなより高度なテクノロジーを使用することが提案されている。明らかに、この後者のソリューションは、変換器をより高価にし、特に変換器が通常は標準的なプロセステクノロジーを用いて実施される大規模集積回路の一部であるときに適当でない。
本発明によるパイプライン型ＡＤ変換器では、変換器の直線性は、もはや入力キャパシタと出力キャパシタとの間の比、すなわち、異種のキャパシタの比によって決まるのではなく、１ステージ内の利得係数のマッチング、すなわち、ステージ内の類似したキャパシタのマッチングだけによって決まる。この要件は、通常は、キャリブレーションの必要なく、または、より高価なＩＣプロセステクノロジーを使用することなく、モノリシック集積回路テクノロジーにおいてそれなりに容易に満たされる。
スイッチドキャパシタアーキテクチャでは、１台以上のキャパシタが第１のクロックフェーズの間に入力端子に接続され、その後に、これらのキャパシタが第２のクロックフェーズの間に出力端子へ切り替えられる。本発明による双対残渣ジェネレータでは、残渣信号の利得が正確に２と等しくなることはもはや重要ではないが、２個の残渣信号の利得が互いに等しくなることが重要である。この相互の利得の等化を容易にするため、本発明によるＡＤ変換器は、前記後続のステージのそれぞれが、最後の１ステージを除いて、前のステージによって発生された第１および第２の残渣信号をサンプリングフェーズの間に受け取る入力キャパシタと、前記入力キャパシタの電荷を第１および第２の出力キャパシタへトラッキングフェーズの間に転送するスイッチング手段と、前記第１および第２の出力キャパシタからそれぞれ第１および第２の残渣信号を発生する手段を備えることをさらに特徴とする。
本発明のパイプライン型ＡＤ変換器は、前記スイッチング手段が、第１のサブレンジモードでは、前記第１の受け取られた残渣信号からの電荷を約２の利得係数で前記第１の出力キャパシタへ転送し、前記第１および第２の受け取られた残渣信号の両方からの電荷を約１の利得係数で前記第２の出力キャパシタへ転送し、第２のサブレンジモードでは、前記第２の受け取られた残渣信号からの電荷を約２の利得係数で前記第２の出力キャパシタへ転送し、前記第１および第２の受け取られた残渣信号の両方からの電荷を約１の利得係数で前記第１の出力キャパシタへ転送するように構成されることをなおさらに特徴とする。この配置によれば、２個の入力残渣信号の両方から２個の出力残渣信号のそれぞれを組み立てる簡単かつ信頼性のある回路が提供される。
上記のように、カスケード中のステージのそれぞれは、ＡＤ変換器のデジタル出力語を構築するために役立つ１ビット以上のビットを取得するコンパレータ手段を備える。コンパレータの判定点は、特にカスケード中の先行ステージにおいて、および／または、ＡＤ変換器が、たとえば、１２ビット以上の高精度デジタル出力信号を発生しなければならないときに非常に重要である。このような判定点は、コンパレータ内のオフセットのような不良によって簡単に乱される。このようなコンパレータ出力の乱れを防ぐため、重要な判定点が第３のサブレンジおよび部分的に重なり合う元のサブレンジによって効果的に置き換えられる、いわゆる１．５ビット変換器ステージを使用することが既に提案されている。本発明の別の目的は、１．５ビット変換器ステージのようなスイッチドキャパシタ実施を提供することであり、その結果、本発明によるＡＤ変換器は、前記スイッチング手段が、前記第１のサブレンジモードと前記第２のサブレンジモードとの間に対称的に位置する第３のサブレンジモードにおいて、前記第１および第２の受け取られた残渣信号の両方からの電荷をそれぞれ約３／２および１／２の利得係数で前記第１の出力キャパシタへ転送し、前記第１および第２の受け取られた残渣信号の両方からの電荷をそれぞれ約１／２および３／２の利得係数で前記第２の出力キャパシタへ転送するようにさらに構成されることをさらに特徴とする。
本発明のさらなる態様は、各残渣信号の発生のため演算増幅器が設けられ、各出力キャパシタはトラッキングフェーズの間に前記演算増幅器の出力端子と反転入力端子との間に接続される。このような配置を用いると、すべての偶数ステージのトラッキングフェーズと同時にすべての奇数ステージのサンプリングステージが行われるので、高速ＡＤ変換器を作ることが可能である。演算増幅器は、あるステージの入力キャパシタから出力キャパシタへ電荷を転送するだけでなく、次のステージの（１台または複数の）入力キャパシタを同時に充電するためエネルギーを供給する。通常は、パイプライン型ＡＤ変換器において演算増幅器を使用する欠点は、演算増幅器が完全に安定し、（１台または複数の）入力キャパシタから出力キャパシタへの電荷転送を完了するために比較的長い期間を要求することである。これは変換器の変換速度を制限する。しかし、本発明による双対残渣スイッチドキャパシタ変換器では、変換器ステージがそれらの十分な利得に到達する必要がないので、不完全な充電が両方の残渣信号の出力キャパシタに関して類似しているならば、出力キャパシタが十分に充電される必要がない。このことは、変換直線性の実質的な損失の危険性なしに変換速度を増加させる可能性を与える。
入力キャパシタと出力キャパシタとの間の電荷の転送のため演算増幅器を使用する欠点は演算増幅器に生じるＤＣオフセットであり、その理由は、特に、実際には種々のオペアンプ入力に対するＤＣオフセットを相互に等しくさせることが不可能だからである。本発明のさらなる目的は演算増幅器のオフセット電圧を補償することであるので、本発明によるＡＤ変換器は、各入力キャパシタの一方側がサンプリングフェーズとトラッキングフェーズの両方の間に前記反転入力端子に接続されること、および、各出力キャパシタが演算増幅器の反転入力でのオフセット電圧によってサンプリングフェーズの間に充電されることを特徴とする。
本発明による双対残渣パイプライン型ＡＤ変換器は、スイッチドキャパシタ手段が平衡型の第１および第２の残渣信号を受け取り、そこからカスケード中の次のステージに供給するための平衡型の第１および第２の残渣信号を発生するようにアレンジされることをさらに特徴とする。平衡型の双対残渣変換器ステージは、平衡型の演算増幅器と、不平衡型の２倍のキャパシタおよびスイッチとを必要とする。しかし、それは２倍の大きさの入力信号振幅を可能にさせ、その演算が基板障害、および、さらに高調波歪みによって受ける影響は少ない。
本発明は添付図面を参照して説明される。
図１のパイプライン型ＡＤ変換器はカスケード型の変換器ステージＳ１．．．ＳＮを備え、その変換器ステージのそれぞれはデジタル出力語の１ビット（ｋ＝１）を出す。第１のステージＳ１は最上位ビットＤ１を出し、第２のステージＳ２は最上位から２番目のビットＤ２を出し、以下同様に続き、最後のステージＳＮは最下位ビットＤＮを出す。
ステージＳ１は、アナログ入力信号Ｉと、入力信号が変化する極端値を表す電圧Ｒ１およびＲ２とを受け取る。等しい抵抗器Ｖ１およびＷ１からなる分圧器はこれらの極端値の平均電圧Ｚ（Ｚ＝（Ｒ１＋Ｒ２）／２）を導出し、この電圧Ｚはさらに基準電圧として次のステージへ転送される。ステージＳ１は、入力信号Ｉが基準電圧Ｚと比較され、ビットＤ１を出すコンパレータＧ１をさらに備える。このビットは、入力信号ＩがＺを上回るとき、すなわち、Ｒ１とＲ２との間の電圧レンジの上半分に入るときに１であり、ビットＤ１は、入力信号がＺを下回るとき、すなわち、この電圧レンジの下半分に入るときに０である。最後に、ステージＳ１は残渣ジェネレータＨ１を含み、この残渣ジェネレータは入力信号Ｉ、ビットＤ１、および、基準電圧Ｒ１、Ｒ２、Ｚを受け取り、２個の残渣信号Ａ１およびＢ１を生成する。この残渣ジェネレータの構造および動作は図２を参照して後述される。
２個の残渣信号Ａ１およびＢ１は第２のステージＳ２に供給される。等しい抵抗器Ｖ２およびＷ２からなる分圧器は２個の残渣信号の平均値（Ａ１＋Ｂ１）／２を導出し、この平均値がコンパレータＧ２において基準電圧Ｚと比較される。このコンパレータは、この残渣信号の平均値（Ａ１＋Ｂ１）／２が基準Ｚを下回るときに０であり、この平均値が基準電圧Ｚを上回るときに１である第２のビットＤ２を生成する。残渣ジェネレータＨ２は２個の残渣信号Ａ１およびＢ１と基準Ｚとを受け取り、次の残渣信号Ａ２およびＢ２を生成する。残渣ジェネレータＨ２の構造および動作は図３を参照して後述される。
最後の１ステージを除くさらなるステージＳ３．．．ＳＮ−１は、ステージＳ２と構造および動作が同一であり、前記さらなるステージのそれぞれはデジタル出力語のさらなるビットと次のステージのための残渣信号とを生成する。
図２の双対残渣ジェネレータは演算増幅器Ｊ１を備え、出力キャパシタＣ’１が演算増幅器の出力と反転入力との間にフィードバック配置され、基準電圧Ｚがその非反転入力に接続される。入力キャパシタＣ１はスイッチを介して入力電圧Ｉおよび基準電圧Ｒ１およびＺを受け取る。スイッチは参照番号が付けられていないが、それらのスイッチフェーズによって示されている。φによって示されたスイッチは、クロックサイクルのサンプリングフェーズの間に閉じ、クロックサイクルのトラッキングフェーズの間に開く。φによって示されたスイッチはトラッキングフェーズの間に閉じ、サンプリングフェーズの間に開く。φＤ １ によって示されたスイッチは、トラッキングフェーズの間にビットＤ１が「０」であるときに限り閉じ、φＤ１によって示されたスイッチは、トラッキングフェーズの間にビットＤ１が「１」であるときに限り閉じる。よって、図１から分かるように、サンプリングフェーズφの間に、入力キャパシタＣ１は電圧Ｉ−Ｚまで装荷され、出力キャパシタＣ’１はこのフェーズの間に空にされる。トラッキングフェーズφの間に、ビットＤ１が「０」であるならば、入力キャパシタの左側極板は電圧Ｒ１に接続され、このキャパシタの右側極板は演算増幅器Ｊ１の反転入力に接続される。この反転入力はこの増幅器のフィードバック動作によって電圧Ｚに保たれる。その結果、サンプリングフェーズの最後に（Ｉ−Ｚ）Ｃであった入力キャパシタの電荷は、トラッキングフェーズの間に（Ｒ１−Ｚ）Ｃになる。差（Ｉ−Ｒ１）Ｘは出力キャパシタへ転送されるので、このキャパシタの両端間の出夏は（Ｉ−Ｒ１）Ｃ／Ｃ’になり、演算増幅器Ｊ１のＡ１出力の電圧はＡ１＝Ｚ＋（Ｉ−Ｒ１）Ｃ／Ｃ’になる。ここで、Ｃは入力キャパシタＣ１およびその他の入力キャパシタの容量である。Ｃ’は出力キャパシタＣ’１およびその他の出力キャパシタの容量である。ビットＤ１が「１」であるならば、トラッキングフェーズの間に、電圧Ｒ１の代わりに電圧Ｖが入力キャパシタＣ１の左側極板に供給されることを除いて類似した動作が適用される。その結果、残渣信号Ａ１は、Ａ１＝Ｚ＋（Ｉ−Ｚ）Ｃ／Ｃ’になる。
双対残渣ジェネレータＨ１は、残渣信号Ｂ１の発生のため、第２の演算増幅器Ｊ２と、第２の出力キャパシタＣ’２と、第２の入力キャパシタＣ２とを備えた第２の枝路をさらに含む。この第２の枝路は、電圧Ｒ１およびＺの代わりに、今度は電圧ＺおよびＲ２がトラッキングフェーズの間にビットＤ１がそれぞれ「０」および「１」であるときに入力キャパシタＣ２に供給される第１の枝路と同一である。その結果、第２の残渣信号Ｂ１に対して、以下の式：
もしＤ１＝０であるならば、Ｂ１＝Ｚ＋（１−Ｚ）Ｃ／Ｃ’
もしＤ１＝１であるならば、Ｂ１＝Ｚ＋（１−Ｒ２）Ｃ／Ｃ’
が成り立つ。
４個の上記の式が与えられると、入力信号Ｉおよび２個の残渣信号Ａ１およびＢ１は図４ａおよび４ｂの矢線図に表される。これらの図は、２個の残渣信号がレンジの下半分の入力信号値Ｒ１＜Ｉ＜Ｚとレンジの上半分の入力信号値Ｚ＜Ｉ＜Ｒ２に対して同一であることを表す。これはパイプライン型変換器ステージにとり重要である。
図１のパイプライン型変換器の第２のステージＳ２における残渣ジェネレータＨ２は第１のステージによって導出された信号Ａ１およびＢ１から２個の残渣信号Ａ２およびＢ２を計算しなければならない。図３に示されたこのジェネレータは、２本の枝路を有し、各枝路は、演算増幅器Ｊ３、Ｊ４と、フィードバック配置内の出力キャパシタＣ’３、Ｃ’４と、入力キャパシタＣ３−Ｃ４、Ｃ５−Ｃ６と、付随するスイッチとを備えている。図２の枝路とは異なり、図３の２本の枝路はそれぞれが２台の入力キャパシタを有する。第１の残渣信号Ａ２の発生用の枝路は２台の入力キャパシタＣ３およびＣ４を有し、残渣信号Ｂ２の発生用の枝路は２台の入力キャパシタＣ５およびＣ６を有する。入力キャパシタＣ３はサンプリングフェーズの間に第１のステージの残渣信号Ａ１を受け取る。入力キャパシタＣ４はサンプリングフェーズの間にビットＤ２が「０」であるならば残渣信号Ａ１を受け取り、サンプリングフェーズの間にビットＤ２が「１」であるならば第２の残渣信号Ｂ１を受け取る。トラッキングフェーズの間にビットＤ２が「０」であるとき、２台の入力キャパシタＣ３およびＣ４のそれぞれは、電荷（Ａ１−Ｚ）Ｃを出力キャパシタＣ’３へ転送し、その結果、出力残渣は、Ａ２＝Ｚ＋２（Ａ１−Ｚ）Ｃ／Ｃ’である。これに対して、ビットＤ２が「１」であるならば、入力キャパシタＣ３はトラッキングフェーズの間に電荷（Ａ１−Ｚ）Ｃを出力キャパシタＣ’３へ転送し、入力キャパシタＣ４は電荷（Ｂ１−Ｚ）Ｃをこの出力キャパシタＣ３へ転送し、その結果、出力残渣は、Ａ２＝Ｚ＋（Ａ１−Ｚ）Ｃ／Ｃ’＋（Ｂ１−Ｚ）Ｃ／Ｃ’である。
図３の双対残渣ジェネレータの第２の枝路は残渣Ｂ２の発生のため役立つ。この枝路は、フードバック配置に出力キャパシタＣ’４を備えた演算増幅器Ｊ４と、入力キャパシタＣ５およびＣ６と、付随するスイッチとを含む。この枝路は、この場合は入力キャパシタＣ５がサンプリングモードの間に残渣信号Ａ１の代わりに残渣信号Ｂ１を受け取る点を除いてＡ２枝路と同一である。その結果、ビットＤ２が「ゼロ」であるとき、出力残渣は、Ｂ２＝Ｚ＋（Ａ１−Ｚ）Ｃ／Ｃ’＋（Ｂ１−Ｚ）Ｃ／Ｃ’であり、ビットＤ２が「１」であるとき、この出力残渣は、Ｂ２＝Ｚ＋２（Ｂ１−Ｚ）Ｃ／Ｃ’である。
残渣Ａ２およびＢ２に対する４個の式によって、入力信号の増加に伴うこれらの残渣の矢線図が描かれる。これは図４ｃに表されている。この場合も、Ｄ２＝１であるとき入力残渣Ａ１およびＢ１の上側部分に対する２個の発生された残渣信号Ａ２およびＢ２のそれぞれは、Ｄ２＝０であるとき入力残渣の下側部分に対する同じ信号と一致することが分かる。
変換器ステージＳ３．．．ＳＮ−１の双対残渣ジェネレータＨ３．．．ＨＮ−１はすべてが上記の双対残渣ジェネレータＨ２と同一である。当然ながら、入力残渣基準と出力残渣基準だけは相応に増加させなければならない。
図４ｂおよび４ｃのグラフから、双対残渣信号Ａ２およびＢ２は双対残渣信号Ａ１およびＢ１に対して倍率２で増幅されることが明らかである。これは変換器ステージのダイナミックレンジを最適利用するために行われる。この増幅は、図３の双対残渣ジェネレータでは２台の入力キャパシタの電荷が１台の単一出力キャパシタへ転送されることによって実現される。この結果、各出力キャパシタの容量値Ｃ’は各入力キャパシタの値Ｃとほぼ等しいことが仮定される。第１のステージＳ１の双対残渣ジェネレータの利得は、この場合、単一入力信号のダイナミックレンジが２個の出力残渣によって使用されなければならないので、（約）１であることに注意すべきである。
実際上、入力キャパシタと出力キャパシタの容量値を互いに正確に等しくさせることは不可能である。その理由は、演算増幅器およびスイッチの寄生容量が入力容量Ｃと出力容量Ｃ’に異なる影響を与えるからである。したがって、上記の式に現れる「増幅率」Ｃ／Ｃ’は、実際には正確な希望値をもたない。単一残渣変換器と違って、双対残渣ジェネレータは、コンパレータＧ１．．．ＧＮによって行われる判定が不正確な増幅率Ｃ／Ｃ’によって影響されないので、このような増幅率の不正確さに対する感度が低い。このことは図４ｂの矢線図によって例証されている。第２のビットＤ２の発生の判定規準は（Ａ１＋Ｂ１）／２＝Ｚにある。換言すれば、この点の一方側ではビットＤ２＝０であり、反対側ではこのビットはＤ２＝１である。比Ｃ／Ｃ’が増減するとき、図４ｂの矢線Ａ１およびＢ１の勾配が増減する。同様に矢線Ａ１とＢ１のちょうど間の破線矢印（Ａ１＋Ｂ１）／２の勾配は増減するが、この矢印とレベルＺとの交点は変化しないままであり、その結果、コンパレータＧ２によって行われる判定は依然として正確である。変換器ステージの比Ｃ／Ｃ’の値が不正確であり、さらにあるステージの比Ｃ／Ｃ’がカスケード中の他のステージの比Ｃ／Ｃ’と異なることがある。依然として重要であることは、あるステージにおける入力容量の値Ｃが互いに十分に等しいこと、並びに、あるステージにおける出力容量の値Ｃ’が互いに十分に等しいことである。このことはモノリシック集積プロセスでは大きな問題ではなく、その理由は、集積回路テクノロジーでは、対応する機能を備えた素子は実質的に等しい値をもつ対応する構造が容易に与えられるからである。
図５の平衡双対残渣パイプライン型ＡＤ変換器は、Ｎ段のカスケードされたステージＴ１．．．ＴＮを備え、そのうちの第１のステージは平衡入力信号Ｉ＋、Ｉ−を受け取り、２個の平衡残渣信号Ａ１＋、Ａ１−およびＢ１＋、Ｂ１−を発生する双対残渣信号ジェネレータＭ１を含む。これらの２個の平衡残渣信号は、２個の平衡残渣信号Ａ２＋、Ａ２−およびＢ２＋、Ｂ２−を発生する双対残渣信号ジェネレータＭ２を備えている第２のステージＴ２に供給され、以下同様に続く。ステージＴ１．．．ＴＮのそれぞれは、１ビットのデジタルビットＤ１．．．ＤＮを導出するコンパレータＫ１．．．ＫＮを有する。平衡変換器では、ビットは受信信号を互いに比較することによって簡単に獲得されるので、図１の分圧器Ｖ２、Ｗ２．．．ＶＮ、ＷＮをなしで済ますことができる。コンパレータＫ１は入力信号Ｉ＋およびＩ−を互いに比較し、Ｉ＋＜Ｉ−であるときに「０」であり、Ｉ＋＞Ｉ−であるときに「１」である第１のビットＤ１を生成する。コンパレータＫ２は残渣信号Ａ１＋およびＢ１−を互いに比較し、Ａ１＋＜Ｂ１−であるときに「０」であり、Ａ１＋＞Ａ１−であるときに「１」である第２のビットＤ２を生成し、以下同様に続く。第１のステージＴ１だけが等しい抵抗器Ｌ１およびＬ２を含み、すべてのステージＴ１．．．ＴＮ−１で使用される基準レベルＺを導出する。変換器ステージＳ２において、残渣信号Ａ１＋、Ａ１−とＢ１＋、Ｂ１−が異なるコモンモードオフセットΔＡ≠ΔＢを有するとき、ビットＤ２の判定点はＡ１＋＋ΔＡ＝Ｂ１−＋ΔＢ、すなわち、Ａ１＋−Ｂ１−＝ΔＢ−ΔＡ≠０である。この誤差は、４個の残渣信号Ａ１＋、Ａ１−、Ｂ１＋およびＢ１−をコンパレータＫ２に供給し、ビットＤ２の決定点をＡ１＋−Ａ１−＝Ｂ１−−Ｂ１＋とすることによって避けられる。このとき、Ａ１＋およびＡ１−におけるコモンモードオフセットは相互に打ち消し合い、Ｂ１＋およびＢ１−におけるオフセットも同様である。当然ながら、対応する方策がその他のコンパレータＫ３．．．ＫＮのいずれにおいても施される。
図６は図５のＡＤ変換器の第１の平衡残渣ジェネレータＭ１の内容を表す。このジェネレータは、平衡残渣信号Ａ１＋、Ａ１−の発生のための１本と、平衡残渣信号Ｂ１＋、Ｂ１−の発生のための１本の２本の枝路を含む。第１の枝路は、Ａ１＋残渣信号用の１出力と、Ａ１−残渣信号用の１出力と、２入力とをもつ平衡演算増幅器Ｊ５を備えている。２台の出力キャパシタＣ’５およびＣ’６が、演算増幅器の各出力とそれぞれの反転入力との間のフィードバック配置に接続される。入力キャパシタＣ７およびＣ８はトラッキングフェーズφの間に演算増幅器の前記入力に接続されるように構成される。スイッチは、クロックパルスサイクルのサンプリングフェーズφの間に供給された入力信号Ｉ＋およびＩ−からそれぞれ入力キャパシタＣ７およびＣ８を充電し、トラッキングフェーズφの間にその電荷をそれぞれ出力キャパシタＣ’５およびＣ’６へ転送するため設けられる。図６において、スイッチは参照番号が付けられていないが、それらは、図２および３で行われたのと全く同様に、開放フェーズと閉鎖フェーズに関する表示が与えられている。
平衡演算増幅器Ｊ６と、出力キャパシタＣ’７およびＣ’８と、入力キャパシタＣ９およびＣ１０と、付随するスイッチとを備えた図６のジェネレータの第２の枝路は、第１の枝路と構造が等しいが、異なる入力電圧で動作する。図６の平衡双対残渣ジェネレータは、以下の式：
もしＤ１＝０（Ｉ＋＜Ｉ−）であるならば、
Ａ１＋＝Ｚ＋（Ｉ＋−Ｒ１）Ｃ／Ｃ”
Ａ１−＝Ｚ＋（Ｉ−−Ｒ２）Ｃ／Ｃ”
Ｂ１＋＝Ｚ＋（Ｉ＋−Ｚ）Ｃ／Ｃ”
Ｂ１−＝Ｚ＋（Ｉ−−Ｚ）Ｃ／Ｃ”
もしＤ１＝１（Ｉ＋＞Ｉ−）であるならば、
Ａ１＋＝Ｚ＋（Ｉ＋−Ｚ）Ｃ／Ｃ”
Ａ１−＝Ｚ＋（Ｉ−−Ｚ）Ｃ／Ｃ”
Ｂ１＋＝Ｚ＋（Ｉ＋−Ｒ２）Ｃ／Ｃ”
Ｂ１−＝Ｚ＋（Ｉ−−Ｒ１）Ｃ／Ｃ”
に従って２個の平衡残渣信号Ａ１＋、Ａ１−とＢ１＋、Ｂ１−を発生する。
図７は図５の変換器の平衡双対残渣ジェネレータＭ２の典型的な概略図を表す。２台の平衡差動増幅器Ｊ７およびＪ８と、フィードバック配置においてそれらに接続された４台の出力キャパシタＣ’９、Ｃ’１０、Ｃ’１１およびＣ’１２は図６を参照して説明された動作と類似した動作を有する。この配置は、８台の入力キャパシタ２Ｃ１１、Ｃ１２、２Ｃ１３、Ｃ１４、２Ｃ１５、Ｃ１６、２Ｃ１７およびＣ１８を備えている。コンデンサＣ１２、Ｃ１４、Ｃ１６およびＣ１８は理想的には等しい値Ｃを有し、キャパシタ２Ｃ１１、２Ｃ１３、２Ｃ１５および２Ｃ１７は理想的には２倍の値２Ｃを有する。クロックサイクルのサンプリングフェーズの間の入力キャパシタの充電、および、クロックサイクルのトラッキングフェーズの間の入力キャパシタから出力キャパシタへの電荷転送は、開放フェーズおよび閉鎖フェーズが図２、３および６と同じように示されているスイッチを介して実行される。
動作中、サンプリングフェーズの間に出力キャパシタＣ’９は空にされ、入力キャパシタ２Ｃ１１は電荷（Ａ１＋−Ｚ）２Ｃで装荷される。トラッキングフェーズの間にビットＤ２＝０であるとき、この電荷は出力キャパシタＣ’９へ転送されるので、このキャパシタの両端間の電圧は（Ａ１＋−Ｚ）２Ｃ／Ｃ’と等しくなり、出力信号Ａ２＋はＡ２＋＝Ｚ＋（Ａ１＋−Ｚ）２Ｃ／Ｃ’と等しくなるであろう。Ｄ２＝１であるとき、入力キャパシタ２Ｃ１１の電荷は使用されないまま保たれる。サンプリングフェーズの間に、入力キャパシタＣ１２は（Ａ１＋−Ｚ）Ｃで充電される。トラッキングフェーズの間にＤ２＝０であるとき、この電荷は矢印１で示された接続を介して出力キャパシタＣ’１１へ転送され、Ｄ２＝１であるとき、この電荷は出力キャパシタＣ’９へ転送される。同時に、Ｄ２＝１であるとき、出力キャパシタＣ’９は、矢印３によって示された接続を介して、入力キャパシタＣ１６から電荷（Ｂ１＋−Ｚ）Ｃを受け取る。その結果、Ｄ２＝１であるとき、出力残渣Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）Ｃ／Ｃ’＋（Ｂ１＋−Ｚ）Ｃ／Ｃ’である。図７の残渣ジェネレータのその他の素子は同様に動作するので、このジェネレータの全体的な結果は以下の式：
Ｄ２＝０
Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）２Ｃ／Ｃ’
Ａ２−＝Ｚ＋（Ａ１−−Ｚ）２Ｃ／Ｃ’
Ｂ２＋＝Ｚ＋（Ｂ１＋−Ｚ）Ｃ／Ｃ’＋（Ａ１＋−Ｚ）Ｃ／Ｃ’
Ｂ２−＝Ｚ＋（Ｂ１−−Ｚ）Ｃ／Ｃ’＋（Ａ１−−Ｚ）Ｃ／Ｃ’
Ｄ２＝１
Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）Ｃ／Ｃ’＋（Ｂ１＋−Ｚ）Ｃ／Ｃ’
Ａ２−＝Ｚ＋（Ａ１−−Ｚ）Ｃ／Ｃ’＋（Ｂ１−−Ｚ）Ｃ／Ｃ’
Ｂ２＋＝Ｚ＋（Ｂ１＋−Ｚ）２Ｃ／Ｃ’
Ｂ２−＝Ｚ＋（Ｂ１−−Ｚ）２Ｃ／Ｃ’
によって表される。
第２のステージの入力残渣信号と出力残渣信号との間のこれらの関係は、図４ｅおよび４ｆの矢線図で示されている。Ｄ２＝１に対し発生された残渣信号はＤ２＝０に対し発生された残渣信号と同一である。この特性はさらなる変換器ステージにおいて繰り返される。ビットＤ３がその値を変化させる信号レベルを決定するＡ２＋矢印とＢ２−矢印の交差は、厳密にレンジＤ２＝０とレンジＤ２＝１の中間に位置し、この交差は残渣信号Ａ２＋とＢ２の勾配が変化するときに同じ位置にとどまることにさらに注意すべきである。このことは、ビット発生がステージの利得、すなわち、そのステージの入力容量と出力容量の比に依存しないことを意味する。これに反して、２本の矢印の勾配は互いにできる限り等しくなるべきであり、このことは、そのステージの入力容量が互いにできる限り等しくなるべきであることを意味し、同じことがそのステージの出力容量について成り立つ。
図３の残渣ジェネレータにおいて、ビットＤ２はサンプリングフェーズで閉じられるスイッチ（φＤ２，φＤ ２ ）を制御する。これは、コンパレータＧ２の判定がステージＧ２のサンプリングフェーズの前に行われるべきこと、すなわち、このステージは、比較フェーズとサンプリングフェーズとトラッキングフェーズの３個のクロックフェーズをもたなければならないことを示す。対照的に、図７の配置は、入力容量の増加を犠牲にして、トラッキングフェーズの間に閉じるＤ２制御型スイッチ（φＤ２，φＤ ２ ）だけを有する。このことは、コンパレータ判定がサンプリングフェーズにおいて行われ、その結果、ＡＤ変換器の変換レートが高くなることを意味する。
図８の配置は第１の残渣出力信号Ａ２＋、Ａ２−および第２の残渣出力信号Ｂ２＋、Ｂ２−をそれぞれに発生するための平衡演算増幅器Ｊ９およびＪ１０を備えている。それぞれはトラッキングフェーズφの間に閉じられるスイッチを介して接続される４台の出力キャパシタＣ’１３、Ｃ’１４、Ｃ’１５およびＣ’１６が増幅器出力端子と対応する反転増幅器入力との間のフィードバック配置に設けられる。さらなるスイッチが設けられ、サンプリングフェーズφの間に各増幅器出力を対応する反転増幅器入力に直接的に接続し、出力キャパシタを基準電圧Ｚまで放電させる。
演算増幅器Ｊ９およびＪ１０の入力端子のそれぞれは３台の入力キャパシタの一方側に接続され、入力キャパシタの反対側はサンプリングフェーズφの間に入力残渣信号を受け取る。たとえば、増幅器Ｊ９の上側入力端子は、サンプリングフェーズの間に入力残渣信号Ａ１＋を受け取る第１の入力キャパシタ２Ｃ１９と、このフェーズの間に同様に入力残渣信号Ａ１＋を受け取る第２の入力キャパシタＣ２０と、このフェーズの間に入力残渣信号Ｂ１＋を受け取る第３の入力キャパシタＣ２１とに接続される。それらの入力キャパシタの前記反対側は、トラッキングフェーズφの間に基準電圧Ｚを受け取るが、キャパシタ２Ｃ１９はビットＤ２＝０であるとき、キャパシタＣ２０およびＣ２１はＤ２＝１であるときに受け取る。同様に、３台の入力キャパシタ２Ｃ２２、Ｃ２３およびＣ２４がＪ９の下側入力端子に入力するように構成され、３台の入力キャパシタ２Ｃ２５、Ｃ２６およびＣ２７が増幅器Ｊ１０の上側端子に入力し、３台の入力キャパシタ２Ｃ２８、Ｃ２９およびＣ３０がＪ１０の下側端子に入力する。キャパシタ２Ｃ１９、２Ｃ２２、２Ｃ２５および２Ｃ２８の参照名は、これらのキャパシタが値Ｃを有するその他の入力キャパシタに対して２倍の容量値２Ｃを有することを示す。
図８において、増幅器Ｊ９の上側入力端子に現れるＤＣオフセットは値ΔＶをもつオフセットソースによって示される。このオフセットはオペアンプの外側に示されているが、このオフセットはオペアンプに内在するので、オフセット電圧源の左側端子は増幅器の実際の入力端子であることが明らかである。
図８の配置を図７の配置と比較すると、サンプリングフェーズの間に、入力キャパシタの右側は、図７の場合のように基準電圧Ｚに接続されないが、オペアンプの入力端子の仮想的な基準に接続されることが分かる。この端子のオフセットΔＶのため、この仮想的な基準は値Ｚ＋ΔＶを有する。その上、出力キャパシタＣ’１３は、サンプリングフェーズの間に完全に放電される代わりに、この場合には、一方側で仮想的な基準電圧Ｚ＋ΔΔＶともう一方側で基準電圧との間に接続されるので、出力キャパシタはオフセット電圧−ΔＶで「装荷」される。
動作中、サンプリングフェーズφの間に、入力キャパシタ２Ｃ１９は入力残渣信号Ａ１＋と仮想的な基準Ｚ＋ΔＶとの間に接続されるので、このキャパシタの電荷は｛Ａ１＋−（Ｚ＋ΔＶ）｝２Ｃである。トラッキングフェーズの間にＤ２＝０であるとき、このキャパシタンスはＺとＺ＋ΔＶとの間に接続されるので、その電荷は｛Ｚ−（Ｚ＋ΔＶ）｝２Ｃである。それらの間の差、すなわち、電荷（Ａ１＋−Ｚ）２Ｃはトラッキングフェーズの間に出力キャパシタＣ’１３へ転送される。サンプリングフェーズの間に電荷−ΔＶＣ’で装荷されるこの出力キャパシタは入力キャパシタから電荷（Ａ１＋−Ｚ）２Ｃを受け取るので、結果として生じる電荷は（Ａ１＋−Ｚ）２Ｃ−ΔＶＣ’である。この電荷によって、出力キャパシタＣ’の両端間に電圧（Ａ１＋−Ｚ）２Ｃ／Ｃ’−ΔＶが生じ、Ｃ’１３の左側は仮想的な基準Ｚ＋ΔＶに接続されたままであるので、このキャパシタの右側での出力電圧Ａ２＋は、Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）２Ｃ／Ｃ’と等しい。オフセット電圧ΔＶは出力信号中で完全に打ち消され、この出力残渣の式は図７の配置における式と同じである。この結果が得られる理由は、図８の配置では、入力容量がサンプリングフェーズの間とトラッキングフェーズの間の両方で演算増幅器のオフセットで乱された入力に接続されるので、入力キャパシタから出力キャパシタへ転送される電荷がオフセットを含まないからである。その上、サンプリングフェーズの間に、出力キャパシタはオフセット電圧によって充電されるので、出力キャパシタを介して出力端子に加えられるオフセットはこのキャパシタの両端間のオフセットによって打ち消される。
図８では、オペアンプＪ９の上側入力端子のオフセット電圧だけが示されていることに注意すべきである。同様に、そのほかのオペアンプ入力端子もオフセットを有し、それらのオフセットは通常互いに値が異なる。これらのオフセットのそれぞれはキャパシタ２Ｃ１９およびＣ’１３を参照して説明したようなスイッチド入力および出力キャパシタの同様の配置において打ち消される。図７の配置において、入力キャパシタＣ１２、Ｃ１４、Ｃ１６およびＣ１８のそれぞれは２個の残渣出力信号の発生に役立つことがさらに分かる。たとえば、入力キャパシタＣ１２は出力残渣Ａ２＋およびＢ２＋の発生に役立つ。図８の配置では、入力キャパシタの同様の兼用によって、一方のオペアンプの入力端子のオフセットがもう一方のオペアンプの入力端子のオフセットを打ち消さなければならない。オフセットは通常等しくないので、このような入力キャパシタの兼用は図８の配置に適用できない。
図９はいわゆる１．５ビット変換器ステージで使用するための平衡残渣ジェネレータを示す。１．５ビットパイプラインアーキテクチャのための残渣ジェネレータはそれ自体、Ｔ．Ｂ．ＣｈｏとＰ．Ｒ．Ｇｒａｙによる論文「Ａ １０ｂ， ２０Ｍｓａｍｐｌｅ／ｓ， ３５ｍＷ Ｐｉｐｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ」， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３０， Ｎｏ．３， １９９５年３月， １６６−１７２頁から知られている。図９の残渣ジェネレータは、第１の入力レンジでは０，０であり、第２の入力レンジでは１，０であり、第１の入力レンジと第２の入力レンジの間に対称的に位置する第３の入力レンジでは０，１であるＤおよびＥの２ビットを供給するコンパレータと共に動作することが想定されている。図９のジェネレータは、演算増幅器Ｊ１１と２台の出力キャパシタ２Ｃ’１７および２Ｃ’１８を備えた、平衡残渣信号Ａ２＋、Ａ２−のための出力回路を含み、この出力回路は図７の配置の出力回路と動作が同じである。この配置は、入力残渣信号Ａ１＋の蓄積のための３台の入力キャパシタ４Ｃ３１、３Ｃ３２および２Ｃ３３と、入力残渣信号Ｂ１＋の蓄積のための２台の入力キャパシタＣ３４および２Ｃ３５と、入力残渣信号Ａ１−の蓄積のための３台の入力キャパシタ４Ｃ３６、３Ｃ３７および２Ｃ３８と、入力残渣信号Ｂ１−の蓄積のための２台の入力キャパシタＣ３９および２Ｃ４０とを有する。図７の場合と同様に、これらの参照名の先頭文字はこれらのキャパシタの容量値を示す。４Ｃ３１および４Ｃ３６の容量は４Ｃと等しく、３Ｃ３２および３Ｃ３７の値は３Ｃと等しく、２Ｃ３３、２Ｃ３５、２Ｃ３８および２Ｃ４０の値は２Ｃと等しく、Ｃ３４およびＣ３９の値はＣと等しい。サンプリングモードの間に閉じ、トラッキングモードの間に開くφで示されたスイッチは、サンプリングモードφの間に、入力キャパシタを信号Ａ１＋−Ｚ、Ｂ１＋−Ｚ、Ａ１−−ＺおよびＢ１−−Ｚで充電し、出力キャパシタを放電するために役立つ。サンプリングモードの間に開き、トラッキングモードの間に閉じられるφで示されたスイッチは、トラッキングモードの間に入力キャパシタの電荷を出力キャパシタへ転送するために役立つ。
入力キャパシタから出力キャパシタへの電荷の転送に役立つスイッチφは、トラッキングモードの間にそれらが閉じられるレンジモードを示す参照名Ｄ、Ｅ、ＤおよびＥを有する。参照名φＤＥをもつスイッチは、トラッキングフェーズの間にＤ＝０かつＥ＝０であるときに閉じられ、この場合、電荷転送が入力キャパシタ４Ｃ３１および４Ｃ３６からそれぞれ出力キャパシタ２Ｃ’１７および２Ｃ’１８に行われる。同様に、φＥによって参照されるスイッチ３Ｃ３２、Ｃ３４、３Ｃ３７およびＣ３９は、トラッキングフェーズの間にＥ＝１であるときに閉じられ、φＤＥによって参照されるスイッチ２Ｃ３３、２Ｃ３５、２Ｃ３８および２Ｃ４０はトラッキングフェーズの間にＤ＝１かつＥ＝０であるときに閉じられる。
第２の平衡出力残渣信号Ｂ２＋、Ｂ２−の残渣ジェネレータの一部分は図９に示されていないが、表示ＡとＢが入れ替えられること、および、参照名ＤおよびＤが入れ替えられることを除いて、この図に描かれた部分と同一である。この配置における電荷転送から得られる式は：
Ｄ＝０かつＥ＝０に対し、
Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）４Ｃ／２Ｃ’
Ａ２−＝Ｚ＋（Ａ１−−Ｚ）４Ｃ／２Ｃ’
Ｂ２＋＝Ｚ＋（Ｂ１＋−Ｚ）２Ｃ／２Ｃ’＋（Ａ１＋−Ｚ）２Ｃ／２Ｃ’
Ｂ２−＝Ｚ＋（Ｂ１−−Ｚ）２Ｃ／２Ｃ’＋（Ａ１−−Ｚ）２Ｃ／２Ｃ’
Ｅ＝１に対し、
Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）３Ｃ／２Ｃ’＋（Ｂ１＋−Ｚ）Ｃ／２Ｃ’
Ａ２−＝Ｚ＋（Ａ１−−Ｚ）３Ｃ／２Ｃ’＋（Ｂ１−−Ｚ）Ｃ／２Ｃ’
Ｂ２＋＝Ｚ＋（Ｂ１＋−Ｚ）３Ｃ／２Ｃ’＋（Ａ１＋−Ｚ）Ｃ／２Ｃ’
Ｂ２−＝Ｚ＋（Ｂ１−−Ｚ）３Ｃ／２Ｃ’＋（Ａ１−−Ｚ）Ｃ／２Ｃ’
Ｄ＝１かつＥ＝０に対し、
Ａ２＋＝Ｚ＋（Ａ１＋−Ｚ）２Ｃ／２Ｃ’＋（Ｂ１＋−Ｚ）２Ｃ／２Ｃ’
Ａ２−＝Ｚ＋（Ａ１−−Ｚ）２Ｃ／２Ｃ’＋（Ｂ１−−Ｚ）２Ｃ／２Ｃ’
Ｂ２＋＝Ｚ＋（Ｂ１＋−Ｚ）４Ｃ／２Ｃ’
Ｂ２−＝Ｚ＋（Ｂ１−−Ｚ）４Ｃ／２Ｃ’
である。
図９の１．５ビットアーキテクチャの動作は図１０の矢線図に示されている。入力キャパシタ３Ｃ３２、Ｃ３４、３Ｃ３７およびＣ３９の導入は、図７に示されているように元の第１のレンジと第２のレンジとの間に第３のレンジ（Ｅ＝１）を作成した。
図５のコンパレータＫ２において決定される重要な判定点、すなわち、Ａ１＋＝Ｂ１−である点が、たとえば、コンパレータのＤＣオフセットによって乱されるとき、レンジＥ＝１でなければ、発生されたビットだけでなく、カスケード中の後続のステージのため発生された残渣信号が乱される。この第３のレンジ（Ｅ＝１）の導入は、前記重要な判定点を２個の重要でない判定点、すなわち、第３のレンジの２個の境界によって置き換える。図９を参照して説明した配置は、このレンジにおいて、乱れていない平衡残渣出力信号を発生する。デジタルプロセッサ（図示しない）において、このステージのＥビット、および、後続のステージによって発生されたビットは、発生されていないＤビットを置き換える新しいビットを計算するために使用される。
本願のために図面に記載された変換器ステージは、すべて１ステージ当たり１ビットずつ生成することを対象としている。本発明は、１ステージ当たり２ビット以上を生成するステージをさらに対象とする。たとえば、変換器の第１のステージに２ビットを生成させ、他のステージをすべて単一ビットとすることはかなり実現可能である。２ビットの第１のステージでは、少なくとも３個の基準電圧のための分圧器が必要とされ、スイッチドキャパシタ残渣ジェネレータのスイッチは発生された両方のビットによって制御されなければならない。このような構造の利点は、より大きい利得が第１のステージにおいて実現され、これが変換器のノイズ挙動を改善することである。
不平衡双対残渣パイプライン変換器のブロック図である。 図１に示されたような変換器の第１のステージで使用するための双対残渣ジェネレータの一実施形態の概略図である。 図１に示されたような変換器の中間ステージで使用するための双対残渣ジェネレータの一実施形態の概略図である。 図１の不平衡ＡＤ変換器および図５の平衡ＡＤ変換器の動作を説明する矢線図である。 平衡双対残渣パイプライン変換器のブロック図である。 図５に示されたような変換器の第１のステージで使用するための平衡双対残渣ジェネレータの一実施形態の概略図である。 図５に示されたような変換器の中間ステージで使用するための平衡双対残渣ジェネレータの第１の実施形態の概略図である。 図５に示されたような変換器の中間ステージで使用するための平衡双対残渣ジェネレータの第２の実施形態の概略図である。 図５に示されたような変換器の中間ステージで使用するための平衡双対残渣ジェネレータの第３の実施形態の概略図である。 図９の残渣ジェネレータの動作を説明する矢線図である。
符号の説明
Ｓ１〜ＳＮ 変換器ステージ
Ｖ１〜ＶＮ 抵抗器
Ｗ１〜ＷＮ 抵抗器
Ｈ１〜Ｈ２ 残渣ジェネレータ
Ｃ１〜Ｃ１８ 入力キャパシタ
Ｃ’１〜Ｃ’１２ 出力キャパシタ
Ｊ１〜Ｊ８ 演算増幅器

Claims (7)

  1. カスケード型の双対残差変換器ステージ（Ｓ１．．．ＳＮ）を備え、
    前記変換器ステージのうちの第１のステージ（Ｓ１）が、アナログ入力信号（Ｉ）を受け取る手段と、前記アナログ入力信号から１ビット以上のデジタルビット（Ｄ１）を取り出す手段（Ｇ１）と、前記第１のステージのＡＤ変換後に残る量子化誤差を表す第１および第２の残差信号（Ａ１，Ｂ１）を発生する手段（Ｈ１）とを備え、
    前記カスケード型の双対残差変換器ステージの後続ステージ（Ｓ２．．．ＳＮ）のそれぞれが、カスケード中の前のステージによって発生された第１および第２の残差信号（Ａ１．．．ＡＮ−１，Ｂ１．．．ＢＮ−１）を受け取る手段と、前記受け取られた第１および第２の残差信号から１ビット以上のさらなるデジタルビット（Ｄ２．．．ＤＮ）を取り出す手段（Ｇ１．．．ＧＮ）を備え、カスケード中の最後の１ステージを除く前記後続ステージのそれぞれが当該ステージのＡＤ変換後に残る量子化誤差を表す第１および第２の残差信号（Ａ２．．．ＡＮ−１，Ｂ２．．．ＢＮ−１）を発生する手段（Ｈ１．．．ＨＮ−１）を備えた、
    アナログ入力信号をデジタル出力信号に変換する双対残差パイプライン型ＡＤ変換器であって、
    前記最後の１ステージを除く前記ステージ（Ｓ２．．．ＳＮ）のそれぞれが、前記第１および第２の残差信号（Ａ１．．．ＡＮ−１，Ｂ１．．．ＢＮ−１）の発生のためのスイッチドキャパシタ手段を備える、双対残差パイプライン型ＡＤ変換器。
  2. 前記最後の１ステージを除く前記後続のステージのそれぞれが、前記前のステージによって発生された前記第１および第２の残差信号をサンプリングフェーズの間に受け取る入力キャパシタ（Ｃ３．．．Ｃ６）と、前記入力キャパシタの電荷を第１および第２の出力キャパシタ（Ｃ’３，Ｃ’４）へトラッキングフェーズの間に転送するスイッチング手段（φ）と、前記第１および第２の出力キャパシタ（Ｃ’３，Ｃ’４）からそれぞれ第１および第２の残差信号（Ａ２，Ｂ２）を発生する手段とを備える、請求項１に記載の双対残差パイプライン型ＡＤ変換器。
  3. 前記スイッチング手段（φ）が、第１のサブレンジモード（Ｄ２＝０）では、前記第１の受け取られた残差信号（Ａ１）からの電荷を約２の利得係数で前記第１の出力キャパシタ（Ｃ’３）へ転送し、前記第１の受け取られた残差信号（Ａ１）および前記第２の受け取られた残差信号（Ｂ１）の両方からの電荷を約１の利得係数で前記第２の出力キャパシタ（Ｃ’４）へ転送し、第２のサブレンジモード（Ｄ２＝１）では、前記第２の受け取られた残差信号（Ｂ１）からの電荷を約２の利得係数で前記第２の出力キャパシタ（Ｃ’４）へ転送し、前記第１の受け取られた残差信号（Ａ１）および前記第２の受け取られた残差信号（Ｂ１）の両方からの電荷を約１の利得係数で前記第１の出力キャパシタ（Ｃ’３）へ転送するようにアレンジされた、請求項２に記載の双対残差パイプライン型ＡＤ変換器。
  4. 前記スイッチング手段が、前記第１のサブレンジモードと前記第２のサブレンジモードとの間に対称的に位置する第３のサブレンジモード（Ｅ＝１）において、前記第１の受け取られた残差信号（Ａ１＋，Ａ１−）および前記第２の受け取られた残差信号（Ｂ１＋，Ｂ１−）の両方からの電荷をそれぞれ約３／２および１／２の利得係数で前記第１の出力キャパシタ（２Ｃ’１７）へ転送し、前記第１の受け取られた残差信号（Ａ１＋，Ａ１−）および前記第２の受け取られた残差信号（Ｂ１＋，Ｂ１−）の両方からの電荷をそれぞれ約１／２および３／２の利得係数で前記第２の出力キャパシタ（２Ｃ’１８）へ転送するようにさらにアレンジされた、請求項３に記載の双対残差パイプライン型ＡＤ変換器。
  5. 各残差信号（Ａ２，Ｂ２）の発生のため演算増幅器（Ｊ３，Ｊ４）が設けられ、各出力キャパシタ（Ｃ’３，Ｃ’４）は前記トラッキングフェーズ（φ）の間に前記演算増幅器の出力端子と反転入力端子との間に接続される、請求項２に記載の双対残差パイプライン型ＡＤ変換器。
  6. 各入力キャパシタ（２Ｃ１９．．．Ｃ３０）の一方側が前記サンプリングフェーズ（φ）と前記トラッキングフェーズ（φ）の両方の間に前記反転入力端子に接続され、各出力キャパシタ（Ｃ’１３．．．Ｃ’１６）が前記演算増幅器（Ｊ９，Ｊ１０）の前記反転入力でのオフセット電圧によって前記サンプリングフェーズの間に充電される、請求項５に記載の双対残差パイプライン型ＡＤ変換器。
  7. 前記スイッチドキャパシタ手段が平衡型の第１および第２の残差信号（Ａ１＋，Ａ１−，Ｂ１＋，Ｂ１−）を受け取り、そこから前記カスケード中の次のステージに供給するための平衡型の第１および第２の残差信号（Ａ２＋，Ａ２−，Ｂ２＋，Ｂ２−）を発生するようにアレンジされた、請求項１から６のいずれか一項に記載の双対残差パイプライン型ＡＤ変換器。
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