CN110504971A - 基于储存电容器的模数转换器 - Google Patents

基于储存电容器的模数转换器 Download PDF

Info

Publication number
CN110504971A
CN110504971A CN201910408861.6A CN201910408861A CN110504971A CN 110504971 A CN110504971 A CN 110504971A CN 201910408861 A CN201910408861 A CN 201910408861A CN 110504971 A CN110504971 A CN 110504971A
Authority
CN
China
Prior art keywords
capacitor
adc circuit
bit test
circuit
adc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910408861.6A
Other languages
English (en)
Other versions
CN110504971B (zh
Inventor
S·莫南吉
A·M·卡拉蒂尔
V·M·考卡尔尼
M·C·W·科尔恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices International ULC
Original Assignee
Adi Semiconductor Unlimited Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Adi Semiconductor Unlimited Co filed Critical Adi Semiconductor Unlimited Co
Publication of CN110504971A publication Critical patent/CN110504971A/zh
Application granted granted Critical
Publication of CN110504971B publication Critical patent/CN110504971B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
    • H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
    • H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请提供了基于储存电容器的模数转换器。在ADC中使用储存电容器以将大部分电荷提供给位试验电容器的技术被执行。精确的参考电压源，例如参考缓冲器电路，仅需要提供由储存电容器提供的电荷中的差异，例如不准确性。精确的参考电压源只需要在采集期间将初始电荷传送到储存电容器，而不是在ADC准备好采样到残余放大器时再将其提供给每个位试验。例如，这些技术可以减轻对参考缓冲器电路的要求和外部去耦电容器的要求。

Description

基于储存电容器的模数转换器
技术领域
该文件一般地但不限于集成电路，更具体地说，涉及模数转换器电路和系统。
背景技术
在许多电子应用中，模拟输入信号被转换成数字输出信号(例如，用于进一步的数字信号处理)。例如，在精密测量系统中，电子设备具有一个或多个传感器以进行测量，并且这些传感器可以产生模拟信号。然后可以将模拟信号作为输入提供给模数转换器(ADC)电路，以产生用于进一步处理的数字输出信号。在另一个例子中，在移动设备接收器中，天线可以基于携带空中信息/信号的电磁波生成模拟信号。然后，天线产生的模拟信号可以作为输入提供给ADC，以产生数字输出信号，以便进一步处理。
发明内容
使用本公开的各种技术，流水线ADC电路或SAR ADC电路的第一级的数模转换器(DAC)电路的电容器阵列可包括位试验电容器和相应的各自的储存电容器。在转换阶段期间，控制电路可以控制来自储存电容器的电荷的转移，以基于比较器判定来设置一个位试验电容器。然后，控制电路可以将参考电压耦合到先前设置的位试验电容器，以转移另一电荷，例如，在流水线ADC电路中产生残余电压之前，其中参考电压比储存电容器的电压更准确。
通过使用本公开的技术，当执行位试验时，储存电容器可以将大部分电荷提供给位试验电容器。准确的参考电压源，例如“外部”参考缓冲器电路，仅需要提供由储存电容器提供的电荷中的差异，例如不准确性。精确的参考电压源只需要在采集期间将初始电荷传送到储存电容器，而不是在ADC电路准备好采样到残余放大器时再次传送给储存电容器。
在一些方面中，本公开涉及一种操作流水线模数(ADC)电路的方法。该方法包括：将模拟输入信号耦合到所述流水线ADC电路的第一级的第一ADC电路的电容器阵列上，所述电容器阵列包括位试验电容器和相应的各个储存电容器；从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和在使用所述第一ADC电路产生残余电压之前，将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
在一些方面中，本公开涉及流水线模数转换器(ADC)电路，包括：流水线ADC电路的第一级的第一ADC电路，第一ADC电路包括具有电容器阵列的数模转换器(DAC)电路，电容器阵列包括位试验电容器和相应的各自的储存电容器；控制电路，被配置为控制多个开关的操作以：将模拟输入信号耦合到所述电容器阵列上；从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和在使用所述第一ADC电路产生残余电压之前，将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
在一些方面中，本公开涉及一种操作逐次逼近寄存器(SAR)模数(ADC)电路的方法。该方法包括：将模拟输入信号耦合到SAR ADC电路的第一ADC电路的电容器阵列上，电容器阵列包括位试验电容器和相应的各自的储存电容器；执行SAR位试验包括：从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
在一些方面中，本公开涉及逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括：SAR ADC电路的第一ADC电路，第一ADC电路包括具有电容器阵列的数模转换器(DAC)电路，电容器阵列包括位试验电容器和相应的各自的储存电容器；控制电路，被配置为控制多个开关的操作以：将模拟输入信号耦合到所述电容器阵列上；执行SAR位试验包括：从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
该概述旨在提供本专利申请的主题的概述。其目的不是提供对本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。
附图说明
在不一定按比例绘制的附图中，相同的数字可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非通过限制的方式示出了本文件中讨论的各种实施例。
图1是流水线ADC电路的示例的简化示意图。
图2是ADC电路中的电容器阵列的单元元件的示例的示意图，其可用于实现本公开的各种技术。
图3A是处于采样阶段的图2的单元元件的示意图。
图3B是图3A的单元元件的示意图，其中顶板开关打开。
图3C是图3B的单元元件将比较器结果“1”加载到位试验电容器上的示意图。
图3D是图3C的单元元件的示意图，其将位试验电容器耦合到精确的电压参考。
图3E是图3B的单元元件将比较器结果“0”加载到位试验电容器上的示意图。
图3F是图3E的单元元件将位试验电容器耦合到精确电压参考的示意图。
图4A是可用于实现本发明的各种技术的ADC电路中的电容器阵列的单元元件的另一实例的示意图。
图4B是图4B的单元元件将位试验电容器耦合到精确电压参考的示意图。
图5是可以实现本公开的各种技术的流水线ADC电路的示例的简化示意图。
图6A是电压参考缓冲器电路的示例的示意图，该电压参考缓冲器电路可以是耦合到储存电容器的精确电压参考源。
图6B是耦合到位试验电容器的图6A的电压参考缓冲器电路的示意图。
图7是实现本发明的各种技术的流水线ADC电路的时序图的实例。
图8是模数转换器电路的示例的示意图。
图9是使用本发明的各种技术操作ADC电路的方法的实例的流程图。
具体实施方式
存在各种模数转换器(ADC)拓扑，包括Δ-Σ、逐次逼近寄存器(SAR)、闪存和流水线转换器。在流水线ADC拓扑中，电路分为两个或更多个级，其中每个级包括负责处理结果的一部分的ADC。
一些模数转换器(ADC)方法利用内部参考缓冲器电路。为了提高这种ADC电路的整体ADC精度，参考缓冲器输出应在每次位试验中得到解决。此外，对于这种ADC电路的给定吞吐量，可能存在高功耗。但是，外部去耦电容可用于在快速位试验期间提供电流。
除了使用内部参考缓冲器电路之外，一些ADC方法还使用储存电容器，这可以消除外部去耦电容器。对于基于储存电容器的ADC电路，可以在采集阶段使用内部参考缓冲器。因此，基于储存电容器的ADC电路的参考缓冲器功耗可以低于其他方法。
使用本发明的各种技术，流水线ADC电路或SAR ADC电路的第一级的数模转换器(DAC)电路的电容器阵列可包括位试验电容器和相应的各自的储存电容器。在转换阶段期间，控制电路可以基于比较器判定来控制来自储存电容器的电荷的转移以设置位试验电容器中的一个。然后，控制电路可以将参考电压耦合到先前设置的位试验电容器以传输另一电荷，例如，在流水线ADC电路中产生残余电压之前，其中参考电压比储存电容器的电压更精确。
通过使用本发明的技术，当执行位试验时，储存电容器可将大部分电荷供应到位试验电容器。精确的参考电压源，例如“外部”参考缓冲器电路，仅需要提供由储存电容器提供的电荷中的差异，例如不准确性。准确的参考电压源只需在采集期间将初始电荷输送到储存电容器，并且当ADC 1206准备好采样到残余放大器时再次输出，而不是必须重新安置每个位试验。也就是说，精确的参考电压源只需要两次输送电荷而不是每次试验。并且，在第二次充电期间，精确的参考电压源只需输送总电荷的一小部分。例如，这些技术可以减轻对参考缓冲器电路的要求和外部去耦电容器的要求。
另外，通过使用本发明的技术，可以减少在一些基于储存电容器的ADC电路中可能发生的增益/偏移漂移误差和/或积分非线性(INL)误差。在一些示例实施方式中，可以使用高漂移，低面积的储存电容器，使得技术区域有效。例如，储存电容器可以位于位试验电容器下方。
图1是流水线ADC电路的示例的简化示意图。流水线ADC电路20可以包括至少第一级22和第二级24。第一级可以包括第一ADC电路26，其被配置为生成表示模拟输入信号Vin的N位数字输出。
第一ADC电路的N位输出可以耦合到第一级的第二ADC电路的N位数模转换器(DAC)电路28。在一些示例中，DAC电路28可以是电容器DAC并且可以包括电容器CN-C0的阵列，例如，二进制加权电容器，每个电容器可以被耦合以接收输入电压Vin，并且可以被耦合到正参考电压Vrefp或负参考电压Vrefm。如图1所示，电容器CN-C0的顶板可以通过顶板开关30耦合到偏置电压(“VCM”)，并且电容器CN-C0的底板可以使用开关SN-S0耦合到模拟输入电压Vin，或使用所示的各种其他开关耦合到正参考电压Vrefp或负参考电压Vrefm。
在本公开中，术语“顶板”和“底板”用于方便描述附图，并不意味着暗示电容器存在任何所需的空间取向。此外，本公开中涉及的开关由于其高性能和良率而可以包括晶体管，特别是互补金属氧化物半导体(CMOS)晶体管。
DAC电路28的公共端子32可以通过开关34耦合到残余放大器电路36(在本公开中也称为“放大器电路”)。使用反馈电容器38，放大器电路36的输出40可以耦合到放大器电路36的反相输入。放大器电路36的输出40可以耦合到另一个ADC电路42，例如第二级的ADC电路42，所述ADC电路42具有一个或多个电容器44，例如电容器DAC电路。
在操作中，当控制电路46闭合开关48时，第一ADC电路26可以接收模拟输入信号Vin。当控制电路46闭合顶板开关30并闭合开关SN-S0时，DAC电路28的电容器CN-C0也可以接收模拟输入信号Vin。第一ADC电路26对输入进行采样，并且在开关30打开的同时，DAC电路28对电容器CN-C0上的Vin进行采样。
可选地，在一些示例配置中，在采样之后，控制电路46可以生成并应用随机或伪随机抖动代码来控制耦合到抖动DAC电路52的一个或多个开关50。使用抖动代码，抖动DAC 52的每个电容器d0到dN-2可以耦合到正参考电压Vrefp或负参考电压Vrefn。
然后，第一ADC电路26可以对采样的Vin执行转换。可以将DAC电路28的输出电压与采样电压进行比较，例如使用比较器电路45。比较器电路45可以确定DAC电路28的输出是否大于或小于采样输入电压Vin，并且比较结果可以存储为DAC的该位的1或0。基于比较器电路45的输出，控制电路46可以将开关SN-S0耦合到正参考电压Vrefp或负参考电压Vrefn以对应于位值。然后转换进入下一位值，直到确定第一ADC电路26的所有位。将电压与输入电压进行比较并相应地改变DAC的一次迭代可以称为位试验或位确定。
控制电路46可以通过控制DAC电路28的各种开关来根据第一ADC电路的K位输出断开Vin并将电压参考值Vrefp或Vrefm耦合到电容器CN-C0的底板，将第一ADC电路26的N位输出加载到DAC电路28上，它可以代表最高有效位(MSB)。
流水线ADC电路20可以包括粗ADC电路27。粗ADC电路27可以快速确定K位，例如前几个MSB，并通过控制各种开关SN-S0将K位试验加载到第一ADC电路上。在从粗ADC27加载K位试验之后，第一ADC电路26可以执行附加的位试验以解决剩余的(N-K)位试验。
当第一ADC电路26完成其位试验时，产生“残余”电荷，该电荷是由第一ADC26产生的模拟输入信号Vin的电荷的N位近似与在DAC电路28的电容器CN-C0上采样的模拟输入信号Vin的实际电荷之间的差值。
控制电路46可以闭合开关34以将公共端子32上的残余电荷转移到第二级24的ADC电路42，其可以对残余电荷进行采样。在传输之前，可以使用放大器电路36放大残余电荷。第二级的ADC电路42可以对采样残余执行模数转换，以确定剩余位(对于2级流水线ADC)或剩余位的一部分(对于具有2级以上的流水线ADC)。在一些示例配置中，第二级24可以从残余确定最低有效位(LSB)。
为了产生整体数字输出，控制电路46还可以控制切换以加载第一级的N位输出(其表示整个数字输出的第一组位)以及第二级的M位输出(其表示整个数字输出的第二组位)进入编码器(未示出)以产生表示模拟输入信号Vin的数字输出。
如下所述，根据本公开的各种技术，即使在使用高漂移、低面积储存电容器时，也可以减少在一些基于储存电容器的ADC电路中可能发生的增益漂移误差和/或积分非线性(INL)误差。此外，可以减少序列相关的错误。使用本公开的各种技术，DAC电路(例如，SARADC电路或流水线ADC电路的第一级)的电容器阵列可包括多个位试验电容器和多个与各自的位试验电容器相关联的储存电容器。控制电路可以在转换阶段期间基于比较器判决来控制来自储存电容器的电荷的转移以设置一个位试验电容器。然后，控制电路可以将参考电压耦合到先前设置的位试验电容器以传输另一电荷，例如，在为流水线ADC电路产生残余电压之前，其中参考电压比储存电容器的电压更精确。
图2是ADC电路中的电容器阵列的单元元件60的示例的示意图，其可用于实现本发明的各种技术。尽管图2中的单元元件60以差分配置示出，但是也可以使用单端配置。例如，可以使用晶体管来实现图2中所示的每个开关以及本公开中的其他地方。
形成电容器阵列(例如DAC电路)的一部分的单元元件60可包括储存电容器CRES。储存电容器CRES可以使用开关62、64耦合到主参考电压源VREFP(正)和VREFN(负)并且充电。单元元件60还可以包括电容器阵列的位试验电容器CBP，例如加权的位试验电容器，其具有顶板，该顶板可以耦合到偏置电压，例如通过开关66耦合到地或共模电压VCM。位试验电容器CBP的顶板也可以耦合到比较器，例如图5的ADC1(未示出)的比较器或图8的比较器504。
位试验电容器CBP的底板可以通过开关68耦合到模拟输入电压信号VIP。根据本发明，位试验电容器CBP的底板可通过开关70-76中的一个或多个首先耦合到储存电容器CRES以传输第一电荷以设定位试验电容器，然后使用开关78、80耦合到精确的主参考电压源VREFP或VREFN以传送第二电荷。
如上所述，图2中的示例性单元元件60以差分配置示出。这样，单元元件60可以包括第二位试验电容器CBN，其具有可以通过开关82耦合到偏置电压的顶板，以及可以通过开关84耦合到模拟输入电压信号VIN、通过一个或多个开关70-76耦合到储存电容器CRES、并使用开关86、88耦合到主参考电压源VREFP和VREFN的底板。
在一些示例中，单元元件60可以是流水线ADC电路的第一级的第一ADC电路的电容器阵列的一部分。在其他示例中，电容器阵列可以是SAR ADC电路的一部分。在采样和转换阶段期间单元元件60的操作在下面参照图3A-3F示出和描述。控制电路可以控制图3A-3F中的开关的操作，例如图5的流水线ADC电路200的控制电路204或图8的SAR ADC电路500的控制电路506。
图3A是处于采样阶段的图2的单元元件60的示意图。在采样阶段期间，顶板开关66、82可以闭合以将位试验电容器CBP和CBN的顶板耦合到偏置电压，例如，示为共模电压VCM。另外，可以闭合开关68、84以将位试验电容器CBP和CBN的底板分别耦合到模拟输入信号VIP和VIN。同样在采样阶段期间，储存电容器CRES可以使用开关62、64耦合到主参考电压源VREFP和VREFN并被充电。
图3B是图3A的单元元件60的示意图，其中顶板开关打开。如图3B所示，顶板开关66、82已经打开，这冻结了位试验电容器CBP和CBN上的电荷。另外，将储存电容器CRES耦合到主参考电压源VREFP和VREFN的开关62、64断开。
接下来，转换阶段可以分别在开关68、84打开和将位试验电容器CBP和CBN的底板从模拟输入信号VIP和VIN解耦之后开始。可选地，在开始位试验之前，可以闭合开关90以使位试验电容器CBP和CBN的底板短路。
在转换阶段期间，电容器阵列(例如图5的ADC1的电容器阵列或图8的DAC电路502)的每个单元元件60可以耦合到比较器的输入，并且可以执行位试验(对存储在位试验电容器上的参考电荷与采样电荷进行电荷平衡)。
图3C是图3B的单元元件60将比较器结果“1”加载到位试验电容器上的示意图。使用本发明的各种技术，控制电路可闭合开关70、76以控制来自储存电容器CRES的第一电荷的转移以设定电容器阵列的位试验电容器，例如，位试验电容器CBP和CBN。在图3D中，先前设置的位试验电容器可以耦合到精确的参考电压以传输第二电荷。
图3D是图3C的单元元件60的示意图，其将位试验电容器耦合到精确的电压参考。在图3C所示的示例中被设置为“1”的先前设置的位试验电容器CBP和CBN可以耦合到精确的参考电压以传输第二电荷。特别地，控制电路可以闭合开关78、88，以将主参考电压VREFP和VREFN分别耦合到先前设置的位试验电容器CBP和CBN。
图3E是图3B的单元元件60将比较器结果“0”加载到位试验电容器上的示意图。控制电路可以闭合开关72、74以将储存电容器CRES交叉耦合到位试验电容器CBP和CBN，以控制来自储存电容器CRES的第一电荷的转移以设置位试验电容器。在图3F中，先前设置的位试验电容器可以耦合到精确的参考电压以传输第二电荷。
图3F是图3E的单元元件60将位试验电容器耦合到精确电压参考的示意图。在图3E所示的示例中被设置为“0”的先前设置的位试验电容器CBP和CBN可以耦合到精确的参考电压以传输第二电荷。特别地，控制电路可以闭合开关80、86以将主参考电压VREFN和VREFP分别耦合到先前设置的位试验电容器CBP和CBN。
图4A是可用于实现本发明的各种技术的ADC电路中的电容器阵列的单元元件100的另一实例的示意图。与图2中所示的单元元件60相反，图4的单元元件100不包括图2的开关78、80、86和88，以将位试验电容器CBP和CBN的底板直接耦合到主参考电压源VREFP和VREFN。
控制电路，例如图5的控制电路204或图8的控制电路506，可以控制来自储存电容器CRES的第一电荷的转移，以设置位试验电容器CBP和CBN，如上所述。在图4A中，控制电路具有闭合开关70、76，以将比较器结果“1”加载到位试验电容器CBP和CBN上。
图4B是图4B的单元元件100将位试验电容器耦合到精确电压参考的示意图。在图4A所示的示例中被设置为“1”的先前设置的位试验电容器CBP和CBN可以耦合到精确的参考电压以传输第二电荷。特别地，控制电路可以保持开关70、76闭合，然后闭合开关62、64，以将精确的主参考电压VREFP和VREFN分别耦合到先前设置的位试验电容器CBP和CBN。
上面在图2-4B中示出和描述的单元元件和技术可以用在各种ADC拓扑中，包括流水线ADC电路和SAR ADC电路。图5中示出了可以实现本公开的各种技术的流水线ADC的示例，并且图8中示出了可以实现本公开的各种技术的SAR ADC的示例。
图5是可以实现本公开的各种技术的流水线ADC电路的示例的简化示意图。图5的流水线ADC电路200可以包括与上面参考图1描述的组件类似的组件，并且为了简明起见，将不再详细描述。
粗ADC电路202可以是K位ADC。控制电路204可以将模拟输入信号Vin耦合到粗ADC电路202和流水线ADC电路200的第一级的N位ADC电路206的电容器阵列(图5中的“ADC1”)上。N位ADC电路206可以包括并使用具有与上述储存电容器类似的储存电容器的单元元件，例如图2中的单元元件60或图4A中的单元元件100。电压“Vrefp1”和“Vrefp2”表示使用储存电容器产生的参考电压，电压“Vrefp”表示精确参考电压，例如由参考缓冲器的输出产生的图2中的电压“Vrefp”，例如，如图6A所示。
粗ADC电路202可以快速确定K位，例如前几个MSB。在一些示例实现中，粗ADC电路202可以包括并使用具有与上述储存电容器类似的储存电容器的单元元件，例如图2中的单元元件60或图4A中的单元元件100，并且对于储存电容器和位试验电容器可以可选地使用相同类型的电容器。控制电路204可以将粗ADC 202的结果加载到ADC1的DAC电路上，例如，类似于图1的DAC电路28。
在一些示例中，粗ADC电路202可以提供粗分辨率并因此是低功率。假设剩余电路具有足够的范围，则可以校正由有噪声的粗ADC电路202产生的任何误差。此外，粗ADC可以帮助使用低电压电源转换更高的输入电压范围，并且可以允许ADC在采集阶段期间对比较器电路208断电并且在粗ADC转换期间提供自动调零。在一些示例中，粗ADC电路202可以是闪速ADC。在其他示例中，粗ADC电路202可以包括SAR拓扑。
应当注意，粗ADC电路202不限于与流水线ADC电路一起使用，例如图5中所示。相反，粗ADC电路202可以用其他ADC电路拓扑实现，例如SAR ADC电路，例如，图8的SAR ADC电路500。
通过利用粗ADC电路202，可以快速确定K位，然后例如可以将结果同时加载到图5中的ADC 1206上。与仅使用ADC1顺序确定结果相比，结果的同时加载可以减少使用储存电容器引起的任何非线性误差。
使用本发明的技术，ADC 1206可使用相应的各自的储存电容器执行位试验以确定剩余(NK)位，例如，图2中的储存电容器CRES。为了设定ADC 1206的位试验电容器，例如，图2的电容器Cbp，控制电路204可以控制开关以将第一电荷从储存电容器(例如，图2的电容器CRES)传送到相应的各自的位试验电容器。然后，在使用ADC 1206产生残余电压之前，控制电路204可以控制开关，例如图2的开关78、80、86和88，以将精确的参考电压耦合到先前设置的位试验电容器以传输第二电荷。
通过使用本发明的技术，当执行位试验时，储存电容器可将大部分电荷供应到位试验电容器。精确的参考电压源，例如“外部”或“内部”参考缓冲器电路，仅需要提供由储存电容器提供的电荷中的差异，例如不准确性。准确的参考电压源只需在采集期间将初始电荷输送到储存电容器，并且当ADC 1206准备好采样到残余放大器时再次输出，而不是必须重新安置每个位试验。也就是说，精确的参考电压源只需要两次输送电荷而不是每次试验。并且，在第二次充电期间，精确的参考电压源只需输送总电荷的一小部分。例如，这些技术可以减轻对参考缓冲器电路和任何外部去耦电容的要求。
此外，这些技术可以允许使用高漂移、低面积金属氧化物半导体(MOS)电容器作为储存电容器。由于控制电路可以在产生残余电压之前将位试验电容器耦合到精确的参考电压，因此可以校正由于使用MOS电容器而导致的任何增益和/或失调漂移。此外，所提出的技术可以有效地使用管芯面积，因为储存电容器可以位于位试验电容器“下方”。
在一些示例实现中，ADC 1206可以包括一个或多个(“X”)附加冗余电容器。由于ADC 1206中的冗余，在大部分转换过程中允许在位试验决策中产生小的误差，这可以加速转换。在切换到精确的参考电压之后，控制电路可以使用冗余电容器执行一个或多个位试验，以帮助校正或恢复在位试验过程中可能发生的任何错误。利用本公开的技术，在产生残余电压之前仅需要高精度，因此在执行位试验时允许较低的精度。
一旦控制电路206将精确的参考电压耦合到先前设置的位试验电容器以传输第二电荷，残余电荷就可以由残余放大器电路208放大。控制电路204可以控制残余电荷转移到第二级的M位ADC电路210(图5中的“ADC2”)，其可以对残余电荷进行采样。M位ADC电路210可以包括并使用具有与上述储存电容器类似的储存电容器的单元元件，例如图2中的单元元件60或图4A中的单元元件100。
在一些示例配置中，储存电容器可以是金属氧化物半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器或金属氧化物-金属(MOM)电容器。在另一示例配置中，ADC1的储存电容器可以包括金属氧化物半导体(MOS)电容器，并且ADC2的储存电容器可以与ADC1的储存电容器不同，例如金属-绝缘体-金属(MIM)电容器或金属氧化物-金属(MOM)电容器。
ADC2可以对采样残余执行模数转换，以确定剩余的M位(对于2级流水线ADC)或剩余位的一部分(对于具有2级以上的流水线ADC)。在一些示例配置中，第二级可以从残余确定最低有效位(LSB)。在一些示例实现中，M位ADC电路210可以包括一个或多个(“Y”)附加冗余电容器，其可以帮助校正或恢复在位试验过程期间可能发生的任何错误。
在转换过程中可能会出现增益误差，这是基于储存电容的电容和相应的位试验电容器的电容，其中增益误差是其电容比(CRES/CBIT-TRIAL)的函数。为了减小或校正参考电压和储存电容器的电压之间的增益误差，图5的ADC1可以可选地包括增益校正DAC电路。增益校正DAC的示例是图1中所示的抖动DAC 52，其中抖动DAC 52可以重新使用或重新用作增益校正DAC。在一些示例实现中，增益校正DAC可以使用储存电容器。
使用每个储存电容器和相应的位试验电容器的已知电容，控制电路204可以计算每个可能输入值的增益误差。然后，在残余放大器对电荷进行采样之前，控制电路可以将表示增益误差的增益误差代码应用于耦合到增益校正DAC的开关，例如图1的开关50。使用增益误差代码，一个或更多的增益校正电容器，例如图1的电容器dN-2到d0，可以耦合到DAC电路，例如，耦合到图1的DAC电路28的公共端子32，从而对控制电路确定的与输入信号相关的电荷施加少量附加电荷。
如图5所示，粗ADC电路202、ADC1电路206和ADC2电路210可以以单端(“SE”)或差分(“DIFF”)配置连接。在单端配置中，粗ADC电路202的第二输入(标记为“SE/DIFF”)、ADC1电路206的第二输入(标记为“SE/DIFF”)和ADC2电路210的第二输入(标记为“SE/DIFF”)可以耦合到偏置电压，例如地或共模电压。在差分配置中，可以使用附加DAC电路并且差分地耦合到粗ADC电路202、ADC1电路206和ADC2电路210的第二输入。差分配置的示例在Mueck等人的美国专利No.7,432,844中描述。
在图5的非限制性特定示例配置中，粗ADC电路可以是5位ADC，ADC1可以是具有2个冗余位的9位ADC电路，并且ADC2可以是具有3个冗余位的9位ADC电路。在一些示例配置中，流水线ADC的ADC1和ADC2中的一个或两个可以包括逐次逼近寄存器(SAR)拓扑。SAR ADC操作对于本领域普通技术人员来说是已知的。以下参考图8描述示例SAR ADC电路。
图6A是电压参考缓冲器电路300的示例的示意图，该电压参考缓冲器电路300可以是耦合到储存电容器的精确电压参考源。电压参考缓冲器电路300(或“参考缓冲器300”)可以包括运算放大器(op-amp)302，其具有正输入端子，被配置为接收精确参考电压Vbg，例如带隙参考电压，以及以反馈配置连接到运算放大器302的输出的负反馈输入端子。运算放大器302的输出可以耦合到去耦电容器Cd和储存电容器CRES，例如图2的储存电容器CRES，并且可以提供精确的参考电压，例如图2的Vrefp或Vrefn。
在采集阶段期间，参考缓冲器300补充储存电容器CRES上的电荷，其可以与输入信号采集重叠。应该注意，稳定不需要完全准确。
图6B是耦合到位试验电容器的图6A的电压参考缓冲器电路300的示意图。电压参考缓冲器电路300可以耦合到例如图5的ADC 1206的位试验电容器Cbp。
在残余放大阶段期间，参考缓冲器300可以对例如图5的ADC 1206的位试验电容器Cbp的底板充电。如上所述，参考缓冲器300仅需要提供由储存电容器提供的电荷的差异。
可选地，ADC电路的参考缓冲器300可以经由动态滤波器304耦合到位试验电容器Cbp。在图6B所示的示例中，动态滤波器304可以包括旁路开关306和带限电阻元件RBLR。为了减少采样到位试验电容器Cbp上的噪声，当开关306闭合时，电阻元件RBLR最初可以被旁路，这可以允许电压快速地稳定在RBLR上。一旦电压稳定，控制电路(例如图5的控制电路204)就可以打开开关306，从而将电阻元件RBLR与电阻元件RBLR串联，电阻元件RBLR可以限制噪声。
图7是实现本发明的各种技术的流水线ADC电路的时序图400的实例。例如，时序图可以表示图5的流水线ADC 200的时序。
最初，当转换开始信号(“Convst”)为低时，粗ADC电路(例如，图5的粗ADC电路202)和ADC1(例如图5的ADC1)可以处于跟踪模式，如图7中各自的状态所示。另外，ADC2电路(例如，图5的ADC2)可以处于断电模式(“PD”)，并且参考缓冲器(例如图6A的电压参考缓冲器电路300)可以例如以高带宽模式对储存电容器充电。
然后，当转换开始(“Convst”)信号变高时，可以对模拟输入信号(例如图5中的Vin)进行采样，并且粗ADC电路可以使用例如其储存电容器来转换若干MSB位。当粗ADC电路执行其转换时，ADC1可以自动归零，参考缓冲器可以空闲。
在转换几个MSB位之后，粗ADC电路的转换结果可以加载到ADC1上，粗ADC可以进入跟踪模式。当转换开始(“Convst”)信号变低时，ADC1可以使用其储存电容器开始其转换过程，以设置位试验电容器，从而转移第一次充电。同时，ADC2可以自动归零，并且可选地，ADC1的增益校正DAC可以校正任何增益误差，如上所述。
在任何可选的增益校正之后，ADC1的位试验电容器可以耦合到精确的参考缓冲器电路，该电路可以驱动先前设置的位试验电容器的底板，例如，在低带宽模式下，从而传输第二电荷。残余放大器，例如图5的残余放大器，可以在ADC2进入跟踪模式时放大ADC1的残余。
当参考缓冲器电路对储存电容器重新充电时，例如，在高带宽模式下，ADC1可以进入其跟踪模式，并且ADC2可以使用其储存电容器开始转换。在其转换阶段之后，流水线ADC电路可以产生数字输出，例如图5的Dout，并且ADC2可以进入断电模式。该电路已准备好进行下一次转换启动(“Convst”)信号。
尽管以上关于流水线ADC电路描述了本发明的技术，但所述技术适用于其它ADC拓扑，例如包括SAR ADC电路。图8中示出了可以实现本公开的各种技术的SAR ADC的示例。
图8是模数转换器电路的示例的示意图。图8的模数转换器(ADC)电路500是逐次逼近寄存器(SAR)ADC，其操作对于本领域普通技术人员而言是已知的。SAR ADC电路500可以包括数模转换器(DAC)电路502，例如开关电容器阵列，比较器电路504，以及SAR逻辑控制和计算电路506。
SAR逻辑控制电路506可以控制DAC操作，例如在位试验期间(对存储在位试验电容器上的参考电荷与采样电荷进行电荷平衡)。SAR逻辑控制和计算电路506启动输入电压的采样，启动采样输入电压到第一组位值的第一转换，例如使用第一组位试验，并启动第二采样输入电压到第二组位值的第二转换，例如使用第二组位试验，等等。
SAR逻辑控制和计算电路506可以包括状态机或其他数字引擎，以执行诸如通过不同操作状态前进ADC并执行所描述的计算的功能。SAR逻辑控制和计算电路506可以确定采样输入的最终N位数字输出值，并且最终的N位数字值可以作为数字输出Dout。在一些使用抖动的配置中，例如图8所示，SAR逻辑控制和计算电路506可以接收抖动代码作为输入以允许其计算数字输出Dout。
图8中所示的DAC电路502是包括电容器阵列的开关电容器DAC。DAC电路502可以包括至少N个加权电路组件，例如可以相对于一个或多个其他加权电路组件的权重(例如，电容值)指定特定加权电路组件的权重(例如，电容值)，其中N是正整数。在某些示例中，N等于十六，并且加权电路组件包括十六个电容器(例如，十六个电容器包括指定单元电容器的不同倍数以获得相对于彼此的加权)。
DAC电路102的一部分可以是采样DAC电路508。在采样阶段期间，SAR逻辑控制电路506可以控制顶板采样开关510的操作，例如，将顶板开关510耦合到地或共模电压，并且控制开关512将模拟输入电压Vin采样到采样DAC 108中的电容器的底板上。
在一些示例实现中，在采样期间，仅采样DAC 108中的电容器对在ADC电路500的输入处施加的输入信号Vin进行采样。例如，仅表示最高有效位(MSB)的电容器对输入信号Vin进行采样。所示的所有其他电容器，包括表示最低有效位(LSB)的电容器515可以是非采样电容器，并且SAR逻辑控制电路106可以根据需要将开关514、518耦合以将这些非采样电容器设置为中间电压电压Vmid。
在其他示例实现中，除了采样DAC 108中的电容器之外，电容器可以对输入信号Vin进行采样。例如，抖动DAC电路516的一个或多个电容器可以对输入电压Vin进行采样。在一些示例实施方式中，中间电平电压Vmid可以等于(Vrefp+Vrefn)/2，其中Vrefp是正参考电压并且Vrefn是负参考电压。当SAR逻辑控制电路106打开顶板开关510时，认为已采样。
除了采样DAC 108之外，ADC电路500还可以包括抖动DAC电路516。可以通过故意引入噪声(或“抖动”)来改善ADC电路500的性能。随机或伪随机抖动信号的引入可以改善ADC电路的性能。抖动的引入可以允许SAR逻辑控制电路106为相同的输入信号找到不同的电容器DAC代码，然后这可以用于提供ADC的精细积分非线性(INL)的改进。通常从最终的数字字中减去添加的抖动量。
在采样之后，SAR逻辑控制电路106可以生成并应用随机或伪随机抖动代码来控制耦合到抖动DAC电路516的一个或多个开关518。使用抖动代码，抖动DAC 516的每个电容器可以耦合到正参考电压Vrefp或负参考电压Vrefn。应用抖动代码后，可以开始SAR转换过程。在图8的非限制性示例配置中，位b4(16个单位)、b3(8个单位)、冗余位r1(8个单位)、b2(4个单位)、b1(2个单位)和b0(1个单位)由SAR转换过程决定。
例如，转换可以从DAC电路102设置为中间电平开始。可以将DAC电路102的输出电压与采样电压进行比较，例如使用比较器电路104。比较器104可以确定DAC电路102的输出是否大于或小于采样输入电压Vin，并且比较结果可以存储为DAC的该位的1或0。
使用上述技术，采样DAC 108中的每个电容器、电容器515中的每一个和(可选地)抖动DAC电容器可以与相应的储存电容器相关联，例如图2和图4A中所示。基于比较器电路104的输出，SAR逻辑控制电路106可以将开关512(以及LSB需要时的开关514)耦合到正参考电压Vrefp或负参考电压Vrefn以将位试验电容器设置为位值，其中Vrefp和Vrefn首先与相应的储存电容器相关联，以将第一电荷转移到位试验电容器。然后，如上所述，SAR逻辑控制电路106可以将开关512(和LSB需要时的开关514)耦合到正参考电压Vrefp或负参考电压Vrefn，以将第二电荷转移到先前设置的位试验电容器，其中Vrefp和Vrefn与精确的参考电压源相关联，例如图6A的参考缓冲器300。
可选地，抖动DAC 516可以重新使用或重新用作增益校正DAC，以补偿任何增益误差，如上所述。
然后转换进入下一个位值，直到确定了数字值的所有位。将电压与输入电压进行比较并相应地改变DAC的一次迭代可以称为位试验或位确定。在测试之前，位b2-b0可以是1或0。这些位可以设置用于测试。然后可以根据比较器的决定保留或拒绝它们。
通过使用上述各种技术，即使使用高漂移、低面积的储存电容器，也可以减少在一些基于储存电容器的ADC电路中可能发生的增益/偏移漂移误差和/或积分非线性(INL)误差。
图9是使用本发明的各种技术操作ADC电路的方法600的实例的流程图。在框602处，方法600可以包括将模拟输入信号耦合到SAR ADC电路的第一ADC电路的电容器阵列上，该电容器阵列包括位试验电容器和相应的各自的储存电容器。例如，图5的流水线ADC电路200的控制电路204可以控制各种开关，例如图2中的开关，以将模拟信号Vin耦合到图5中的ADC1的电容器阵列，其可以包括如图2所示的位试验电容器和储存电容器。
作为另一示例，图8的SAR ADC电路500的控制电路506可以控制各种开关，例如图2中的开关，以将模拟信号Vin耦合到图8中的电容器阵列502，其可以包括如图2所示的位试验电容器和储存电容器。
在框604处，方法600可以包括从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器。例如，图5的流水线ADC电路200的控制电路204可以控制各种开关，例如图2中的开关，以将第一电荷从储存电容器CRES闭合并传输到位试验电容器Cbp，例如图2。
作为另一示例，为了执行SAR位试验，图8的SAR ADC电路500的控制电路506可以控制各种开关(例如，图2中的开关)以将第一电荷关闭并且从储存电容器CRES传输到位试验电容器Cbp，如图2中所示。
在框606处，该方法可以包括将参考电压耦合到先前设置的位试验电容器以转移第二电荷。例如，在使用第一ADC电路产生残余电压之前，图5的流水线ADC电路200的控制电路204可以控制各种开关，例如图2中的开关，以从参考电压(例如，从诸如图6A中的参考电压缓冲电路)闭合并传输第二电荷到先前设置的位试验电容器Cbp，例如图2。
例如，图8的SAR ADC电路500的控制电路506可以控制各种开关，例如图2或图4A中的开关，以从参考电压(例如，从如图6A所示的参考电压缓冲器电路)关闭和传输第二电荷到先前设置的位试验电容器Cbp，如图2或图4A。
可选地，方法600还可以包括在将参考电压耦合到先前设置的位试验电容器之后使用至少一个冗余位试验电容器执行位试验。
可选地，实现本发明的各种技术的ADC电路可包括粗ADC电路，例如图5的粗ADC电路202或用图8的SAR ADC电路500实施的粗ADC电路202。因此，在转换阶段之前，方法600还可以包括将所述模拟输入信号耦合到粗ADC电路上，使用所述粗ADC电路执行所述至少一个位试验，以及将所述粗ADC电路的输出加载到所述第一ADC电路的位试验电容器的至少一个上。
可选地，实现本发明的各种技术的ADC电路可包括增益校正DAC，例如流水线ADC电路中的图1的增益校正DAC电路52，或SAR ADC的增益校正DAC电路516。
可选地，实现本公开的各种技术的ADC电路可以包括动态滤波器，以动态地改变流水线ADC电路或SAR ADC电路的参考缓冲器(例如，图6B的参考缓冲器电路300)的配置以至少改善噪音和稳定特性中的一个。
各种注释
本文描述的每个非限制性方面或示例可以独立存在，或者可以以各种排列组合或与一个或多个其他示例组合。
以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施例在本文中也称为“示例”。这些示例可以包括除了示出或描述的那些之外的元件。然而，本发明人还考虑了仅提供所示或所述的那些元件的实例。此外，本发明人还考虑使用所示或所述的那些元素(或其一个或多个方面)的任何组合或置换的示例，或者关于特定示例(或其一个或多个方面)，或关于本文示出或描述的其他示例(或其一个或多个方面)。
如果本文档与通过引用并入的任何文档之间的使用不一致，则以本文档中的用法为准。
在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，例如“A或B”包括“A但不是B”、“B但不是A”和“A和B”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包括”和“其中”的等同词。此外，在以下权利要求中，术语“包括”和“包含”是开放式的，即包括除了在权利要求中的这一术语之后列出的元件之外的元件的系统、装置、物品、组合物、配方或过程仍被认为属于该权利要求的范围。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并不旨在对其对象施加数字要求。
这里描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子设备以执行如以上示例中描述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、更高级语言代码等。此类代码可包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。此外，在示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如，光盘和数字视频盘)、磁带盒、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述之后，例如本领域普通技术人员可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。而且，在以上详细描述中，可以将各种特征组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，发明主题可以在于少于特定公开实施例的所有特征。因此，以下权利要求作为示例或实施例被并入到具体实施方式中，其中每个权利要求自身作为单独的实施例，并且可以预期这些实施例可以以各种组合或置换彼此组合。应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定本发明的范围。

Claims (24)

1.一种用于操作流水线模数(ADC)电路的方法，该方法包括：
将模拟输入信号耦合到所述流水线ADC电路的第一级的第一ADC电路的电容器阵列上，所述电容器阵列包括位试验电容器和相应的各个储存电容器；
从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和
在使用所述第一ADC电路产生残余电压之前，将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
2.权利要求1所述的方法，其中所述位试验电容器包括至少一个冗余位试验电容器，该方法还包括：
在将所述参考电压耦合到所述先前设置的位试验电容器之后，使用所述至少一个冗余位试验电容器执行位试验。
3.权利要求1所述的方法，还包括：
在使用所述第一ADC电路的转换阶段之前：
将所述模拟输入信号耦合到所述流水线ADC电路的第一级的粗ADC电路上；
使用所述粗ADC电路执行所述至少一个位试验；和
将所述粗ADC电路的输出加载到所述第一ADC电路的位试验电容器的至少一个上。
4.权利要求1所述的方法，还包括：
执行增益校正以减小或校正所述参考电压和所述储存电容器的电压之间的增益误差。
5.权利要求1所述的方法，还包括：
动态地改变所述流水线ADC电路的参考缓冲器的配置，以改善噪声和稳定特性中的至少一种。
6.权利要求5所述的方法，其中改变配置包括：
在残余放大阶段期间，减少所述参考缓冲器的带宽。
7.权利要求1所述的方法，还包括：
产生并将所述残余电压转移到所述流水线ADC电路的第二级的第二ADC电路的第二电容器阵列上，其中所述第二ADC电路的第二电容器阵列包括位试验电容器和相应的各自的储存电容器；和
从第二ADC电路的储存电容器转移第三电荷，以设置所述第二电容器阵列的位试验电容器。
8.流水线模数转换器(ADC)电路，包括：
流水线ADC电路的第一级的第一ADC电路，所述第一ADC电路包括数模转换器(DAC)电路，所述数模转换器电路具有包括位试验电容器和相应的各自的储存电容器的电容器阵列；
控制电路，被配置为控制多个开关的操作以：
将模拟输入信号耦合到所述电容器阵列上；
从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和
在使用所述第一ADC电路产生残余电压之前，将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
9.权利要求8所述的流水线ADC电路，其中所述位试验电容器包括至少一个冗余位试验电容器，其中所述控制电路还被配置为控制所述多个开关的操作以：
在将所述参考电压耦合到所述先前设置的位试验电容器之后，使用所述至少一个冗余位试验电容器执行位试验。
10.权利要求8所述的流水线ADC电路，还包括：
粗ADC电路，分辨率小于所述第一ADC电路的分辨率，
其中所述控制电路还被配置为控制所述多个开关的操作以：
在使用所述第一ADC电路的转换阶段之前：
将所述模拟输入信号耦合到所述粗ADC电路上；
使用所述粗ADC电路执行至少一个位试验；和
将所述粗ADC电路的输出加载到所述第一ADC电路的位试验电容器的至少一个上。
11.权利要求8所述的流水线ADC电路，还包括：
增益校正DAC，用于减小或校正所述参考电压和所述储存电容器的电压之间的增益误差。
12.权利要求8所述的流水线ADC电路，还包括：
参考缓冲器；和
动态滤波器，其中，被配置为控制多个开关的操作的控制电路被配置为控制多个开关的操作以：
使用所述动态滤波器滤波噪声。
13.权利要求8所述的流水线ADC电路，还包括：
在所述流水线ADC电路的第二级中的第二ADC电路，所述第二ADC电路具有包括位试验电容器和相应的各自的储存电容器的第二电容器阵列。
14.权利要求13所述的流水线ADC电路，其中所述第二ADC电路的储存电容器选自金属氧化物半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器和金属氧化物-金属(MOM)电容器。
15.权利要求8所述的流水线ADC电路，其中所述第一ADC电路的储存电容器选自金属氧化物半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器和金属氧化物-金属(MOM)电容器。
16.权利要求8所述的流水线ADC电路，其中所述模拟输入信号是差分模拟输入信号，并且其中所述流水线ADC电路以差分配置排列。
17.一种操作逐次逼近寄存器(SAR)模数(ADC)电路的方法，该方法包括：
将模拟输入信号耦合到SAR ADC电路的第一ADC电路的电容器阵列上，所述电容器阵列包括位试验电容器和相应的各自的储存电容器；
执行SAR位试验包括：
从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和
将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
18.权利要求17所述的方法，其中所述位试验电容器包括至少一个冗余位试验电容器，该方法还包括：
在将所述参考电压耦合到所述先前设置的位试验电容器之后，使用所述至少一个冗余位试验电容器执行位试验。
19.权利要求17所述的方法，还包括：
在转换阶段之前：
将所述模拟输入信号耦合到粗ADC电路上；
使用所述粗ADC电路执行所述至少一个位试验；和
将所述粗ADC电路的输出加载到所述第一ADC电路的位试验电容器的至少一个上。
20.权利要求17所述的方法，还包括：
执行增益校正以减小或校正所述参考电压和所述储存电容器的电压之间的增益误差。
21.权利要求17所述的方法，还包括：
动态地改变所述SAR ADC电路的参考缓冲器的配置，以改善噪声和稳定特性中的至少一种。
22.一种逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括：
SAR ADC电路的第一ADC电路，所述第一ADC电路包括数模转换器(DAC)电路，所述数模转换器电路具有包括位试验电容器和相应的各自的储存电容器的电容器阵列；
控制电路，被配置为控制多个开关的操作以:
将模拟输入信号耦合到所述电容器阵列上；
执行SAR位试验包括：
从储存电容器转移第一电荷以设置所述电容器阵列的位试验电容器；和
将参考电压耦合到先前设置的位试验电容器以转移第二电荷。
23.权利要求22所述的SAR ADC电路，其中所述位试验电容器包括至少一个冗余位试验电容器，其中所述控制电路还被配置为控制所述多个开关的操作以：
在将所述参考电压耦合到所述先前设置的位试验电容器之后，使用所述至少一个冗余位试验电容器执行位试验。
24.权利要求22所述的SAR ADC电路，还包括：
粗ADC电路，分辨率小于所述第一ADC电路的分辨率，
其中所述控制电路还被配置为控制所述多个开关的操作以：
在转换阶段之前：
将所述模拟输入信号耦合到所述粗ADC电路上；
使用所述粗ADC电路执行至少一个位试验；和
将所述粗ADC电路的输出加载到所述第一ADC电路的位试验电容器的至少一个上。
CN201910408861.6A 2018-05-18 2019-05-17 基于储存电容器的模数转换器 Active CN110504971B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/983,658 2018-05-18
US15/983,658 US10348319B1 (en) 2018-05-18 2018-05-18 Reservoir capacitor based analog-to-digital converter

Publications (2)

Publication Number Publication Date
CN110504971A true CN110504971A (zh) 2019-11-26
CN110504971B CN110504971B (zh) 2023-02-17

Family

ID=67106527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910408861.6A Active CN110504971B (zh) 2018-05-18 2019-05-17 基于储存电容器的模数转换器

Country Status (3)

Country Link
US (1) US10348319B1 (zh)
CN (1) CN110504971B (zh)
DE (1) DE102019112542B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116366067A (zh) * 2021-12-27 2023-06-30 圣邦微电子（北京）股份有限公司 一种模数转换器及其操作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10516411B1 (en) 2018-07-11 2019-12-24 Analog Devices Global Unlimited Company Common mode rejection in reservoir capacitor analog-to-digital converter
US10608655B1 (en) * 2018-12-06 2020-03-31 Analog Devices, Inc. Inter-stage gain calibration in double conversion analog-to-digital converter
CN110504967B (zh) * 2019-08-30 2022-04-22 电子科技大学 一种流水线adc的级间增益失配校正方法
US11888492B2 (en) * 2022-03-01 2024-01-30 Cirrus Logic, Inc. Background offset calibration of a high-speed analog signal comparator
CN114696834B (zh) * 2022-06-01 2022-08-26 浙江地芯引力科技有限公司 逐次逼近式模数转换器、测试设备及电容权重值校准方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257256A1 (en) * 2003-06-03 2004-12-23 Leung Ka Y. SAR with partial capacitor sampling to reduce parasitic capacitance
CN103178847A (zh) * 2011-12-21 2013-06-26 瑞昱半导体股份有限公司 连续近似寄存式模拟数字转换器及其方法
US8552897B1 (en) * 2012-03-22 2013-10-08 Analog Devices, Inc. Reference circuit suitable for use with an analog to digital converter and an analog to digital converter including such a reference circuit
CN104040898A (zh) * 2011-03-23 2014-09-10 美国亚德诺半导体公司 电荷再分配数模转换器
US20150244383A1 (en) * 2014-02-21 2015-08-27 International Business Machines Corporation Analog-digital converter
US20160182078A1 (en) * 2014-12-17 2016-06-23 Analog Devices, Inc. Sar adcs with dedicated reference capacitor for each bit capacitor
US20160336952A1 (en) * 2015-05-15 2016-11-17 Texas Instruments Incorporated Method and Apparatus for Reducing SAR Input Loading

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1947769A1 (en) 2007-01-18 2008-07-23 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Charge domain successive approximation A/D converter
US7432844B2 (en) 2006-12-04 2008-10-07 Analog Devices, Inc. Differential input successive approximation analog to digital converter with common mode rejection
US7675452B2 (en) 2008-05-01 2010-03-09 Analog Devices, Inc. Successive approximation register analog to digital converter with improved immunity to time varying noise
US8441386B2 (en) 2011-04-13 2013-05-14 Maxim Integrated Products, Inc. Method to reduce voltage swing at comparator input of successive-approximations-register analog-to-digital converters
US8537045B2 (en) 2011-04-28 2013-09-17 Analog Devices, Inc. Pre-charged capacitive digital-to-analog converter
US8754794B1 (en) 2012-07-25 2014-06-17 Altera Corporation Methods and apparatus for calibrating pipeline analog-to-digital converters
US8975953B2 (en) * 2013-03-11 2015-03-10 Analog Devices Global Method of improving noise immunity in a signal processing apparatus, and a signal processing apparatus having improved noise immunity
US9071261B2 (en) 2013-10-01 2015-06-30 Analog Devices, Inc. Accuracy enhancement techniques for ADCs
US9608655B1 (en) 2016-02-09 2017-03-28 Analog Devices, Inc. ADC background calibration with dual conversions
US10291249B2 (en) 2016-07-18 2019-05-14 Analog Devices, Inc. Common mode rejection in a reservoir capacitor SAR converter
US9712181B1 (en) 2016-09-23 2017-07-18 Analog Devices, Inc. Incremental preloading in an analog-to-digital converter
US9806734B1 (en) 2016-11-04 2017-10-31 Analog Devices Global SAR analog-to-digital converter selective synchronization
US10122376B2 (en) 2016-11-04 2018-11-06 Analog Devices Global Reference precharge techniques for analog-to-digital converters

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257256A1 (en) * 2003-06-03 2004-12-23 Leung Ka Y. SAR with partial capacitor sampling to reduce parasitic capacitance
CN104040898A (zh) * 2011-03-23 2014-09-10 美国亚德诺半导体公司 电荷再分配数模转换器
CN103178847A (zh) * 2011-12-21 2013-06-26 瑞昱半导体股份有限公司 连续近似寄存式模拟数字转换器及其方法
US8552897B1 (en) * 2012-03-22 2013-10-08 Analog Devices, Inc. Reference circuit suitable for use with an analog to digital converter and an analog to digital converter including such a reference circuit
US20150244383A1 (en) * 2014-02-21 2015-08-27 International Business Machines Corporation Analog-digital converter
US20160182078A1 (en) * 2014-12-17 2016-06-23 Analog Devices, Inc. Sar adcs with dedicated reference capacitor for each bit capacitor
US20160336952A1 (en) * 2015-05-15 2016-11-17 Texas Instruments Incorporated Method and Apparatus for Reducing SAR Input Loading

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116366067A (zh) * 2021-12-27 2023-06-30 圣邦微电子（北京）股份有限公司 一种模数转换器及其操作方法
WO2023124118A1 (zh) * 2021-12-27 2023-07-06 圣邦微电子（北京）股份有限公司 一种模数转换器及其操作方法

Also Published As

Publication number Publication date
US10348319B1 (en) 2019-07-09
CN110504971B (zh) 2023-02-17
DE102019112542A1 (de) 2019-11-21
DE102019112542B4 (de) 2024-05-08

Similar Documents

Publication Publication Date Title
CN110504971A (zh) 基于储存电容器的模数转换器
US7884749B2 (en) A/D converting apparatus
EP2629429B1 (en) A/D converter and method for calibrating the same
JP5517898B2 (ja) アナログデジタル変換器
Ahmed et al. A low-power capacitive charge pump based pipelined ADC
US7161512B1 (en) Gain error correction in an analog-to-digital converter
US5621409A (en) Analog-to-digital conversion with multiple charge balance conversions
US7796077B2 (en) High speed high resolution ADC using successive approximation technique
CN112202448B (zh) 逐次逼近型模数转换器及其校准方法、电子设备
US9362938B2 (en) Error measurement and calibration of analog to digital converters
JP4811339B2 (ja) Ａ／ｄ変換器
US9300312B2 (en) Analog-digital converter
US11190197B2 (en) Correlated double sampling analog-to-digital converter
EP3567720B1 (en) Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage
US11031949B2 (en) Analog-to-digital converter, sensor arrangement and method for analog-to-digital conversion
EP1678831B1 (en) A dual residue pipelined ad converter
US6999019B2 (en) Subranging analog-to-digital converter with integrating sample-and-hold
US7830159B1 (en) Capacitor mismatch measurement method for switched capacitor circuits
CN110719104A (zh) 储存电容器模数转换器中的共模抑制
US8451161B2 (en) Switched-capacitor pipeline stage
WO2011036697A1 (ja) Ａ／ｄ変換装置、無線装置
CN114070311B (zh) 模数转换电路及流水线模数转换器
CN114696834B (zh) 逐次逼近式模数转换器、测试设备及电容权重值校准方法
US20240137033A1 (en) CALIBRATION SYSTEM AND METHOD FOR SAR ADCs
Zhao Implementation of High Speed SAR ADC with Proposed Efficient DAC Architecture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220113

Address after: Limerick

Applicant after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Bermuda (UK), Hamilton

Applicant before: Analog Devices Global Unlimited Co.

GR01 Patent grant
GR01 Patent grant