JP2013255182A - Ad変換装置及びad変換方法 - Google Patents
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Abstract
【解決手段】直列に接続され、初段のAD変換部2−1が受信したアナログ信号に対し、所定のビット数ごとAD変換を行う複数のAD変換部2−1〜2−Nのうち少なくとも1つが、アナログ信号または前段のAD変換部から出力される増幅された2つの残差信号の一方と第1のリファレンス信号との差分である第1の残差信号と、アナログ信号または2つの残差信号の一方と第2のリファレンス信号との差分である第2の残差信号とを生成し、第1の残差信号を第1のタイミングでアンプにより増幅して後段のAD変換部に出力し、第2の残差信号を第2のタイミングで前記アンプにより増幅して後段のAD変換部に出力する。
【選択図】図1
Description
これを解消するため、Dual−residueパイプライン型のAD変換装置が提案されている。このAD変換装置は、各段のAD変換部で、2つの残差信号を生成する。1つは、入力信号と、その入力信号の大きさに最も近いリファレンス信号との差分であり、もう1つは、入力信号と、その入力信号の大きさに2番目に近いリファレンス信号との差分である。2つの残差信号は、それぞれ別のアンプにより同じゲインで増幅され、後段のAD変換部に入力される。後段のAD変換部は、増幅された2つの残差信号をアナログ信号として入力し、リファレンスレベルを決め、下位ビット側のAD変換結果を出力する。この手法の場合、各AD変換部のアンプのゲインは2Mでなくてもよい。
(第1の実施の形態)
図1は、第1の実施の形態のAD変換装置の一例を示す図である。
AD変換部2−2は、S/H(サンプル/ホールド)回路3,4、AD変換回路5、残差信号生成部6、スイッチSW1a,SW1b,SW2a,SW2b、アンプ7を有している。
初段のAD変換部2−1は、S/H回路10、AD変換回路11、残差信号生成部12、スイッチSW3a,SW3b,SW4a,SW4b、アンプ13を有している。
AD変換回路11は、アナログ信号Vinに対するAD変換結果を出力する。AD変換部2−1のAD変換回路11は、予め設定された複数のリファレンス信号と、アナログ信号Vinとの大小関係に基づいてAD変換結果を出力する。
図3は、AD変換の一例を示す図である。
図3では、M=2ビットのAD変換の様子が示されている。ステージ1のAD変換において、AD変換部2−1では、所定のリファレンス信号Vref−からリファレンス信号Vref+までの間を4分割するようにリファレンス信号Vra1,Vrb1,Vrc1が設定されている。たとえば、AD変換部2−1が受信するアナログ信号Vinが、Vref−≦Vin<Vra1の場合には、AD変換結果は“00”となる。Vra1≦Vin<Vrb1の場合には、AD変換結果は“01”となる。Vrb1≦Vin<Vrc1の場合には、AD変換結果は“10”となる。Vrc1≦Vin≦Vref+の場合には、AD変換結果は“11”となる。
また、AD変換部2−1の、残差信号生成部12は、アナログ信号Vinと、アナログ信号Vinの大きさに最も近いリファレンス信号との差分である残差信号を生成する。また、残差信号生成部12は、アナログ信号Vinと、アナログ信号Vinの大きさに2番目に近いリファレンス信号との差分である残差信号を生成する。図3の例の場合、アナログ信号Vinの大きさに最も近いのはリファレンス信号Vrb1であり、次に近いのはリファレンス信号Vra1である。そのため、1つ目の残差信号d1は、d1=Vrb1−Vin、2つ目の残差信号d2は、d2=Vin−Vra1となる。
AD変換部2−2のAD変換回路5は、2つの残差信号の和をAD変換のフルスケール(リファレンス信号Vr1−からリファレンス信号Vr1+までの大きさ)として、そのフルスケールを4分割する3つのリファレンス信号Vra2,Vrb2,Vrc2を設定する。そして、AD変換回路5は、これらのリファレンス信号と、A倍で増幅された残差信号(Vin1)との大小関係に基づいて、AD変換結果を出力する。
また、AD変換部2−2の残差信号生成部6は、残差信号Vin1の大きさに最も近いリファレンス信号との差分である残差信号と、次に近いリファレンス信号との差分である残差信号を生成する。図3の例の場合、残差信号Vin1の大きさに最も近いのはリファレンス信号Vrb2であり、次に近いのはリファレンス信号Vrc2である。そのため、1つ目の残差信号d3は、d3=Vin1−Vrb2、2つ目の残差信号d4は、d4=Vrc−Vin1となる。
ステージ3のAD変換を行うAD変換部2−3も、AD変換部2−2と同様の各回路を有しており、ステージ2のAD変換と同様の処理を行う。すなわち、AD変換部2−3は、AD変換部2−2から出力される増幅された2つの残差信号の和をAD変換のフルスケール(リファレンス信号Vr2−からリファレンス信号Vr2+までの大きさ)とする。そして、AD変換部2−3は、そのフルスケールを4分割する3つのリファレンス信号Vra3,Vrb3,Vrc3を設定する。AD変換部2−3は、これらのリファレンス信号と、残差信号d3をB倍した残差信号Vin2との大小関係に基づいて、AD変換結果を出力する。
図4は、あるステージkとステージk+1のAD変換を行うAD変換部の一例を示す図である。
図4のようにステージk,k+1のAD変換を行うAD変換部2−k,2−(k+1)は、S/H回路20,21,30,31、AD変換回路22,32、残差信号生成部23,33、アンプ24,34を有している。さらに、AD変換部2−k,2−(k+1)は、スイッチSW5a,SW5b,SW6a,SW6b,SW7a,SW7b,SW8a,SW8bを有している。AD変換部2−k,2−(k+1)の各要素は、図1に示したAD変換部2−2の各要素と同様の機能を行う。
以上のように、本実施の形態のAD変換装置1では、AD変換部2−1〜2−Nの少なくとも1つが、同じアンプを用いて2つの残差信号を異なるタイミングで増幅して、後段のAD変換部に出力している。そのため、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生ぜず、AD変換精度の悪化を抑えられる。
図6は、第2の実施の形態のAD変換装置のAD変換部の一例を示す図である。
AD変換部50は、パイプライン型のAD変換装置において、ステージk(1<k<N)のAD変換を行い、2ビットのAD変換結果を出力する回路部である。ステージk−1のAD変換を行うAD変換部40のスイッチφ1,φ2とアンプ44も合わせて図示されている。
キャパシタC1〜C4は、前段のAD変換部40から出力される増幅された第1の残差信号を保持する。キャパシタC5〜C8は、前段のAD変換部40から出力される増幅された第2の残差信号を保持する。また、キャパシタC1〜C8は、AD変換時に設定するN個のリファレンス信号に応じた容量を有する。本実施の形態の例では、AD変換部50は、2ビットのAD変換を行うため、3つのリファレンス信号を設定するようにキャパシタC1〜C8の容量値が設定されている。以下の例では、キャパシタC1,C2,C4,C5,C6,C8の容量値はC、キャパシタC3,C7の容量値はその3倍の、3Cとなっているものとする。これにより、後述するような2ビットのAD変換用の3つのリファレンス信号を生成することができる。
図7は、ステージkのAD変換の一例を示す図である。
電圧VC4,VC5は、スイッチφ11がオンであることから同電圧となり、時間T11での電圧VC4,VC5の平均となる。すなわち、VC4,VC5=1/2Vr1(m)+1/2Vr2(m)となる。電圧VC3,VC6は、スイッチφ12がオンであることから同電位となる。キャパシタC3の容量値が3C、キャパシタC6の容量値がCであることから、VC3,VC6=3/4Vr1(m)+1/4Vr2(m)となる。電圧VC2,VC7は、スイッチφ13がオンであることから同電位となり、キャパシタC2の容量値がC、キャパシタC7の容量値が3Cであることから、1/4Vr1(m)+3/4Vr2(m)となる。
図8の例では、電圧Vr1(m)は、リファレンス電圧である1/4Vfs(m)及び1/2Vfs(m)より大きく、3/4Vfs(m)より小さい。この場合、VC2=Vr1(m)−3/4Vfs(m)<0であるから、比較器CMP1は“0”を出力する。また、VC3=Vr1(m)−1/4Vfs(m)>0であるから比較器CMP2は“1”を出力する。また、VC4=Vr1(m)−1/2Vfs(m)>0であるから比較器CMP3は“1”を出力する。
以上のようなAD変換結果に基づき、図7の時間T13では、残差信号生成部53は、2つの残差信号を生成し、出力する。
このような、AD変換部50は、パイプライン型のフラッシュAD変換装置にもSAR(Successive Approximation Register)AD変換装置にも使用可能である。
図9は、第3の実施の形態のAD変換装置のAD変換部の一例を示す図である。
AD変換部60は、パイプライン型のAD変換装置において、ステージk(1<k<N)のAD変換を行い、2ビットのAD変換結果を出力する回路部である。ステージk−1のAD変換を行うAD変換部40のスイッチφ1,φ2とアンプ44も合わせて図示されている。
スイッチφ24の他方の端子は、キャパシタC14の一方の端子、スイッチφ29の一方の端子及びセレクタSL2に接続されている。スイッチφ25の他方の端子は、キャパシタC15の一方の端子及びセレクタSL2に接続されている。
キャパシタC10〜C12は、前段のAD変換部40から出力される増幅された第1の残差信号を保持する。キャパシタC13〜C15は、前段のAD変換部40から出力される増幅された第2の残差信号を保持する。以下の例では、キャパシタC10〜C15の容量値は、同じ値、Cであるとする。
上から、AD変換部60の動作例と、キャパシタC12,C13,C11,C14,C10,C15の電圧VC12,VC13,VC11,VC14,VC10,VC15の例が示されている。
上位ビットD1が“0”の場合、スイッチ制御回路CNT2は、スイッチφ26,φ27をオンし、スイッチφ28,φ29をオフする。電圧VC11,VC12は、スイッチφ26,φ27がオンであることから同電位となり、時間T22での電圧VC12と、電圧VC11の平均となる。すなわち、VC11,VC12=3/4Vr1(m)+1/4Vr2(m)となる。この式は、VC11,VC12=3/4Vr1(m)+1/4Vr2(m)=Vr1(m)−1/4Vfs(m)と表せる。
たとえば、セレクタSL2は、論理回路部LG2から、“00”が出力された場合、1つ目の残差信号としてVC10=Vr1(m)を出力し、2つ目の残差信号として、マイナスの値となるVC11=Vr1(m)−1/4Vfs(m)を出力する。論理回路部LG2から“01”が出力された場合、セレクタSL2は1つ目の残差信号としてVC11=Vr1(m)−1/4Vfs(m)を出力し、2つ目の残差信号としてマイナスの値となるVC13=Vr1(m)−1/2Vfs(m)を出力する。
このような、AD変換部60は、SARAD変換装置に、好適に使用可能である。
上記では、各AD変換部は2ビットごとのAD変換結果を出力するとしたが、これに限定されない。たとえば、1ビットまたは3ビット以上ごとのAD変換結果を出力するようにしてもよい。その場合、適宜回路が変更される。たとえば、3ビット以上ごとのAD変換結果を出力する場合には、図6、図9に示したような回路の場合、設定するリファレンス信号の数や電圧値に応じて、適宜キャパシタ、スイッチなどの数を増やしたり、キャパシタの容量値を変更すればよい。
また、アンプは、オープン・ループのもののほか、ゲインを精度よく制御できるクローズド・ループのものを適用することもできる。ただし、上記のAD変換装置では、1つのアンプを用いて2つの増幅された残差信号を出力するので、オープン・ループのアンプを用いても、複数のアンプを用いる場合よりもAD変換精度の悪化を招かない。
2−1〜2−N AD変換部
3,4 S/H回路
5 AD変換回路
6 残差信号生成部
7 アンプ
SW1a,SW1b,SW2a,SW2b スイッチ
Claims (5)
- 直列に接続され、初段のAD変換部が受信したアナログ信号に対し、所定のビット数ごとAD変換を行う複数のAD変換部を有し、
前記複数のAD変換部のうち少なくとも1つは、
前記アナログ信号または前段のAD変換部から出力される増幅された2つの残差信号の一方と第1のリファレンス信号との差分である第1の残差信号と、前記アナログ信号または前記2つの残差信号の一方と第2のリファレンス信号との差分である第2の残差信号とを生成する残差信号生成部と、
前記第1の残差信号を第1のタイミングで増幅して後段のAD変換部に出力し、前記第2の残差信号を第2のタイミングで増幅して前記後段のAD変換部に出力するアンプと、
を有するAD変換装置。 - 前記複数のAD変換部のうち少なくとも1つは、前記前段のAD変換部から出力される前記増幅された2つの残差信号の一方を、第3のタイミングで保持する第1のキャパシタ群と、前記増幅された2つの残差信号の他方を、第4のタイミングで保持する第2のキャパシタ群と、を有する、請求項1に記載のAD変換装置。
- 前記第1のキャパシタ群及び前記第2のキャパシタ群に含まれるキャパシタは、AD変換時に設定するN個のリファレンス信号に応じた容量を有し、
前記複数のAD変換部のうち少なくとも1つは、前記第4のタイミング後の第5のタイミングで、前記第1のキャパシタ群に含まれるN個のキャパシタのそれぞれと、前記第2のキャパシタ群に含まれるN個のキャパシタのそれぞれとを接続することで前記N個のリファレンス信号を設定してAD変換を行う、請求項2に記載のAD変換装置。 - 前記複数のAD変換部のうち少なくとも1つは、前記第4のタイミング後の第6のタイミングで、前記第1のキャパシタ群に含まれる第1のキャパシタと、前記第2のキャパシタ群に含まれる第2のキャパシタとを接続することで第1のリファレンス信号を設定して第1のAD変換を行い第1のビットを決定し、
前記第6のタイミング後の第7のタイミングで、前記第1のAD変換結果に応じて、前記第1のキャパシタと、前記第1のキャパシタ群に含まれる第3のキャパシタまたは前記第2のキャパシタ群に含まれる第4のキャパシタと、を接続することで第2のリファレンス信号を設定して第2のAD変換を行い、前記第1のビットの1つ下位の第2のビットを決定する、請求項2または3に記載のAD変換装置。 - 直列に接続され、初段のAD変換部が受信したアナログ信号に対し、所定のビット数ごとAD変換を行う複数のAD変換部のうち少なくとも1つが、
前記アナログ信号または前段のAD変換部から出力される増幅された2つの残差信号の一方と第1のリファレンス信号との差分である第1の残差信号と、前記アナログ信号または前記2つの残差信号の一方と第2のリファレンス信号との差分である第2の残差信号とを生成し、
前記第1の残差信号を第1のタイミングでアンプにより増幅して後段のAD変換部に出力し、
前記第2の残差信号を第2のタイミングで前記アンプにより増幅して前記後段のAD変換部に出力する、
AD変換方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012131007A JP5904022B2 (ja) | 2012-06-08 | 2012-06-08 | Ad変換装置及びad変換方法 |
US13/874,882 US8884803B2 (en) | 2012-06-08 | 2013-05-01 | AD converter apparatus, AD converter circuit, and AD conversion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012131007A JP5904022B2 (ja) | 2012-06-08 | 2012-06-08 | Ad変換装置及びad変換方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013255182A true JP2013255182A (ja) | 2013-12-19 |
JP5904022B2 JP5904022B2 (ja) | 2016-04-13 |
Family
ID=49714833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012131007A Expired - Fee Related JP5904022B2 (ja) | 2012-06-08 | 2012-06-08 | Ad変換装置及びad変換方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8884803B2 (ja) |
JP (1) | JP5904022B2 (ja) |
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2012
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US8884803B2 (en) | 2014-11-11 |
JP5904022B2 (ja) | 2016-04-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151127 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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