JP2003505913A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
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- H03M1/165—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages in which two or more residues with respect to different reference levels in a stage are used as input signals for the next stage, i.e. multi-residue type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
アナログからデジタルへの変換器は、アナログ入力信号から最上位ビットのセットを展開させてこのアナログ入力信号のそれぞれ直ぐ上または直ぐ下のしきい値とこのアナログ信号との間の各差分にしたがってアナログ残余信号（ＲＡ，ＲＢ）を生成する第１のステージと、前記アナログ残余信号（ＲＡ，ＲＢ）からより下位ビットのセットを展開する第２のステージ（ＡＭＰＡ，ＡＭＰＢ，ＡＤＣ２）と、を備えている。この発明によれば、アナログ残余信号（ＲＡ，ＲＢ）は反転される（ＣＡ，ＣＢ）。第２のステージ（ＡＭＰＡ，ＡＭＰＢ，ＡＤＣ２）に接続されたオフセット検出ユニットは、オフセット誤差を表現するオフセットデータを検索し、オフセット修正ユニット（ＡＤ１，ＡＤ２，ＯＣＡ，ＯＣＢ）は前記オフセットデータに基づいて前記オフセット誤差を修正する。
Description
【０００１】
本発明は、アナログ−デジタル変換に関するものである。
【０００２】
高速で高解像度のアナログ−デジタル変換器を実現する一般的な回路技術は、
多段階（multi-step）構成に基づいている。米国特許第５，２１０，５３７号に
は、アナログ信号がしきい値基準電圧のセットと比較される並列タイプの２つの
カスケード化されたＡ／Ｄ段を有する多段階（multi-stage）Ａ／Ｄ変換器につ
いて説明されている。第１のステージは、最上位ビットのセットを展開し、２つ
のアナログ残余信号を生成する：正常な１つの残余は、アナログ入力より低いし
きい値とこのアナログ入力との間の差にしたがったものであり、第２の残余は、
アナログ入力のレベルよりも高いしきい値とこのアナログ入力との差にしたがっ
たものである。これら２つの残余信号は、増幅されて第２のステージへと向けら
れる。残余信号の合計は、第１のステージのＬＳＢ（Latest Significant Bit―
最新有意ビット―）の１つと等しいので、２つの残余が第２のステージへの情報
として供給され、この情報は第２のＡ／Ｄステージにおけるフルスケールを定義
するために用いられる量子化ステップサイズに関するものであるのと同様に第１
のＡ／Ｄステージの量子化誤差に関するものである。第２のＡ／Ｄステージは、
２つの残余信号の合計に対して、通常の残余信号の割合を表現する低有意ビット
（less-significant bit）の合計を展開するための並列コンバータを含んでいる
。最新有意ビットおよび低有意ビットのセットは、最終的なデジタル出力を提供
するために結合される。段間ゲインにおける不安定さに起因する誤差は、低位ビ
ットを生成するための２つの残余信号の使用により低減される。
多段階（multi-step）構成に基づいている。米国特許第５，２１０，５３７号に
は、アナログ信号がしきい値基準電圧のセットと比較される並列タイプの２つの
カスケード化されたＡ／Ｄ段を有する多段階（multi-stage）Ａ／Ｄ変換器につ
いて説明されている。第１のステージは、最上位ビットのセットを展開し、２つ
のアナログ残余信号を生成する：正常な１つの残余は、アナログ入力より低いし
きい値とこのアナログ入力との間の差にしたがったものであり、第２の残余は、
アナログ入力のレベルよりも高いしきい値とこのアナログ入力との差にしたがっ
たものである。これら２つの残余信号は、増幅されて第２のステージへと向けら
れる。残余信号の合計は、第１のステージのＬＳＢ（Latest Significant Bit―
最新有意ビット―）の１つと等しいので、２つの残余が第２のステージへの情報
として供給され、この情報は第２のＡ／Ｄステージにおけるフルスケールを定義
するために用いられる量子化ステップサイズに関するものであるのと同様に第１
のＡ／Ｄステージの量子化誤差に関するものである。第２のＡ／Ｄステージは、
２つの残余信号の合計に対して、通常の残余信号の割合を表現する低有意ビット
（less-significant bit）の合計を展開するための並列コンバータを含んでいる
。最新有意ビットおよび低有意ビットのセットは、最終的なデジタル出力を提供
するために結合される。段間ゲインにおける不安定さに起因する誤差は、低位ビ
ットを生成するための２つの残余信号の使用により低減される。
【０００３】
これらの変換器における大きな問題は、１つのサブレンジから他のサブレンジ
への遷移である。二重の残余理論により設計されたことによる単調さは、利用さ
れることが可能なものである。しかしながら、このタイプのコンバータは、設計
による単調さであるので、残余増幅器におけるオフセットがコンバータの積分非
線形（ＩＮＬ―Integral Non-Linearity―）を依然として決定している。例えば
通信システムにおいては、ＡＤコンバータの線形性（＝ＩＮＬ）に対する高い需
要がある。
への遷移である。二重の残余理論により設計されたことによる単調さは、利用さ
れることが可能なものである。しかしながら、このタイプのコンバータは、設計
による単調さであるので、残余増幅器におけるオフセットがコンバータの積分非
線形（ＩＮＬ―Integral Non-Linearity―）を依然として決定している。例えば
通信システムにおいては、ＡＤコンバータの線形性（＝ＩＮＬ）に対する高い需
要がある。
【０００４】
アン・ク・ムーン（Un-Ku Moon）とバング・サップ・ソン（Bang-Sup Song）
による回路とシステムについてのＩＥＥＥトランザクションII：アナログおよび
デジタル信号処理、ｖｏｌ．４４，Ｎｏ．２，１９９７年２月１０２−１０９頁
に記載の「パイプライン化ＡＤＣのためのデジタル校正（calibration）背景技
術」という論文は、実時間におけるパイプライン化されたアナログデジタルコン
バータ（ＡＤＣ’ｓ―Analog to Digital Converter's ―）をデジタル的に自己
校正化させるスキップおよびフィルアルゴリズムを説明している。この技術は、
ランダムにスキップする変換サイクルの概念に基づいているが、非線形の内挿法
により後でデータを満たすものである。各スキップされた変換サイクルで、校正
テスト信号が、入力信号と置き換えられて出力される。しかしながら、このスキ
ッピングに内挿法をプラスしたものは、最適なアナログデジタル変換結果よりも
より低い結果を導いている。
による回路とシステムについてのＩＥＥＥトランザクションII：アナログおよび
デジタル信号処理、ｖｏｌ．４４，Ｎｏ．２，１９９７年２月１０２−１０９頁
に記載の「パイプライン化ＡＤＣのためのデジタル校正（calibration）背景技
術」という論文は、実時間におけるパイプライン化されたアナログデジタルコン
バータ（ＡＤＣ’ｓ―Analog to Digital Converter's ―）をデジタル的に自己
校正化させるスキップおよびフィルアルゴリズムを説明している。この技術は、
ランダムにスキップする変換サイクルの概念に基づいているが、非線形の内挿法
により後でデータを満たすものである。各スキップされた変換サイクルで、校正
テスト信号が、入力信号と置き換えられて出力される。しかしながら、このスキ
ッピングに内挿法をプラスしたものは、最適なアナログデジタル変換結果よりも
より低い結果を導いている。
【０００５】
この発明は、とりわけ、改善されたアナログデジタル変換器を提供することを
目的としている。この目的を達成するため、この発明は、独立記載形式の請求項
に定義されたようなアナログデジタル変換器を提供する。長所を有する実施の態
様は、従属記載形式の請求項に定義されている。
目的としている。この目的を達成するため、この発明は、独立記載形式の請求項
に定義されたようなアナログデジタル変換器を提供する。長所を有する実施の態
様は、従属記載形式の請求項に定義されている。
【０００６】
この発明の主要な構成（アスペクト―aspect―）は、アナログ入力信号から最
上位ビットのセットを展開させてこのアナログ入力信号のそれぞれ直ぐ上または
直ぐ下のしきい値とこのアナログ信号との間の各差分にしたがってアナログ残余
信号を生成する第１のステージと、前記アナログ残余信号から、より下位ビット
のセットを展開する第２のステージと、を備えるアナログデジタル変換器を提供
する。この発明によれば、アナログ残余信号は、反転される。前記第２のステー
ジに接続されたオフセット検出ユニットは、オフセット誤差を表示するオフセッ
トデータを検索し、オフセット修正ユニットはオフセットデータに基づいてオフ
セット誤差を修正する。
上位ビットのセットを展開させてこのアナログ入力信号のそれぞれ直ぐ上または
直ぐ下のしきい値とこのアナログ信号との間の各差分にしたがってアナログ残余
信号を生成する第１のステージと、前記アナログ残余信号から、より下位ビット
のセットを展開する第２のステージと、を備えるアナログデジタル変換器を提供
する。この発明によれば、アナログ残余信号は、反転される。前記第２のステー
ジに接続されたオフセット検出ユニットは、オフセット誤差を表示するオフセッ
トデータを検索し、オフセット修正ユニットはオフセットデータに基づいてオフ
セット誤差を修正する。
【０００７】
この発明の上述のまたはその他の構成は、以下に説明される実施形態に従って
明らかとなるであろうし、解明されるであろう。
明らかとなるであろうし、解明されるであろう。
【０００８】
この発明によれば、オフセット問題は、それぞれが図９に示される残余増幅器
ＡＭＰＡ，ＡＭＰＢにおけるオフセット補償を用いることにより克服される。二
重の残余増幅器において、ＩＮＬは、残余増幅器におけるオフセットにより決定
されている。このＩＮＬの例えばＡＤ変換器は図１に示されている。このＩＮＬ
は、垂直軸上に示されており、これに対して入力信号Ｉは水平軸上に表示されて
いる。矢印 OffsetＡ および OffsetＢ は、残余増幅器ＡＭＰＡおよびＡＭＰＢ
のオフセットをそれぞれ表示している。ＳＲ１ないしＳＲ４は、ＡＤ変換器の４
つのサブレンジを表示している。
ＡＭＰＡ，ＡＭＰＢにおけるオフセット補償を用いることにより克服される。二
重の残余増幅器において、ＩＮＬは、残余増幅器におけるオフセットにより決定
されている。このＩＮＬの例えばＡＤ変換器は図１に示されている。このＩＮＬ
は、垂直軸上に示されており、これに対して入力信号Ｉは水平軸上に表示されて
いる。矢印 OffsetＡ および OffsetＢ は、残余増幅器ＡＭＰＡおよびＡＭＰＢ
のオフセットをそれぞれ表示している。ＳＲ１ないしＳＲ４は、ＡＤ変換器の４
つのサブレンジを表示している。
【０００９】
ＡＤ変換器のＩＮＬは、ＬＳＢサイズによって分割された増幅器のオフセット
と等価である。これらの増幅器におけるオフセットを低減させるための１つの改
善策は、このオフセットの原因となっているトランジスタの大きさを増加させる
ことである。しかしながら、このことはＡＤ変換器の動作速度を低減させるであ
ろう。これは、ＡＤ変換器の起動時か、または、増幅器のそれぞれのクロックサ
イクルを校正することにより行なうことができる。校正が起動時に行なわれると
き、その特定の時点におけるオフセットのみが補償される。このオフセットは、
例えば温度の影響等により変化する可能性がある。もしも校正がそれぞれのクロ
ックサイクル毎に行なわれるならば、校正が行なわれたときに入力信号が分かる
ので、ＡＤ変換器の動作速度は低減される。例えば、増幅器の入力は１クロック
期間の半分に短くされると共に、出力を測定することによりオフセットは低減さ
れる。これらの不具合を理由として、この発明によれば、ＡＤ変換器が変換のた
めに用いられている間（オンライン校正技術）、変換器のデジタル出力から２つ
の増幅器ＡＭＰＡおよびＡＭＰＢのオフセット OffsetA および OffsetＢ を抽
出するための方法が提供される。
と等価である。これらの増幅器におけるオフセットを低減させるための１つの改
善策は、このオフセットの原因となっているトランジスタの大きさを増加させる
ことである。しかしながら、このことはＡＤ変換器の動作速度を低減させるであ
ろう。これは、ＡＤ変換器の起動時か、または、増幅器のそれぞれのクロックサ
イクルを校正することにより行なうことができる。校正が起動時に行なわれると
き、その特定の時点におけるオフセットのみが補償される。このオフセットは、
例えば温度の影響等により変化する可能性がある。もしも校正がそれぞれのクロ
ックサイクル毎に行なわれるならば、校正が行なわれたときに入力信号が分かる
ので、ＡＤ変換器の動作速度は低減される。例えば、増幅器の入力は１クロック
期間の半分に短くされると共に、出力を測定することによりオフセットは低減さ
れる。これらの不具合を理由として、この発明によれば、ＡＤ変換器が変換のた
めに用いられている間（オンライン校正技術）、変換器のデジタル出力から２つ
の増幅器ＡＭＰＡおよびＡＭＰＢのオフセット OffsetA および OffsetＢ を抽
出するための方法が提供される。
【００１０】
残余増幅器ＡＭＰＡおよびＡＭＰＢのオフセット OffsetA および OffsetＢ
が共通成分 OffsetＣＯＭ および差分成分 OffsetＤＩＦＦ を有しているものと
仮定する。このことは図２に示されている。これらの成分 OffsetＣＯＭ および
OffsetＤＩＦＦ は、ＡＤ変換器のデジタル出力からそれぞれ抽出される。２
つの残余増幅器における通常（＝等価）オフセットのみについて仮定して考える
。前記ＩＮＬは直線状ではあるがゼロにはなっていない。このことは図３に示さ
れている。ＡＤ変換器の転送機能において、これらの変換器のオフセットは、Ｄ
Ｃシフトをもたらすだけであろうし、その結果これらのオフセットは入力信号に
おけるＤＣ成分から識別不能になる。
が共通成分 OffsetＣＯＭ および差分成分 OffsetＤＩＦＦ を有しているものと
仮定する。このことは図２に示されている。これらの成分 OffsetＣＯＭ および
OffsetＤＩＦＦ は、ＡＤ変換器のデジタル出力からそれぞれ抽出される。２
つの残余増幅器における通常（＝等価）オフセットのみについて仮定して考える
。前記ＩＮＬは直線状ではあるがゼロにはなっていない。このことは図３に示さ
れている。ＡＤ変換器の転送機能において、これらの変換器のオフセットは、Ｄ
Ｃシフトをもたらすだけであろうし、その結果これらのオフセットは入力信号に
おけるＤＣ成分から識別不能になる。
【００１１】
この発明によれば、それぞれのクロックサイクルで差動増幅器ＡＭＰＡ，ＡＭ
ＰＢがチョップされ、例えば、増幅器入力は置き換えられる。入力信号のＤＣ成
分は、ＤＣ（直流）ではなくチョップ周波数となる。入力がそれぞれのクロック
サイクルで切り取られる（chopされる）ので、チョップ周波数は ｆｓ／２に等
しくなり、例えば、サンプル周波数 ｆｓの半分になる。このチョッピングの後
に、（ＤＣである）オフセットＯは概念的に信号に付加される。これは図４に示
されており。図４においては、Ｃがチョッピング動作を示し、Ｏがオフセットエ
ラー源を示し、Ａｍｐが１つの増幅器である。
ＰＢがチョップされ、例えば、増幅器入力は置き換えられる。入力信号のＤＣ成
分は、ＤＣ（直流）ではなくチョップ周波数となる。入力がそれぞれのクロック
サイクルで切り取られる（chopされる）ので、チョップ周波数は ｆｓ／２に等
しくなり、例えば、サンプル周波数 ｆｓの半分になる。このチョッピングの後
に、（ＤＣである）オフセットＯは概念的に信号に付加される。これは図４に示
されており。図４においては、Ｃがチョッピング動作を示し、Ｏがオフセットエ
ラー源を示し、Ａｍｐが１つの増幅器である。
【００１２】
通常は、左側に示されるスペクトラムが変換され、デジタル領域におけるこの
スペクトラムは同じように見える。右側に示されたスペクトラムが変換されたと
きには、デジタル信号は元の信号を検索するために「チョップし直され」なけれ
ばならず、第２のステージにおけるデジタル出力信号とチョップ信号との排他的
論理和（ＥＸＯＲ／イクスクルッシブ・オア―exclusive or―）機能により行な
われる。図４に示されるように、増幅器のオフセットがＤＣまで立ち上がる。Ａ
Ｄ変換器の出力の低域部分がフィルタされたときに、このＤＣ信号のみがスペク
トラムの中に残り、これはオフセットを低減させるために用いることができる情
報である。そこで、チョッピングの手段により、ＤＣでのオフセット成分が信号
の残り部分から分離されるので、オフセットは信号の残り部分に影響を及ぼすこ
となく訂正することができる。
スペクトラムは同じように見える。右側に示されたスペクトラムが変換されたと
きには、デジタル信号は元の信号を検索するために「チョップし直され」なけれ
ばならず、第２のステージにおけるデジタル出力信号とチョップ信号との排他的
論理和（ＥＸＯＲ／イクスクルッシブ・オア―exclusive or―）機能により行な
われる。図４に示されるように、増幅器のオフセットがＤＣまで立ち上がる。Ａ
Ｄ変換器の出力の低域部分がフィルタされたときに、このＤＣ信号のみがスペク
トラムの中に残り、これはオフセットを低減させるために用いることができる情
報である。そこで、チョッピングの手段により、ＤＣでのオフセット成分が信号
の残り部分から分離されるので、オフセットは信号の残り部分に影響を及ぼすこ
となく訂正することができる。
【００１３】
時間内に変化する信号におけるチョッピングの効果およびこの信号に共通のオ
フセットがどのように表れるのかは、図５に示されている。図５において、ＯＣ
はオフセットを有する曲線であり、ＩＣは理想曲線を示し、ＤＣは低域成分を通
過させて濾波された後のＤＣ成分、Ｔは時間を示し、ＯＣ−Ｃはオフセットを伴
うチョップされたカーブを示し、ＩＣ−Ｃはチョップされた理想カーブを示して
いる。図９および図１０に示すように、低域濾波されたＤＣ信号は残余増幅器を
校正するためにフィードバックループ内で用いられている。
フセットがどのように表れるのかは、図５に示されている。図５において、ＯＣ
はオフセットを有する曲線であり、ＩＣは理想曲線を示し、ＤＣは低域成分を通
過させて濾波された後のＤＣ成分、Ｔは時間を示し、ＯＣ−Ｃはオフセットを伴
うチョップされたカーブを示し、ＩＣ−Ｃはチョップされた理想カーブを示して
いる。図９および図１０に示すように、低域濾波されたＤＣ信号は残余増幅器を
校正するためにフィードバックループ内で用いられている。
【００１４】
差分オフセットを抽出するため、増幅器の入力がチョップされなければならな
いばかりでなく、デジタル領域におけるサブレンジ従属チョッピングもまたチョ
ップされなければならない。このことは、図６の誤差カーブ（＝ＩＮＬ）からも
見ることができる。図６にも見られるように、これらのチョップ状態Ｃ１，Ｃ２
がフィルタされたときには、いかなる信号も残っていない。これは、誤差信号の
ＤＣ成分がゼロであることを意味している。これは、ＡＤ変換器の２つのチョッ
プ状態Ｃ１，Ｃ２を示す図７に示されている。状態Ｃ１，Ｃ２をチョップするこ
とにより、ＤＣ成分（内容）はゼロとなるであろう。これは、サブレンジ従属で
ある付加的なチョッピングを実行することにより、克服することができる。図８
は、図７と同様な状態を示しているが、サブレンジ従属チョッピングに関するも
のである。
いばかりでなく、デジタル領域におけるサブレンジ従属チョッピングもまたチョ
ップされなければならない。このことは、図６の誤差カーブ（＝ＩＮＬ）からも
見ることができる。図６にも見られるように、これらのチョップ状態Ｃ１，Ｃ２
がフィルタされたときには、いかなる信号も残っていない。これは、誤差信号の
ＤＣ成分がゼロであることを意味している。これは、ＡＤ変換器の２つのチョッ
プ状態Ｃ１，Ｃ２を示す図７に示されている。状態Ｃ１，Ｃ２をチョップするこ
とにより、ＤＣ成分（内容）はゼロとなるであろう。これは、サブレンジ従属で
ある付加的なチョッピングを実行することにより、克服することができる。図８
は、図７と同様な状態を示しているが、サブレンジ従属チョッピングに関するも
のである。
【００１５】
２つのチョップ状態において太い線が転送に用いられるならば、太い線は常に
２つのチョップ状態のための理想転送カーブの上にあるので、フィルタされた信
号はそれぞれの入力信号のためにゼロよりも大きくなるであろう。もしもそれぞ
れの入力信号値についてフィルタされた信号がゼロの上にあるならば、このこと
はフィルタされた信号がＤＣ成分を有するであろうし、差分オフセットを低減さ
せるためにフィードバックループの中で用いることができると言うことを意味し
ている。
２つのチョップ状態のための理想転送カーブの上にあるので、フィルタされた信
号はそれぞれの入力信号のためにゼロよりも大きくなるであろう。もしもそれぞ
れの入力信号値についてフィルタされた信号がゼロの上にあるならば、このこと
はフィルタされた信号がＤＣ成分を有するであろうし、差分オフセットを低減さ
せるためにフィードバックループの中で用いることができると言うことを意味し
ている。
【００１６】
これらのフィードバックループがどのように動作するのかということのための
ブロック図が図９に示されている。図９は２段階構成のＡＤ変換器の第２の半分
の部分を示しており、この第１の半分の部分は、米国特許第５，２１０，５３７
号の最初の頁に示されたものと同一の構成である。したがって、残余信号線ＲＡ
は、ＡＤ変換器の第１のステージの入力信号とこの入力信号の直ぐ上にあるしき
い値電圧とを搬送し、残余信号線ＲＢは、この入力信号とこの入力信号の直ぐ下
にあるしきい値電圧とを搬送する。この発明により提供される新たな構成要素は
チョッピング動作ブロックＣＡおよびＣＢである。ブロックＣＡおよびＣＢはそ
れらが分離されたユニットにより実施化されていることを示唆しているかのよう
であるが、これは必要なことではなく：チョッピング動作部は残余信号ＲＡ，Ｒ
Ｂを供給するのに適している他の幾つかの方法によって実施化され得るものであ
る。
ブロック図が図９に示されている。図９は２段階構成のＡＤ変換器の第２の半分
の部分を示しており、この第１の半分の部分は、米国特許第５，２１０，５３７
号の最初の頁に示されたものと同一の構成である。したがって、残余信号線ＲＡ
は、ＡＤ変換器の第１のステージの入力信号とこの入力信号の直ぐ上にあるしき
い値電圧とを搬送し、残余信号線ＲＢは、この入力信号とこの入力信号の直ぐ下
にあるしきい値電圧とを搬送する。この発明により提供される新たな構成要素は
チョッピング動作ブロックＣＡおよびＣＢである。ブロックＣＡおよびＣＢはそ
れらが分離されたユニットにより実施化されていることを示唆しているかのよう
であるが、これは必要なことではなく：チョッピング動作部は残余信号ＲＡ，Ｒ
Ｂを供給するのに適している他の幾つかの方法によって実施化され得るものであ
る。
【００１７】
図９において、増幅器ＡＭＰＡおよびＡＭＰＢと、精密なＡＤ変換器ＡＤＣ２
とは、多かれ少なかれ従来の技術に従っている。出力信号プロセッサＯＳＰは、
チョッピング動作が行なわれないことを保証する。オフセットは共通オフセット
検出器ＣＯＤおよび差分オフセット検出器ＤＯＤにより検出され、両者は精密Ａ
Ｄ変換器ＡＤＣ２の出力に接続されている。加算器ＡＤ１，ＡＤ２は、増幅器Ａ
ＭＰＡ，ＡＭＰＢのオフセットを訂正するために、検出された共通オフセット成
分 OffsetＣＯＭ をオフセット制御ユニットＯＣＡ，ＯＣＢに供給する。検出さ
れた差分オフセット成分 OffsetＤＩＦＦ は、加算器ＡＤ１に直接的に供給され
、その後オフセット制御ユニットＯＣＡに供給されるが、反転された形式で加算
器ＡＤ２に供給され、その後オフセット制御ユニットＯＣＢに供給される。好ま
しくは、オフセット検出器ＣＯＤ，ＤＯＤは、精密ＡＤ変換器ＡＤＣ２の出力を
受入れているが、ＡＤ変換器の第１のステージ（図示されず）により生成された
最も上位のビットをもまた含むデジタル信号の全体をも受け入れている。
とは、多かれ少なかれ従来の技術に従っている。出力信号プロセッサＯＳＰは、
チョッピング動作が行なわれないことを保証する。オフセットは共通オフセット
検出器ＣＯＤおよび差分オフセット検出器ＤＯＤにより検出され、両者は精密Ａ
Ｄ変換器ＡＤＣ２の出力に接続されている。加算器ＡＤ１，ＡＤ２は、増幅器Ａ
ＭＰＡ，ＡＭＰＢのオフセットを訂正するために、検出された共通オフセット成
分 OffsetＣＯＭ をオフセット制御ユニットＯＣＡ，ＯＣＢに供給する。検出さ
れた差分オフセット成分 OffsetＤＩＦＦ は、加算器ＡＤ１に直接的に供給され
、その後オフセット制御ユニットＯＣＡに供給されるが、反転された形式で加算
器ＡＤ２に供給され、その後オフセット制御ユニットＯＣＢに供給される。好ま
しくは、オフセット検出器ＣＯＤ，ＤＯＤは、精密ＡＤ変換器ＡＤＣ２の出力を
受入れているが、ＡＤ変換器の第１のステージ（図示されず）により生成された
最も上位のビットをもまた含むデジタル信号の全体をも受け入れている。
【００１８】
図９において、共通検出のためのオフセット制御が同一の値により修正されて
おり、差分検出がオフセット制御を用いて反対の値により修正させていることが
示されている。オフセット制御のためには、例えばＤＡ変換器が用いられている
（図１０参照）。このオフセット制御は、検出に依存してこれらのＤＡＣデジタ
ル入力値を増加または減少させるが、もちろん、何らかのオフセット制御（アナ
ログまたはデジタル）を用いることができる。
おり、差分検出がオフセット制御を用いて反対の値により修正させていることが
示されている。オフセット制御のためには、例えばＤＡ変換器が用いられている
（図１０参照）。このオフセット制御は、検出に依存してこれらのＤＡＣデジタ
ル入力値を増加または減少させるが、もちろん、何らかのオフセット制御（アナ
ログまたはデジタル）を用いることができる。
【００１９】
フィードバックループは、多くの方法で動作可能である：（図１０に示される
ような）１つの例は、精密ＡＤ変換器ＡＤＣ２からの（ＤＣでのオフセットを有
する）デジタル情報がデジタル積分器ＩＮＴで積分されるものである。積分器Ｉ
ＮＴがある値に達するたび毎に、カウンタＣＮＴが増加（または積分器の内容に
よるサインに依存して低減）され、このカウンタは、上述したようなＤＡ変換器
ＤＡＣに接続されている。積分器ＩＮＴがある値に達したとき、この積分器ＩＮ
Ｔの中味が消去されて、プロセスが再び開始する。起動時の校正をスピードアッ
プするために、積分器ＩＮＴは、（その達するべき値が校正の間中増加させられ
るような）適応的に形成することができる。図１０はまた、フィードバックルー
プの結果として減少される最大誤差Amp.Err を伴う増幅器の最大値Int.Max を伴
い、オフセットＯの積分信号ＩＳのカーブを示している。
ような）１つの例は、精密ＡＤ変換器ＡＤＣ２からの（ＤＣでのオフセットを有
する）デジタル情報がデジタル積分器ＩＮＴで積分されるものである。積分器Ｉ
ＮＴがある値に達するたび毎に、カウンタＣＮＴが増加（または積分器の内容に
よるサインに依存して低減）され、このカウンタは、上述したようなＤＡ変換器
ＤＡＣに接続されている。積分器ＩＮＴがある値に達したとき、この積分器ＩＮ
Ｔの中味が消去されて、プロセスが再び開始する。起動時の校正をスピードアッ
プするために、積分器ＩＮＴは、（その達するべき値が校正の間中増加させられ
るような）適応的に形成することができる。図１０はまた、フィードバックルー
プの結果として減少される最大誤差Amp.Err を伴う増幅器の最大値Int.Max を伴
い、オフセットＯの積分信号ＩＳのカーブを示している。
【００２０】
増幅器当たりのチョップ動作が表示されている間、増幅器を交換すること（そ
の増幅器は、ゲインの不一致―mismatch―と差分オフセットとを修正することを
許容している）と、増幅器および増幅器の入力を切り換えること（その増幅器お
よびその入力もゲインのミスマッチと差分オフセットとを修正することを許容し
ている）とが選択的に可能になる。
の増幅器は、ゲインの不一致―mismatch―と差分オフセットとを修正することを
許容している）と、増幅器および増幅器の入力を切り換えること（その増幅器お
よびその入力もゲインのミスマッチと差分オフセットとを修正することを許容し
ている）とが選択的に可能になる。
【００２１】
このようにして、この発明によれば、出力信号からオフセットを検出すること
を可能にするチョッピング（切り出し）を用いることにより、デジタルバックグ
ラウンドオフセット抽出が発展させられる。この技術はアナログ構成の複雑さを
最少にする（これらのスイッチはサブレンジ選択のために既に存在している）こ
とを必要としているし、オンラインである。校正（キャリブレーション）のため
にＡＤ変換器かダミー回路かの何れかがオンされる従来の校正技術に関して、こ
の本発明が、校正されている部分を置き換えるために用いられている。この技術
は、２段階ＡＤ変換器に完全に適しているが、若干の変更を加えることにより、
特許請求の範囲によりその範囲がまた規定されているような３つまたはそれ以上
の段数の変換器にもまた適用可能である。オフセットはフィードバックループに
より除去することができるので、オフセット能力はより悪いがより小さくかつよ
り速い増幅器に用いることができるので、良好なＡＤ変換器が得られる。
を可能にするチョッピング（切り出し）を用いることにより、デジタルバックグ
ラウンドオフセット抽出が発展させられる。この技術はアナログ構成の複雑さを
最少にする（これらのスイッチはサブレンジ選択のために既に存在している）こ
とを必要としているし、オンラインである。校正（キャリブレーション）のため
にＡＤ変換器かダミー回路かの何れかがオンされる従来の校正技術に関して、こ
の本発明が、校正されている部分を置き換えるために用いられている。この技術
は、２段階ＡＤ変換器に完全に適しているが、若干の変更を加えることにより、
特許請求の範囲によりその範囲がまた規定されているような３つまたはそれ以上
の段数の変換器にもまた適用可能である。オフセットはフィードバックループに
より除去することができるので、オフセット能力はより悪いがより小さくかつよ
り速い増幅器に用いることができるので、良好なＡＤ変換器が得られる。
【００２２】
上述した実施形態は、この発明を限定するというよりもむしろ、この明細書に
添付された特許請求の範囲の請求項の限定範囲から離れることなく、この技術分
野における熟練した技術者が多数の選択的な実施形態を設計することができるよ
うに、この発明を説明していることは注目されるべきである。特許請求の範囲に
おいて、括弧内に配置された参照符号は、請求項を限定するための限定要素を構
成するものではない。「備える（comprising）」と言う単語は、請求項内に列挙
されているもの以外の構成要素またはステップの存在を排除するものではない。
構成要素に先立つ不定冠詞「ａ」または「ａｎ」は、複数のこれらの構成要素の
存在を排除するものではない。幾つかの手段を列挙している装置に関する請求項
において、幾つかのこれらの手段は、ハードウェアの１つおよび同一の要素（項
目―item―）により実施化することが可能である。
添付された特許請求の範囲の請求項の限定範囲から離れることなく、この技術分
野における熟練した技術者が多数の選択的な実施形態を設計することができるよ
うに、この発明を説明していることは注目されるべきである。特許請求の範囲に
おいて、括弧内に配置された参照符号は、請求項を限定するための限定要素を構
成するものではない。「備える（comprising）」と言う単語は、請求項内に列挙
されているもの以外の構成要素またはステップの存在を排除するものではない。
構成要素に先立つ不定冠詞「ａ」または「ａｎ」は、複数のこれらの構成要素の
存在を排除するものではない。幾つかの手段を列挙している装置に関する請求項
において、幾つかのこれらの手段は、ハードウェアの１つおよび同一の要素（項
目―item―）により実施化することが可能である。
【図１】
増幅器オフセットを伴う二重残余Ａ／Ｄ変換器のＩＮＬを示す特性図である。
【図２】
通常および差分オフセット成分を抽出して示す特性図である。
【図３】
等価（＝通常）増幅器オフセットを有するＡ／Ｄ変換器のＩＮＬを示す特性図
である。
である。
【図４】
増幅器入力信号のチョッピング回路を示すブロック図およびその周波数スペク
トラムを示す特性図である。
トラムを示す特性図である。
【図５】
デジタルフィルタリングを施した後の通常のオフセットをチョッピングおよび
検索した効果を示す特性図である。
検索した効果を示す特性図である。
【図６】
差分オフセットを修正するための２つのチョップ状態に関するエラー（＝ＩＮ
Ｌ）曲線を示す特性図である。
Ｌ）曲線を示す特性図である。
【図７】
差分オフセットを修正するためのＡ／Ｄ変換器の２つのチョップ状態を示す特
性図である。
性図である。
【図８】
差分オフセットを修正するためのＡ／Ｄ変換器の２つのサブレンジ−従属チョ
ップ状態を示す特性図である。
ップ状態を示す特性図である。
【図９】
オフセット補償フィードバックループを示すブロック構成図である。
【図１０】
オフセットの抽出を行なうインテグレータ（積分器）を示すブロック図である
。
。
【図１１】
入力信号と積分最大値および出力信号と増幅器エラーの間系をそれぞれ示す特
性図である。
性図である。
【符号の説明】
ＲＡ，ＲＢ アナログ残余信号
ＡＭＰＡ，ＡＭＰＢ，ＡＤＣ２ 第２段階
ＣＡ，ＣＢ 反転手段
ＣＯＤ，ＤＯＤ オフセット検出手段
ＡＤ１，ＡＤ２，ＯＣＡ，ＯＣＢ オフセット修正手段
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ギアン、ホーグザード
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
Ｆターム(参考） 5J022 AA05 AB01 AC04 BA03 CB06
CE05 CF02 CF03
Claims (2)
- 【請求項１】 アナログ入力信号から最上位ビットのセットを展開させてこのアナログ入力信
号のそれぞれ直ぐ上または直ぐ下のしきい値とこのアナログ信号との間の各差分
にしたがってアナログ残余信号を生成する第１のステージと、 前記アナログ残余信号から、より下位ビットのセットを展開する第２のステー
ジと、 を備えるアナログ−デジタル変換器であって、 前記アナログ−デジタル変換器は、さらに、 前記アナログ残余信号を反転させる手段と、 前記第２のステージに接続され、オフセット誤差を表現するオフセットデータ
を検索するオフセット検出ユニットと、 前記オフセットデータを受入れるように接続され、前記オフセット誤差を修正
するオフセット修正ユニットと、 を備えるアナログ−デジタル変換器。 - 【請求項２】 アナログ−デジタル変換器のデジタル出力信号のサンプル周波数の半分の周波
数で動作するアナログ−デジタル変換器。
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|---|---|---|---|
| EP99202353.1 | 1999-07-16 | ||
| EP99202353 | 1999-07-16 | ||
| PCT/EP2000/006453 WO2001006659A1 (en) | 1999-07-16 | 2000-07-06 | Analog to digital conversion |
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|---|---|
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ID=8240467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001510995A Expired - Fee Related JP4588278B2 (ja) | 1999-07-16 | 2000-07-06 | アナログ−デジタル変換器 |
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|---|---|
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| KR (1) | KR100735930B1 (ja) |
| DE (1) | DE60014568T2 (ja) |
| WO (1) | WO2001006659A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4776142B2 (ja) * | 2000-08-29 | 2011-09-21 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Ａ／ｄコンバータの較正 |
| JP2013255182A (ja) * | 2012-06-08 | 2013-12-19 | Fujitsu Ltd | Ａｄ変換装置及びａｄ変換方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784820B1 (en) * | 2003-04-09 | 2004-08-31 | Raytheon Company | High resolution, high dynamic range analog-to-digital converter system and related techniques |
| TWI249903B (en) * | 2005-03-16 | 2006-02-21 | Univ Tsinghua | Multi-step analog/digital converter and on-line calibration method thereof |
| US8604762B2 (en) * | 2006-05-25 | 2013-12-10 | Texas Instruments Incorporated | Low noise, low dropout regulators |
| US8547259B1 (en) * | 2012-07-31 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company Limited | Buffer offset modulation |
| US9595922B2 (en) * | 2012-11-19 | 2017-03-14 | Infineon Technologies Ag | Chopper amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410876A (en) * | 1976-09-27 | 1983-10-18 | Sony Corporation | D.C. Stabilized analog-to-digital converter |
| US5867116A (en) * | 1996-07-17 | 1999-02-02 | Analog Devices, Inc. | Multi-stage interpolating analog-to-digital conversion |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2199710A (en) * | 1986-12-23 | 1988-07-13 | Philips Electronic Associated | Analogue to digital converter |
| US5210537A (en) | 1991-02-08 | 1993-05-11 | Analog Devices, Incorporated | Multi-stage A/D converter |
| DE69325679T2 (de) * | 1992-04-30 | 1999-11-11 | Hewlett Packard Co | Analog-/Digitalwandler mit automatischer Offsetsbereichregelung |
| US5387914A (en) * | 1993-02-22 | 1995-02-07 | Analog Devices, Incorporated | Correction range technique for multi-range A/D converter |
| DE69621664T2 (de) * | 1995-01-23 | 2002-11-28 | Thomson Multimedia Sa | Schaltungsanordnung zur A/D-Umsetzung eines Videosignals mit Hoch- oder Zwischenfrequenz |
| US5617473A (en) * | 1995-06-23 | 1997-04-01 | Harris Corporation | Sign bit integrator and method |
| US5675334A (en) * | 1996-02-12 | 1997-10-07 | Analog Devices, Inc. | Analog to digital conversion system |
| FR2748187B1 (fr) * | 1996-05-02 | 1998-07-31 | Kuhn Sa | Machine de coupe comportant des moyens simplifies permettant de la deposer et de l'atteler a un vehicule moteur |
| DE19630939C1 (de) * | 1996-07-31 | 1997-12-11 | Siemens Ag | Kontaktfeder |
| DE69719296T2 (de) * | 1996-11-21 | 2003-09-04 | Matsushita Electric Ind Co Ltd | A/D-Wandler und A/D-Wandlungsverfahren |
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| FR2764714A1 (fr) * | 1997-06-17 | 1998-12-18 | Philips Electronics Nv | Convertisseur analogique/numerique |
| JP2907192B2 (ja) * | 1997-06-18 | 1999-06-21 | 日本電気株式会社 | 液晶表示装置 |
| US6121912A (en) * | 1998-09-30 | 2000-09-19 | National Semiconductor Corporation | Subranging analog-to-digital converter and method |
| US6900750B1 (en) * | 2004-04-16 | 2005-05-31 | Analog Devices, Inc. | Signal conditioning system with adjustable gain and offset mismatches |
-
2000
- 2000-07-06 JP JP2001510995A patent/JP4588278B2/ja not_active Expired - Fee Related
- 2000-07-06 WO PCT/EP2000/006453 patent/WO2001006659A1/en active IP Right Grant
- 2000-07-06 KR KR1020017003323A patent/KR100735930B1/ko not_active IP Right Cessation
- 2000-07-06 US US09/787,185 patent/US6437717B1/en not_active Ceased
- 2000-07-06 US US10/923,562 patent/USRE41371E1/en not_active Expired - Lifetime
- 2000-07-06 DE DE60014568T patent/DE60014568T2/de not_active Expired - Lifetime
- 2000-07-06 EP EP00954446A patent/EP1114515B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410876A (en) * | 1976-09-27 | 1983-10-18 | Sony Corporation | D.C. Stabilized analog-to-digital converter |
| US5867116A (en) * | 1996-07-17 | 1999-02-02 | Analog Devices, Inc. | Multi-stage interpolating analog-to-digital conversion |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4776142B2 (ja) * | 2000-08-29 | 2011-09-21 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Ａ／ｄコンバータの較正 |
| JP2013255182A (ja) * | 2012-06-08 | 2013-12-19 | Fujitsu Ltd | Ａｄ変換装置及びａｄ変換方法 |
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| EP1114515A1 (en) | 2001-07-11 |
| KR100735930B1 (ko) | 2007-07-06 |
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| USRE41371E1 (en) | 2010-06-08 |
| DE60014568T2 (de) | 2005-10-13 |
| EP1114515B1 (en) | 2004-10-06 |
| US6437717B1 (en) | 2002-08-20 |
| KR20010075117A (ko) | 2001-08-09 |
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