KR100735930B1

KR100735930B1 - 아날로그-디지털 변환기

Info

Publication number: KR100735930B1
Application number: KR1020017003323A
Authority: KR
Inventors: 반더플로에그헨드릭; 후그쟈드자이언
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-07-16
Filing date: 2000-07-06
Publication date: 2007-07-06
Also published as: US6437717B1; EP1114515A1; KR20010075117A; WO2001006659A1; USRE41371E1; DE60014568T2; DE60014568D1; EP1114515B1; JP2003505913A; JP4588278B2

Abstract

아날로그-디지털 변환기는 아날로그 입력 신호로부터 최상위 비트의 세트를 전개하여 아날로그 입력 신호와 상기 아날로그 입력 신호의 각각의 바로 위 및 아래의 각 임계값 간의 차이에 대응하는 아날로그 잔류 신호(RA, RB)를 생성하는 제 1 스테이지와, 상기 아날로그 잔류 신호(RA, RB)로부터 하위 비트의 세트를 전개하는 제 2 스테이지(AMPA, AMPB, ADC2)를 포함한다. 본 발명에 따르면, 아날로그 잔류 신호(RA, RB)는 반전된다(CA, CB). 제 2 스테이지(AMPA, AMPB, ADC2)에 접속된 오프셋 검출 유닛(COD, DOD)은 오프셋 에러를 나타내는 오프셋 데이터를 검색하고, 오프셋 보정 유닛(AD1, AD2, OCA, OCB)은 오프셋 데이터에 기초하여 오프셋 에러를 보정한다.

Description

아날로그-디지털 변환기{ANALOG TO DIGITAL CONVERSION}

본 발명은 아날로그-디지털 변환에 관한 것이다.

고속의 고해상 아날로그-디지털 변환기를 구현하기 위한 대중적인 회로 토폴로지는 다단 아키텍처(multi-step architecture)에 토대를 두고 있다. 미국 특허 제5,210,537호는 아날로그 신호가 임계 기준 전압의 세트와 비교되는 병렬 형태의 두 개의 캐스케이드형 A/D 스테이지를 갖는 멀티 스테이지 A/D 변환기를 개시하고 있다. 제 1 스테이지는 최상위 비트의 세트를 전개하여 2개의 아날로그 잔류 신호(analog residue signal), 즉 아날로그 입력과 이 아날로그 입력보다 작은 임계 전압 간의 차이에 해당하는 정상 잔류 신호, 및 아날로그 입력과 이 아날로그 신호 레벨보다 큰 임계 전압 간의 차이에 해당하는 제 2 잔류 신호를 발생시킨다. 이러한 두 개의 잔류 신호는 증폭되어 제 2 A/D 스테이지로 전달된다. 이러한 잔류 신호의 합은 제 1 A/D 스테이지의 하나의 LSB와 동일하며, 그 결과 두 개의 잔류 신호는 제 1 A/D 스테이지의 양자화 에러에 관한 정보 및 제 2 A/D 스테이지에서의 전체 크기(full-scale)를 규정하는 데 사용될 양자화 스텝 사이즈를 제 2 A/D 스테이지에 제공할 수 있게 된다. 제 2 A/D 스테이지는 두 개의 잔류 신호의 합에 대한 정산 잔류 신호의 비(ratio)를 나타내는 하위 비트의 세트를 전개하기 위한 병렬 변환기를 포함하고 있다. 최상위 비트 및 하위 비트의 세트는 최종 디지털 출력을 제공하도록 조합된다. 스테이지 간의 이득의 부정확성으로 인한 에러는 하위 비트를 생성하기 위한 두 개의 잔류 신호의 사용으로 인해 감소한다.

이러한 변환기에 있어서의 주요한 문제점은 하나의 서브 레인지(one sub-range)에서 다른 서브 레인지(another sub-range)로의 전이에 있다. 설계를 통한 간소화를 위해 이중-잔류(dual-residue) 원리가 사용될 수가 있다. 그러나, 이러한 타입의 변환기가 설계에 의해 간소화되더라도 잔류 증폭기(residue amplifier) 상에서의 오프셋은 여전히 그 변환기의 적분 비선형성(integral non-linearity: INL)을 결정하게 된다. 가령, 통신 시스템에서 A/D 변환기의 선형성(=INL)에 대한 수요가 높다.

문언구와 송방섭의 논문 "Background digital calibration techniques for pipelined ADC's"(IEEE Transactions on Circuits and Systems - Ⅱ: Analog and digital signal Processing, vol. 44, no. 2, pp. 101-109)에는, 파이프라인형 아날로그-디지털 변환기(ADC)를 실시간 및 디지털적으로 자기 조정(self-calibrate)하기 위한 스킵 앤드 필 알고리즘(skip and fill algorithm)이 개시되어 있다. 이러한 기법은 변환 사이클을 랜덤하게 스킵하지만 나중에 비선형 보간법으로 데이터 내에 채워 넣는 개념에 토대를 두고 있다. 각각의 스킵된 변환 사이클에서, 조정 테스트 신호(calibration test signal)가 입력 신호 대신에 삽입된다. 그러나, 이 스킵과 보간법은 최적화되지 않은 아날로그-디지털 변환 결과를 초래한다.

본 발명의 목적은 특히 개선된 아날로그-디지털 변환을 제공하는 데 있다. 이러한 목적 달성을 위해, 본 발명은 청구범위의 독립항에 규정되는 바와 같은 아날로그-디지털 변환기를 제공한다. 유리한 실시예는 청구범위의 종속항에 규정되어 있다.

본 발명의 주요 양상은, 아날로그 입력 신호로부터 최상위 비트의 세트를 전개하여 아날로그 입력 신호와 이 아날로그 입력 신호의 바로 위 및 바로 아래의 값인 임계값 간의 각각의 차이에 대응하는 아날로그 잔류 신호를 생성하는 제 1 스테이지와, 아날로그 잔류 신호로부터 하위 비트의 세트를 전개하는 제 2 스테이지를 포함하는 아날로그-디지털 변환기를 제공한다. 본 발명에 따르면, 아날로그 잔류 신호는 반전된다. 제 2 스테이지에 연결된 오프셋 검출 유닛은 오프셋 에러를 나타내는 오프셋 데이터를 검색하며, 오프셋 보정 유닛은 그 오프셋 데이터에 기초하여 오프셋 에러를 보정한다.

본 발명의 모든 양상은 후술되는 실시예를 참조하여 기술되며, 그로부터 명확해 질 것이다.

도 1은 증폭기 오프셋을 갖는 이중 잔류 A/D 변환기의 INL을 도시하며,

도 2는 공통 및 차동 오프셋 성분의 추출을 도시하며,

도 3은 동일한(=공통의) 증폭기 오프셋을 갖는 A/D 변환기의 INL을 도시하며,

도 4는 증폭기 입력 신호와 주파수 스펙트럼의 초핑(chopping)을 도시하며,

도 5는 디지털 필터링 이후의 공통 오프셋을 초핑 및 검색하는 효과를 도시하며,

도 6은 차동 오프셋을 보정하기 위한 두 개의 초프 상태(chop state)에 대한 에러(=INL) 곡선을 도시하며,

도 7은 차동 오프셋을 보정하기 위한 A/D 변환기의 두 개의 초프 상태를 도시하며,

도 8은 차동 오프셋을 보정하기 위한 A/D 변환기의 두 개의 서브 레인지 종속 초프 상태를 도시하며,

도 9는 오프셋 보상 피드백 루프의 블럭도이며,

도 10은 적분기를 이용한 오프셋 추출을 도시하고 있다.

본 발명에 따르면, 오프셋 문제는 도 9에 각각 도시된 잔류 증폭기 AMPA 및 AMPB에서 오프셋 보상을 사용함으로써 극복된다. 이중 잔류 변환기(dual residue converter)에서, INL은 잔류 증폭기 상의 오프셋에 의해 결정된다. 그러한 AD 변환기의 INL은 도 1에 도시되어 있다. INL은 수직축 상에 도시되지만, 입력 신호 I는 수평축 상에 도시된다. 화살표 Offset_A 및 Offset_B는 각각 잔류 증폭기 AMPA 및 AMPB의 오프셋을 나타낸다. SR1 내지 SR4는 AD 변환기의 네 개의 서브 레인지(subrange)를 나타낸다.

AD 변환기의 INL은 LSB 사이즈만큼 분할된 증폭기 오프셋과 동일하다. 이러한 증폭기 상의 오프셋을 감소시키기 위한 하나의 방안은 오프셋의 원인이 되는 트랜지스터 사이즈를 증가시키는 것이다. 그러나 이러한 것은 AD 변환기의 속도를 감소시킬 것이다. 제 2 방안은 증폭기를 조정하는 것이다. 이러한 것은 AD 변환기의 개시 시에 수행될 수 있거나 혹은 증폭기의 각 클럭 사이클을 조정함으로써 수행될 수 있다. 조정이 개시 시에 행해질 때에는, 그 특정 시점의 오프셋만이 보상된다. 오프셋은 가령 온도의 영향에 의해 변경될 수 있다. 만약 조정이 각 클럭 사이클마다 행해진다면, AD 변환기의 속도는 감소하는데 그 이유는 조정이 행해질 때 입력 신호를 알아야만 하기 때문이다. 가령, 증폭기의 입력은 클럭의 반주기 동안 감소되며 그 출력을 측정함으로써 오프셋은 감소한다. 이러한 단점 때문에, 본 발명에 따른 방법은 AD 변환기가 변환에 사용되는 동안 변환기의 디지털 출력으로부터 증폭기 AMPA 및 AMPB의 오프셋 Offset_A및 Offset_B를 추출하도록 하고 있다(온라인 조정 기법).

잔류 증폭기 AMPA 및 AMPB 상의 오프셋 Offset_A및 Offset_B가 공통 성분 Offset_COM와 차동 성분 Offset_DIFF를 갖는다고 가정한다. 이러한 것은 도 2에 도시된다. 이러한 성분 Offset_COM 및 Offset_DIFF는 AD 변환기의 디지털 출력으로부터 상이하게 추출된다. 두 잔류 증폭기 상의 공통(=동일) 오프셋만을 가정하면 INL은 직선으로 될 것이지만 제로는 아니다. 이러한 것은 도 3에 도시된다. AD 변환기의 전송 기능에서 이들 증폭기 오프셋은 단지 DC 시프트만을 야기하며, 따라서 이러한 오프셋은 입력 신호 내의 DC와는 구별될 수 없다.

본 발명에 따르면, 각각의 클럭 사이클에서 차동 증폭기 AMPA, AMPB의 입력들은 초프된다. 즉 증폭기 입력은 상호 교환된다. 입력 신호의 DC 성분은 DC에 존재하는 것이 아니라 초프 주파수(chop frequency)에 존재한다. 입력이 각각의 클럭 사이클마다 초프(chop)되기 때문에 초프 주파수는 디지털화된 출력 신호의 샘플링 주파수 f_s의 절반, 즉 f_s/2와 동일하다. 이러한 초핑(choping) 이후, (DC인) 오프셋 O은 신호에 개념적으로 부가된다. 이러한 것은 도 4에 도시되는데, 여기서 C는 초핑 작용을 나타내고, O는 오프셋 에러 소스를 나타내며, Amp는 잔류 증폭기 중의 하나를 나타낸다.

통상적으로 좌측에 도시된 스펙트럼은 변환되며 디지털 영역 상의 스펙트럼은 동일하게 유지된다. 우측에 도시된 스펙트럼이 변환될 때, 디지털 신호는 원래의 신호를 검색하도록 '초프백(chopped back)'되어야만 하는데, 이는 제 2 스테이지의 디지털 출력 신호와 초프 신호의 EXOR 기능에 의해 행해질 수 있다. 도 4에 도시된 바와 같이, 증폭기의 오프셋은 DC에서 발생한다. AD 변환기의 출력이 저역 통과 필터링될 때에는 이 DC 신호만이 스펙트럼 내에 유지되며, 이는 오프셋을 줄이는 데 사용될 수 있는 정보가 된다. 따라서 초핑에 의해 DC에서의 오프셋 성분은 신호의 남은 부분으로부터 분리되며, 이에 따라 오프셋은 신호의 남은 부분에 영향을 끼치지 않고도 보정될 수 있다.

시간적으로 변화하는 신호에 대한 초핑 효과와 이 신호에 공통 오프셋이 나타나는 방법이 도 5에 도시되어 있다. 도 5에서, OC는 오프셋을 갖는 곡선을 나타내고, IC는 이상적인 곡선을 나타내며, DC는 저역 통과 필터링 이후의 DC 성분을 나타내고, T는 시간을 나타내며, OC-C는 오프셋을 갖는 초핑된 곡선을 나타내고, IC-C는 초핑된 이상적인 곡선을 나타낸다. 도 9 및 도 10에 도시된 바와 같이, 저역 통과 필터링된 DC 신호는 잔류 증폭기를 조정하기 위해 피드백 루프 내에 사용된다.

차동 오프셋을 추출하기 위해 증폭기의 입력들이 초핑되어야 할 뿐만 아니라 디지털 영역에서 서브 레인지 종속 초핑이 행해져야 한다. 이러한 것은 도 6의 에러(INL) 곡선으로부터 알 수 있다. 도 6으로부터 알 수 있는 바와 같이, 이러한 초프 상태 C1, C2가 필터링될 때, 어떠한 신호도 유지되지 않는다. 이러한 것은 에러 신호의 DC 내용이 제로라는 것을 의미한다. 이러한 것은 AD 변환기의 두 개의 초프 상태 C1, C2를 도시하는 도 7에 도시되어 있다. 상기 초프 상태 C1, C2를 초핑함으로써, DC 내용은 제로로 될 것이다. 이러한 것은 서브 레인지에 종속하는 부가적인 초핑(extra chopping)을 수행함으로써 극복된다. 도 8은 도 7과 동일하지만 서브 레인지 종속 초핑을 가지고 있다.

두 개의 초프 상태에서 굵은 실선이 전송용으로 사용된다면, 필터링된 신호는 각각의 입력 신호값에 대해 제로보다 크게 될 것인데 그 이유는 굵은 실선이 모든 초프 상태에 대해 이상적인 전송 곡선 위에 항상 존재하기 때문이다. 만약 필터링된 신호가 각각의 입력 신호값에 대해 제로 이상으로 되면, 이러한 것은 상기 필터링된 신호가 DC 성분을 가질 것이며 피드백 루프 내에서 사용되어 차동 오프셋을 감소시킬 수 있다는 것을 의미할 것이다.

피드백 루프의 동작 방법의 블럭도는 도 9에 도시되어 있다. 도 9는 2-스테이지 AD 변환기의 제 2의 절반부를 도시하고 있으며, 그 제 1 절반부는 전술한 US-A-5,210,537에서 개시된 것과 동일하다. 따라서, 잔류 신호 라인 RA는 AD 변환기의 제 1 스테이지의 입력 신호와 그 입력 신호 바로 위의 임계 전압을 전달하며, 잔류 신호 라인 RB는 그 입력 신호와 그 입력 신호 바로 아래의 임계 전압을 전달한다. 본 발명에 의해 제공되는 새로운 구성 요소는 초핑 동작부 CA 및 CB이다. 블럭 CA 및 CB가 별도의 유닛으로 구현되고 있음을 제시하고 있지만, 이러한 것은 필수 사항이 아니다. 즉, 초핑 동작은 잔류 신호 RA, RB를 적절히 인가하는 일부의 다른 방법을 통해 구현될 수도 있다. 도 9에서, 증폭기 AMPA 및 AMPB와, 미세 AD 변환기 ADC2는 종래의 기술에 다소 대응하고 있다. 출력 신호 프로세서 OSP는 초핑 동작이 행해지지 않도록 하고 있다. 오프셋은 공통 오프셋 검출기 COD와 차동 오프셋 검출기 DOD에 의해 검출되며, 양 검출기 모두는 미세 AD 변환기 ADC2의 출력에 연결되어 있다. 가산기 AD1, AD2는 검출된 공통 오프셋 offset_COM을 오프셋 제어 유닛 OCA, OCB에 인가하여, 증폭기 AMPA, AMPB의 오프셋을 보정한다. 검출된 차동 오프셋 Offset_DIFF는 가산기 AD1에 직접 인가되어 오프셋 제어 유닛 OCA에 인가되지만, 가산기 AD2에는 반전된 형태로 인가되어 오프셋 제어 유닛 OCB로 인가된다. 바람직하게도, 오프셋 검출기 COD, DOD는 단지 미세 AD 변환기 ADC2의 출력을 수신하는 것이 아니라, 그 AD 변환기의 제 1 스테이지(도시 생략)에 의해 생성된 최상위 비트를 포함하고 있는 디지털화된 신호를 수신한다.

도 9에서는 공통 검출에 대해서는 오프셋 제어가 동일한 값으로 보정되며, 차동 검출에 대해서는 오프셋 제어가 반대의 값으로 보정되는 것을 도시하고 있다. 오프셋 제어에 대해, 가령 DA 변환기가 사용될 수 있다(도 10 참조). 오프셋 제어로 검출에 따라 DAC의 디지털 입력값을 증가 혹은 감소키지만 물론 임의의(아날로그 혹은 디지털) 오프셋 제어가 사용될 수도 있다.

피드백 루프는 다양한 방식으로 동작할 수 있다. 그 일례(도 10에 도시됨)는 미세 AD 변환기 ADC2로부터의 (DC에서의 오프셋을 갖는) 디지털 정보가 디지털 적분기 INT 상에서 적분된다는 것이다. 적분기 INT가 소정의 값에 도달할 때마다 카운터 CNT는 증가하며(혹은 적분기의 내용의 부호에 따라 감소하며), 이 카운터는 전술한 바와 같이 DA 변환기 DAC에 접속된다. 적분기 INT가 소정의 값에 도달할 때, 적분기 INT의 내용은 소거되며 이 과정이 다시 개시된다. 개시 시 조정의 속도를 증가시키기 위해, 적분기 INT는 적응성 있게(도달될 값이 조정 중에 증가할 수 있게) 제조된다. 도 10은 최대값 Int.Max를 갖는 적분기 신호 IS의 곡선과, 피드백 루프의 결과로서 감소하는 최대 에러 Amp.Err을 갖는 증폭기의 오프셋 O의 곡선을 도시하고 있다.

증폭기마다 초프 동작이 예시하고 있지만, 대안으로 (이득 오정합과 차동 오프셋을 보정할 수 있는) 증폭기들을 상호 교환하거나, (이득 오정합과 공통 오프셋을 보정할 수 있는) 증폭기 및 증폭기 입력을 모두 상호 교환할 수가 있다.

따라서, 본 발명에 따르면, 출력 신호로부터 오프셋을 검출할 수 있는 초핑을 사용함으로써 디지털 배경의 오프셋 추출이 개발되었다. 이 기법은 최소의 아날로그 복잡성(스위치들은 서브 레인지 선택을 위해 이미 제공되었음)을 필요로 하며 온라인화되어 있다. 이러한 것은, 조정을 위해 단기간 동안 AD 변환기가 턴오프되거나 혹은 조정 중인 부분을 대체하는 데 더미(dummy) 회로가 사용되는 종래 기술의 조정 기법과 관련되어 있다. 본 발명의 제시된 기법은 2-스텝의 AD 변환기용으로는 완전히 적합하지만 특허청구범위의 영역 내에 포함되는 세 개 이상 스텝의 변환기용으로는 일부의 변경이 가해진다. 피드백 루프에 의해 오프셋이 제거됨에 따라, 최악의 오프셋 특성을 갖지만 보다 소형이며 보다 고속인 증폭기를 사용할 수가 있어서 보다 우수한 AD 변환기를 얻을 수 있다.

주목할 것은 전술한 실시예들은 본 발명을 제한하기보다는 예시적인 것으로 당해 기술 분야의 당업자라면 첨부된 특허청구범위 내에서 본원 발명의 다른 여러 실시예를 설계할 수 있을 것이라는 것이다. 특허청구범위에서, 괄호 내의 참조 부호들은 특허청구범위를 제한하는 것으로 해석되어서는 안될 것이다. '포함'이라는 단어는 특허청구범위에 기술된 것 이외의 구성 요소나 단계의 존재를 배재하지 않는다. 몇몇 수단을 열거하는 장치에 관한 청구범위에서, 몇몇 이들 수단은 하드웨어의 하나 및 동일 아이템에 의해 구현될 수 있다.

Claims

아날로그 입력 신호로부터 최상위 비트의 세트를 전개하여, 상기 아날로그 입력 신호와 상기 아날로그 입력 신호의 바로 위 및 바로 아래의 각 임계값 간의 각각의 차이에 대응하는 아날로그 잔류 신호(RA, RB)를 생성하는 제 1 스테이지와,

상기 아날로그 잔류 신호(RA, RB)로부터 하위 비트의 세트를 전개하는 제 2 스테이지(AMPA, AMPB, ADC2)를 포함하며,

상기 아날로그 잔류 신호(RA, RB)를 반전시켜서 상기 제 2 스테이지(AMPA, AMPB, ADC2)로 제공하는 수단(CA, CB)과,

상기 제 2 스테이지(AMPA, AMPB, ADC2)에 연결되어 오프셋 에러를 나타내는 오프셋 데이터(Offset_COM, Offset_DIFF)를 검색하기 위한 오프셋 검출 수단(COD, DOD)과,

상기 오프셋 데이터(Offset_COM, Offset_DIFF)를 수신하도록 연결되어, 상기 오프셋 에러를 보정하는 오프셋 보정 수단(AD1, AD2, OCA, OCB)을 더 포함하는

아날로그-디지털 변환기.
제 1 항에 있어서,

상기 반전 수단(CA, CB)은 상기 아날로그-디지털 변환기의 디지털 출력 신호의 샘플 주파수의 절반의 주파수에서 동작하는

아날로그-디지털 변환기.