JPS63314024A - アナログ／デジタルコンバータ - Google Patents
アナログ／デジタルコンバータInfo
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- JPS63314024A JPS63314024A JP63059217A JP5921788A JPS63314024A JP S63314024 A JPS63314024 A JP S63314024A JP 63059217 A JP63059217 A JP 63059217A JP 5921788 A JP5921788 A JP 5921788A JP S63314024 A JPS63314024 A JP S63314024A
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- 238000006243 chemical reaction Methods 0.000 claims description 45
- 238000005070 sampling Methods 0.000 claims description 15
- 238000012360 testing method Methods 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 6
- 238000001228 spectrum Methods 0.000 claims description 3
- 238000001914 filtration Methods 0.000 claims description 2
- 238000011002 quantification Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ／デジタルコンバータに関する。
従来の技術
狭帯域中のアナログ入力信号をフィードバック構成に基
づいてデジタル形態に変換するためのアナログ／デジタ
ルコンバータが本出願人の英国特許出Ｗ４ＧＢ−Ａ−８
５３０６６９号に開示されている。
づいてデジタル形態に変換するためのアナログ／デジタ
ルコンバータが本出願人の英国特許出Ｗ４ＧＢ−Ａ−８
５３０６６９号に開示されている。
発明の構成、作用
本発明は、少なくとも１０ＭＨｚのサンプリング周波数
ｆｓにおいて１６ビットの分解能を得るためのフィード
フォワード構成に基づいたアナログ／デジタルコンバー
タに関する。
ｆｓにおいて１６ビットの分解能を得るためのフィード
フォワード構成に基づいたアナログ／デジタルコンバー
タに関する。
本発明によれば、第１の段と、第２の段とを具鍔し、第
１の段は、その入力に送られたアナログ信号に対するデ
ジタル形態の予想される信号を発生する手段と、この予
想信号と上記入力信号をアナログ形態で比較することに
よりこれら信号間の差を表わす帯域限定されたエラー信
号を決定する手段とを偉えており、そして第２の段は、
デジタル出力信号を得るように上記エラー信号を予想信
号と合成する手段を備えたことを特徴とするアナログ／
デジタルコンバータが提供される６上記の「帯域限定さ
れた」という用語は、エラー信号の帯域中がサンプリン
グ周波数の半分未満であることを意味する１本発明によ
るアナログ／デジタルコンバータは、その入力にサンプ
ル／ホールド回路を必要とせず、それ故、ジッタによっ
て生じることのあるサンプル振幀のエラーを減少する。
１の段は、その入力に送られたアナログ信号に対するデ
ジタル形態の予想される信号を発生する手段と、この予
想信号と上記入力信号をアナログ形態で比較することに
よりこれら信号間の差を表わす帯域限定されたエラー信
号を決定する手段とを偉えており、そして第２の段は、
デジタル出力信号を得るように上記エラー信号を予想信
号と合成する手段を備えたことを特徴とするアナログ／
デジタルコンバータが提供される６上記の「帯域限定さ
れた」という用語は、エラー信号の帯域中がサンプリン
グ周波数の半分未満であることを意味する１本発明によ
るアナログ／デジタルコンバータは、その入力にサンプ
ル／ホールド回路を必要とせず、それ故、ジッタによっ
て生じることのあるサンプル振幀のエラーを減少する。
又、公知の構成で生じる不安定性の問題を解消し、アナ
ログ形態の信号の多くをサンプリング周波数ｆｓの半分
未満に帯域限定して保持する。これは、直線性及び耐ノ
イズ性能を最適なものにする。本発明は、狭帯域中の入
力信号を有するコンバータと、サンプリング周波数のほ
ゞ半分までの広い帯域中の信号が送られるコンバータと
の両方に適用することができる。狭帯域信号のためのコ
ンバータの場合には、本発明による装置は、公知の構成
の場合よりもコストの低いデジタル／アナログコンバー
タを使用できるようにする。
ログ形態の信号の多くをサンプリング周波数ｆｓの半分
未満に帯域限定して保持する。これは、直線性及び耐ノ
イズ性能を最適なものにする。本発明は、狭帯域中の入
力信号を有するコンバータと、サンプリング周波数のほ
ゞ半分までの広い帯域中の信号が送られるコンバータと
の両方に適用することができる。狭帯域信号のためのコ
ンバータの場合には、本発明による装置は、公知の構成
の場合よりもコストの低いデジタル／アナログコンバー
タを使用できるようにする。
好ましくは、上記第１の段は、エラー信号を決定する上
記手段へアナログ信号を送信するための第１信号経路と
、アナログ／デジタル変換手段及びそれに続くデジタル
／アナログ変換手段を含む第２の信号経路とを備えてお
り、上記デジタル形態の予想信号は上記第２の段へ送ら
れ、上記のデジタル／アナログ変換手段の出力は、帯域
限定されたエラー信号を決定する上記手段へ送られる。
記手段へアナログ信号を送信するための第１信号経路と
、アナログ／デジタル変換手段及びそれに続くデジタル
／アナログ変換手段を含む第２の信号経路とを備えてお
り、上記デジタル形態の予想信号は上記第２の段へ送ら
れ、上記のデジタル／アナログ変換手段の出力は、帯域
限定されたエラー信号を決定する上記手段へ送られる。
上記第２の段は、エラー信号が送られるところのアナロ
グ／デジタル変換手段を含む第１信号経路と、上記デジ
タル形態の予想信号を送信するための第２信号経路とを
備えているのが好ましい。
グ／デジタル変換手段を含む第１信号経路と、上記デジ
タル形態の予想信号を送信するための第２信号経路とを
備えているのが好ましい。
その後に信号が送られるところの部品、特に。
アナログ／デジタル変換手段が過剰にロードされるのを
防ぐために、エラー信号をできるだけ少なくすることが
望ましい。エラー信号は、第１の段の経路間の整合が完
全である場合に最小になる。
防ぐために、エラー信号をできるだけ少なくすることが
望ましい。エラー信号は、第１の段の経路間の整合が完
全である場合に最小になる。
それ故、上記コンバータの入力に送られたアナログ信号
にパイロット信号を加える手段と、上記エラー信号に生
じるパイロット信号の振幅を監視する手段と、この監視
の結果を用いて上記第１の段の信号路間の位相及び振幅
の整合を改善する手段とを備えているのが効果的である
。又、上記第１段においてデジタル形態の予想信号にテ
スト信号を加える手段と、上記第２の段から導出された
テスト信号と、上記第１及び第２の段に含まれない信号
路に沿って送られたテスト信号とを比較する手段と、こ
の比較結果を用いて上記第２段の信号路間の位相及び振
幅の整合を改善するための手段とを備えているのが好ま
しい。適当な整合が得られるようにするためには、テス
ト信号がたどる２つの経路の特性を実質的に同じにする
ことが効果的である。信号経路間の整合は、得られた結
果に基づいて信号経路の素子に位相及び利得の制御を与
えることによって改善することができる。従つて、信号
経路間の整合を改善するようにアナログ／デジタル変換
手段のクロック位相及び基準電圧を制御するための手段
が含まれるのが好ましい。
にパイロット信号を加える手段と、上記エラー信号に生
じるパイロット信号の振幅を監視する手段と、この監視
の結果を用いて上記第１の段の信号路間の位相及び振幅
の整合を改善する手段とを備えているのが効果的である
。又、上記第１段においてデジタル形態の予想信号にテ
スト信号を加える手段と、上記第２の段から導出された
テスト信号と、上記第１及び第２の段に含まれない信号
路に沿って送られたテスト信号とを比較する手段と、こ
の比較結果を用いて上記第２段の信号路間の位相及び振
幅の整合を改善するための手段とを備えているのが好ま
しい。適当な整合が得られるようにするためには、テス
ト信号がたどる２つの経路の特性を実質的に同じにする
ことが効果的である。信号経路間の整合は、得られた結
果に基づいて信号経路の素子に位相及び利得の制御を与
えることによって改善することができる。従つて、信号
経路間の整合を改善するようにアナログ／デジタル変換
手段のクロック位相及び基準電圧を制御するための手段
が含まれるのが好ましい。
本発明の１つの実施例においては、第１の段に遅延手段
が含まれていて、これを経てアナログ入力信号がエラー
信号を決定する上記手段へ送られるようになっている。
が含まれていて、これを経てアナログ入力信号がエラー
信号を決定する上記手段へ送られるようになっている。
これは、広帯域の入力信号に特に適用される。
サンプリング周波数ｆｓの半分よりも著しく小さい帯域
巾を占有する信号に利用する場合には、第１の段にデジ
タルフィルタ手段が含まれて、デジタル形態の予想信号
がこのフィルタ手段に送られるのが好ましい。これによ
り、第１段のアナログ信号経路に著しい整合遅延を必要
とせずに、限定された帯域巾にわたって予想エラーを最
小にすることができる。デジタルフィルタ手段の出力ノ
イズスペクトルは、はり同じ限定された通過帯域にゼロ
を含むような形状に構成されるのが好ましい、又、デジ
タル／アナログ変換手段は、デジタルフィルタ手段に続
くように配置され、第１の段のアナログ／デジタル変換
手段よりも分解能が低く、好ましくは、分解能が１ビッ
トのみであるのが効果的である。
巾を占有する信号に利用する場合には、第１の段にデジ
タルフィルタ手段が含まれて、デジタル形態の予想信号
がこのフィルタ手段に送られるのが好ましい。これによ
り、第１段のアナログ信号経路に著しい整合遅延を必要
とせずに、限定された帯域巾にわたって予想エラーを最
小にすることができる。デジタルフィルタ手段の出力ノ
イズスペクトルは、はり同じ限定された通過帯域にゼロ
を含むような形状に構成されるのが好ましい、又、デジ
タル／アナログ変換手段は、デジタルフィルタ手段に続
くように配置され、第１の段のアナログ／デジタル変換
手段よりも分解能が低く、好ましくは、分解能が１ビッ
トのみであるのが効果的である。
以下、添付図面を参照して、本発明の好ましい実施例を
詳細に説明する。
詳細に説明する。
実施例
第１図は、広帯域の入力信号に用いるのに適した本発明
によるコンバータの基本的な構成を示す図である。この
構成体は、第１の段を通してアナログ形態に保持される
広帯域信号に対して設計されたもので、コンバータの入
力にサンプル／ホールド回路が必要とされない。入力信
号について定量化される予想量は、定量化プロセス中に
サンプリングされるが、入力信号から減算を行なう前に
アナログ形態に戻される。従って、減算回路は、帯域限
定された予想エラーのみを通し、これにより、スリュー
レートが最小にされ、ひいては、第２段のサンプリング
点におけるアパーチャジッタの要求が最小とされる。
によるコンバータの基本的な構成を示す図である。この
構成体は、第１の段を通してアナログ形態に保持される
広帯域信号に対して設計されたもので、コンバータの入
力にサンプル／ホールド回路が必要とされない。入力信
号について定量化される予想量は、定量化プロセス中に
サンプリングされるが、入力信号から減算を行なう前に
アナログ形態に戻される。従って、減算回路は、帯域限
定された予想エラーのみを通し、これにより、スリュー
レートが最小にされ、ひいては、第２段のサンプリング
点におけるアパーチャジッタの要求が最小とされる。
第１の段における予想量Ｖｐは、８ビットの並列（フラ
ッシュ）Ａ／Ｄ変換回路１を経て入力信号Ｖｉｎから導
出され、コンバータのサンプリングレートｆｓでサンプ
リングされそして８ビットのＤ／Ａ変換回路２へ通され
、その出力は、定量化ノイズＱｐが加えられたアナログ
の予想信号ＶＰである。予想エラーＶｐｅは、減算回路
３において入力信号Ｖｉｎから予想信号Ｖｐを減算する
ことによって得られ、入力信号Ｖｉｎは、整合遅延回路
４を経て送られる。
ッシュ）Ａ／Ｄ変換回路１を経て入力信号Ｖｉｎから導
出され、コンバータのサンプリングレートｆｓでサンプ
リングされそして８ビットのＤ／Ａ変換回路２へ通され
、その出力は、定量化ノイズＱｐが加えられたアナログ
の予想信号ＶＰである。予想エラーＶｐｅは、減算回路
３において入力信号Ｖｉｎから予想信号Ｖｐを減算する
ことによって得られ、入力信号Ｖｉｎは、整合遅延回路
４を経て送られる。
予想エラーＶｐｅは、ローパスフィルタ５及び増幅器６
を通され、８ビットの並列（フラッシュ）Ａ／Ｄ変換回
路７によりサンプリング周波数ｆｓでサンプリング及び
定量化され、そして第１段のＡ／Ｄ変換回路１からデジ
タルフィルタ９を通して得られた定量化された予想量Ｖ
ｐに回路８においてデジタルで加えられ、コンバータの
出力Ｖ。
を通され、８ビットの並列（フラッシュ）Ａ／Ｄ変換回
路７によりサンプリング周波数ｆｓでサンプリング及び
定量化され、そして第１段のＡ／Ｄ変換回路１からデジ
タルフィルタ９を通して得られた定量化された予想量Ｖ
ｐに回路８においてデジタルで加えられ、コンバータの
出力Ｖ。
が形成される。予想エラーＶｐｅの大きさを第２段のＡ
／Ｄ変換回路７の範囲内のレベルまで下げるためには、
第１の段の２つの信号路を整合することが必要であり、
一方、第１段の定量化回路によって導入された定量化歪
Ｑｐを抑制するためには第２段の信号路を整合すること
が必要である。然し乍ら、不完全なり／Ａ変換回路２に
よって導入されたエラーＱ３は、第２の段によって抑制
されず、従って、全コンバータの全分解能を実現すべき
場合にはこのエラーを第２段の定量化歪Ｑ２内にできる
だけノ」１さく保持しなければならない。
／Ｄ変換回路７の範囲内のレベルまで下げるためには、
第１の段の２つの信号路を整合することが必要であり、
一方、第１段の定量化回路によって導入された定量化歪
Ｑｐを抑制するためには第２段の信号路を整合すること
が必要である。然し乍ら、不完全なり／Ａ変換回路２に
よって導入されたエラーＱ３は、第２の段によって抑制
されず、従って、全コンバータの全分解能を実現すべき
場合にはこのエラーを第２段の定量化歪Ｑ２内にできる
だけノ」１さく保持しなければならない。
第２図は、第１図のコンバータを詳細に示すものであり
、経路整合制御の構成を示している。
、経路整合制御の構成を示している。
８ビットの並列Ａ／Ｄ変換回路のクロックの位相をＤ／
Ａ変換回路のクロックに対して制御することにより位相
を僅かに調整することができ、そしてＡ／Ｄ変換回路の
基準電圧の調整によって利得を調整することができる。
Ａ変換回路のクロックに対して制御することにより位相
を僅かに調整することができ、そしてＡ／Ｄ変換回路の
基準電圧の調整によって利得を調整することができる。
各々の場合に、低速のＣＣＭＯ８）８ビットＤ／Ａ変換
回路が後に続いたレジスタをアップ方向又はダウン方向
に更新することにより制御を行なうことができる。エラ
ー状態の監視は２つの段で異なるが、各々の場合に、第
２段のＡ／Ｄ変換回路の出力に現われる信号レベルを監
視することが含まれる。
回路が後に続いたレジスタをアップ方向又はダウン方向
に更新することにより制御を行なうことができる。エラ
ー状態の監視は２つの段で異なるが、各々の場合に、第
２段のＡ／Ｄ変換回路の出力に現われる信号レベルを監
視することが含まれる。
第１の段の整合は、構成体の入力部番こおし）で信号発
生器１１からのパイロットトーンを回路１０に挿入する
ことによって達成される・第１のＡ／Ｄ変換回路１へ送
られるサンプリングクロックの位相及びその利得は、予
想エラーＶｐｅに含まれるパイロットトーンの成分を最
小にするように調整される。パイロットトーンは最大入
力容量よりｔ＋２０ないＬ３０ｄＢ低いレベルにあり、
そしてその周波数はシステムの通過帯域の一方の端付近
の周波数である。第２段のＡ／Ｄ変換回路７からの出力
は、回路１２においてサンプリングされ。
生器１１からのパイロットトーンを回路１０に挿入する
ことによって達成される・第１のＡ／Ｄ変換回路１へ送
られるサンプリングクロックの位相及びその利得は、予
想エラーＶｐｅに含まれるパイロットトーンの成分を最
小にするように調整される。パイロットトーンは最大入
力容量よりｔ＋２０ないＬ３０ｄＢ低いレベルにあり、
そしてその周波数はシステムの通過帯域の一方の端付近
の周波数である。第２段のＡ／Ｄ変換回路７からの出力
は、回路１２においてサンプリングされ。
その出力が基本帯域まで下げられる。これは、次いで、
回路１３において５００Ｈｚ未満の帯域中にフィルタリ
ングされ、予想エラーＶｐｅに存在するパイロットトー
ンの成分の振幅の指示が与えられる。検出器１３によっ
て発生された検出トーンの振幅はマイクロプロセッサ制
御器１４へ通され、この制御器は、レジスタ１５に供給
される信号により、検出されるパイロットレベルを最小
にするように「ブリッジバランス」制御機能を実行し、
レジスタ１５は、Ｄ／Ａ変換回路１６を介してＡ／Ｄ変
換回路１及び７のクロック位相及び利得を制御する。入
力信号が、挿入されたパイロットを上回るレベルでパイ
ロットトーン周波数において生じた場合には、バランス
機構がまだ機能して、パイロット周波数においてキャン
セル状態を維持することができる。
回路１３において５００Ｈｚ未満の帯域中にフィルタリ
ングされ、予想エラーＶｐｅに存在するパイロットトー
ンの成分の振幅の指示が与えられる。検出器１３によっ
て発生された検出トーンの振幅はマイクロプロセッサ制
御器１４へ通され、この制御器は、レジスタ１５に供給
される信号により、検出されるパイロットレベルを最小
にするように「ブリッジバランス」制御機能を実行し、
レジスタ１５は、Ｄ／Ａ変換回路１６を介してＡ／Ｄ変
換回路１及び７のクロック位相及び利得を制御する。入
力信号が、挿入されたパイロットを上回るレベルでパイ
ロットトーン周波数において生じた場合には、バランス
機構がまだ機能して、パイロット周波数においてキャン
セル状態を維持することができる。
第２の段の整合は、第１段のＡ／Ｄ変換回路１の後にデ
ジタルテスト信号を挿入しそして第２段のＡ／Ｄ変換回
路７へのサンプリングクロックの位相とその利得とを調
整して出力信号Ｖｏに現われるテスト信号の成分を最小
にすることによって達成される。テスト信号は、第１段
のＡ／Ｄの定量化ステップサイズ以下のレベルで挿入さ
れる。
ジタルテスト信号を挿入しそして第２段のＡ／Ｄ変換回
路７へのサンプリングクロックの位相とその利得とを調
整して出力信号Ｖｏに現われるテスト信号の成分を最小
にすることによって達成される。テスト信号は、第１段
のＡ／Ｄの定量化ステップサイズ以下のレベルで挿入さ
れる。
このＦｏ号は、Ｄ／Ａ変換回路２、ローパスフィルタ１
７、減算回路３、フィルタ５、増幅器６及び第２段のＡ
／Ｄ変換回路７により形成された経路と、フィルタ９に
よって形成された経路とを経て加算器８へ通される。こ
れらの経路は、第２段のループを整合させるためには等
しいものでなげればならない。又、テスト信号は、フィ
ルタ１８及び１９を通る別の経路にも送られ、これらフ
ィルタは、第２の段を通る経路に含まれたものと同一の
遅延をテスト信号に課し、その後に、相関回路２ｏにお
いて第２段のＡ／Ｄ変換回路からの出力と相関されるよ
うにするにれにより、加算器８におけるテスト信号成分
の検出を困雅にするような主入力信号成分がフィルタ９
を通る経路に現われないようにする。相関回路２０は、
基本帯域の同相及び直角位相の成分を発生し、これらは
検出器２１へ送られる。
７、減算回路３、フィルタ５、増幅器６及び第２段のＡ
／Ｄ変換回路７により形成された経路と、フィルタ９に
よって形成された経路とを経て加算器８へ通される。こ
れらの経路は、第２段のループを整合させるためには等
しいものでなげればならない。又、テスト信号は、フィ
ルタ１８及び１９を通る別の経路にも送られ、これらフ
ィルタは、第２の段を通る経路に含まれたものと同一の
遅延をテスト信号に課し、その後に、相関回路２ｏにお
いて第２段のＡ／Ｄ変換回路からの出力と相関されるよ
うにするにれにより、加算器８におけるテスト信号成分
の検出を困雅にするような主入力信号成分がフィルタ９
を通る経路に現われないようにする。相関回路２０は、
基本帯域の同相及び直角位相の成分を発生し、これらは
検出器２１へ送られる。
信号発生器２２からのテスト信号の形態は、信号の通過
帯域を占有する擬似ランダム変調信号である。２つの信
号経路を相関させることにより。
帯域を占有する擬似ランダム変調信号である。２つの信
号経路を相関させることにより。
システムの入力信号成分からの不当な妨害を生じること
なくテスト信号の検出を行なうことができ、これにより
、校正中に入力信号を遮断する必要が回避される。
なくテスト信号の検出を行なうことができ、これにより
、校正中に入力信号を遮断する必要が回避される。
第３図には、狭帯域中の入力信号に使用するのに適した
別のアナログ／デジタルコンバータが示されている。こ
のコンバータの第１の段は、Ａ／Ｄ変換回路２３と、そ
れに続くフィルタ２４及びＤ／Ａ変換回路２５とを備え
ており、その出力は、アナログ形態の予想信号Ｖｐであ
る。これは、減算回路２６においてアナログ入力信号Ｖ
ｉｎから減算される。アナログ入力信号は、遅延回路２
７を経て減算回路２６に供給され、遅延回路は、第１の
段における２つの信号路間を整合するために使用される
。フィルタ２４及びＤ／Ａ変換回路２５は、僅かな残留
遅延２７を含ませることしか必要としないものであり、
遅延回路２７を完全に除去することもできる。
別のアナログ／デジタルコンバータが示されている。こ
のコンバータの第１の段は、Ａ／Ｄ変換回路２３と、そ
れに続くフィルタ２４及びＤ／Ａ変換回路２５とを備え
ており、その出力は、アナログ形態の予想信号Ｖｐであ
る。これは、減算回路２６においてアナログ入力信号Ｖ
ｉｎから減算される。アナログ入力信号は、遅延回路２
７を経て減算回路２６に供給され、遅延回路は、第１の
段における２つの信号路間を整合するために使用される
。フィルタ２４及びＤ／Ａ変換回路２５は、僅かな残留
遅延２７を含ませることしか必要としないものであり、
遅延回路２７を完全に除去することもできる。
デジタルフィルタ２４は、充分に広い帯域中にわたって
予想エラーＶｐｃを最小にするように選択され、この例
では、２つ及び４つのサンプリング周期遅延が組合せて
使用される。
予想エラーＶｐｃを最小にするように選択され、この例
では、２つ及び４つのサンプリング周期遅延が組合せて
使用される。
デジタル／アナログ変換回路２５は、少なくとも１６ビ
ットの精度レベルにおいて予想Ａ／Ｄ変換回路２３と同
じ分解能、即ち、８ビットの分解能を必要とする。然し
乍ら、デジタルフィルタ２４は、分解能の低いＤ／Ａ変
換回路２５を使用できるようにするために（少なくとも
１６ビットの精度レベルを保ちつつ）、サンプリング周
波数の１／４においてゼロであるようなビットの内部放
棄に関連した定量化ノイズスペクトルの形状を与えるよ
うに選択することができる。その範囲において、Ｄ／Ａ
変換回路の分解能は、単一のビット、即ち単純なスイッ
チまで減少することができ、これにより、１６ビットの
精度レベルに対する要求を除去しつつ、ジッタ及び安定
化時間の要求を不変のま＼にすることができる。
ットの精度レベルにおいて予想Ａ／Ｄ変換回路２３と同
じ分解能、即ち、８ビットの分解能を必要とする。然し
乍ら、デジタルフィルタ２４は、分解能の低いＤ／Ａ変
換回路２５を使用できるようにするために（少なくとも
１６ビットの精度レベルを保ちつつ）、サンプリング周
波数の１／４においてゼロであるようなビットの内部放
棄に関連した定量化ノイズスペクトルの形状を与えるよ
うに選択することができる。その範囲において、Ｄ／Ａ
変換回路の分解能は、単一のビット、即ち単純なスイッ
チまで減少することができ、これにより、１６ビットの
精度レベルに対する要求を除去しつつ、ジッタ及び安定
化時間の要求を不変のま＼にすることができる。
サンプリング周波数の１／４にゼロを与えるのに加えて
又はそれに代わって、基本帯域にゼロを与えるのが効果
的である。
又はそれに代わって、基本帯域にゼロを与えるのが効果
的である。
減算回路２６からのエラー信号は、バンドパスフィルタ
２８及び増幅器２９を経てＡ／Ｄ変換回路３０に送信さ
れる。Ａ／Ｄ変換回路３０の出力は、加算器３１におい
て、フィルタ２４の出力から取り出されてフィルタ３２
を経て加算器３１へ送られたデジタル予想信号と合成さ
れる。
２８及び増幅器２９を経てＡ／Ｄ変換回路３０に送信さ
れる。Ａ／Ｄ変換回路３０の出力は、加算器３１におい
て、フィルタ２４の出力から取り出されてフィルタ３２
を経て加算器３１へ送られたデジタル予想信号と合成さ
れる。
第４図は、第３図のコンバータを詳細に示すもので、第
１図及び第２図に示したコンバータと同様の整合構成体
を示している。バンドパスフィルタ３３は、Ｄ／Ａ変換
回路２５に続くように配置されており、Ｄ／Ａ変換回路
２５によって生じる帯域成分及び定量化ノイズを除去し
、帯域内定量化ノイズのみを含む入力信号の明瞭に帯域
制限された予想量を減算回路２６に与える。入力信号経
路の整合フィルタ３４は、回路２６において減算を行な
う前に位相及び振幅の整合を助けると共に、帯域の外れ
た大きな入力信号に対してＶｐｅの振幅を制限するため
に含まれている。この場合も、フィルタ２８は、増幅器
２９及び第２のＡ／Ｄ変換回路３０の過剰ロードを防止
するための別のフィルタ動作を与える。
１図及び第２図に示したコンバータと同様の整合構成体
を示している。バンドパスフィルタ３３は、Ｄ／Ａ変換
回路２５に続くように配置されており、Ｄ／Ａ変換回路
２５によって生じる帯域成分及び定量化ノイズを除去し
、帯域内定量化ノイズのみを含む入力信号の明瞭に帯域
制限された予想量を減算回路２６に与える。入力信号経
路の整合フィルタ３４は、回路２６において減算を行な
う前に位相及び振幅の整合を助けると共に、帯域の外れ
た大きな入力信号に対してＶｐｅの振幅を制限するため
に含まれている。この場合も、フィルタ２８は、増幅器
２９及び第２のＡ／Ｄ変換回路３０の過剰ロードを防止
するための別のフィルタ動作を与える。
第１図及び第２図は、本発明によるアナログ／デジタル
（Ａ／Ｄ）コンバータの概略ブロック図、そして 第３図及び第４図は、本発明による別のＡ／Ｄコンバー
タの概略ブロック図である。 １・・・Ａ／Ｄ変換回路 ２・・・Ｄ／Ａ変換回路 ３・・・減算器 ４・・・整合遅延回路 ５・・・フィルタ ６・・・増幅器７・・・Ａ／
Ｄ変換回路 ９・・・デジタルフィルタ 手続補正書く方式）６３．６．３０ １．事件の表示 昭和６３年特許願第５９２１７号２
、発明の名称 アナログ／デジタルコンバータ３、補
正をする者 事件との関係 出願人 ４、代理人
（Ａ／Ｄ）コンバータの概略ブロック図、そして 第３図及び第４図は、本発明による別のＡ／Ｄコンバー
タの概略ブロック図である。 １・・・Ａ／Ｄ変換回路 ２・・・Ｄ／Ａ変換回路 ３・・・減算器 ４・・・整合遅延回路 ５・・・フィルタ ６・・・増幅器７・・・Ａ／
Ｄ変換回路 ９・・・デジタルフィルタ 手続補正書く方式）６３．６．３０ １．事件の表示 昭和６３年特許願第５９２１７号２
、発明の名称 アナログ／デジタルコンバータ３、補
正をする者 事件との関係 出願人 ４、代理人
Claims (15)
- （１）第１の段と、第２の段とを具備し、第１の段は、
その入力に送られたアナログ信号に対するデジタル形態
の予想される信号を発生する手段と、この予想信号と上
記入力信号をアナログ形態で比較することによりこれら
信号間の差を表わす帯域限定されたエラー信号を決定す
る手段とを備えており、そして第２の段は、デジタル出
力信号を得るように上記エラー信号を予想信号と合成す
る手段を備えたことを特徴とするアナログ／デジタルコ
ンバータ。 - （２）上記第１の段は、エラー信号を決定する上記手段
へアナログ信号を送信するための第１の信号路と、アナ
ログ／デジタル変換手段及びこれに続くデジタル／アナ
ログ変換手段を含んでいる第２の信号路とを備えており
、上記デジタル形態の予想信号は上記第２の段へ通され
そして上記デジタル／アナログ変換手段の出力は、エラ
ー信号を決定する上記手段へ送られる請求項１に記載の
アナログ／デジタルコンバータ。 - （３）上記第２の段は、エラー信号が送られるアナログ
／デジタル変換手段を含む第１信号路と、上記デジタル
形態の予想信号を送るための第２の信号路とを備えてい
る請求項１又は２に記載のアナログ／デジタルコンバー
タ。 - （４）上記アナログ／デジタル変換手段は、フラッシュ
型のアナログ／デジタル変換器である請求項２又は３に
記載のアナログ／デジタルコンバータ。 - （５）上記コンバータの入力に送られたアナログ信号に
パイロット信号を加えるための手段と、上記エラー信号
に生じるパイロット信号の振幅を監視するための手段と
、この監視の結果を用いて上記第１の段の信号路間の位
相及び振幅の整合を改善するための手段とを備えている
請求項のいずれかに記載のアナログ／デジタルコンバー
タ。 - （６）上記第１段のデジタル形態の予想信号にテスト信
号を加えるための手段と、上記第２の段から導出された
テスト信号と、上記第１及び第２の段に含まれない信号
路に沿って送られるテスト信号とを比較する手段と、こ
の比較結果を用いて上記第２の段の信号路間の位相及び
振幅の整合を改善するための手段とを備えた請求項のい
ずれかに記載のアナログ／デジタルコンバータ。 - （７）上記第２の段から導出されたテスト信号の経路の
特性は、上記第１及び第２の段に含まれない信号路のも
のと実質的に同じである請求項６に記載のアナログ／デ
ジタルコンバータ。 - （８）信号路間の整合は、得られた結果に基づいて信号
路の素子に位相及び利得制御を与えることによって改善
される請求項５、６又は７に記載のアナログ／デジタル
コンバータ。 - （９）上記アナログ／デジタル変換手段のクロック位相
及び基準電圧は、信号路間の整合を改善するように制御
される請求項８に記載のアナログ／デジタルコンバータ
。 - （１０）上記デジタル形態の予想信号が送られるフィル
タ手段を第１の段に備えた請求項のいずれかに記載のア
ナログ／デジタルコンバータ。 - （１１）上記フィルタ手段の出力ノイズスペクトルは、
サンプリング周波数のほゞ１／４にゼロを含むような形
状に構成される請求項１０に記載のアナログ／デジタル
コンバータ。 - （１２）上記フィルタ手段の出力ノイズスペクトルは、
基本帯域にゼロを含むような形状に構成される請求項１
０又は１１に記載のアナログ／デジタルコンバータ。 - （１３）上記デジタル／アナログ変換手段は、フィルタ
手段に続くように配置され、その分解能は、その手前の
アナログ／デジタル変換手段より低い請求項１０、１１
又は１２に記載のアナログ／デジタルコンバータ。 - （１４）フィルタ手段に続くデジタル／アナログ変換手
段は、１ビットの分解能を有する請求項１３に記載のア
ナログ／デジタルコンバータ。 - （１５）上記第１の段に遅延手段を備えており、この遅
延手段を経て、エラー信号を決定する上記手段にアナロ
グ入力信号を送信するようにした請求項のいずれかに記
載のアナログ／デジタルコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB878705923A GB8705923D0 (en) | 1987-03-12 | 1987-03-12 | Analogue to digital converter |
| GB8705923 | 1987-03-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63314024A true JPS63314024A (ja) | 1988-12-22 |
Family
ID=10613855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059217A Pending JPS63314024A (ja) | 1987-03-12 | 1988-03-12 | アナログ／デジタルコンバータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4890107A (ja) |
| EP (1) | EP0282315A3 (ja) |
| JP (1) | JPS63314024A (ja) |
| AU (1) | AU595990B2 (ja) |
| GB (2) | GB8705923D0 (ja) |
| NO (1) | NO881067L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043850A (ja) * | 2000-07-24 | 2002-02-08 | Toyo Commun Equip Co Ltd | 広帯域ディジタル受信機 |
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|---|---|---|---|---|
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1987
- 1987-03-12 GB GB878705923A patent/GB8705923D0/en active Pending
-
1988
- 1988-03-09 GB GB8805613A patent/GB2202100B/en not_active Expired - Fee Related
- 1988-03-10 NO NO881067A patent/NO881067L/no unknown
- 1988-03-10 EP EP19880302114 patent/EP0282315A3/en not_active Withdrawn
- 1988-03-10 US US07/166,559 patent/US4890107A/en not_active Expired - Fee Related
- 1988-03-11 AU AU13010/88A patent/AU595990B2/en not_active Ceased
- 1988-03-12 JP JP63059217A patent/JPS63314024A/ja active Pending
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| GB8805613D0 (en) | 1988-04-07 |
| NO881067D0 (no) | 1988-03-10 |
| EP0282315A3 (en) | 1991-09-04 |
| NO881067L (no) | 1988-09-13 |
| GB2202100A (en) | 1988-09-14 |
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| GB2202100B (en) | 1991-08-21 |
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