KR19980042649A - 아날로그/디지털 변환기 및 아날로그/디지털 변환방법 - Google Patents

아날로그/디지털 변환기 및 아날로그/디지털 변환방법 Download PDF

Info

Publication number
KR19980042649A
KR19980042649A KR1019970061787A KR19970061787A KR19980042649A KR 19980042649 A KR19980042649 A KR 19980042649A KR 1019970061787 A KR1019970061787 A KR 1019970061787A KR 19970061787 A KR19970061787 A KR 19970061787A KR 19980042649 A KR19980042649 A KR 19980042649A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
amplification
analog signal
time
Prior art date
Application number
KR1019970061787A
Other languages
English (en)
Inventor
구스모토게이이치
마쓰자와아키라
Original Assignee
모리시다요이치
마쯔시다덴키산교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다요이치, 마쯔시다덴키산교가부시키가이샤 filed Critical 모리시다요이치
Publication of KR19980042649A publication Critical patent/KR19980042649A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
    • H03M1/206—Increasing resolution using an n bit system to obtain n + m bits by interpolation using a logic interpolation circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명의 A/D 변환기는 차동 증폭회로의 오프셋 전압의 영향을 받지 않고 고속 및 고정밀도로 A/D 변환을 실현 가능하게 한다.
차동 증폭회로(10a∼10h)는 변환대상의 아날로그 신호(Vin)와 참조전압(Vr1∼Vr8)의 전압차를 증폭하고, 정전 출력전압(a+∼h+), 반전 출력전압(a-∼h-)을 각각 출력한다. 제 1 및 제 2 플립플롭열군(20A, 20B)이 구비한 각 플립플롭(FF)열은 대응하는 차동 증폭회로의 출력전압이 소정의 값을 넘었을 때 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)를 보유한다. 각 FF열의 보유신호는 각 차동 증폭회로(10a∼10h)의 증폭시간을 나타내는 디지털 값(01+, 01- ∼ 08+, 08-)으로서 출력되고, 시간 연산회로(41) 및 변환값 연산회로(42)에 의하여 아날로그 신호(Vin)를 나타내는 디지털 값이 연산된다.

Description

아날로그/디지털 변환기 및 아날로그/디지털 변환방법
본 발명은 아날로그 신호를 디지털 값으로 변환하는 아날로그/디지털(A/D) 변환기 및 아날로그/디지털(A/D) 변환방법에 관한 것이다.
도 14는 종래의 A/D 변환기의 구성을 도시한 회로도이다. 도 14에 있어서, 51은 변환대상의 아날로그 신호(Vin)를 발생하는 아날로그 신호원, 52, 53은 정전압원, 54는 정전압원(52, 53)의 출력전압 사이를 등분할하여 참조전압(Vr1∼Vr7)을 생성하는 저항열, 55는 아날로그 신호원(51)으로부터의 아날로그 신호(Vin)와 저항열(54)로부터의 참조전압(Vr1∼Vr7)의 전압차를 각각 증폭하는 증폭 회로열, 56은 증폭 회로열(55)의 출력전압을 디지털 값으로 증폭하여 보유하는 래치 회로열, 57은 래치 회로열(56)의 출력신호를 A/D 변환값으로 인코드하는 연산회로, 58은 래치 회로열(56) 및 연산회로(57)를 동작시키는 클록 발생회로이다. 59는 클록 발생회로(58)의 출력 클록의 기준으로 되는 클록의 입력단자, 60은 연산회로(57)에 의하여 연산된 A/D 변환값의 출력단자이다.
예를 들면, 아날로그 신호(Vin)가 참조전압 Vr3과 Vr4 사이에 있다고 하자. 이 때, 증폭 회로열(55)의 제 1 ∼ 3 증폭회로는 정전(正轉) 입력전압(아날로그 전압(Vin))이 반전(反轉) 입력전압(참조전압(Vr1∼Vr3))보다도 낮으므로 부(負) 전압을 출력한다. 한편, 제 4 ∼ 7 증폭회로는 정전 입력전압(아날로그 전압(Vin))이 반전 입력전압(참조전압(Vr4∼Vr7)) 보다도 높으므로 정(正) 전압을 출력한다. 이와 같이, 증폭 회로열(55)의 출력전압은 아날로그 신호(Vin)에 의하여 전압의 정부(正負)가 교체되는 위치가 변화되므로, 상기 교체의 위치를 기초로 하여 아날로그 신호(Vin)를 A/D 변환할 수 있다.
래치 회로열(56)은 증폭 회로열(55)의 출력전압을 논리전압(VDD: l, Vss : 0)으로 증폭하여 보유한다. 연산회로(57)는 래치회로(56)의 보유값을 도 14에 도시된 바와 같은 3비트의 A/D 변환값으로 변환한다. 즉, 참조전압(Vr7)보다도 낮은 전압은 0, 참조전압(Vr1)보다도 높은 전압은 111, 참조전압 Vr1과 Vr7 사이의 전압을 1∼110으로 변환한다. 상기 예에서는, 래치 회로열(56)의 보유값은 1111로 되고(증폭회로의 출력전압이 부일 때 래치 회로의 보유값을 0, 정일 때는 래치 회로의 보유값을 1로 한다), 연산회로(57)에 의하여 아날로그 신호 (Vin)는 100으로 변환되고, 상기 데이터 100는 출력단자(60)로부터 출력된다.
그러나, 종래의 A/D 변환기에는 다음과 같은 문제가 있다.
도 14에 도시된 바와 같은 종래의 A/D 변환기에서는 아날로그 신호(Vin)와 참조전압(Vr1∼Vr7)의 전압차를 증폭하는 각 차동 증폭회로의 출력전압의 정부를 A/D 변환의 정보로서 이용하고 있었다. 바꾸어 말하면, 아날로그 신호와 각 참조전압의 대소관계에 따라서 A/D 변환을 행하고 있었다.
이러한 A/D 변환기의 경우, 변환 정밀도는 각 참조전압의 차, 즉 정전압원(52, 53)의 출력 전압차를 분할할 때의 피치 폭에 의하여 각 결정된다. 예를 들면, 8비트의 A/D 변환기를 구성하기 위해서는 정전압원(52, 53)의 출력 전압차를 256(=28) 계조로 분할할 필요가 있다. 정전압원(52, 53)의 출력 전압차를 2V로 하면, 1 계조당의 전압은 약 8mV로 된다.
따라서, 변환 정밀도를 향상시키기 위해서는 1 계조당의 전압을 더욱 작게할 필요가 있다.
한편, 상기한 종래기술의 설명에서는 차동 증폭회로는 이상적인 회로인 것으로서 취급하였으나, 실제의 차동 증폭회로는 오프셋 전압을 갖는다. 따라서, 1 계조당의 전압을 작게 하면 상대적으로 오프셋 전압의 영향이 커지고, 그 결과, 변환 정밀도가 향상되지 않는다는 문제가 있었다.
차동 증폭회로의 오프셋 전압을 Vos로 하면, 실질상의 참조전압은 참조전압(Vr3)과 오프셋 전압(Vos)의 합이 된다. 이 때, 원래는 아날로그 신호(Vin)가 참조전압(Vr3)과 같아질 때를 경계로 하여 출력전압의 정부가 교체되어야할 것임에도 불구하고, 실제로는 아날로그 신호(Vin)가 전압(Vr3＋Vos)과 같아질 때를 경계로 하여 출력전압의 정부가 교체된다.
8 비트의 A/D 변환기의 경우는, l 계조의 오차는 ±4mV 로 되어 있기 때문에 1 계조당의 전압은 4∼12(8±4)mV 이어야 하고, 상기의 문제를 방지하기 위해서는 오프셋 전압(Vos)은 ±4mV 이내이어야 한다.
그러나, 실제의 증폭회로의 오프셋 전압(Vos)은 ±1OmV 이상(M0S 트랜지스터의 경우)이다. 따라서, M0S 트랜지스터를 이용한 경우에는, 종래의 기술에서는 8 비트 이상의 A/D 변환기를 실현할 수 없다.
본 발명은 상기의 문제점을 감안하여 이루어진 것으로서, 증폭회로의 오프셋 전압의 영향을 받지 않고 고속이면서 또한 고정밀도로 A/D 변환을 실현할 수 있는 A/D 변환기 및 A/D 변환방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일실시예에 의한 A/D 변환기의 구성을 도시한 회로도.
도 2는 본 발명의 일실시예에 의한 A/D 변환기를 구성하는 차동 증폭회로의 일례도로서, (a)는 차동 증폭회로 구성의 일례를 도시한 회로도, (b)는 (a)에 나타낸 차동 증폭회로의 동작을 도시한 타이밍도.
도 3은 본 발명의 일실시예에 의한 A/D 변환기에 있어서의 제 1 플립플롭열군(20A)의 구성을 도시한 회로도.
도 4는 본 발명의 일실시예에 의한 A/D 변환기에 있어서의 제 1 발진회로(30A)의 구성을 도시한 회로도.
도 5는 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)의 시간 변화를 나타낸 그래프.
도 6은 도 1에 도시된 본 발명의 일실시예에 의한 A/D 변환기의 동작의 개요를 도시한 타이밍도.
도 7은 차동 증폭회로의 출력전압의 증폭시간의 계측 동작을 설명하기 위한 도면.
도 8은 본 발명의 일실시예에 있어서의 A/D 변환값을 구하는 방법을 설명하기 위한 도면.
도 9는 동적 오프셋을 설명하기 위한 도면.
도 10은 본 발명의 일실시예에 있어서 동적 오프셋의 영향을 완화시킬 수 있는 이유를 설명하기 위한 도면.
도 11은 본 발명의 일실시예에 있어서의 A/D 변환값을 구하는 방법을 설명하기 위한 도면.
도 12는 본 발명의 일실시예에 의한 A/D 변환기에 있어서 블록화가 가능해지는 것에 의한 레이아웃의 변화를 나타낸 도면.
도 13은 A/D 변환기를 갖는 DVD 시스템의 개략 구성도.
도 14는 종래의 A/D 변환기의 구성을 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
Vin : 변환대상의 아날로그 신호 Vr1∼Vr8 : 참조전압
10a∼10h : 차동 증폭회로(증폭회로)
a-∼h- : 차동 증폭회로의 반전 출력전압
a+∼h+ : 차동 증폭회로의 정전 출력전압
01-, 01+∼08-, 08+ : 증폭시간을 나타내는 값
20A : 제 1 플립플롭열군 20B : 제 2 플립플롭열군
21a∼21d, 22a∼22d : 플립플롭열(보유회로열)
30A : 제 1 발진회로 30B : 제 2 발진회로
31 : 지연회로 링
311∼315 : 반전 증폭기(지연회로)
41 : 시간 연산회로 42 : 변환값 연산회로
71 : 시간 계수수단 72 : 연산수단
S1 : 기본 클록(제 1 클록신호) S2 : PLL용 클록(제 2 클록신호)
상기 목적 달성을 위하여 본 발명이 강구한 해결수단은, 아날로그 신호를 디지털 값으로 변환하는 A/D 변환기에 있어서, 변환대상의 아날로그 신호의 전압과 소정의 참조전압의 전압차를 증폭하는 복수의 증폭회로와, 상기 각 증폭회로의 증폭속도를 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 변환부를 구비하는 것이다. 증폭회로는 아날로그 신호와 참조전압의 전압차가 클수록 증폭속도가 빨라지는(증폭시간이 짧아짐) 한편, 아날로그 신호와 참조전압의 전압차가 작을수록 증폭속도가 늦어지므로(증폭시간이 길어짐), 각 증폭회로의 증폭속도의 차이는 상기 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차의 차이를 나타내게 된다. 따라서, 각 증폭회로의 증폭속도를 기초로 하여 A/D 변환을 행함으로써, 아날로그 신호와 각 참조전압의 대소관계만을 A/D 변환의 정보로 하고 있던 종래 기술에서는 구할 수 없었던 각 참조전압 사이에 있어서의 아날로그 신호의 위치를 구할 수 있다. 따라서, 증폭회로가 본질적으로 갖는 오프셋 전압의 편차에 의하여 제한되어 있던 종래의 A/D 변환 정밀도의 한계를 넘어, 보다 고정밀도의 A/D 변환을 실현할 수 있다.
그리고, 상기 A/D 변환기에 있어서의 변환부는 상기 복수의 증폭회로의 증폭시간을 각각 계수하여 각 증폭회로의 증폭시간을 나타내는 값을 출력하는 시간 계수수단과, 상기 시간 계수수단으로부터 출력되는 복수의 값을 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 연산하는 연산수단을 구비한 것으로 한다.
이러한 구성에 의하면, 시간 계수수단으로부터 출력된 복수의 값은, 변환대상의 아날로그 신호의 전압과 소정의 참조전압의 전압차를 증폭하는 각 증폭회로의 증폭시간을 나타내고 있다. 증폭회로의 증폭시간은, 예를 들면 증폭회로의 출력전압이 기점으로 되는 전압으로부터 소정의 전압에 달할 때 까지의 시간으로 하면 된다. 이미 설명한 바와 같이 각 증폭회로의 증폭속도의 상위는 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차의 상위를 나타내므로, 각 증폭회로의 증폭시간이나 또 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차에 대응한다. 따라서, 연산수단에 의하여 상기 시간 계수수단으로부터 출력할 수 있는 복수의 값을 기초로 하여 각 참조전압 사이에 있어서의 아날로그 신호의 위치를 구할 수 있으므로 상기 아날로그 신호를 나타내는 디지털 값을 종래보다도 고정밀도로 연산할 수 있다. 따라서, 증폭회로가 본질적으로 갖는 오프셋 전압의 편차에 의하여 제한되어 있던 종래의 A/D 변환 정밀도의 한계를 넘어 보다 고정밀도의 A/D 변환을 실현할 수 있다.
그리고, 상기 A/D 변환기의 시간 계수수단은 시간의 경과와 함께 변화되는 신호를 출력하는 발진회로와, 상기 복수의 증폭회로 각각에 대응하여 설치되고 있고, 대응하는 증폭회로의 출력전압이 소정의 전압에 달하였을 때 상기 발진회로의 출력신호를 보유하는 복수의 보유 회로열을 구비하고, 상기 복수의 보유 회로열이 보유한 신호를 기초로 하여 각 증폭회로의 증폭시간을 나타내는 값을 구하는 것으로 한다.
상기 구성에 의하면, 발진회로로부터 출력된 시간의 경과와 함께 변화되는 신호는 증폭회로의 출력전압이 소정의 전압에 달하였을 때 상기 증폭회로에 대응하는 보유 회로열에 의하여 보유된다. 따라서, 보유 회로열에 보유된 신호는 대응하는 증폭회로의 증폭시간에 따르는 신호로 된다. 따라서, 시간 계수수단은 보유 회로열에 보유된 신호를 기초로 함으로써 각 증폭회로의 증폭시간을 나타내는 값을 확실하게 구할 수 있다.
또, 상기 A/D 변환기의 발진회로는 링 형상으로 접속된 복수의 지연회로로 이루어지고 발진에 의해 신호의 천이가 순환되는 지연 회로링을 구비하고, 상기 지연 회로링을 구성하는 지연회로의 출력신호를 당해 발진회로의 출력신호로 하는 것으로 한다.
또한, 상기 A/D 변환기의 증폭회로는 제 1 클록 신호에 따라서 일정한 전압을 출력하는 리세트 동작과 증폭동작이 교체되는 것이고, 상기 발진회로는 주파수가 일정한 제 2 클록 신호를 기준으로 하여 상기 지연 회로링의 발진 주파수를 일정하게 제어하는 위상 동기 루프(PLL: Phase Locked Loop)가 구성되어 있고, 상기 제 1 및 제 2 클록 신호는 상기 증폭회로의 증폭동작의 개시와 상기 시간 계수수단의 계수 동작의 개시가 합치하도록 그 주파수 및 위상이 설정되어 있는 것으로 한다.
또, 상기 A/D 변환기의 연산수단은, 상기 시간 계수수단으로부터 출력되는 복수의 값을 기초로 하여, 상기 복수의 증폭회로 중에서 참조전압이 상기 아날로그 신호의 전압보다도 높은 제 1 증폭회로와 참조전압이 상기 아날로그 신호의 전압보다도 낮은 제 2 증폭회로를 특정하고, 상기 제 1 증폭회로의 참조전압과 상기 제 2 증폭회로의 참조전압 사이를 상기 제 2 증폭회로의 증폭시간과 상기 제 1 증폭회로의 증폭시간의 비로 내분하는 점의 전압을 상기 아날로그 신호의 전압으로 판정하는 것으로 한다.
상기 구성에 의하면, 연산수단에 의하여 제 1 증폭회로의 참조전압과 제 2 증폭회로의 참조전압 사이에 있어서의 아날로그 신호의 위치를 상기 제 1 증폭회로의 증폭시간과 상기 제 2 증폭회로의 증폭시간을 이용하여 정밀도 좋게 구할 수 있으므로, 상기 아날로그 신호를 나타내는 디지털 값을 종래보다도 고정밀도로 연산할 수 있다. 또, 계측한 증폭시간을 상대 비교함으로써 A/D 변환을 행하므로 전원전압, 온도에 의한 변환오차를 억제하여 A/D 변환 정밀도를 향상시킬 수 있다.
또, 상기 A/D 변환기의 복수의 증폭회로는 복수의 군으로 나누어져 있고, 상기 시간 계수수단은 상기 복수의 증폭회로의 각 군에 대응하여 블록으로 나누어 구성되어 있는 것으로 한다.
상기 구성에 의하면, A/D 변환기를 LSI에 배치할 때의 레이아웃 상의 자유도가 높아진다.
또한, 상기 A/D 변환기의 변환부는 상기 복수의 증폭회로 중, 참조전압이 상기 아날로그 신호의 전압보다도 낮은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 출력전압을, 참조전압이 상기 아날로그 신호의 전압보다도 높은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 다른쪽의 출력전압을 각각 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 것이다.
상기 구성에 의하면, 상기 아날로그 신호의 A/D 변환에 이용되는 증폭회로의 출력전압이 증폭의 기준으로 되는 전압보다도 높은 측 또는 낮은 측 중 어느 한쪽으로 집중하게 된다. 따라서, 각 증폭회로의 오프셋 전압의 영향이 상쇄되므로 A/D 변환의 정밀도가 향상한다.
그리고, 상기 A/D 변환기의 변환부는 상기 복수의 증폭회로의 증폭시간을, 참조전압이 상기 아날로그 신호의 전압보다도 낮은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 출력전압을, 참조전압이 상기 아날로그 신호의 전압보다도 높은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 다른쪽의 출력전압을 각각 기초로 하여 계수하는 시간 계수수단과, 상기 시간 계수수단에 의하여 계수된 각 증폭회로의 증폭시간을 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 연산하는 연산수단을 구비하는 것으로 한다.
상기 구성에 의하면, 각 증폭회로의 증폭시간은 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차에 대응하기 때문에, 계수한 각 증폭회로의 증폭시간을 기초로 하여 각 참조전압 사이에 있어서의 아날로그 신호의 위치를 구할 수 있으므로 상기 아날로그 신호를 나타내는 디지털 값을 종래보다도 고정밀도로 연산할 수 있다.
또, 본 발명의 목적 달성을 위하여 본 발명이 강구한 해결수단은 아날로그 신호를 디지털 값으로 변환하는 A/D 변환방법으로서, 변환대상의 아날로그 신호의 전압과 소정의 참조전압의 전압차를 증폭하는 복수의 증폭회로를 이용하고, 상기 각 증폭회로의 증폭속도를 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 변환공정을 구비하는 것이다.
상기 구성에 의하면, 증폭회로는 아날로그 신호와 참조전압의 전압차가 클수록 증폭속도가 빨라지는(증폭시간이 짧아짐) 한편, 아날로그 신호와 참조전압과의 전압차가 작을수록 증폭속도가 늦어지기(증폭시간이 길어짐) 때문에, 각 증폭회로의 증폭속도의 차이는 상기 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차의 상위를 나타내게 된다. 따라서, 각 증폭회로의 증폭속도를 기초로 하여 A/D 변환을 행함으로써 아날로그 신호와 각 참조전압의 대소관계만을 A/D 변환의 정보로 하고 있던 종래 기술에서는 구할 수 없었던 각 참조전압에 있어서의 아날로그 신호의 위치를 구할 수 있다. 따라서, 증폭회로가 본질적으로 갖는 오프셋 전압의 편차에 의하여 제한되어 있던 종래의 A/D 변환 정밀도의 한계를 넘어, 보다 고정밀도의 A/D 변환을 실현할 수 있다.
또한, 상기 A/D 변환방법은 참조전압이 상기 아날로그 신호의 전압보다도 높은 제 1 증폭회로의 증폭에 필요한 제 1 시간 및 참조전압이 상기 아날로그 신호의 전압보다도 낮은 제 2 증폭회로의 증폭에 필요한 제 2 시간을 구하는 제 1 공정과, 상기 제 1 증폭회로의 참조전압과 상기 제 2 증폭회로의 참조전압의 사이를 상기 제 2 시간과 상기 제 1 시간과의 비로 내분하는 점의 전압을 상기 아날로그 신호의 전압으로 판정하는 제 2 공정을 구비한 것으로 한다.
상기한 구성에 의하면, 제 1 증폭회로의 참조전압과 제 2 증폭회로의 참조전압 사이에 있어서의 아날로그 신호의 위치를 상기 제 1 증폭회로의 증폭시간과 상기 제 2 증폭회로의 증폭시간을 이용하여 정밀도 좋게 구할 수 있으므로, 상기 아날로그 신호를 나타내는 디지털 값을 종래보다도 고정밀도로 연산할 수 있다. 또한, 계측한 증폭시간을 상대 비교함으로써 A/D 변환을 행하므로 전원전압, 온도에 의한 변환 오차를 억제하여 A/D 변환 정밀도를 향상시킬 수 있다.
그리고, 상기 A/D 변환방법에 있어서의 제 1 공정은 상기 제 1 시간을 상기 제 1 증폭회로의 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 전압을 기초로 하여 구하는 한편, 상기 제 2 시간을 상기 제 2 증폭회로의 정전 출력전압 및 반전 출력전압 중 다른쪽의 전압을 기초로 하여 구하는 것으로 한다.
상기한 구성에 의하면, 상기 아날로그 신호의 A/D 변환에 이용되는 제 1 및 제 2 증폭회로의 출력전압이 증폭의 기준으로 되는 전압보다도 높은 측 또는 낮은 측 중 어느 한쪽으로 집중하게 된다. 따라서, 제 l 및 제 2 증폭회로의 오프셋 전압의 영향이 상쇄되어 A/D 변환의 정밀도가 향상된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
( 실 시 예 )
이하, 본 발명의 일실시예에 의한 A/D 변환기에 대하여 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 의한 A/D 변환기의 구성을 도시한 회로도이다. 도 1에 있어서, 1은 변환대상의 아날로그 신호(Vin)를 발생하는 아날로그 신호원, 2는 참조전압의 상한으로 되는 전압을 출력하는 제 1 정전압원, 3은 참조전압의 하한으로 되는 전압을 출력하는 제 2 정전압원, 4는 후술하는 증폭 회로열(10)을 구성하는 각 차동 증폭회로(1Oa ∼ 1Oh)를 구동하는 제 1 클록 신호로서의 기본 클록(S1)을 출력하는 제 1 클록 발생원, 5는 후술하는 제 1 및 제 2 발진회로(30A, 30B)를 구동하는 제 2 클록 신호로서의 PLL용 클록(S2)을 출력하는 제 2 클록 발생원, 6은 직렬로 접속된 복수의 저항으로 이루어지고, 제 1 정전압원(2)과 제 2 정전압원(3)의 출력 전압차를 분할함으로써 참조전압(Vr1∼Vr8)을 생성하는 저항열, 7은 아날로그 신호(Vin)를 A/D 변환한 결과인 디지털 값을 출력하는 출력단자이다.
10은 아날로그 신호(Vin)와 저항열(6)로부터 출력할 수 있는 참조전압(Vr1∼Vr8)의 전압차를 증폭하는 제 1 ∼ 제 8 차동 증폭회로(10a∼10h)로 이루어진 증폭 회로열이다. 예를 들면, 제 1 차동 증폭회로(1Oa)는 아날로그 신호(Vin)와 참조전압(Vr1)의 전압차를 증폭하여 정전 출력전압(a+) 및 반전 출력전압(a-)을 출력한다. 마찬가지로, 제 2 ∼ 제 8 차동 증폭회로(10b∼10h)는 각각 아날로그 신호(Vin)와 참조전압(Vr2∼Vr8)의 전압차를 증폭하여 정전 출력전압(b+∼h+) 및 반전 출력전압(b-∼h-)을 출력한다.
20A, 20B는 각각 보유 회로열로서의 플립플롭열(FF열)을 복수개 구비한 제 1 및 제 2 플립플롭열군, 30A, 30B는 위상 동기 루프(PLL)로 구성된 제 1 및 제 2 발진회로이고, 이들은 증폭 회로열(1O)을 를 구성하는 각 차동 증폭회로(lOa∼1Oh)의 증폭속도(증폭시간)를 측정하는 것이다. 제 1 플립플롭열군(20A)을 구성하는 각 FF열은 제 1 발진회로(30A)의 출력신호(I1∼I5)를 이용하여 제 1 ∼ 제 4 차동 증폭회로(10a∼10d)의 출력전압(a-, a+∼d-, d+)이 기점으로 되는 전압으로부터 기준으로 되는 전압으로 변화될 때까지의 시간을 나타내는 디지털 값(01+, O1-∼O4+, O4-)을 출력한다. 마찬가지로, 제 2 플립플롭열군(20B)을 구성하는 각 FF 열은 제 2 발진회로(30B)의 출력신호(I1∼I5)를 이용하여 제 5 ∼ 제 8 차동 증폭회로(10e∼10h)의 출력전압(e-, e+∼h-, h+)이 기점으로 되는 전압으로부터 기준으로 되는 전압으로 변화될 때까지의 시간을 나타내는 디지털 값(O5+, O5-∼O8+, O8-)을 출력한다. 제 1 및 제 2 플립플롭열군(20A, 20B)과, 제 1 및 제 2 발진회로(30A, 30B)에 의하여 시간 계수수단(71)이 구성되어 있다.
4l은 제 1 및 제 2 플립플롭열군(20A, 20B)으로부터 출력된 증폭 회로열(1O)의 각 차동 증폭회로(1Oa∼1Oh)의 증폭속도 또는 증폭시간을 나타내는 디지털 값(01+, O1-∼O8+, O8-)을 기초로 하여, 하위의 A/D 변환을 위한 연산을 행하는 시간 연산회로이다. 42는 시간 연산회로(41)의 출력 데이터를 기초로 하여, A/D 변환값을 연산하는 변환값 연산회로이다. 43은 제 1 클록 발생원(4)으로부터 출력된 기본클록(S1)을 기초로 하여 시간 연산회로(41) 및 변환값 연산회로(42)를 동작시키는 클록 신호를 발생하는 클록 발생회로이다. 시간 연산회로(41) 및 변환값 연산회로(42)에 의하여 연산수단(72)이 구성되어 있다. 시간 계수수단(71) 및 연산수단(72)에 의하여 각 차동 증폭회로(1Oa∼1Oh)의 증폭속도를 기초로 하여, 변환대상의 아날로그 신호(Vin)를 나타내는 디지털 값을 구하는 변환부가 구성되어 있다.
이하, 도 1에 도시된 본 실시예에 의한 A/D 변환기의 주요부에 대하여 도 2 ∼ 도 5를 이용하여 더욱 상세하게 설명하기로 한다.
우선, 증폭 회로열(1O)을 구성하는 차동 증폭회로(1Oa∼1Oh)에 대하여 설명하기로 한다. 도 2는 본 실시예에 의한 A/D 변환기에 있어서의 증폭 회로열(l0)을 구성하는 차동 증폭회로(1Oa∼1Oh)의 일례도이고, 도면중 (a)는 차동 증폭회로의 구성의 일례를 도시한 회로도, (b)는 (a)에 도시된 차동 증폭회로의 동작을 도시한 타이밍도이다. 도 2의 (a)에 있어서, 11, 12a, 12b, 15, l6a, 16b는 P형 MOS 트랜지스터(이하「PMOS」라 함)이고, 13a, 13b, 14a, 14b는 N형 MOS 트랜지스터(이하, 「NMOS」라 함)이다.
PM0S(11)는 게이트 단자에 정전압(VB1)이 인가되어 있고 정전류원으로 되어 있다. PMOS(12a, 12b)는 차동쌍의 구성이고, PMOS(12a)의 게이트 단자(차동 증폭회로의 정전 입력단자)에는 아날로그 신호(Vin)가 입력되는 한편, PMOS(12b)의 게이트 단자(차동 증폭회로의 반전 입력단자)에는 참조전압(VrN)(N＝1∼8)이 입력된다. NMOS(13a, 13b)는 게이트 단자에 정전압(VB2)이 인가되어 정전류원으로 되어 있다.
여기에서, 정전류원으로서의 PMOS(11)로부터 PMOS(12a, 12b)의 소스끼리가 접속된 단자로 유입되는 전류를 I1로 하고, NMOS(13a, 13b)에 단자(A, B)로부터 인입되는 전류를 각각 I2로 하며, NMOS 트랜지스터(14a, 14b)로부터 단자(A, B)로 들어가는 전류를 각각 I3으로 한다. 입력전압(Vin)과 참조전압(VrN)이 같을 때는 PMOS(12a, 12b)에 흐르는 전류는 같게 되어 각각 (I1/2)로 된다. 이 때, 단자(A, B)에 있어서, 다음의 수학식과 같은 관계가 성립한다.
I1 / 2 － I2 ＋ I3 ＝ O
차동 증폭회로가 평형 상태일 때 상기의 수학식 1이 성립한다. 이 때, PMOS(15)는 열림 상태(ON 상태)인지 닫힘 상태(OFF 상태)인지에 불구하고 드레인-소스 사이에 전류가 흐르지 않으므로 차동 증폭회로의 출력단자에 있어서의 전압은 변화되지 않는다. 즉, 차동 증폭회로가 평형상태일 때의 정전 출력전압(Vout(+), 반전 출력전압(Vout(-))은 같아진다.
도 2의 (b)에 도시된 바와 같이 전압(Vø)이 L 레벨일 때는 PMOS(15)는 닫힘 상태(ON 상태)가 되어 정전 입력전압(Vin )과 반전 입력전압(Vrn)의 값에 관계없이 차동 증폭회로의 출력전압은 정전·반전 모두 전압 Vs가 된다. 예를 들면, 정전 입력전압(Vin)이 반전 입력전압(VrN) 보다도 높을 때는 PMOS(12b)에는 I1/2 보다도 △I 만큼 많은 전류가 흐르지만, 전류(I2)는 NMOS(13b)의 게이트 전압이 정전압(VB2)이기 때문에 변화되지 않으므로, 단자(B)로 유입되는 전류(I3)는 단자(B) 에 있어서의 키르히호프의 전류 법칙으로부터 △I만큼 감소된다. 마찬가지로, PMOS(12a)에는 I1/2 보다도 △I만큼 적은 전류가 흐르지만, 전류(I2)는 NMOS(13a)의 게이트 전압이 정전압(VB2)이기 때문에 변화되지 않으므로, 단자(A)로 유입되는 전류(I3)는 단자(A)에 있어서의 키르히호프의 전류 법칙으로부터 △I만큼 증가된다. 그 결과, PMOS(16a, 16b)의 전류는 변화되지 않고, 정전 출력단자 및 반전 출력단자로부터는 함께 차동 증폭회로가 평형상태일 때의 전압(Vs)이 출력된다. 이 때의 차동 증폭회로의 동작을 리세트 동작이라 한다.
한편, 전압(Vø)이 H 레벨일 때는 PMOS(15)는 열림 상태(OFF 상태)가 되어 출력전압은 증폭된다. 예를 들면, 정전 입력전압(Vin)이 반전 입력전압(VrN)보다도 높을 때에는 정전 출력단자에는 전류(△I)가 유출되고, 반전 출력단자에는 전류 (△I)가 유입되게 된다. 이로써, 정전 출력단자의 전압(Vout(+))은 상승되는 한편, 반전 출력단자의 전압(Vout(-))은 하강한다. 이 때의 차동 증폭회로의 동작을 증폭동작이라고 한다. PMOS(16a, 16b)가 교차 결합(cross coupling)되는 것은 정전 출력단자와 반전 출력단자의 전압변화의 속도를 증대시키기 때문이다.
다음에, 제 1 및 제 2 플립플롭열군(20A, 20B)에 대하여 설명하기로 한다. 제 1 플립플롭열군(20A)과 제 2 플립플롭열군(20B)은 공통의 구성으로 이루어지므로, 여기에서는 제 1 플립플롭열군(20A)에 대하여 설명하기로 한다.
도 3은 본 실시예에 의한 A/D 변환기에 있어서의 제 1 플립플롭열군(20A)의 구성을 도시한 회로도이다. 도 3에 있어서, 21a, 22a, 21b, 22b, 21c, 22c, 21d, 22d는 입력단자(D1∼D5)에 입력된 신호를 클록 단자(C1)에 입력된 신호 천이의 타이밍으로 보유하여, 보유한 신호를 데이터 출력단자(Q5)로부터 디지털 값으로서 출력하는 보유 회로열로서의 플립플롭열이다.
플립플로열(21a)은 5개의 플립플롭(201∼205)에 의해서 구성되어 있고, 각 플립플롭(201∼205)은 클록단자(C)에 플립플롭열(21a)의 클록단자(C1)에 입력된 신호가 입력되는 동시에, 데이터 입력단자(D)에 플립플롭열(21a)의 입력단자(D1∼D5)에 입력된 신호가 각각 입력된다. 여기에서는, 각 플립플롭(201∼205)은 클록단자(C)에 입력된 신호가 상승되었을 때에 단자(D)에 입력된 신호를 보유하고, 단자(Q)로 출력하는 것으로 한다. 각 플립플롭(201∼205)의 단자(Q)로부터 출력된 신호는 플립플롭열(21a)의 데이터 출력단자(Q5)로부터 5비트의 데이터로서 출력된다. 또, 다른 플립플롭열(21b∼21d, 22a∼22d)도 플립플롭열(21a)과 같은 구성으로 이루어진다(도시생략).
또, 제 1 플립플롭열군(20A)은 도 3에 도시된 바와 같이 비교기(23a, 24a, 23b, 24b, 23c, 24c, 23d, 24d) 및 출력 게이트(25a, 26a, 25b, 26b, 25c, 26c, 25d, 26d)를 구비하고 있다.
비교기(23a∼23d)는 증폭 회로열(10)을 구성하는 제 1 ∼ 제 4 차동 증폭회로(1Oa∼1Od)의 반전 출력전압(a-∼d-)이 그 정전 입력단자에 각각 입력되는 한편, 비교기(24a∼24d)는 증폭 회로열(10)을 구성하는 제 1 ∼ 제 4 차동 증폭회로(10a∼10d)의 정전 출력전압(a+∼d+)이 그 정전 입력단자에 각각 입력된다. 또, 비교기(23a∼23d 및 24a∼24d)의 반전 입력단자에는 각각, 각 차동 증폭회로(1Oa∼1Od)의 증폭속도의 측정 기준으로 되는 기준전압(V1)이 입력된다. 비교기(23a∼23d)의 출력신호는 플립플롭열(21a∼2ld) 각각의 클록단자(C1)에 부여되고, 또, 비교기(24a∼24d)의 출력신호는 플립플롭(22a∼22d) 각각의 클록단자(C1)에 부여된다.
정전 입력단자에 입력된 전압이 반전 입력단자에 입력된 기준전압(V1)을 넘으면 각 비교기의 출력신호는 L 레벨로부터 H 레벨로 변화된다. 이 때, 상기 비교기의 출력신호를 클록단자(C1)로부터 입력하는 플립플롭열은 입력단자(D1∼D5)에 입력된 신호를 보유한다. 예를 들면, 비교기(23a)는 정전 입력단자에 제 1 차동 증폭회로(10a)의 반전 출력전압(a-)이 입력되고, 상기 전압(a-)이 기준전압 (V1)을 넘으면 비교기(23a)의 출력신호는 L 레벨로부터 H 레벨로 변화된다. 플립플롭열(21a)은 클록단자(C1)에 입력된 비교기(23a)의 출력신호의 천이 타이밍에서 입력단자(D1∼D5)에 입력된 신호를 보유한다.
출력 게이트(25a∼25d)는 플립플롭열(21a∼21d)의 출력 데이터를 각각 단자 (D)에 입력하고, 비교기(23a∼23d)의 출력신호를 각각 제어단자(E)에 입력하여 디지털 값(O1-∼O4-)을 각각 출력한다. 또, 출력 게이트(26a∼26d)는 플립플롭열(22a∼22d)의 출력 데이터를 각각 단자(D)에 입력하고, 비교기(24a∼24d)의 출력신호를 각각 제어단자(E)에 입력하여 디지털 값(O1+∼O4+)을 각각 출력한다.
각 출력 게이트(25a∼25d, 26a∼26d)는 다음과 같은 성질을 가진다. 제어단자(E)의 입력 전압이 H 레벨일 때는 단자(D)에 입력된 데이터에 비트 1(H 레벨)을 부가하여 단자(Q)로부터 출력한다. 한편, 제어단자(E)의 입력전압이 L 레벨일 때는 단자(D)에 입력된 데이터에(또는 소정의 데이터에) 비트 0(L 레벨)을 부가하여 단자(Q)로부터 출력한다. 부가한 비트가 1일 때는 나머지 5비트의 데이터는 차동 증폭회로의 증폭속도를 나타내는 데이터로서 유효한 것을 나타내고, 부가한 비트가 0일 때는 나머지 5비트의 데이터는 무시하여도 되는 데이터인 것을 나타내는 것으로 한다. 예를 들면, 출력 게이트(25a)는 제어단자(E)에 입력된 비교기(23a)의 출력신호가 H 레벨일 때 단자(D)에 입력된 플립플롭열(21a)의 출력 데이터에 비트 1을 부가하여, 단자(Q)로부터 출력한다.
다음에, 제 1 및 제 2 발진회로(30A, 30B)에 대하여 설명하기로 한다. 제 1 발진회로(30A)와 제 2 발진회로(30B)는 공통의 구성으로 이루어지므로, 여기에서는 제 1 발진회로(30A)에 대하여 설명하기로 한다.
도 4는 도 1에 나타낸 본 실시예에 의한 A/D 변환기에 있어서의 제 1 발진회로(30A)의 구성을 도시한 회로도이다. 도 4에 있어서, 31은 링 형상으로 접속된 복수(도 4에서는 5개)의 지연회로로서의 반전 증폭기(31l∼315)로 이루어진 지연 회로링이다. 각 반전 증폭기(3l1∼315)는 단자(a)가 입력단자, 단자(b)가 출력단자이고, 제어단자(c)에 인가되는 전압에 의하여 신호 전파시간이 제어된다. 제어단자(c)에 전압을 인가하는 전압을 제어함으로써 지연 회로링(3l)의 발진 주파수를 변화시킬 수 있다. 반전 증폭기(3l1∼315)의 출력단자(b)에 있어서의 전압은 각각 제 1 발진회로(30A)의 출력신호(I1∼I5)로 된다.
32는 제 2 클록 발생원(5)으로부터 단자(CL)에 입력된 PLL용 클록(S2)과 지연 회로링(31)의 출력신호(신호I1)의 위상차를 비교하는 위상 비교기, 33은 위상 비교기(32)로부터 출력된 펄스 신호를 평균화하여 출력하는 로우 패스 필터(LPF), 34는 로우 패스 필터(LPF)(33)의 출력전압을 기초로 하여 지연 회로링(31)의 발진 주파수를 제어하는 제어회로이다. 지연 회로링(31), 위상 비교기(32), 로우 패스필터(33) 및 제어회로(34)에 의하여 위상 동기 루프(PLL)가 구성되고, 지연 회로링(31)의 발진 주파수는 전원전압, 온도가 변화되어도 제 2 클록 발생원(5)이 발생하는 PLL용 클록(S2)의 주파수와 일치한다. 본 실시예에서 이용되는 위상 동기 루프(PLL)는 일반적인 것으로, 그 동작의 상세한 내용은 수 많은 문헌에 기재되어 있으므로 여기에서는 설명을 생략하기로 한다.
본 실시예에 있어서 위상 동기 루프(PLL)를 이용하는 목적은, 전원전압, 온도 등이 변화되어도 지연 회로링(31)의 발진 주파수를 일정하게 보유하기 때문이다. 지연 회로링(31)을 구성하는 반전 증폭기(311∼315)가 동일한 구성이라면 그 지연시간은 각각 같아지므로, 지연 회로링(31)의 발진 주파수를 일정하게 보유할 수 있으면 반전 증폭기 1단당의 지연시간은 지연 회로링(31)의 발진주기의 1/10 (5단의 반전증폭기를 신호가 2주하는 시간이 지연 회로링(31)의 발진주기에 상당함)이므로 일정하게 된다.
도 5는 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)의 시간변화를 나타낸 그래프이다. 도 5에 도시된 바와 같이, 출력신호(I1)의 상승 에지(a)로부터 반전 증폭기 1단당의 지연시간을 거친 후, 출력신호(I2)가 하강(에지 (b))하고, 출력신호(I2)의 하강 에지(b)로부터 반전 증폭기 1단당의 지연시간을 경과한 후, 출력신호(I3)가 상승되는(에지 c) 것과 같이 각 출력신호(I1∼I5)는 반전 증폭기 1단당의 지연시간을 시간 피치로 하여 차례로 변화된다. 신호의 H 레벨을 비트 1로 하고 L 레벨을 비트 0으로 하면 출력신호(I1∼I5)는 도 5의 하단에 도시된 바와 같은 반전 증폭기 1단당의 지연시간을 시간 피치로 하여 변화되는 10 종류의 값을 갖는 5비트의 데이터로 된다. 출력신호(I1∼I5)의 천이 순서는 변하지 않고 항상 일정하다. 따라서, 출력신호(I1∼I5)를 이용함으로써 미소한 시간의 측정을 행할 수 있다.
예를 들면, 시간(t1)에 있어서 출력신호(I1∼I5)를 플립플롭열에 의해서 보유하고, 또 시각(t2)에 있어서 출력신호(I1∼I5)를 플립플롭열에 의하여 보유하며, 보유한 2개의 신호를 비교하면 시각 t1 로부터 t2 까지의 사이에서 3단의 반전 증폭기의 지연시간에 상당하는 시간경과가 있었던 것을 알 수 있다. 이 경우, 반전 증폭기 1단당의 지연시간이 1ns 이라면 시각 t1 로부터 t2 까지의 사이에 3ns의 시간경과가 있었던 것이 된다.
다음에, 도 1에 나타낸 본 실시예에 의한 A/D 변환기의 동작에 대하여 설명하기로 한다.
도 6은 도 1에 나타낸 본 실시예에 의한 A/D 변환기의 동작 개요를 도시한 타이밍도이다. 도 6에 도시된 바와 같이, 증폭 회로열(10)을 구성하는 각 차동 증폭회로(10a∼10h)의 증폭 동작의 개시 타이밍과, 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)를 이용한 증폭시간 계측동작의 개시 타이밍이 합치되도록 기본 클록(S1)의 상승 타이밍을 PLL용 클록(S2)의 상승 타이밍에 일치시키고 있다. 단, PLL용 클록(S2)은 제 1 및 제 2 발진회로(30A, 30B)의 지연 회로링(31)의 발진 주파수를 일정하게 보유하기 위한 기준으로 되는 신호이므로, 반드시 기본 클록(S1)과 같은 신호일 필요는 없다. 따라서, 본 실시예에서는 기본 클록(S1)을 생성하는 제 1 클록 발생원(4)과 PLL용 클록(S2)을 생성하는 제 2 클록 발생원(5)이 독립하여 구성되어 있고, PLL용 클록(S2)은 기본 클록(S1)의 2배의 주파수를 갖는 것으로 하고 있다.
도 6에 도시된 바와 같이, 증폭 회로열(10)을 구성하는 각 차동 증폭회로(10a∼10h)는 기본 클록(S1)이 L 레벨의 기간에서 리세트 동작을 행하고, 기본 클록(S1)이 H 레벨의 기간에서 증폭 동작을 한다. 각 차동 증폭회로(10a∼10h)가 증폭동작을 시작하면 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)를 기초로 하여, 각 차동 증폭회로(lOa∼1Oh)의 증폭속도 즉, 출력전압의 증폭시간의 계측동작이 시작된다.
도 7은 각 차동 증폭회로(10a∼10h)의 출력전압의 증폭시간의 계측동작을 설명하기 위한 도면이다. 도 7의 상단에 도시된 바와 같이, 각 차동 증폭회로(l0a∼10h)는 리세트 기간이 종료되어 증폭기간으로 들어가면 입력전압(Vin)과 참조전압 (VrN)(N=1∼8)의 전압차를 증폭하므로, 출력전압이 변화된다. 또, 차동 증폭회로는 차동출력(정전출력과 반전출력)이지만, 도 7에서는 설명을 위하여 정전 출력전압 및 반전 출력전압 중 한쪽의 출력전압만을 도시한다.
도 7의 하단에 도시된 바와 같이, PLL용 클록(S2)의 주파수는 기본 클록(S1)의 2배이고, PLL용 클록(S2)의 상승 타이밍은 기본 클록(S1)의 천이 타이밍과 일치한다. 한편, 도 4에 도시된 바와 같은 제 1 및 제 2 발진회로(30A, 30B)에 있어서의 위상 동기 루프(PLL)의 제어동작에 의하여 PLL용 클록(S2)과 반전 증폭기(311)의 출력신호(즉, 제 l 및 제 2 발진회로(30A, 30B)의 출력신호(I1))는 주파수 및 위상이 일치한다. 따라서, 도 7의 가운데 부분에 도시된 바와 같이, 증폭 회로열(10)을 구성하는 각 차동 증폭회로(1Oa∼1Oh)가 리세트 동작으로부터 증폭동작으로 변화되는 타이밍과, 제 l 및 제 2 발진회로(30A, 30B)의 출력신호(I1)의 상승 타이밍이 일치한다.
차동 증폭회로의 출력전압이 기점으로 되는 전압(Vs)(리세트 동작에 있어서의 출력전압)으로부터 변화되어 기준으로 되는 전압(V1)(도 3에 도시된 각 비교기의 반전 입력단자에 인가되는 소정의 전압)에 도달하였을 때, 제 1 및 제 2 발진회로(30A, 30B)의 출력신호(I1∼I5)는 상기 차동 증폭회로에 대응하는 플립플롭열에 의하여 보유된다.
예를 들면, 차동 증폭회로(10a)의 반전 출력신호(a-)가 도 7의 상단의 그래프와 같이 변화되었다면 비교기(23a)의 출력신호는 신호(a-)가 전압(V1)을 넘었을 때 L 레벨로부터 H 레벨로 천이되므로, 플립플롭열(21a)은 클록단자(C1)에 입력된 신호가 상승하였을 때 즉, 차동 증폭회로(10a)의 반전 출력신호(a-)가 전압(V 1)에 도달하였을 때 입력단자(D1∼D5)에 입력된 제 1 발진회로(30A)의 출력신호(I 1∼I5)를 보유한다. 출력신호(I1∼I5) 천이 순서는 일정하므로 도 7의 중간부에 도시된 바와 같이, 플립플롭열(21a)에 보유된 출력신호(I1∼I5)로부터 차동 증폭회로(1Oa)의 반전 출력신호(a-)가 전압(V1)에 도달한 타이밍은 지연 회로링(31)에 있어서의 5번째의 신호 천이에 상당하는 것을 알 수 있다. 지연 회로링(31)에 있어서의 반전 증폭기 1단당의 신호 천이시간을 1ns로 하면, 차동 증폭회로(10a)는 5ns (단, 1ns의 양자화 오차를 포함)의 증폭시간을 필요로 한 것이 된다.
이렇게 하여, 증폭 회로열(1O)을 구성하는 각 차동 증폭회로(1Oa∼1Oh)의 증폭시간을 계측할 수 있다.
다음에, 증폭 회로열(1O)을 구성하는 각 차동 증폭회로(1Oa∼1Oh)의 증폭시간을 이용하여 행해지는 본 실시예에 의한 A/D 변환의 원리에 대하여 도 8을 참조하여 설명하기로한다.
도 8의 (a) 는 차동 증폭회로(10a∼10f)의 반전 출력전압(a-∼f-)을 나타내는 그래프이다. 도 8의 (a)에서는, 아날로그 신호(Vin)가 제 3 차동 증폭회로(10c)의 참조전압(Vr3)과 제 4 차동 증폭회로(1Od)의 참조전압(Vr4) 사이의 전압을 갖는 경우를 나타낸다.
각 차동 증폭회로(1Oa∼1Oh)의 반전 출력전압을 VoN-, 정전 출력전압을 VoN+(N=1∼8)로 하면, 전압(VoN-, VoN+)은 각각 다음과 같은 수학식으로 나타난다.
VoN- ＝ -G·(Vin － VrN) ＋ Vs
VoN+ ＝ G·(Vin － VrN) ＋ Vs
여기에서, G(＞0)는 각 차동 증폭회로(10a∼10h)의 전압 이득이다. 신호(Vin)가 참조전압(Vr3, Vr4) 사이의 전압을 가질 때, 수학식 2로부터
Vo1-＞Vo2-＞Vo3-＞Vs＞Vo4-＞Vo5-＞Vo6-＞Vo7-＞Vo8-로 되고, 따라서,
a-＞b-＞c-＞Vs＞d-＞e-＞f-＞g-＞h-
로 된다. 수학식 4로부터 알 수 있는 바와 같이, 제 1 ∼ 제 3 차동 증폭회로(10a∼10c)의 반전 출력전압(a-, b-, c-)은 전압(Vs)로부터 상승하여 전압(V1)을 상회하는 한편, 제 4 ∼ 제 8 차동 증폭회로(10d∼10h)의 반전 출력전압(d-, e-, f-, g-, h-)은 전압(Vs)으로부터 하강되므로 전압(V1)을 초과하는 일은 없다. 그 대신, 제 4 ∼ 제 8 차동 증폭회로(10d∼10h)는 그 정전 출력전압(d+, e+, f+, g+, h+)이 전압(V1)을 상회한다.
따라서, 제 3 차동 증폭회로(10c)의 반전 출력신호(c-)가 전압(V1)을 초과하고, 또, 제 4 차동 증폭회로(1Od)의 정전 출력신호(d+)가 전압(V1)을 초과한 것 때문에 아날로그 신호(Vin)는 참조전압(Vr3, Vr4) 사이의 전압을 갖는 것임을 알 수 있다. 이점으로부터 아날로그 신호(Vin)의 상위 A/D 변환값을 구할 수 있다.
본 실시예에 의한 A/D 변환기에서는 각 차동 증폭회로(10a∼10h)의 증폭시간을 이용하여 아날로그 신호(Vin)를 더욱 정밀하게 A/D 변환한다. 이것이 하위의 A/D 변환이다. 하위의 A/D 변환은 다음과 같이 하여 행해진다.
도 8의 (b)는 제 1 ∼ 제 3 차동 증폭회로(10a∼10c)의 반전 출력전압(a-∼c-)과 제 4 ∼ 제 6 차동 증폭회로(10d∼10f)의 정전 출력전압(d+∼f+)을 나타내는 그래프이다. 또, 이 그래프의 아래에는 각 출력전압이 전압(V1)에 달할 때 까지의 시간을 나타낸다. t1∼t3은 각각 제 1 ∼ 제 3 차동 증폭회로(10a∼10c)의 반전 출력전압(a-∼c-)이 전압(V1)에 달할 때 까지의 시간, t4∼t6은 각각 제 4 ∼ 제 6 차동 증폭회로(10d∼10f)의 정전 출력전압(d+∼f+)이 전압(V1)에 달할 때 까지의 시간을 나타낸다.
여기에서, 시간 tN(N＝1∼8)과 아날로그 신호(Vin) 및 참조전압(VrN)(N＝ 1∼8)의 관계는 근사적으로 다음과 같은 수학식으로 나타난다.
Vin ＜VrN 일 때
tN ＝ -H / ( Vin - VrN )
Vin ＞VrN 일 때
tN ＝ H / ( Vin - VrN )
수학식 5, 6에 있어서, H(＞0)은 차동 증폭회로의 설계에 의하여 결정되는 비례 정수이다. 현재, Vin ＜VrN이 성립되는 것은 N＝1∼3일 때이고, Vin＞VrN이 성립되는 것은 N＝4∼8일 때이다.
제 3 차동 증폭회로(10c)에 있어서의 아날로그 신호(Vin)와 참조전압(Vr3)의 전압차의 절대값은 제 1 및 제 2 차동 증폭회로(10a, 10b)에서의 아날로그 신호(Vin )와 참조전압의 전압차의 절대값 보다도 작으므로 시간 t3은 시간(t1, t2)보다도 길어진다. 한편, 제 4 차동 증폭회로(10d)에 있어서의 아날로그 신호(Vin)와 참조전압(Vr4)의 전압차의 절대값은 제 5 ∼ 제 8 차동 증폭회로(10e∼1Oh)에 있어서의 아날로그 신호(Vin)와 참조전압의 전압차의 절대값 보다도 작으므로, 시간(t4)은 시간(t5∼t8) 보다도 길어진다. 수학식 5, 6으로부터,
t3 ＝ -H / ( Vin - Vr3 )
t4 ＝ H / ( Vin - Vr4 )
여기에서, 시간(t3)과 시간(t4)의 비를 취하면,
t3 / t4 ＝ -( Vin － Vr4 ) / ( Vin － Vr3 )
로 되고, 수학식 9를 Vin에 대하여 풀면,
Vin ＝ (t3 · Vr3 ＋ t4 ＋ Vr4 ) / ( t3 ＋ t4 )
로 된다.
수학식 10은 시간(t3, t4)으로부터 참조전압(Vr3, Vr4) 사이에 있어서의 아날로그 신호(Vin)의 위치를 구할 수 있는 것을 나타낸다. 즉, 수학식 10과 소위 내분 공식과의 유사관계로부터 아날로그 신호(Vin)는 참조전압(Vr3, Vr4)을 t4 : t3으로 내분하는 위치에 있는 것을 알 수 있다(도 8의 (c) 참조). 따라서, 수학식 (10)을 이용함으로써, 아날로그 신호(Vin) 하위의 A/D 변환값을 구할 수 있다. 제 1 및 제 2 발진회로(30A, 30B)에 있어서의 양자화 시간(지연회로 링(31)을 구성하는 반전 증폭기 1단당의 신호 지연시간)을 세분화함으로써 시간(t3, t4)을 보다 세밀하게 계측할 수 있고, 이로써 아날로그 신호(Vin)의 하위의 A/D 변환값을 보다 정밀하게 구할 수 있다.
각 차동 증폭회로(1Oa∼1Oh)의 증폭시간을 나타내는 디지털 값을 기초로 한 하위의 A/D 변환을 위한 연산(수학식 10의 연산)은 시간 연산회로(41)에 의하여 행해지고, 변환값 연산회로(42)는 시간 연산회로(41)에 의하여 얻어진 데이터로부터 상위 A/D 변환값 및 하위 A/D 변환값을 구하고, 이들을 합쳐 변환대상의 아날로그 신호(Vin)를 나타내는 디지털 값을 연산한다.
또, 수학식 10은, 수학식 5, 6의 관계가 성립하는 것을 전제로 하여 구한 것이다. 즉, 차동 증폭회로에 있어서 증폭시간과 입력 전압차가 반비례하는 것으로 근사하여, 2개의 참조전압 사이를 증폭시간의 비로 내분하는 점의 전압을 아날로그 신호의 전압으로서 구하고 있다. 이로써, 하위의 A/D 변환은 간편한 연산에 의하여 실현되게 된다. 하위의 A/D 변환을 보다 고정밀도로 행하기 위해서는 실제의 차동 증폭회로에 있어서의 증폭속도와 입력 전압차의 지수 함수적인 관계도 고려하여 연산을 행하면 된다.
본 실시예에서는 도 8의 (b) 에 도시된 바와 같이, 참조전압이 아날로그 신호(Vin) 보다도 작은 차동 증폭회로에 대해서는 정전 출력전압을, 참조전압이 아날로그 신호(Vin)의 전압보다도 큰 차동 증폭회로에 대해서는 반전 출력전압을 하위의 A/D 변환을 하기 위하여 이용하고 있다. 이것은, 각 차동 증폭회로의 동적 오프셋이 A/D 변환 정밀도에 부여하는 영향을 완화하기 때문이다.
동적 오프셋에 대하여 도 9를 이용하여 설명하기로 한다. 현재, 도 9에 도시된 바와 같은 입력 전압차 △V를 증폭하여 전압(Vout)을 출력하는 증폭회로를 상정한다. 도 9의 (b)에 도시된 바와 같이, 입력 전압차 △V가 V1(＞O)일 때와 -V2(＜O)일 때에 있어서 출력전압(Vout)과 기준전압(Vs)의 차가 같은 경우, V1과 V2의 차를 동적 오프셋이라 한다. 이상적인 차동 증폭회로에서는 동적 오프셋은 0 이지만, 실제로는 제조 프로세스 등에 기인하여 동적 오프셋은 O으로는 되지 않는다. 동적 오프셋이 0이 아니라는 것은 입력 전압차(AV)의 절대값이 같은 경우에도 그 값의 정부에 의하여 출력전압(Vout)과 기준전압(Vs)의 차가 다른 것을 의미한다.
도 10은 본 실시예에 있어서 동적 오프셋의 영향을 완화할 수 있는 이유를 설명하기 위한 도면이다. 도 10의 (a)에 도시된 바와 같이, 아날로그 신호(Vin)가 참조전압(Vr4)보다도 높고 참조전압(Vr3)보다도 낮은 경우를 고려할 수 있다. 이 경우, 제 4 차동 증폭회로(10d)는 정전 입력전압(아날로그 신호(Vin))이 반전 입력전압(참조전압(Vr4))보다도 높으므로 입력 전압차 △V는 정(+)이다. 한편, 제 3 차동 증폭회로(10c)는 정전 입력전압(아날로그신호(Vin))이 반전 입력전압(참조전압(Vr3))보다도 낮으므로 입력 전압차 △V는 부(-)이다. 입력 전압차 △V의 정부가 다르므로 제 3 및 제 4 차동 증폭회로(10c, 10d) 모두 정전 출력전압을 A/D 변환에 이용하면 동적 오프셋의 존재에 의하여 A/D 변환값에 오차가 생긴다. 제 3 및 제 4 차동 증폭회로(10c, 10d) 모두 반전 출력전압을 이용하는 경우도 마찬가지이다.
한편, 도 10의 (b)에 도시된 바와 같이, 차동 증폭회로의 특성으로부터 정전 입력전압이 A이고 또한 반전 입력전압이 B인 차동 증폭회로의 정전 출력전압은 반전 입력전압이 A이고 또한 정전 입력전압이 B인 차동 증폭회로의 반전 출력전압과, 동적 오프셋의 면에서 보아 등가인 것을 알 수 있다.
따라서, 도 10의 (a)에 도시된 바와 같이, 제 3 차동 증폭회로(10c)의 반전 출력전압 및 제 4 차동 증폭회로(10d)의 정전 출력전압을 A/D 변환에 이용하는 경우는, 도 10의 (c)에 도시된 경우와 등가가 된다. 즉, 동적 오프셋의 면에서 보면, 제 3 차동 증폭회로(10c)는 상대적으로 높은 참조전압(Vr3)이 정전 입력전압으로 되어 상대적으로 낮은 아날로그 신호(Vin )가 반전 입력전압으로 되는 동시에, 정전 출력전압이 하위의 A/D 변환에 이용된다. 그 결과, 제 3 및 제 4 차동 증폭기(10c, 10d)는 입력 전압차 △V의 정부(正負)가 같고 또한 함께 그 정전 출력전압이 A/D 변환에 이용되므로, 동적 오프셋은 상쇄되게 된다. 도 10의 (a), (c)에서는, A/D 변환에 이용되는 출력 전압에는 O을, 이용되지 않는 출력전압에는 ×을 붙이고 있다.
따라서, 하위의 A/D 변환을 행하기 위하여 참조전압이 아날로그 신호(Vin)보다도 작은 차동 증폭회로에 대해서는 정전 출력전압을, 참조전압이 아날로그 신호 (Vin)의 전압보다도 큰 차동 증폭회로에 대해서는 반전 출력전압을 이용함으로써, 각 차동 증폭회로의 동적 오프셋이 A/D 변환 정밀도에 부여되는 영향을 완화할 수 있다. 물론, 참조전압이 아날로그 신호(Vin)보다도 작은 차동 증폭회로에 대해서는 반전 출력전압을, 참조전압이 아날로그 신호(Vin)의 전압보다도 큰 차동 증폭회로에 대해서는 정전 출력전압을 이용하여도 마찬가지로 각 차동 증폭회로의 동적 오프셋이 A/D 변환 정밀도에 부여하는 영향을 완화시킬 수 있다.
또, 실제의 A/D 변환기에서는 아날로그 신호(Vin)가 참조전압과 거의 같기 때문에, 정전 출력전압이나 반전 출력전압도 함께 거의 변화되지 않고 전압(V1)에 달하지 않는 차동 증폭회로가 존재하는 경우가 있다. 이러한 경우에는, 다음과 같이 하여 A/D 변환을 행한다.
도 11의 (a)는 차동 증폭회로(lOa∼1Oe)의 반전 출력전압(a-∼e-)을 나타내는 그래프이다. 도 11의 (a)에서는, 아날로그 신호(Vin)가 제 3 차동 증폭회로(10c)의 참조전압(Vr3)과 거의 같은 전압을 갖는 경우를 나타내고, 제 3 차동 증폭회로(10c)의 정전 출력전압(c+)도 아울러 나타낸다. 또, 도 11의 (b)는 제 1 ∼ 제 3 차동 증폭회로(10a∼10c)의 반전 출력전압(a-∼c-) 및 제 3 ∼ 제 5 차동 증폭회로(10c∼10e)의 정전 출력전압(c+∼e+)을 나타내는 그래프이다. 또, 도 11의 (b)의 그래프 아래에는 각 출력전압이 전압(V1)에 달할 때 까지의 시간을 나타내고, t1, t2는 각각 제 1 및 제 2 차동 증폭회로(10a, 10b)의 반전 출력전압(a-, b-)이 전압(V1)에 달할 때 까지의 시간, t4∼t5는 각각 제 4 및 제 5 차동 증폭회로(10d, 10e)의 정전 출력전압(d+, e+)이 전압(V1)에 달할 때 까지의 시간을 나타낸다.
도 11의 (a) 에 도시된 바와 같이, 이 경우에는, 제 3 차동 증폭회로(10c)는 아날로그 신호(Vin)와 참조전압(Vr3)의 전압차를 검지할 수 없으므로, 반전 출력전압(c-), 정전 출력전압(c+)은 전압(Vs)으로부터 변화되지 않는지 또는 변화되었다고 하여도 증폭 기간 내에서 기준으로 되는 전압(V1) 까지는 달하지 않는다. 따라서, 도 11의 (b)에 도시된 바와 같이, 시간(t3)의 데이터가 얻어지지 않게 되므로, 시간(t2, t2)을 이용하여 A/D 변환을 행한다. 하위의 A/D 변환은 다음과 같은 수학식에 따라서 아날로그 전압(Vin)의 내분점을 구함으로써 행한다.
Vin ＝ ( t2 · Vr2 ＋ t4 · Vr4 ) / ( t2 ＋ t4 )
상위의 A/D 변환은 증폭 회로열(10)을 구성하는 차동 증폭회로(10a∼10h) 중에서 증폭시간이 가장 긴 것과 2번째로 긴 것을 구함으로써 행한다. 예를 들면, 이미 설명한 도 8에 도시된 바와 같은 경우에서는, 제 4 차동 증폭회로(10d)의 증폭시간이 가장 길고 다음에 제 3 차동 증폭회로(10c)의 증폭시간이 길므로, 입력된 아날로그 신호(Vin)는 참조전압(Vr3, Vr4) 사이에 있다고 판단한다. 이에 반하여, 도 11에 도시된 바와 같은 경우에서는, 제 4 차동 증폭회로(10d)의 증폭시간이 가장 길고 다음에 제 2 차동 증폭회로(10b)의 증폭시간이 길고, 제 3 차동 증폭회로(10c)의증폭시간을 나타내는 데이터가 존재하지 않으므로, 아날로그 신호(Vin)는 참조전압(Vr3)과 거의 동등하다고 판단한다. 이점으로부터 A/D 변환값의 상이 비트를 구할 수 있다.
또, 본 실시예에 의한 A/D 변환기는 블록 분할(유니트화)이 가능하다. 도 1에 도시된 A/D 변환기에서는, 플립플롭열군 및 발진회로가 각각 2개씩 구성되어 있고, 제 1 플립플롭열군(20A), 제 1 발진회로(30A) 및 제 1 ∼ 제 4 차동 증폭회로(10a∼10d)에 의하여 1개의 블록이 구성되고, 제 2 플립플롭열군(20B), 제 2 발진회로(30B) 및 제 5 ∼ 제 8 차동 증폭회로(10e∼10h)에 의해서 또 다른 블록이 구성된 형으로 되어있다.
본 실시예에 의한 A/D 변환기에 있어서 블록화가 가능한 이유에 대하여 설명하기로 한다.
A/D 변환기를 고정밀도화 하기 위해서는, 일반적으로는 복수의 증폭기의 출력신호의 상대값을 이용함으로써 변환 정밀도를 향상시킨다. 이 점에 대해서는 본 실시예에 의한 A/D 변환기에 있어서도 마찬가지이다. 본 실시예에 의한 A/D 변환기가 일반적인 고정밀도 A/D 변환기와 다른 것은, 복수의 증폭기의 출력신호를 아날로그 신호 그대로 이용하는 것이 아니라 복수의 증폭기의 증폭시간을 디지털 값으로 변환한 뒤에 A/D 변환의 고정밀도화에 이용하는 점이다.
일반적인 고정밀도 A/D 변환기는 복수의 증폭기의 출력신호를 아날로그 신호 그대로 상대 비교하기 때문에, 각 증폭기의 출력 신호선 길이의 편차가 A/D 변환 정밀도에 영향을 부여함으로써 레이아웃상 제약을 받는다. 변환 오차가 생기지 않도록 각 증폭기의 출력 신호선의 길이를 같게 하고자 하면, 변환 비트수가 증가한 경우에는 도 12의 (a)에 도시된 바와 같은 세로 길이의 레이아웃으로 되어 버린다.
이에 대하여 본 실시예에 의한 A/D 변환기는 각 증폭기의 증폭시간을 디지털 값으로 변환한 뒤에, 복수의 증폭기 사이에서 그 디지털 값의 상대적인 비교를 행한다. 따라서, 각 증폭기의 출력 신호선 길이의 편차가 A/D 변환 정밀도에 영향을 주는 일이 없으므로, 일반적인 고정밀도 A/D 변환기보다도 레이아웃 상의 자유도가 높아지고, 도 12의 (b)에 도시된 바와 같은 블록 분할된 레이아웃에 전개할 수 있다.
또, 제 1 및 제 2 플립플롭열군(20A, 20B)에 있어서, 비교기를 생략하여 각 차동 증폭회로의 출력전압을 각 플립플롭열의 단자(C1)에 직접 입력하는 구성으로 하여도 된다. 이 경우, 증폭시간 측정의 기준으로 되는 전압(V1)은, 예를 들면 제 1 및 제 2 플립플롭열군(20A, 20B)을 구성하는 각 플립플롭에 클록 신호의 임계값 전압으로서 설정하면 된다.
또, 제 1 및 제 2 플립플롭열군(20A, 20B)에 있어서, 각 차동 증폭회로의 정전 출력전압 및 반전 출력전압을 공통의 플립플롭열에 입력하는 구성으로 함으로써, 플립플롭열을 반감하는 것도 가능하다. 이 경우에는, 각 차동 증폭회로의 증폭시간을 나타내는 디지털 값은 각 차동 증폭회로에 대하여 1개로 되어 그 개수가 반감한다. 단, 하위의 A/D 변환값을 정밀도 좋게 디지털 보정하기 위해서는 본 실시예와 같이 각 차동 증폭회로의 정전 출력전압 및 반전 출력전압 각각에 대하여 플립플롭열이 설정된 구성쪽이 바람직하다.
또, 각 플립플롭열을 구성하는 플립플롭의 개수는 5에 한정되는 것은 아니고, 발진회로로부터 출력되는 출력신호의 수에 맞추어 설정하면 된다.
또, 본 실시예에서는 각 차동 증폭회로는 일정한 전압을 출력하는 리세트 동작과 증폭동작이 교체되는 것으로 하였으나, 본 발명은 이에 한정되는 것은 아니고, 각 차동 증폭회로는 리세트 동작을 행하지 않아도 상관없다. 즉, 본 실시예에서는, 증폭시간을 계측하는 기점으로 되는 전압으로서 리세트 동작에 의하여 설정한 전압(Vs)을 이용하였으나, 그 대신에, 각 차동 증폭회로의 최대 또는 최소 출력전압을, 증폭시간을 계측하는 기점전압으로 하여도 된다.
본 발명에 의한 A/D 변환은 종래의 보간 기술 즉, 정밀도 향상을 위하여 전압을 일단 홀드하고, 증폭하여 보간을 행하는 A/D 변환과 비교하면 처리 속도가 각별히 빠르다. 종래의 보간 기술에서는, 아날로그 신호가 속하는 전압 범위를 증폭하고, 증폭한 전압 범위에 있어서 하위의 A/D 변환을 행함으로써 정밀도를 향상시키고 있었다. 그런데, 이 방법에서는 높은 증폭율로 전압을 증폭해야 하며, 상기 전압 증폭에 긴 시간이 걸리고, 결과적으로 A/D 변환의 고속화는 곤란하였다. 예를 들면, 전압범위 8mV의 사이를 4비트(＝16계조) 보간한다고 하면, 16배라는 높은 증폭율로 전압을 증폭해야만 하고, 그 때문에 긴 전압 증폭시간을 필요로 하였다.
이에 대하여, 본 발명에서는 상위의 A/D 변환일 때의 각 증폭회로의 증폭시간을 계측하고, 상기 증폭시간을 기초로 하여 하위의 A/D 변환을 행하므로, 종래의 보간 기술과 같이 긴 전압 증폭시간을 필요로 하지 않고, 종래보다도 각별하게 고속으로(예를 들면, 500MHz 이상), 게다가 고정밀도의 A/D 변환을 행할 수 있다. 따라서, 본 발명에 의하여 고속성과 고정밀도를 함께 겸비한 A/D 변환을 실현할 수 있다.
본 발명에 의하여 실현할 수 있는 고속이고 또한 고정밀도의 A/D 변환은 여러 가지의 용도가 고려된다. 그 일례로서, 예를 들면, 자기기록 매체(DVD, HDD, PD, MO 등)로부터의 신호 판독이 있다. 도 13은 DVD 시스템의 신호 판독부의 개략 구성도이다. 도 13에 있어서, 81은 DVD, 82는 레이저 발진기, 83은 레이저 수광부, 84는 필터용 증폭기(AMP), 85는 A/D 변환기, 86은 디지털 신호 처리부(DSP)이다. 또, 87은 판독된 디지털 신호의 출력단자이고, 후단의 회로(예를 들면, 디지털 신호를 화상으로 변환하기 위한 회로)에 접속되어 있다.
레이저 발진기(82)로부터 출력된 레이저파는 DVD(81)에 의하여 변조(예를 들면, 주파수 변조)되고, 이 변조파는 레이저 수광부(83)에 의하여 상기 신호로 변환된다. 상기 전기 신호는 필터용 증폭기(84)에 의하여 증폭되는 동시에 파형을 정형시켜 A/D 변환기(85)에 의하여 디지털 신호로 변환된다.
이 때, 상기 신호의 변조 주파수는 높고, 또한 디지털 데이터의 정밀도도 높은 레벨이 요구되므로, A/D 변환기(85)로서 고속이고 또한 고정밀도의 것이 필요하게 된다. 장래, 자기 기록매체의 기록밀도가 더욱 높아지고, 판독 정밀도도 향상시킴에 따라 A/D 변환기(85)에 대한 고속화 및 고정밀도화의 요구는 더욱 강해지는 것은 필연이고, 본 발명의 중요성은 점점 높아지는 것으로 생각된다.
이상과 같이 본 발명에 의하면, 각 증폭회로의 증폭속도의 상위는 변환대상의 아날로그 신호의 전압과 각 증폭회로의 참조전압의 전압차의 상위를 반영하므로, 각 증폭회로의 증폭속도에 기초하여 A/D 변환을 행함으로써, 아날로그 신호와 각 참조전압의 대소관계만을 A/D 변환의 정보로 하고 있던 종래 기술에서는 구할 수 없었던 각 참조전압 사이에 있어서의 아날로그 신호의 위치를 구할 수 있고, 따라서, 증폭회로가 본질적으로 갖는 오프셋 전압의 편차에 의하여 제한되어 있던 종래의 A/D 변환 정밀도의 한계를 넘어 보다 고정밀도의 A/D 변환을 실현할 수 있다.
또, 본 발명에 의하면, 각 증폭회로의 증폭시간을 계측한 뒤에, 제 1 증폭회로의 참조전압과 제 2 증폭회로의 참조전압 사이의 변환대상의 아날로그 신호의 위치를, 제 1 증폭회로의 참조전압과 제 2 증폭회로의 참조전압 사이를 상기 제 1 증폭회로의 증폭시간과 상기 제 2 증폭회로의 증폭시간의 비로 내분함으로써 정밀도 좋게 구할 수 있고, 또, 계측한 증폭시간을 상대 비교함으로써 A/D 변환을 행하므로 전원전압, 온도에 의한 변환오차를 억제하여 A/D 변환 정밀도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 각 증폭회로 중 참조전압이 변환대상의 아날로그 신호의 전압보다도 낮은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 출력전압을, 참조전압이 변환 대상의 상기 아날로그 신호의 전압보다도 높은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 다른쪽의 출력전압을 각각 기초로 하여 A/D 변환을 행함으로써, 상기 아날로그 신호의 A/D 변환에 이용되는 증폭회로의 출력전압이 증폭의 기준으로 되는 전압보다도 높은 측 또는 낮은 측 중 어느 한쪽으로 집중하게 된다. 따라서, 각 증폭회로의 오프셋 전압의 영향이 상쇄되므로 A/D 변환의 정밀도가 향상된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (12)

  1. 아날로그 신호를 디지털 값으로 변환하는 A/D 변환기에 있어서,
    변환 대상의 아날로그 신호의 전압과 소정의 참조 전압의 전압차를 증폭하는 복수의 증폭회로와,
    상기 각 증폭회로의 증폭 속도를 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 변환부를 포함하는 것을 특징으로 하는 A/D 변환기.
  2. 제 1 항에 있어서,
    상기 변환부는,
    상기 복수의 증폭회로의 증폭시간을 각각 계수하여, 각 증폭회로의 증폭시간을 나타내는 값을 출력하는 시간 계수수단과,
    상기 시간 계수수단으로부터 출력되는 복수의 값을 기초로 하여, 상기 아날로그 신호를 나타내는 디지털 값을 연산하는 연산수단을 포함하는 것을 특징으로 하는 A/D 변환기.
  3. 제 2 항에 있어서,
    상기 시간 계수수단은,
    시간의 경과와 함께 변화되는 신호를 출력하는 발진회로와,
    상기 복수의 증폭회로 각각에 대응하여 설정되어 있고, 대응하는 증폭회로의 출력전압이 소정의 전압에 달하였을 때, 상기 발진회로의 출력신호를 보유하는 복수의 보유 회로열을 포함하고,
    상기 복수의 보유 회로열이 보유한 신호를 기초로 하여, 각 증폭회로의 증폭시간을 나타내는 값을 구하는 것을 특징으로 하는 A/D 변환기.
  4. 제 3 항에 있어서,
    상기 발진회로는,
    링 형상으로 접속된 복수의 지연회로로 이루어지고, 발진에 의해 신호의 천이가 순환되는 지연 회로링을 포함하고,
    상기 지연 회로링을 구성하는 지연회로의 출력신호를, 당해 발진회로의 출력신호로 하는 것을 특징으로 하는 A/D 변환기.
  5. 제 4 항에 있어서,
    상기 증폭회로는, 제 1 클록신호에 따라 일정한 전압을 출력하는 리세트 동작과 증폭 동작이 교체되는 것이고,
    상기 발진회로는 주파수가 일정한 제 2 클록 신호를 기준으로 하여 상기 지연 회로링의 발진 주파수를 일정하게 제어하는 위상 동기 루프(PLL: Phase Locked Loop)가 구성되어 있고,
    상기 제 l 및 제 2 클록 신호는 상기 증폭회로의 증폭 동작의 개시와 상기 시간 계수수단의 계수 동작의 개시가 합치되도록 그 주파수 및 위상이 설정되어 있는 것을 특징으로 하는 A/D 변환기.
  6. 제 2 항에 있어서,
    상기 연산수단은,
    상기 시간 계수수단으로부터 출력되는 복수의 값을 기초로 하여, 상기 복수의 증폭회로 중에서 참조전압이 상기 아날로그 신호의 전압보다도 높은 제 1 증폭회로와 참조전압이 상기 아날로그 신호의 전압보다도 낮은 제 2 증폭회로를 특정하고, 상기 제 1 증폭회로의 참조전압과 상기 제 2 증폭회로의 참조전압 사이를 상기 제 2 증폭회로의 증폭시간과 상기 제 1 증폭회로의 증폭시간의 비로 내분하는 점의 전압을 상기 아날로그 신호의 전압으로 판정하는 것을 특징으로 하는 A/D 변환기.
  7. 제 2 항에 있어서,
    상기 복수의 증폭회로는 복수의 군으로 나누어져 있고,
    상기 시간 계수수단은 상기 복수의 증폭회로의 각 군에 대응하여 블록으로 나누어 구성되어 있는 것을 특징으로 하는 A/D 변환기.
  8. 제 1 항에 있어서,
    상기 변환부는,
    상기 복수의 증폭회로 중 참조전압이 상기 아날로그 신호의 전압보다도 낮은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 출력전압을, 참조전압이 상기 아날로그 신호의 전압보다도 높은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 다른쪽의 출력전압을 각각 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 것을 특징으로 하는 A/D 변환기.
  9. 제 8 항에 있어서,
    상기 변환부는,
    상기 복수의 증폭회로의 증폭시간을, 참조전압이 상기 아날로그 신호의 전압보다도 낮은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 출력전압을, 참조전압이 상기 아날로그 신호의 전압보다도 높은 증폭회로에 대해서는 정전 출력전압 및 반전 출력전압 중 다른쪽의 출력전압을 각각 기초로 하여 계수하는 시간 계수수단과,
    상기 시간 계수수단에 의하여 계수된 각 증폭회로의 증폭시간을 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 연산하는 연산수단을 포함하는 것을 특징으로 하는 A/D 변환기.
  10. 아날로그 신호를 디지털 값으로 변환하는 A/D 변환방법에 있어서,
    변환 대상의 아날로그 신호의 전압과 소정의 참조전압의 전압차를 증폭하는 복수의 증폭회로를 이용하고,
    상기 각 증폭회로의 증폭속도를 기초로 하여 상기 아날로그 신호를 나타내는 디지털 값을 구하는 것을 특징으로 하는 A/D 변환방법.
  11. 제 10 항에 있어서,
    참조전압이 상기 아날로그 신호의 전압보다도 높은 제 l 증폭회로의 증폭에 필요한 제 1 시간 및 참조전압이 상기 아날로그 신호의 전압보다도 낮은 제 2 증폭회로의 증폭에 필요한 제 2 시간을 구하는 제 1 공정과,
    상기 제 1 증폭회로의 참조전압과 상기 제 2 증폭회로의 참조전압 사이를 상기 제 2 시간과 상기 제 1 시간의 비로 내분하는 점의 전압을 상기 아날로그 신호의 전압으로 판정하는 제 2 공정을 포함하는 것을 특징으로 하는 A/D 변환방법.
  12. 제 11 항에 있어서,
    상기 제 1 공정은,
    상기 제 1 시간을 상기 제 1 증폭회로의 정전 출력전압 및 반전 출력전압 중 어느 한쪽의 전압을 기초로 하여 구하는 한편, 상기 제 2 시간을 상기 제 2 증폭회로의 정전 출력전압 및 반전 출력전압 중 다른쪽의 전압을 기초로 하여 구하는 것을 특징으로 하는 A/D 변환방법.
KR1019970061787A 1996-11-21 1997-11-21 아날로그/디지털 변환기 및 아날로그/디지털 변환방법 KR19980042649A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-310244 1996-11-21
JP31024496 1996-11-21

Publications (1)

Publication Number Publication Date
KR19980042649A true KR19980042649A (ko) 1998-08-17

Family

ID=18002920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970061787A KR19980042649A (ko) 1996-11-21 1997-11-21 아날로그/디지털 변환기 및 아날로그/디지털 변환방법

Country Status (6)

Country Link
US (1) US5945935A (ko)
EP (1) EP0844740B1 (ko)
KR (1) KR19980042649A (ko)
CN (1) CN1123122C (ko)
DE (1) DE69719296T2 (ko)
TW (1) TW398115B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735930B1 (ko) * 1999-07-16 2007-07-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 아날로그-디지털 변환기

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885396B1 (en) * 1998-03-09 2005-04-26 Micron Technology, Inc. Readout circuit with gain and analog-to-digital a conversion for image sensor
US6392581B1 (en) * 2000-03-17 2002-05-21 Hughes Electronics Corp. Tuning circuit for an analog-to-digital converter
GB2364669A (en) 2000-04-04 2002-02-06 Crossflow Internat Ltd Method and apparatus for applying viscous or paste material onto a substrate
US7088158B2 (en) * 2002-05-14 2006-08-08 Lsi Logic Corporation Digital multi-phase clock generator
US6756832B2 (en) * 2002-10-16 2004-06-29 Lsi Logic Corporation Digitally-programmable delay line for multi-phase clock generator
JP4100407B2 (ja) * 2004-12-16 2008-06-11 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
JP4788532B2 (ja) * 2006-09-04 2011-10-05 ソニー株式会社 フォールディング回路およびアナログ−デジタル変換器
JP2008166910A (ja) * 2006-12-27 2008-07-17 Matsushita Electric Ind Co Ltd クロック信号生成装置及びアナログ−デジタル変換装置
US7737875B2 (en) * 2007-12-13 2010-06-15 Nxp B.V. Time interpolation flash ADC having automatic feedback calibration
US7808418B2 (en) * 2008-03-03 2010-10-05 Qualcomm Incorporated High-speed time-to-digital converter
JP2011139259A (ja) * 2009-12-28 2011-07-14 Fujitsu Ltd Ａ／ｄ変換方法、ａ／ｄ変換装置および読出回路
US9288089B2 (en) 2010-04-30 2016-03-15 Ecole Polytechnique Federale De Lausanne (Epfl) Orthogonal differential vector signaling
US9450744B2 (en) 2010-05-20 2016-09-20 Kandou Lab, S.A. Control loop management and vector signaling code communications links
US9564994B2 (en) 2010-05-20 2017-02-07 Kandou Labs, S.A. Fault tolerant chip-to-chip communication with advanced voltage
US9106238B1 (en) * 2010-12-30 2015-08-11 Kandou Labs, S.A. Sorting decoder
US9246713B2 (en) 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US8593305B1 (en) 2011-07-05 2013-11-26 Kandou Labs, S.A. Efficient processing and detection of balanced codes
US9401828B2 (en) 2010-05-20 2016-07-26 Kandou Labs, S.A. Methods and systems for low-power and pin-efficient communications with superposition signaling codes
US9985634B2 (en) 2010-05-20 2018-05-29 Kandou Labs, S.A. Data-driven voltage regulator
US9596109B2 (en) 2010-05-20 2017-03-14 Kandou Labs, S.A. Methods and systems for high bandwidth communications interface
US9362962B2 (en) 2010-05-20 2016-06-07 Kandou Labs, S.A. Methods and systems for energy-efficient communications interface
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9275720B2 (en) 2010-12-30 2016-03-01 Kandou Labs, S.A. Differential vector storage for dynamic random access memory
US9268683B1 (en) 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
CN104995612B (zh) 2013-01-17 2020-01-03 康杜实验室公司 低同步开关噪声芯片间通信方法和系统
CN105122758B (zh) 2013-02-11 2018-07-10 康杜实验室公司 高带宽芯片间通信接口方法和系统
KR102241045B1 (ko) 2013-04-16 2021-04-19 칸도우 랩스 에스에이 고 대역폭 통신 인터페이스를 위한 방법 및 시스템
WO2014210074A1 (en) 2013-06-25 2014-12-31 Kandou Labs SA Vector signaling with reduced receiver complexity
WO2015077608A1 (en) 2013-11-22 2015-05-28 Kandou Labs SA Multiwire linear equalizer for vector signaling code receiver
US9250313B2 (en) * 2013-12-04 2016-02-02 Raytheon Company Electronically reconfigurable bandwidth and channel number analog-to-digital converter circuit for radar systems
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
CN110266615B (zh) 2014-02-02 2022-04-29 康杜实验室公司 低isi比低功率芯片间通信方法和装置
US9369312B1 (en) 2014-02-02 2016-06-14 Kandou Labs, S.A. Low EMI signaling for parallel conductor interfaces
US9363114B2 (en) 2014-02-28 2016-06-07 Kandou Labs, S.A. Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9148087B1 (en) 2014-05-16 2015-09-29 Kandou Labs, S.A. Symmetric is linear equalization circuit with increased gain
US9852806B2 (en) 2014-06-20 2017-12-26 Kandou Labs, S.A. System for generating a test pattern to detect and isolate stuck faults for an interface using transition coding
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
CN106797352B (zh) 2014-07-10 2020-04-07 康杜实验室公司 高信噪特性向量信令码
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
KR101943048B1 (ko) 2014-07-21 2019-01-28 칸도우 랩스 에스에이 다분기 데이터 전송
EP3175592B1 (en) 2014-08-01 2021-12-29 Kandou Labs S.A. Orthogonal differential vector signaling codes with embedded clock
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
WO2016210445A1 (en) 2015-06-26 2016-12-29 Kandou Labs, S.A. High speed communications system
US9557760B1 (en) 2015-10-28 2017-01-31 Kandou Labs, S.A. Enhanced phase interpolation circuit
US9577815B1 (en) 2015-10-29 2017-02-21 Kandou Labs, S.A. Clock data alignment system for vector signaling code communications link
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10003315B2 (en) 2016-01-25 2018-06-19 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
WO2017185070A1 (en) 2016-04-22 2017-10-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
CN109314518B (zh) 2016-04-22 2022-07-29 康杜实验室公司 高性能锁相环
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
US10333741B2 (en) 2016-04-28 2019-06-25 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US10056903B2 (en) 2016-04-28 2018-08-21 Kandou Labs, S.A. Low power multilevel driver
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US10222429B2 (en) * 2016-06-20 2019-03-05 Lg Chem, Ltd. Diagnostic system for a DC-DC voltage converter
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10326957B2 (en) * 2016-12-05 2019-06-18 Tech Idea Co., Ltd. A/D converter and sensor device using the same
CN106840440B (zh) * 2017-03-03 2023-07-28 成都信息工程大学 一种基于mcu内部比较器的温度采集器及温度采集方法
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
WO2019241081A1 (en) 2018-06-12 2019-12-19 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
WO2020055888A1 (en) 2018-09-10 2020-03-19 Kandou Labs, S.A. Programmable continuous time linear equalizer having stabilized high-frequency peaking for controlling operating current of a slicer
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0367522A3 (en) * 1988-11-02 1992-08-05 Hewlett-Packard Company Closed loop pulse width analog-to-digital converter
US5045685A (en) * 1989-03-27 1991-09-03 Irvine Sensors Corporation Analog to digital conversion on multiple channel IC chips
US4998109A (en) * 1989-12-13 1991-03-05 Lechevalier Robert E Analog to digital conversion device by charge integration using delay-line time measurement
DE4134780C2 (de) * 1991-10-22 1993-09-30 Hartmut Dr Ing Henkel Analog-Digital-Umsetzer nach dem Mehrfach-Rampen-Verfahren
JPH0669800A (ja) * 1992-08-20 1994-03-11 Fujitsu Ltd Ａ／ｄコンバータ
US5450085A (en) * 1993-08-31 1995-09-12 Advanced Micro Devices, Inc. Method and apparatus for high speed analog to digital conversion using multiplexed flash sections
US5877720A (en) * 1997-05-30 1999-03-02 Lucent Technologies, Inc. Reconfigurable analog-to-digital converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735930B1 (ko) * 1999-07-16 2007-07-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 아날로그-디지털 변환기

Also Published As

Publication number Publication date
TW398115B (en) 2000-07-11
DE69719296D1 (de) 2003-04-03
US5945935A (en) 1999-08-31
CN1186384A (zh) 1998-07-01
EP0844740A2 (en) 1998-05-27
EP0844740B1 (en) 2003-02-26
CN1123122C (zh) 2003-10-01
EP0844740A3 (en) 2001-09-12
DE69719296T2 (de) 2003-09-04

Similar Documents

Publication Publication Date Title
KR19980042649A (ko) 아날로그/디지털 변환기 및 아날로그/디지털 변환방법
KR100625705B1 (ko) 고속 신호 전송을 실행하기 위한 위상 결합 회로
KR100377234B1 (ko) 시간계수회로,표본화회로,스큐조정회로 및 논리판정회로
JP4702066B2 (ja) アナログ／デジタル変換回路
JP4093961B2 (ja) 位相ロックループ回路、遅延ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路
US6707413B2 (en) A/D converter
US7864093B2 (en) Pulse phase difference detecting circuit and A/D converter using the same
KR101910252B1 (ko) 지연 고정 전원 공급 레귤레이터의 제조 방법 및 그 장치
JP4349445B2 (ja) フラッシュ型ａｄ変換器
JP2007329924A (ja) デューティ補正付きレベル変換回路
JP2008520139A (ja) 対称性時間／電圧変換回路
US7061419B2 (en) A/D converter and A/D converting system
JP3181544B2 (ja) Ａ／ｄ変換器及びａ／ｄ変換方法
JP2011135189A (ja) 遅延回路及び電圧制御発振回路
KR100603179B1 (ko) 위상변화가 없는 디지털 방식의 펄스 폭 제어 루프 회로
JP3361435B2 (ja) 時間計数回路及びｐｌｌ回路
US5146225A (en) CMOS circuit for averaging digital-to-analog converters
JP3195556B2 (ja) 時間計数回路及びパルス信号生成方法
JP2001217695A (ja) 多相発振器
JP2715979B2 (ja) 出力バッファ回路
US20240072779A1 (en) Jitter cancellation circuit
JP2024115376A (ja) ヒステリシス回路、半導体装置
JPH09148894A (ja) 電源電圧の変動に強い電圧制御発振器
JP4614785B2 (ja) 遅延時間評価回路および方法
JPH0865139A (ja) 半導体集積回路装置および電子装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid