JP3181544B2 - Ａ／ｄ変換器及びａ／ｄ変換方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル値に変換するＡ／Ｄ変換器およびＡ／Ｄ変換方法
に関する。

【０００２】

【従来の技術】図１４は従来のＡ／Ｄ変換器の構成を示
す回路図である。図１４において、５１は変換対象のア
ナログ信号Ｖinを発生するアナログ信号源、５２，５３
は定電圧源、５４は定電圧源５２，５３の出力電圧間を
等分割して参照電圧Ｖr1〜Ｖr7を生成する抵抗列、５５
はアナログ信号源５１からのアナログ信号Ｖinと抵抗列
５４からの参照電圧Ｖr1〜Ｖr7との電圧差を各々増幅す
る増幅回路列、５６は増幅回路列５５の出力電圧をデジ
タル値に増幅し、保持するラッチ回路列、５７はラッチ
回路列５６の出力信号をＡ／Ｄ変換値にエンコードする
演算回路、５８はラッチ回路列５６および演算回路５７
を動作させるクロック発生回路である。５９はクロック
発生回路５８の出力クロックの基準となるクロックの入
力端子、６０は演算回路５７によって演算されたＡ／Ｄ
変換値の出力端子である。

【０００３】例えば、アナログ信号Ｖinが参照電圧Ｖr3
とＶr4との間にあるとする。このとき、増幅回路列５５
の第１〜３増幅回路は、正転入力電圧（アナログ電圧Ｖ
in）が反転入力電圧（参照電圧Ｖr1〜Ｖr3）よりも低い
ので負の電圧を出力する。一方、第４〜７増幅回路は、
正転入力電圧（アナログ電圧Ｖin）が反転入力電圧（参
照電圧Ｖr4〜Ｖr7）よりも高いので正の電圧を出力す
る。このように、増幅回路列５５の出力電圧は、アナロ
グ信号Ｖinによって電圧の正負が切り替わる箇所が変化
するので、この切り替わりの箇所を基にしてアナログ信
号ＶinをＡ／Ｄ変換することができる。

【０００４】ラッチ回路列５６は増幅回路列５５の出力
電圧を論理電圧（ＶＤＤ：１，Ｖｓｓ：０）に増幅し、
保持する。演算回路５７は、ラッチ回路５６の保持値を
図１４に示すような３ビットのＡ／Ｄ変換値に変換す
る。すなわち、参照電圧Ｖr7よりも低い電圧は“００
０”、参照電圧Ｖr1よりも高い電圧は“１１１”、電圧
Ｖr1とＶr7との間の電圧は“００１”〜“１１０”に変
換される。この例では、ラッチ回路列５６の保持値は
“０００１１１１”となり（増幅回路の出力電圧が負の
ときラッチ回路の保持値は“０”、正のときはラッチ回
路の保持値は“１”とする）、演算回路５７によってア
ナログ信号Ｖinは“１００”に変換され、このデータ
“１００”は出力端子６０から出力される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
Ａ／Ｄ変換器には以下のような問題がある。

【０００６】図１４に示すような従来のＡ／Ｄ変換器で
は、アナログ信号Ｖinと参照電圧Ｖr1〜Ｖr7との電圧差
を増幅する各差動増幅回路の出力電圧の正負をＡ／Ｄ変
換の情報として用いていた。言い換えると、アナログ信
号と各参照電圧との大小関係にしたがってＡ／Ｄ変換を
行っていた。

【０００７】このようなＡ／Ｄ変換器の場合、変換精度
は、各参照電圧の差すなわち定電圧源５２，５３の出力
電圧差を分割する際の刻み幅によって決定される。例え
ば８ビットのＡ／Ｄ変換器を構成するためには、定電圧
源５２，５３の出力電圧差を２５６（＝２⁸ ）階調に分
割する必要がある。定電圧源５２，５３の出力電圧差を
２Ｖとすると、１階調あたりの電圧は約８ｍＶとなる。

【０００８】このため、変換精度を向上させるために
は、１階調当たりの電圧をさらに小さくする必要があ
る。

【０００９】一方、前記の従来技術の説明では差動増幅
回路は理想的な回路であるものとして取り扱ったが、実
際の差動増幅回路はオフセット電圧を持つ。このため、
１階調当たりの電圧を小さくすると相対的にオフセット
電圧の影響が大きくなり、この結果、変換精度が向上し
ないという問題があった。

【００１０】差動増幅回路のオフセット電圧をＶosとす
ると、実質上の参照電圧は、参照電圧Ｖr3とオフセット
電圧Ｖosとの和になる。このとき、本来はアナログ信号
Ｖinが参照電圧Ｖr3と等しくなるときを境にして出力電
圧の正負が替わるべきであるにも拘らず、実際には、ア
ナログ信号Ｖinが電圧（Ｖr3＋Ｖos）と等しくなるとき
を境にして出力電圧の正負が替わることになる。

【００１１】８ビットのＡ／Ｄ変換器の場合は、１階調
の誤差は±４ｍＶとされているため１階調当たりの電圧
は４〜１２（８±４）ｍＶでなければならず、前記の問
題を防止するためにはオフセット電圧Ｖosは±４ｍＶ以
内でなければならない。

【００１２】しかしながら、実際の増幅回路のオフセッ
ト電圧Ｖｏｓは、±１０ｍＶ以上（ＭＯＳトランジスタ
の場合）である。したがって、ＭＯＳトランジスタを用
いた場合には、従来の技術では８ビット以上のＡ／Ｄ変
換器を実現することができない。

【００１３】前記の問題に鑑み、本発明は、Ａ／Ｄ変換
器およびＡ／Ｄ変換方法として、増幅回路のオフセット
電圧の影響を受けることなく、高速かつ高精度のＡ／Ｄ
変換を実現できるようにすることを課題とする。

【００１４】

【課題を解決するための手段】前記の課題を解決するた
め、本発明は、アナログ信号をディジタル値に変換する
Ａ／Ｄ変換として、変換対象のアナログ信号の電圧と所
定の参照電圧との電圧差を増幅する複数の増幅回路を用
い、前記各増幅回路の増幅速度を基にして前記アナログ
信号を表すディジタル値を求めるものである。増幅回路
は、アナログ信号と参照電圧との電圧差が大きいほど増
幅速度が早くなる（増幅時間が短くなる）一方、アナロ
グ信号と参照電圧との電圧差が小さいほど増幅速度が遅
くなる（増幅時間が長くなる）ため、各増幅回路の増幅
速度の違いは前記アナログ信号の電圧と各増幅回路の参
照電圧との電圧差の違いを表すことになる。このため、
各増幅回路の増幅速度を基にしてＡ／Ｄ変換を行うこと
によって、アナログ信号と各参照電圧との大小関係のみ
をＡ／Ｄ変換の情報としていた従来技術では求めること
ができなかった，各参照電圧間におけるアナログ信号の
位置を求めることができる。したがって、増幅回路が本
質的に有するオフセット電圧のばらつきによって制限さ
れていた従来のＡ／Ｄ変換精度の限界を越えて、より高
精度のＡ／Ｄ変換を実現することができる。

【００１５】具体的に、請求項１の発明が講じた解決手
段は、アナログ信号をディジタル値に変換するＡ／Ｄ変
換器として、変換対象のアナログ信号の電圧と所定の参
照電圧との電圧差を増幅する複数の増幅回路と、前記複
数の増幅回路の増幅時間をそれぞれ計数し、各増幅回路
の増幅時間を表す値を出力する時間計数手段と、前記時
間計数手段から出力された複数の値を基にして前記アナ
ログ信号を表すディジタル値を演算する演算手段とを備
え、前記時間計数手段は、時間の経過と共に変化する信
号を出力する発振回路と、前記複数の増幅回路各々に対
応して設けられており、対応する増幅回路の出力電圧が
所定の電圧に達したとき、前記発振回路の出力信号を保
持する複数の保持回路列とを備え、前記複数の保持回路
列が保持した信号を基にして各増幅回路の増幅時間を表
す値を求めるものであり、前記発振回路は、リング状に
接続された複数の遅延回路からなり、発振により信号の
遷移が循環する遅延回路リングを備え、前記遅延回路リ
ングを構成する遅延回路の出力信号を当該発振回路の出
力信号とするものである。

【００１６】そして、請求項２の発明では、前記請求項
１のＡ／Ｄ変換器において、前記増幅回路は、第１のク
ロック信号にしたがって一定の電圧を出力するリセット
動作と増幅動作とが切り替わるものとし、前記発振回路
は、周波数が一定である第２のクロック信号を基準にし
て前記遅延回路リングの発振周波数を一定に制御するフ
ェーズ・ロック・ループ（ＰＬＬ）が構成されており、
前記第１および第２のクロック信号は、前記増幅回路の
増幅動作の開始と前記時間計数手段の計数動作の開始と
が合致するようにその周波数および位相が設定されてい
るものとする。

【００１７】また、請求項３の発明が講じた解決手段
は、アナログ信号をディジタル値に変換するＡ／Ｄ変換
器として、変換対象のアナログ信号の電圧と所定の参照
電圧と の電圧差を増幅する複数の増幅回路と、前記複数
の増幅回路の増幅時間をそれぞれ計数し、各増幅回路の
増幅時間を表す値を出力する時間計数手段と、前記時間
計数手段から出力された複数の値を基にして前記アナロ
グ信号を表すディジタル値を演算する演算手段とを備
え、前記演算手段は、前記時間計数手段から出力された
複数の値を基にして、前記複数の増幅回路の中から、参
照電圧が前記アナログ信号の電圧よりも高い第１の増幅
回路と参照電圧が前記アナログ信号の電圧よりも低い第
２の増幅回路とを特定し、前記第１の増幅回路の参照電
圧と前記第２の増幅回路の参照電圧との間を前記第２の
増幅回路の増幅時間と前記第１の増幅回路の増幅時間と
の比で内分する点の電圧を前記アナログ信号の電圧と判
定するものである。

【００１８】また、請求項４の発明が講じた解決手段
は、アナログ信号をディジタル値に変換するＡ／Ｄ変換
器として、変換対象のアナログ信号の電圧と所定の参照
電圧との電圧差を増幅する複数の増幅回路と、前記複数
の増幅回路の増幅時間をそれぞれ計数し、各増幅回路の
増幅時間を表す値を出力する時間計数手段と、前記時間
計数手段から出力された複数の値を基にして前記アナロ
グ信号を表すディジタル値を演算する演算手段とを備
え、前記複数の増幅回路は、複数の群に分けられてお
り、前記時間計数手段は、前記複数の増幅回路の各群に
対応してブロックに分けて構成されているものである。

【００１９】また、請求項５の発明が講じた解決手段
は、アナログ信号をディジタル値に変換するＡ／Ｄ変換
器として、変換対象のアナログ信号の電圧と所定の参照
電圧との電圧差を増幅する複数の増幅回路と、前記各増
幅回路の増幅速度を基にして前記アナログ信号を表すデ
ィジタル値を求める変換部とを備え、前記変換部は、前
記複数の増幅回路のうち、参照電圧が前記アナログ信号
の電圧よりも低い増幅回路については正転出力電圧およ
び反転出力電圧のうちのいずれか一方の出力電圧を、参
照電圧が前記アナログ信号の電圧よりも高い増幅回路に
ついては正転出力電圧および反転出力電圧のうちの他方
の出力電圧を、それぞれ基にして、前記アナログ信号を
表すディジタル値を求めるものである。

【００２０】そして、請求項６の発明では、前記請求項
５のＡ／Ｄ変換器における変換部は、前記複数の増幅回
路の増幅時間を、参照電圧が前記アナログ信号の電圧よ
りも低い増幅回路については正転出力電圧および反転出
力電圧のうちのいずれか一方の出力電圧を、参照電圧が
前記アナログ信号の電圧よりも高い増幅回路については
正転出力電圧および反転出力電圧のうちの他方の出力電
圧をそれぞれ基にして計数する時間計数手段と、前記時
間計数手段によって計数された各増幅回路の増幅時間を
基にして前記アナログ信号を表すディジタル値を演算す
る演算手段とを備えているものとする。

【００２１】請求項１〜４の発明によると、時間計数手
段から出力された複数の値は、変換対象のアナログ信号
の電圧と所定の参照電圧との電圧差を増幅する各増幅回
路の増幅時間を表している。増幅回路の増幅時間は、例
えば増幅回路の出力電圧が、起点となる電圧から所定の
電圧に達するまでの時間とすればよい。すでに説明した
ように各増幅回路の増幅速度の違いはアナログ信号の電
圧と各増幅回路の参照電圧との電圧差の違いを表すの
で、各増幅回路の増幅時間もまた、アナログ信号の電圧
と各増幅回路の参照電圧との電圧差に対応する。このた
め、演算手段によって、前記時間計数手段から出力され
た複数の値を基にして、各参照電圧間におけるアナログ
信号の位置を求めることができるので、前記アナログ信
号を表すディジタル値を従来よりも高精度に演算するこ
とができる。したがって、増幅回路が本質的に有するオ
フセット電圧のばらつきによって制限されていた従来の
Ａ／Ｄ変換精度の限界を越えて、より高精度のＡ／Ｄ変
換を実現することができる。

【００２２】また、請求項１，２の発明によると、発振
回路から出力された時間の経過と共に変化する信号は、
増幅回路の出力電圧が所定の電圧に達したとき前記増幅
回路に対応する保持回路列によって保持される。このた
め、保持回路列に保持された信号は、対応する増幅回路
の増幅時間に応じた信号となる。したがって、時間計数
手段は、保持回路列に保持された信号を基にすることに
より、各増幅回路の増幅時間を表す値を確実に求めるこ
とができる。

【００２３】また、請求項３の発明によると、演算手段
によって、第１の増幅回路の参照電圧と第２の増幅回路
の参照電圧との間におけるアナログ信号の位置を、前記
第１の増幅回路の増幅時間と前記第２の増幅回路の増幅
時間とを用いて精度良く求めることができるので、前記
アナログ信号を表すディジタル値を従来よりも高精度に
演算することができる。また、計測した増幅時間を相対
比較することによりＡ／Ｄ変換を行うので、電源電圧、
温度による変換誤差を抑制しＡ／Ｄ変換精度を向上させ
ることができる。

【００２４】また、請求項４の発明によると、Ａ／Ｄ変
換器をＬＳＩに配置する際のレイアウト上の自由度が高
くなる。

【００２５】また、請求項５の発明によると、前記アナ
ログ信号のＡ／Ｄ変換に用いられる増幅回路の出力電圧
が、増幅の基準となる電圧よりも高い側又は低い側のい
ずれか一方の側に集中することになる。したがって、各
増幅回路のオフセット電圧の影響が相殺されるので、Ａ
／Ｄ変換の精度が向上する。

【００２６】また、請求項６の発明によると、各増幅回
路の増幅時間はアナログ信号の電圧と各増幅回路の参照
電圧との電圧差に対応するため、計数した各増幅回路の
増幅時間を基にして各参照電圧間におけるアナログ信号
の位置を求めることができるので、前記アナログ信号を
表すディジタル値を従来よりも高精度に演算することが
できる。

【００２７】また、請求項７の発明が講じた解決手段
は、アナログ信号をディジタル値に変換するＡ／Ｄ変換
方法として、変換対象のアナログ信号の電圧と、互いに
異なる所定の参照電圧との電圧差をそれぞれ増幅する複
数の増幅回路を用い、前記各増幅回路の増幅速度を基に
して、前記アナログ信号を表すディジタル値を求めるも
のであり、参照電圧が前記アナログ信号の電圧よりも高
い第１の増幅回路が増幅に要した第１の時間、および参
照電圧が前記アナログ信号の電圧よりも低い第２ の増幅
回路が増幅に要した第２の時間を求める第１の工程と、
前記第１の増幅回路の参照電圧と前記第２の増幅回路の
参照電圧との間を前記第２の時間と前記第１の時間との
比で内分する点の電圧を、前記アナログ信号の電圧と判
定する第２の工程とを備えたものである。

【００２８】請求項７の発明によると、第１の増幅回路
の参照電圧と第２の増幅回路の参照電圧との間における
アナログ信号の位置を、前記第１の増幅回路の増幅時間
と前記第２の増幅回路の増幅時間とを用いて精度良く求
めることができるので、前記アナログ信号を表すディジ
タル値を従来よりも高精度に演算することができる。ま
た、計測した増幅時間を相対比較することによりＡ／Ｄ
変換を行うので、電源電圧、温度による変換誤差を抑制
しＡ／Ｄ変換精度を向上させることができる。

【００２９】そして、請求項８の発明では、前記請求項
７のＡ／Ｄ変換方法における第１の工程は、前記第１の
時間を、前記第１の増幅回路の正転出力電圧および反転
出力電圧のうちのいずれか一方の電圧を基にして求める
一方、前記第２の時間を、前記第２の増幅回路の正転出
力電圧および反転出力電圧のうちの他方の電圧を基にし
て求めるものとする。

【００３０】請求項８の発明によると、前記アナログ信
号のＡ／Ｄ変換に用いられる第１および第２の増幅回路
の出力電圧が、増幅の基準となる電圧よりも高い側又は
低い側のいずれか一方の側に集中することになる。した
がって、第１および第２の増幅回路のオフセット電圧の
影響が相殺され、Ａ／Ｄ変換の精度が向上する。

【００３１】また、請求項９の発明が講じた解決手段
は、アナログ信号をディジタル値に変換するＡ／Ｄ変換
器として、変換対象のアナログ信号の電圧と、互いに異
なる所定の参照電圧との電圧差をそれぞれ増幅する複数
の増幅回路と、前記複数の増幅回路の増幅時間をそれぞ
れ計数し、各増幅回路の増幅時間を表す値を出力する時
間計数手段と、前記時間計数手段から出力された複数の
値を基にして、いずれかの参照電圧間における前記アナ
ログ信号の位置を特定し、この特定結果から前記 アナロ
グ信号を表すディジタル値を演算する演算手段とを備え
たものである。

【００３２】

【発明の実施の形態】以下、本発明の一実施形態に係る
Ａ／Ｄ変換器について図面を参照しながら詳細な説明を
行う。

【００３３】図１は本発明の一実施形態に係るＡ／Ｄ変
換器の構成を示す回路図である。図１において、１は変
換対象のアナログ信号Ｖinを発生するアナログ信号源、
２は参照電圧の上限となる電圧を出力する第１の定電圧
源、３は参照電圧の下限となる電圧を出力する第２の定
電圧源、４は後述する増幅回路列１０を構成する各差動
増幅回路１０ａ〜１０ｈを駆動する第１のクロック信号
としての基本クロックＳ1 を出力する第１のクロック発
生源、５は後述する第１および第２の発振回路３０Ａ，
３０Ｂを駆動する第２のクロック信号としてのＰＬＬ用
クロックＳ2 を出力する第２のクロック発生源、６は直
列に接続された複数の抵抗からなり、第１の定電圧源２
と第２の定電圧源３との出力電圧差を分割することによ
って参照電圧Ｖr1〜Ｖr8を生成する抵抗列、７はアナロ
グ信号ＶinをＡ／Ｄ変換した結果であるディジタル値を
出力する出力端子である。

【００３４】１０は、アナログ信号Ｖinと抵抗列６から
出力された参照電圧Ｖr1〜Ｖr8との電圧差を増幅する第
１〜第８の差動増幅回路１０ａ〜１０ｈからなる増幅回
路列である。例えば第１の差動増幅回路１０ａは、アナ
ログ信号Ｖinと参照電圧Ｖr1との電圧差を増幅して正転
出力電圧ａ＋および反転出力電圧ａ−を出力する。同様
に、第２〜第８の差動増幅回路１０ｂ〜１０ｈはそれぞ
れ、アナログ信号Ｖinと参照電圧Ｖr2〜Ｖr8との電圧差
を増幅して、正転出力電圧ｂ＋〜ｈ＋および反転出力電
圧ｂ−〜ｈ−を出力する。

【００３５】２０Ａ，２０Ｂはそれぞれ保持回路列とし
てのフリップフロップ列（ＦＦ列）を複数個備えた第１
および第２のフリップフロップ列群、３０Ａ，３０Ｂは
フェーズ・ロック・ループ（ＰＬＬ）で構成された第１
および第２の発振回路であり、これらは、増幅回路列１
０を構成する各差動増幅回路１０ａ〜１０ｈの増幅速度
（増幅時間）を測定するものである。第１のフリップフ
ロップ列群２０Ａを構成する各ＦＦ列は、第１の発振回
路３０Ａの出力信号Ｉ1 〜Ｉ5 を用いて、第１〜第４の
差動増幅回路１０ａ〜１０ｄの出力電圧ａ−，ａ＋〜ｄ
−，ｄ＋が起点となる電圧から基準となる電圧に変化す
るまでの時間を表すディジタル値Ｏ１＋，Ｏ１−〜Ｏ４
＋，Ｏ４−を出力する。同様に、第２のフリップフロッ
プ列群２０Ｂを構成する各ＦＦ列は、第２の発振回路３
０Ｂの出力信号Ｉ1 〜Ｉ5 を用いて、第５〜第８の差動
増幅回路１０ｅ〜１０ｈの出力電圧ｅ−，ｅ＋〜ｈ−，
ｈ＋が起点となる電圧から基準となる電圧に変化するま
での時間を表すディジタル値Ｏ５＋，Ｏ５−〜Ｏ８＋，
Ｏ８−を出力する。第１および第２のフリップフロップ
列群２０Ａ，２０Ｂ、並びに第１および第２の発振回路
３０Ａ，３０Ｂによって、時間計数手段７１が構成され
ている。

【００３６】４１は第１および第２のフリップフロップ
列群２０Ａ，２０Ｂから出力された，増幅回路列１０の
各差動増幅回路１０ａ〜１０ｈの増幅速度または増幅時
間を表すディジタル値Ｏ１＋，Ｏ１−〜Ｏ８＋，Ｏ８−
を基にして、下位のＡ／Ｄ変換のための演算を行う時間
演算回路である。４２は時間演算回路４１の出力データ
を基にして、Ａ／Ｄ変換値を演算する変換値演算回路で
ある。４３は第１のクロック発生源４から出力された基
本クロックＳ1 を基にして時間演算回路４１および変換
値演算回路４２を動作させるクロック信号を発生するク
ロック発生回路である。時間演算回路４１および変換値
演算回路４２によって、演算手段７２が構成されてい
る。時間計数手段７１および演算手段７２によって、各
差動増幅回路１０ａ〜１０ｈの増幅速度を基にして、変
換対象のアナログ信号Ｖinを表すディジタル値を求める
変換部が構成されている。

【００３７】以下、図１に示す本実施形態に係るＡ／Ｄ
変換器の主要部について、図２〜図５を用いてさらに詳
細に説明する。

【００３８】まず、増幅回路列１０を構成する差動増幅
回路１０ａ〜１０ｈについて説明する。図２は本実施形
態に係るＡ／Ｄ変換器における増幅回路列１０を構成す
る差動増幅回路１０ａ〜１０ｈの一例を示す図であり、
同図中、（ａ）は差動増幅回路の構成の一例を示す回路
図、（ｂ）は（ａ）に示す差動増幅回路の動作を示すタ
イミングチャートである。図２（ａ）において、１１，
１２ａ，１２ｂ，１５，１６ａ，１６ｂはＰ型ＭＯＳト
ランジスタ（以下「ＰＭＯＳ」という）であり、１３
ａ，１３ｂ，１４ａ，１４ｂはＮ型ＭＯＳトランジスタ
（以下「ＮＭＯＳ」という）である。

【００３９】ＰＭＯＳ１１は、ゲート端子に定電圧ＶB1
が印加されており定電流源となっている。ＰＭＯＳ１２
ａ，１２ｂは差動ペアの構成であり、ＰＭＯＳ１２ａの
ゲート端子（差動増幅回路の正転入力端子）にはアナロ
グ信号Ｖinが入力される一方、ＰＭＯＳ１２ｂのゲート
端子（差動増幅回路の反転入力端子）には参照電圧ＶrN
（Ｎ＝１〜８）が入力される。ＮＭＯＳ１３ａ，１３ｂ
は、ゲート端子に定電圧ＶB2が印加されており定電流源
となっている。

【００４０】ここで、定電流源としてのＰＭＯＳ１１か
らＰＭＯＳ１２ａ，１２ｂのソース同士が接続された端
子に流れ込む電流をＩ1 とし、ＮＭＯＳ１３ａ，１３ｂ
が端子Ａ，Ｂから引き込む電流を各々Ｉ2 とし、ＮＭＯ
Ｓトランジスタ１４ａ，１４ｂから端子Ａ，Ｂに入る電
流を各々Ｉ3 とする。入力電圧Ｖinと参照電圧ＶrNとが
等しいときは、ＰＭＯＳ１２ａ，１２ｂに流れる電流は
等しくなり各々（Ｉ1／２）となる。このとき、端子
Ａ，Ｂにおいて、次式のような関係が成り立つ。 Ｉ1 ／２−Ｉ2 ＋Ｉ3 ＝０ …（１）

【００４１】差動増幅回路が平衡状態であるとき、上の
式（１）が成り立つ。このとき、ＰＭＯＳ１５は閉状態
（ＯＮ状態）であるか開状態（ＯＦＦ状態）であるかに
拘らずドレイン−ソース間に電流が流れないので、差動
増幅回路の出力端子における電圧は変化しない。すなわ
ち、差動増幅回路が平衡状態であるときの正転出力電圧
Ｖout(+)，反転出力電圧Ｖout(-)は等しくなる。

【００４２】図２（ｂ）に示すように、電圧Ｖφが
“Ｌ”レベルのときはＰＭＯＳ１５は閉状態（ＯＮ状
態）になり、正転入力電圧Ｖinと反転入力電圧ＶrNの値
に拘らず差動増幅回路の出力電圧は正転・反転とも電圧
Ｖｓになる。例えば、正転入力電圧Ｖinが反転入力電圧
ＶrNよりも高いときはＰＭＯＳ１２ｂには（Ｉ1 ／２）
よりもΔＩだけ多くの電流が流れるが、電流Ｉ2 はＮＭ
ＯＳ１３ｂのゲート電圧が定電圧ＶB2であるため変化し
ないので、端子Ｂに流れ込む電流Ｉ3 は端子Ｂにおける
キルヒホッフの電流則からΔＩだけ減少する。同様にＰ
ＭＯＳ１２ａには（Ｉ1 ／２）よりもΔＩだけ少ない電
流が流れるが、電流Ｉ2 はＮＭＯＳ１３ａのゲート電圧
が定電圧ＶB2であるため変化しないので、端子Ａに流れ
込む電流Ｉ3 は端子Ａにおけるキルヒホッフの電流則か
らΔＩだけ増加する。この結果、ＰＭＯＳ１６ａ，１６
ｂの電流は変化せず、正転出力端子および反転出力端子
からは共に差動増幅回路が平衡状態であるときの電圧Ｖ
ｓが出力される。このときの差動増幅回路の動作をリセ
ット動作という。

【００４３】一方、電圧Ｖφが“Ｈ”レベルのときはＰ
ＭＯＳ１５は開状態（ＯＦＦ状態）になり、出力電圧は
増幅される。例えば正転入力電圧Ｖinが反転入力電圧Ｖ
rNよりも高いときには、正転出力端子には電流ΔＩが流
れ出し、反転出力端子には電流ΔＩが流れ込むことにな
る。これにより、正転出力端子の電圧Ｖout(+)は上昇す
る一方、反転出力端子の電圧Ｖout(-)は下降する。この
ときの差動増幅回路の動作を増幅動作という。ＰＭＯＳ
１６ａ，１６ｂがクロスカップリングされているのは、
正転出力端子と反転出力端子の電圧変化の速度を増大さ
せるためである。

【００４４】次に、第１および第２のフリップフロップ
列群２０Ａ，２０Ｂについて説明する。第１のフリップ
フロップ列群２０Ａと第２のフリップフロップ列群２０
Ｂとは共通の構成からなるので、ここでは第１のフリッ
プフロップ列群２０Ａについて説明を行う。

【００４５】図３は本実施形態に係るＡ／Ｄ変換器にお
ける第１のフリップフロップ列群２０Ａの構成を示す回
路図である。図３において、２１ａ，２２ａ，２１ｂ，
２２ｂ，２１ｃ，２２ｃ，２１ｄ，２２ｄは、入力端子
Ｄ1 〜Ｄ5 に入力された信号をクロック端子Ｃ1 に入力
された信号の遷移のタイミングで保持して、保持した信
号をデータ出力端子Ｑ5 からディジタル値として出力す
る保持回路列としてのフリップフロップ列である。

【００４６】フリップフロップ列２１ａは５個のフリッ
プフロップ２０１〜２０５によって構成されており、各
フリップフロップ２０１〜２０５は、クロック端子Ｃに
フリップフロップ列２１ａのクロック端子Ｃ1 に入力さ
れた信号が入力されると共に、データ入力端子Ｄにフリ
ップフロップ列２１ａの入力端子Ｄ1 〜Ｄ5 に入力され
た信号がそれぞれ入力される。ここでは、各フリップフ
ロップ２０１〜２０５は、クロック端子Ｃに入力された
信号が立ち上がったときに端子Ｄに入力された信号を保
持し、端子Ｑに出力するものとする。各フリップフロッ
プ２０１〜２０５の端子Ｑから出力された信号は、フリ
ップフロップ列２１ａのデータ出力端子Ｑ5 から５ビッ
トのデータとして出力される。なお、他のフリップフロ
ップ列２１ｂ〜２１ｄ，２２ａ〜２２ｄもフリップフロ
ップ列２１ａと同様の構成からなる（図示省略）。

【００４７】また、第１のフリップフロップ列群２０Ａ
は、図３に示すように、コンパレータ２３ａ，２４ａ，
２３ｂ，２４ｂ，２３ｃ，２４ｃ，２３ｄ，２４ｄ、お
よび出力ゲート２５ａ，２６ａ，２５ｂ，２６ｂ，２５
ｃ，２６ｃ，２５ｄ，２６ｄを備えている。

【００４８】コンパレータ２３ａ〜２３ｄは、増幅回路
列１０を構成する第１〜第４の差動増幅回路１０ａ〜１
０ｄの反転出力電圧ａ−〜ｄ−がその正転入力端子に各
々入力される一方、コンパレータ２４ａ〜２４ｄは、増
幅回路列１０を構成する第１〜第４の差動増幅回路１０
ａ〜１０ｄの正転出力電圧ａ＋〜ｄ＋がその正転入力端
子に各々入力される。また、コンパレータ２３ａ〜２３
ｄおよび２４ａ〜２４ｄの反転入力端子には、それぞ
れ、各差動増幅回路１０ａ〜１０ｄの増幅速度の測定の
基準となる基準電圧Ｖ1 が入力される。コンパレータ２
３ａ〜２３ｄの出力信号はフリップフロップ列２１ａ〜
２１ｄ各々のクロック端子Ｃ1 に与えられ、またコンパ
レータ２４ａ〜２４ｄの出力信号はフリップフロップ２
２ａ〜２２ｄ各々のクロック端子Ｃ1 に与えられる。

【００４９】正転入力端子に入力された電圧が反転入力
端子に入力された基準電圧Ｖ1 を越えると、各コンパレ
ータの出力信号は“Ｌ”レベルから“Ｈ”レベルに変化
する。このとき、前記コンパレータの出力信号をクロッ
ク端子Ｃ1 から入力するフリップフロップ列は入力端子
Ｄ1 〜Ｄ5 に入力された信号を保持する。例えばコンパ
レータ２３ａは正転入力端子に第１の差動増幅回路１０
ａの反転出力電圧ａ−が入力されており、この電圧ａ−
が基準電圧Ｖ1 を越えるとコンパレータ２３ａの出力信
号は“Ｌ”レベルから“Ｈ”レベルに変化する。フリッ
プフロップ列２１ａは、クロック端子Ｃ1 に入力された
コンパレータ２３ａの出力信号の遷移のタイミングで、
入力端子Ｄ1 〜Ｄ5 に入力された信号を保持する。

【００５０】出力ゲート２５ａ〜２５ｄは、フリップフ
ロップ列２１ａ〜２１ｄの出力データを各々端子Ｄに入
力し、コンパレータ２３ａ〜２３ｄの出力信号を各々制
御端子Ｅに入力し、ディジタル値Ｏ１−〜Ｏ４−を各々
出力する。また出力ゲート２６ａ〜２６ｄは、フリップ
フロップ列２２ａ〜２２ｄの出力データを各々端子Ｄに
入力し、コンパレータ２４ａ〜２４ｄの出力信号を各々
制御端子Ｅに入力し、ディジタル値Ｏ１＋〜Ｏ４＋をそ
れぞれ出力する。

【００５１】各出力ゲート２５ａ〜２５ｄ，２６ａ〜２
６ｄは次のような性質を持つ。制御端子Ｅの入力電圧が
“Ｈ”レベルのときは、端子Ｄに入力されたデータにビ
ット“１”（“Ｈ”レベル）を付加して端子Ｑから出力
する。一方、制御端子Ｅの入力電圧が“Ｌ”レベルのと
きは、端子Ｄに入力されたデータに（又は所定のデータ
に）ビット“０”（“Ｌ”レベル）を付加して端子Ｑか
ら出力する。付加したビットが“１”のときは残りの５
ビットのデータは差動増幅回路の増幅速度を表すデータ
として有効であることを示し、付加したビットが“０”
のときは残りの５ビットのデータは無視してよいデータ
であることを示すものとする。例えば出力ゲート２５ａ
は、制御端子Ｅに入力されたコンパレータ２３ａの出力
信号が“Ｈ”レベルのとき、端子Ｄに入力されたフリッ
プフロップ列２１ａの出力データにビット“１”を付加
して、端子Ｑから出力する。

【００５２】次に、第１および第２の発振回路３０Ａ，
３０Ｂについて説明する。第１の発振回路３０Ａと第２
の発振回路３０Ｂとは共通の構成からなるので、ここで
は第１の発振回路３０Ａについて説明を行う。

【００５３】図４は図１に示す本実施形態に係るＡ／Ｄ
変換器における第１の発振回路３０Ａの構成を示す回路
図である。図４において、３１はリング状に接続された
複数（図４では５個）の遅延回路としての反転増幅器３
１１〜３１５からなる遅延回路リングである。各反転増
幅器３１１〜３１５は、端子ａが入力端子、端子ｂが出
力端子であり、制御端子ｃに印加される電圧によって信
号伝搬時間が制御される。制御端子ｃに印加する電圧を
制御することによって、遅延回路リング３１の発振周波
数を変化させることができる。反転増幅器３１１〜３１
５の出力端子ｂにおける電圧はそれぞれ、第１の発振回
路３０Ａの出力信号Ｉ1 〜Ｉ5 となる。

【００５４】３２は第２のクロック発生源５から端子Ｃ
Ｌに入力されたＰＬＬ用クロックＳ2 と遅延回路リング
３１の出力信号（信号Ｉ1 ）との位相差を比較する位相
比較器、３３は位相比較器３２から出力されたパルス信
号を平均化して出力するローパスフィルタ（ＬＰＦ）、
３４はローパスフィルタ（ＬＰＦ）３３の出力電圧を基
にして遅延回路リング３１の発振周波数を制御する制御
回路である。遅延回路リング３１、位相比較器３２、ロ
ーパスフィルタ３３、および制御回路３４によってフェ
ーズ・ロック・ループ（ＰＬＬ）が構成されており、遅
延回路リング３１の発振周波数は電源電圧、温度が変化
しても第２のクロック発生源５が発生するＰＬＬ用クロ
ックＳ2 の周波数と一致する。本実施形態で用いられる
フェーズ・ロック・ループ（ＰＬＬ）は一般的なもので
あり、その動作の詳細は数多くの文献に記載されている
のでここでは説明を省略する。

【００５５】本実施形態においてフェーズ・ロック・ル
ープ（ＰＬＬ）を利用する目的は、電源電圧、温度等が
変化しても遅延回路リング３１の発振周波数を一定に維
持するためである。遅延回路リング３１を構成する反転
増幅器３１１〜３１５が同一の構成であるとするとその
遅延時間はそれぞれ等しくなるので、遅延回路リング３
１の発振周波数を一定に維持することができれば、反転
増幅器１段当たりの遅延時間は遅延回路リング３１の発
振周期の１／１０（５段の反転増幅器を信号が２周する
時間が遅延回路リング３１の発振周期に相当する）であ
るので、一定になる。

【００５６】図５は第１および第２の発振回路３０Ａ，
３０Ｂの出力信号Ｉ1 〜Ｉ5 の時間変化を示すグラフで
ある。図５に示すように、出力信号Ｉ1 の立ち上がりエ
ッジａから反転増幅器１段当たりの遅延時間を経た後、
出力信号Ｉ2 が立ち下がり（エッジｂ）、出力信号Ｉ2
の立ち下がりエッジｂから反転増幅器１段当たりの遅延
時間を経た後、出力信号Ｉ3 が立ち上がる（エッジｃ）
というように、各出力信号Ｉ1 〜Ｉ5 は反転増幅器１段
当たりの遅延時間を時間刻みとして順に変化していく。
信号の“Ｈ”レベルをビット“１”とし“Ｌ”レベルを
ビット“０”とすると、出力信号Ｉ1 〜Ｉ5 は図５の下
欄に示すような、反転増幅器１段当たりの遅延時間を時
間刻みとして変化する１０種類の値を持つ５ビットのデ
ータとなる。出力信号Ｉ1 〜Ｉ5 の遷移順序は、変わる
ことなく常に一定である。したがって、出力信号Ｉ1 〜
Ｉ5 を用いることによって微小な時間の測定を行うこと
ができる。

【００５７】例えば、時刻ｔ1 において出力信号Ｉ1 〜
Ｉ5 をフリップフロップ列によって保持し、さらに時刻
ｔ2 において出力信号Ｉ1 〜Ｉ5 をフリップフロップ列
によって保持し、保持した２つの信号を比較すれば、時
刻ｔ1 からｔ2 までの間で３段の反転増幅器の遅延時間
に相当する時間経過があったことが分かる。この場合、
反転増幅器１段当たりの遅延時間が１ｎｓであるとする
と、時刻ｔ1 からｔ2までの間で３ｎｓの時間経過があ
ったことになる。

【００５８】次に、図１に示す本実施形態に係るＡ／Ｄ
変換器の動作について説明する。

【００５９】図６は図１に示す本実施形態に係るＡ／Ｄ
変換器の動作の概要を示すタイミングチャートである。
図６に示すように、増幅回路列１０を構成する各差動増
幅回路１０ａ〜１０ｈの増幅動作の開始のタイミング
と、第１および第２の発振回路３０Ａ，３０Ｂの出力信
号Ｉ1 〜Ｉ5 を用いた増幅時間計測動作の開始のタイミ
ングとが合致するよう、基本クロックＳ1 の立ち上がり
のタイミングをＰＬＬ用クロックＳ2 の立ち上がりのタ
イミングに一致させている。ただし、ＰＬＬ用クロック
Ｓ2 は、第１および第２の発振回路３０Ａ，３０Ｂの遅
延回路リング３１の発振周波数を一定に保つための基準
となる信号なので、必ずしも基本クロックＳ1 と同じ信
号である必要はない。したがって、本実施形態では、基
本クロックＳ1 を生成する第１のクロック発生源４とＰ
ＬＬ用クロックＳ2 を生成する第２のクロック発生源５
とが独立して構成されており、ＰＬＬ用クロックＳ2 は
基本クロックＳ1 の２倍の周波数を持つものとしてい
る。

【００６０】図６に示すように、増幅回路列１０を構成
する各差動増幅回路１０ａ〜１０ｈは、基本クロックＳ
1 が“Ｌ”レベルの期間においてリセット動作を行い、
基本クロックＳ1 が“Ｈ”レベルの期間において増幅動
作を行う。各差動増幅回路１０ａ〜１０ｈが増幅動作を
開始すると、第１および第２の発振回路３０Ａ，３０Ｂ
の出力信号Ｉ1 〜Ｉ5 を基にして、各差動増幅回路１０
ａ〜１０ｈの増幅速度すなわち出力電圧の増幅時間の計
測動作が開始される。

【００６１】図７は各差動増幅回路１０ａ〜１０ｈの出
力電圧の増幅時間の計測動作を説明するための図であ
る。図７の上欄に示すように、各差動増幅回路１０ａ〜
１０ｈは、リセット期間が終了して増幅期間に入ると入
力電圧Ｖinと参照電圧ＶrN（Ｎ＝１〜８）との電圧差を
増幅するので、出力電圧が変化する。なお、差動増幅回
路は差動出力（正転出力と反転出力）であるが、図７で
は説明のために正転出力電圧および反転出力電圧のうち
の一方の出力電圧のみを図示している。

【００６２】図７の下欄に示すように、ＰＬＬ用クロッ
クＳ2 の周波数は基本クロックＳ1の２倍であり、ＰＬ
Ｌ用クロックＳ2 の立ち上がりタイミングは基本クロッ
クＳ1 の遷移のタイミングと一致する。一方、図４に示
すような第１および第２の発振回路３０Ａ，３０Ｂにお
けるフェーズ・ロック・ループ（ＰＬＬ）の制御動作に
よって、ＰＬＬ用クロックＳ2 と反転増幅器３１１の出
力信号（すなわち第１および第２の発振回路３０Ａ，３
０Ｂの出力信号Ｉ1 ）とは周波数および位相が一致す
る。したがって、図７の中欄に示すように、増幅回路列
１０を構成する各差動増幅回路１０ａ〜１０ｈがリセッ
ト動作から増幅動作に変化するタイミングと、第１およ
び第２の発振回路３０Ａ，３０Ｂの出力信号Ｉ1 の立ち
上がりのタイミングとが一致する。

【００６３】差動増幅回路の出力電圧が、起点となる電
圧Ｖｓ（リセット動作における出力電圧）から変化して
基準となる電圧Ｖ1 （図３に示す各コンパレータの反転
入力端子に印加される所定の電圧）に到達したとき、第
１および第２の発振回路３０Ａ，３０Ｂの出力信号Ｉ1
〜Ｉ5 は、前記差動増幅回路に対応するフリップフロッ
プ列によって保持される。

【００６４】例えば差動増幅回路１０ａの反転出力信号
ａ−が図７の上欄のグラフのように変化したとすると、
コンパレータ２３ａの出力信号は信号ａ−が電圧Ｖ1 を
越えたときに“Ｌ”レベルから“Ｈ”レベルに遷移する
ので、フリップフロップ列２１ａは、クロック端子Ｃ1
に入力された信号が立ち上がるときすなわち差動増幅回
路１０ａの反転出力信号ａ−が電圧Ｖ1 に到達したとき
に、入力端子Ｄ1 〜Ｄ5 に入力された第１の発振回路３
０Ａの出力信号Ｉ1 〜Ｉ5 を保持する。出力信号Ｉ1 〜
Ｉ5 の遷移順序は一定であるので、図７の中欄に示すよ
うに、フリップフロップ列２１ａに保持された出力信号
Ｉ1 〜Ｉ5 から、差動増幅回路１０ａの反転出力信号ａ
−が電圧Ｖ1 に到達したタイミングは遅延回路リング３
１における５番目の信号遷移に相当することが分かる。
遅延回路リング３１における反転増幅器１段当たりの信
号遷移時間を１ｎｓとすると、差動増幅回路１０ａは５
ｎｓ（ただし１ｎｓの量子化誤差を含む）の増幅時間を
要したことになる。

【００６５】このようにして、増幅回路列１０を構成す
る各差動増幅回路１０ａ〜１０ｈの増幅時間を計測する
ことができる。

【００６６】次に、増幅回路列１０を構成する各差動増
幅回路１０ａ〜１０ｈの増幅時間を用いて行われる，本
実施形態に係るＡ／Ｄ変換の原理について図８を参照し
て説明する。

【００６７】図８（ａ）は差動増幅回路１０ａ〜１０ｆ
の反転出力電圧ａ−〜ｆ−を示すグラフである。図８
（ａ）では、アナログ信号Ｖinが、第３の差動増幅回路
１０ｃの参照電圧Ｖr3と第４の差動増幅回路１０ｄの参
照電圧Ｖr4との間の電圧を有する場合を示している。

【００６８】各差動増幅回路１０ａ〜１０ｈの反転出力
電圧をＶoN−，正転出力電圧をＶoN＋（Ｎ＝１〜８）と
すると、電圧ＶoN−，ＶoN＋はそれぞれ次のような式で
表される。 ＶoN−＝−Ｇ・（Ｖin−ＶrN）＋Ｖｓ …（２） ＶoN＋＝Ｇ・（Ｖin−ＶrN）＋Ｖｓ …（３） ここで、Ｇ（＞０）は各差動増幅回路１０ａ〜１０ｈの
電圧利得である。信号Ｖinが参照電圧Ｖr3とＶr4との間
の電圧を有するとき、式（２）から、 Ｖo1−＞Ｖo2−＞Ｖo3−＞Ｖｓ＞Ｖo4−＞Ｖo5−＞Ｖo6
−＞Ｖo7−＞Ｖo8−となり、したがって、 ∴ａ−＞ｂ−＞ｃ−＞Ｖｓ＞ｄ−＞ｅ−＞ｆ−＞ｇ−＞ｈ− …（４） となる。式（４）から分かるように、第１〜第３の差動
増幅回路１０ａ〜１０ｃの反転出力電圧ａ−，ｂ−，ｃ
−は電圧Ｖｓから上昇して電圧Ｖ1 を上回る一方、第４
〜第８の差動増幅回路１０ｄ〜１０ｈの反転出力電圧ｄ
−，ｅ−，ｆ−，ｇ−，ｈ−は電圧Ｖｓから降下するの
で電圧Ｖ1 を越えることはない。この代わりに、第４〜
第８の差動増幅回路１０ｄ〜１０ｈはその正転出力電圧
ｄ＋，ｅ＋，ｆ＋，ｇ＋，ｈ＋が電圧Ｖ1 を上回る。

【００６９】したがって、第３の差動増幅回路１０ｃの
反転出力信号ｃ−が電圧Ｖ1 を越え、かつ第４の差動増
幅回路１０ｄの正転出力信号ｄ＋が電圧Ｖ1 を越えたこ
とから、アナログ信号Ｖinは参照電圧Ｖr3とＶr4との間
の電圧を有することが分かる。このことから、アナログ
信号Ｖinの上位のＡ／Ｄ変換値を求めることができる。

【００７０】本実施形態に係るＡ／Ｄ変換器では、各差
動増幅回路１０ａ〜１０ｈの増幅時間を用いてアナログ
信号Ｖinをさらに精密にＡ／Ｄ変換する。これが下位の
Ａ／Ｄ変換である。下位のＡ／Ｄ変換は以下のようにし
て行われる。

【００７１】図８（ｂ）は第１〜第３の差動増幅回路１
０ａ〜１０ｃの反転出力電圧ａ−〜ｃ−と第４〜第６の
差動増幅回路１０ｄ〜１０ｆの正転出力電圧ｄ＋〜ｆ＋
とを示すグラフである。またこのグラフの下には、各出
力電圧が電圧Ｖ1 に達するまでの時間を示している。ｔ
1 〜ｔ3 はそれぞれ、第１〜第３の差動増幅回路１０ａ
〜１０ｃの反転出力電圧ａ−〜ｃ−が電圧Ｖ1 に達する
までの時間、ｔ4 〜ｔ6 はそれぞれ、第４〜第６の差動
増幅回路１０ｄ〜１０ｆの正転出力電圧ｄ＋〜ｆ＋が電
圧Ｖ1 に達するまでの時間を表している。

【００７２】ここで、時間ｔN （Ｎ＝１〜８）とアナロ
グ信号Ｖinおよび参照電圧ＶrN（Ｎ＝１〜８）との関係
は、近似的に次のような式で表される。 Ｖin＜ＶrNのとき ｔN ＝−Ｈ／（Ｖin−ＶrN） …（５） Ｖin＞ＶrNのとき ｔN ＝Ｈ／（Ｖin−ＶrN） …（６） 式（５），（６）において、Ｈ（＞０）は差動増幅回路
の設計によって決まる比例定数である。いま、Ｖin＜Ｖ
rNが成り立つのはＮ＝１〜３のときであり、Ｖin＞ＶrN
が成り立つのはＮ＝４〜８のときである。

【００７３】第３の差動増幅回路１０ｃにおけるアナロ
グ信号Ｖinと参照電圧Ｖr3との電圧差の絶対値は、第１
および第２の差動増幅回路１０ａ，１０ｂにおけるアナ
ログ信号Ｖinと参照電圧との電圧差の絶対値よりも小さ
いので、時間ｔ3 は時間ｔ1，ｔ2 よりも長くなる。一
方、第４の差動増幅回路１０ｄにおけるアナログ信号Ｖ
inと参照電圧Ｖr4との電圧差の絶対値は、第５〜第８の
差動増幅回路１０ｅ〜１０ｈにおけるアナログ信号Ｖin
と参照電圧との電圧差の絶対値よりも小さいので、時間
ｔ4 は時間ｔ5 〜ｔ8 よりも長くなる。式（５），
（６）から、 ｔ3 ＝−Ｈ／（Ｖin−Ｖr3） …（７） ｔ4 ＝Ｈ／（Ｖin−Ｖr4） …（８） ここで、時間ｔ3 と時間ｔ4 との比をとると、 ｔ3 ／ｔ4 ＝−（Ｖin−Ｖr4）／（Ｖin−Ｖr3） …（９） となり、式（９）をＶinについて解くと、 Ｖin＝（ｔ3 ・Ｖr3＋ｔ4 ・Ｖr4）／（ｔ3 ＋ｔ4 ） …（１０） となる。

【００７４】式（１０）は、時間ｔ3 ，ｔ4 から、参照
電圧Ｖr3とＶr4との間におけるアナログ信号Ｖinの位置
を求めることができることを示している。すなわち、式
（１０）といわゆる内分の公式との類似関係から、アナ
ログ信号Ｖinは、参照電圧Ｖr3と参照電圧Ｖr4とをｔ4
対ｔ3 に内分する位置にあることがわかる（図８（ｃ）
を参照）。したがって、式（１０）を用いることによっ
て、アナログ信号Ｖinの下位のＡ／Ｄ変換値を求めるこ
とができる。第１および第２の発振回路３０Ａ，３０Ｂ
における量子化時間（遅延回路リング３１を構成する反
転増幅器１段当たりの信号遅延時間）を細分化すること
によって時間ｔ3 ，ｔ4 をより細かく計測することがで
き、これによりアナログ信号Ｖinの下位のＡ／Ｄ変換値
をより精密に求めることができる。

【００７５】各差動増幅回路１０ａ〜１０ｈの増幅時間
を表すディジタル値を基にした下位のＡ／Ｄ変換のため
の演算（式（１０）の演算）は、時間演算回路４１によ
って行われ、変換値演算回路４２は、時間演算回路４１
によって得られたデータから上位Ａ／Ｄ変換値および下
位Ａ／Ｄ変換値を求め、これらを合わせて、変換対象の
アナログ信号Ｖinを表すディジタル値を演算する。

【００７６】なお、式（１０）は、式（５），（６）の
関係が成立することを前提にして求めたものである。す
なわち、差動増幅回路において増幅時間と入力電圧差と
が反比例するものと近似して、２つの参照電圧間を増幅
時間の比で内分する点の電圧をアナログ信号の電圧とし
て求めている。これによって、下位のＡ／Ｄ変換は簡易
な演算によって実現されることになる。下位のＡ／Ｄ変
換をさらに高精度に行うためには、実際の差動増幅回路
における増幅速度と入力電圧差との指数関数的な関係を
も考慮して、演算を行えばよい。

【００７７】本実施形態では、図８（ｂ）に示すよう
に、参照電圧がアナログ信号Ｖinよりも小さい差動増幅
回路については正転出力電圧を、参照電圧がアナログ信
号Ｖinの電圧よりも大きい差動増幅回路については反転
出力電圧を、下位のＡ／Ｄ変換を行うために用いてい
る。これは、各差動増幅回路の動的オフセットがＡ／Ｄ
変換精度に与える影響を緩和するためである。

【００７８】動的オフセットについて図９を用いて説明
する。いま、図９（ａ）に示すような、入力電圧差ΔＶ
を増幅して電圧Ｖout を出力する増幅回路を想定する。
図９（ｂ）に示すように、入力電圧差ΔＶがＶ1 （＞
０）のときと−Ｖ2 （＜０）のときとにおいて出力電圧
Ｖout と基準電圧Ｖｓとの差が等しい場合、Ｖ1 とＶ2
との差を動的オフセットという。理想的な差動増幅回路
では動的オフセットは０であるが、実際には製造プロセ
ス等に起因して動的オフセットは０にはならない。動的
オフセットが０でないということは、入力電圧差ΔＶの
絶対値が等しい場合でも、その値の正負によって出力電
圧Ｖout と基準電圧Ｖｓとの差が異なることを意味す
る。

【００７９】図１０は、本実施形態において動的オフセ
ットの影響を緩和できる理由を説明するための図であ
る。図１０（ａ）に示すように、アナログ信号Ｖinが参
照電圧Ｖr4よりも高く参照電圧Ｖr3よりも低い場合を考
える。この場合、第４の差動増幅回路１０ｄは正転入力
電圧（アナログ信号Ｖin）が反転入力電圧（参照電圧Ｖ
r4）よりも高いので入力電圧差ΔＶは正である。一方、
第３の差動増幅回路１０ｃは正転入力電圧（アナログ信
号Ｖin）が反転入力電圧（参照電圧Ｖr3）よりも低いの
で入力電圧差ΔＶは負である。入力電圧差ΔＶの正負が
異なるので、第３および第４の差動増幅回路１０ｃ，１
０ｄ共に正転出力電圧をＡ／Ｄ変換に用いると、動的オ
フセットの存在によってＡ／Ｄ変換値に誤差が生じる。
第３および第４の差動増幅回路１０ｃ，１０ｄ共に反転
出力電圧を用いる場合も同様である。

【００８０】一方、図１０（ｂ）に示すように、差動増
幅回路の特性から、正転入力電圧がＡでありかつ反転入
力電圧がＢである差動増幅回路の正転出力電圧は、反転
入力電圧がＡでありかつ正転入力電圧がＢである差動増
幅回路の反転出力電圧と、動的オフセットの面からみて
等価であることが分かっている。

【００８１】したがって、図１０（ａ）に示すように、
第３の差動増幅回路１０ｃの反転出力電圧および第４の
差動増幅回路１０ｄの正転出力電圧をＡ／Ｄ変換に用い
る場合は、図１０（ｃ）に示す場合と等価になる。すな
わち、動的オフセットの面からみると、第３の差動増幅
回路１０ｃは、相対的に高い参照電圧Ｖr3が正転入力電
圧となり相対的に低いアナログ信号Ｖinが反転入力電圧
となると共に、正転出力電圧が下位のＡ／Ｄ変換に用い
られることになる。この結果、第３および第４の差動増
幅器１０ｃ，１０ｄは、入力電圧差ΔＶの正負が等しく
かつ共にその正転出力電圧がＡ／Ｄ変換に用いられるの
で、動的オフセットは相殺されることになる。図１０
（ａ），（ｃ）では、Ａ／Ｄ変換に用いられる出力電圧
には○を、用いられない出力電圧には×を付している。

【００８２】したがって、下位のＡ／Ｄ変換を行うため
に、参照電圧がアナログ信号Ｖinよりも小さい差動増幅
回路については正転出力電圧を、参照電圧がアナログ信
号Ｖinの電圧よりも大きい差動増幅回路については反転
出力電圧を用いることによって、各差動増幅回路の動的
オフセットがＡ／Ｄ変換精度に与える影響を緩和するこ
とができる。もちろん、参照電圧がアナログ信号Ｖinよ
りも小さい差動増幅回路については反転出力電圧を、参
照電圧がアナログ信号Ｖinの電圧よりも大きい差動増幅
回路については正転出力電圧を用いても同様に、各差動
増幅回路の動的オフセットがＡ／Ｄ変換精度に与える影
響を緩和することができる。

【００８３】また、実際のＡ／Ｄ変換器では、アナログ
信号Ｖinが参照電圧とほぼ等しいために、正転出力電圧
も反転出力電圧も共にほとんど変化せず電圧Ｖ1 に達し
ない差動増幅回路が存在する場合がある。このような場
合には、以下のようにしてＡ／Ｄ変換を行う。

【００８４】図１１（ａ）は差動増幅回路１０ａ〜１０
ｅの反転出力電圧ａ−〜ｅ−を示すグラフである。図１
１（ａ）では、アナログ信号Ｖinが第３の差動増幅回路
１０ｃの参照電圧Ｖr3とほぼ等しい電圧を有する場合を
示しており、第３の差動増幅回路１０ｃの正転出力電圧
ｃ＋も併せて示している。また、図１１（ｂ）は第１〜
第３の差動増幅回路１０ａ〜１０ｃの反転出力電圧ａ−
〜ｃ−および第３〜第５の差動増幅回路１０ｃ〜１０ｅ
の正転出力電圧ｃ＋〜ｅ＋を示すグラフである。また図
１１（ｂ）のグラフの下には、各出力電圧が電圧Ｖ1 に
達するまでの時間を示しており、ｔ1 ，ｔ2 はそれぞれ
第１および第２の差動増幅回路１０ａ，１０ｂの反転出
力電圧ａ−，ｂ−が電圧Ｖ1 に達するまでの時間、ｔ4
〜ｔ5 はそれぞれ第４および第５の差動増幅回路１０
ｄ，１０ｅの正転出力電圧ｄ＋，ｅ＋が電圧Ｖ1 に達す
るまでの時間を表している。

【００８５】図１１（ａ）に示すように、この場合に
は、第３の差動増幅回路１０ｃはアナログ信号Ｖinと参
照電圧Ｖr3との電圧差を検知できないので、反転出力電
圧ｃ−、正転出力電圧ｃ＋は電圧Ｖｓから変化しない
か、又は変化したとしても増幅期間内において基準とな
る電圧Ｖ1 までは達しない。このため、図１１（ｂ）に
示すように、時間ｔ3 のデータが得られないことになる
ので、時間ｔ2 とｔ4 とを用いてＡ／Ｄ変換を行う。下
位のＡ／Ｄ変換は、次のような式にしたがってアナログ
電圧Ｖinの内分点を求めることによって行う。 Ｖin＝（ｔ2 ・Ｖr2＋ｔ4 ・Ｖr4）／（ｔ2 ＋ｔ4 ） …（１１）

【００８６】上位のＡ／Ｄ変換は、増幅回路列１０を構
成する差動増幅回路１０ａ〜１０ｈの中から増幅時間が
最も長いものと２番目に長いものとを求めることによっ
て行う。例えばすでに説明した図８に示すような場合で
は、第４の差動増幅回路１０ｄの増幅時間が最も長く次
に第３の差動増幅回路１０ｃの増幅時間が長いので、入
力されたアナログ信号Ｖinは参照電圧Ｖr3とＶr4との間
にあると判断する。これに対して図１１に示すような場
合では、第４の差動増幅回路１０ｄの増幅時間が最も長
く次に第２の差動増幅回路１０ｂの増幅時間が長く、第
３の差動増幅回路１０ｃの増幅時間を示すデータが存在
しないので、アナログ信号Ｖinは参照電圧Ｖr3とほぼ同
等であると判断する。このことから、Ａ／Ｄ変換値の上
位ビットを求めることができる。

【００８７】また本実施形態に係るＡ／Ｄ変換器はブロ
ック分割（ユニット化）が可能である。図１に示すＡ／
Ｄ変換器では、フリップフロップ列群および発振回路が
それぞれ２個ずつ構成されており、第１のフリップフロ
ップ列群２０Ａ、第１の発振回路３０Ａ、および第１〜
第４の差動増幅回路１０ａ〜１０ｄによって１つのブロ
ックが構成され、第２のフリップフロップ列群２０Ｂ、
第２の発振回路３０Ｂ、および第５〜第８の差動増幅回
路１０ｅ〜１０ｈによってまた別のブロックが構成され
た形になっている。

【００８８】本実施形態に係るＡ／Ｄ変換器においてブ
ロック化が可能である理由について説明する。

【００８９】Ａ／Ｄ変換器を高精度化するためには、一
般的には、複数の増幅器の出力信号の相対値を用いるこ
とによって変換精度を向上する。この点については本実
施形態に係るＡ／Ｄ変換器においても同様である。本実
施形態に係るＡ／Ｄ変換器が一般的な高精度Ａ／Ｄ変換
器と異なるのは、複数の増幅器の出力信号をアナログ信
号のままで用いるのではなく、複数の増幅器の増幅時間
をディジタル値に変換した上でＡ／Ｄ変換の高精度化に
用いる点である。

【００９０】一般的な高精度Ａ／Ｄ変換器は、複数の増
幅器の出力信号をアナログ信号のままで相対比較するた
め、各増幅器の出力信号線の長さのばらつきがＡ／Ｄ変
換精度に影響を与えることになり、レイアウト上制約を
受ける。変換誤差が生じないように各増幅器の出力信号
線の長さを等しくしようとすると、変換ビット数が増加
した場合には、図１２（ａ）に示すような縦長のレイア
ウトになってしまう。

【００９１】これに対して本実施形態に係るＡ／Ｄ変換
器は、各増幅器の増幅時間をディジタル値に変換した上
で、複数の増幅器間でそのディジタル値の相対的な比較
を行う。このため、各増幅器の出力信号線の長さのばら
つきがＡ／Ｄ変換精度に影響を与えることがないので、
一般的な高精度Ａ／Ｄ変換器よりもレイアウト上の自由
度が高くなり、図１２（ｂ）に示すようなブロック分割
されたレイアウトに展開することができる。

【００９２】なお、第１および第２のフリップフロップ
列群２０Ａ，２０Ｂにおいて、コンパレータを省略して
各差動増幅回路の出力電圧を各フリップフロップ列の端
子Ｃ１に直接入力する構成としてもよい。この場合、増
幅時間測定の基準となる電圧Ｖ1 は、例えば、第１およ
び第２のフリップフロップ列群２０Ａ，２０Ｂを構成す
る各フリップフロップにクロック信号のしきい値電圧と
して設定すれば良い。

【００９３】なお、第１および第２のフリップフロップ
列群２０Ａ，２０Ｂにおいて、各差動増幅回路の正転出
力電圧および反転出力電圧を共通のフリップフロップ列
に入力する構成とすることによって、フリップフロップ
列を半減することも可能である。この場合には、各差動
増幅回路の増幅時間を表すディジタル値は各差動増幅回
路につき１個となり、その個数が半減する。ただし、下
位のＡ／Ｄ変換値を精度良くディジタル補正するために
は、本実施形態のように各差動増幅回路の正転出力電圧
および反転出力電圧それぞれに対してフリップフロップ
列が設けられた構成の方が好ましい。

【００９４】なお、各フリップフロップ列を構成するフ
リップフロップの個数は５に限られるものではなく、発
振回路から出力される出力信号の数に合わせて設定すれ
ば良い。

【００９５】なお、本実施形態では、各差動増幅回路は
一定の電圧を出力するリセット動作と増幅動作とが切り
替わるものとしたが、本発明はこれに限るものではな
く、各差動増幅回路はリセット動作を行わなくてもかま
わない。すなわち、本実施形態では、増幅時間を計測す
る起点となる電圧としてリセット動作によって設定した
電圧Ｖｓを用いたが、この代わりに、各差動増幅回路の
最大または最小出力電圧を、増幅時間を計測する起点電
圧としてもよい。

【００９６】本発明に係るＡ／Ｄ変換は、従来の補間技
術すなわち精度向上のために電圧を一旦ホールドし、増
幅して補間を行うＡ／Ｄ変換と比べると、処理速度が格
段に速い。従来の補間技術では、アナログ信号が属する
電圧範囲を増幅し、増幅した電圧範囲において下位のＡ
／Ｄ変換を行うことによって精度を向上させていた。と
ころが、この方法では、高い増幅率で電圧を増幅する必
要があり、この電圧増幅に長い時間がかかり、結果とし
てＡ／Ｄ変換の高速化は困難であった。例えば、電圧範
囲８ｍＶの間を４ビット（＝１６階調）補間するとする
と、１６倍という高い増幅率で電圧を増幅しなければな
らず、このため長い電圧増幅時間を必要とした。

【００９７】これに対して、本発明では、上位のＡ／Ｄ
変換の際の各増幅回路の増幅時間を計測し、この増幅時
間を基にして下位のＡ／Ｄ変換を行うので、従来の補間
技術のように長い電圧増幅時間を必要とせず、従来より
も格段に高速に（例えば５００ＭＨｚ以上）しかも高精
度のＡ／Ｄ変換を行うことができる。したがって、本発
明によって、高速性と高精度とをともに兼ね備えたＡ／
Ｄ変換を実現することができる。

【００９８】本発明によって実現できる高速かつ高精度
のＡ／Ｄ変換は、様々な用途が考えられる。その一例と
して、例えば磁気記録媒体（ＤＶＤ，ＨＤＤ，ＰＤ，Ｍ
Ｏなど）からの信号読み出しがある。図１３はＤＶＤシ
ステムの信号読み出し部の概略構成を示す図である。図
１３において、８１はＤＶＤ、８２はレーザー発振器、
８３はレーザー受光部、８４はフィルター付き増幅器
（ＡＭＰ）、８５はＡ／Ｄ変換器、８６はデジタル信号
処理部（ＤＳＰ）である。また、８７は読み出されたデ
ィジタル信号の出力端子であり、後段の回路（例えばデ
ィジタル信号を画像に変換するための回路）に接続され
ている。

【００９９】レーザー発振器８２から出力されたレーザ
ー波はＤＶＤ８１によって変調（例えば周波数変調）さ
れ、この変調波はレーザー受光部８３によって電気信号
に変換される。この電気信号はフィルター付き増幅器８
４によって、増幅されるとともに波形を整形されて、Ａ
／Ｄ変換器８５によってデジタル信号に変換される。

【０１００】このとき、電気信号の変調周波数は高く、
またディジタルデータの精度も高いレベルが要求される
ので、Ａ／Ｄ変換器８５として、高速かつ高精度のもの
が必要になる。将来、磁気記録媒体の記録密度がさらに
高くなり、読み出し精度も向上させるのに伴い、Ａ／Ｄ
変換器８５に対する高速化および高精度化の要求はさら
に強まるのは必然であり、本発明の重要性は益々高まる
ものと思われる。

【０１０１】

【発明の効果】以上のように本発明によると、各増幅回
路の増幅速度の違いは変換対象のアナログ信号の電圧と
各増幅回路の参照電圧との電圧差の違いを反映するの
で、各増幅回路の増幅速度に基づいてＡ／Ｄ変換を行う
ことによって、アナログ信号と各参照電圧との大小関係
のみをＡ／Ｄ変換の情報としていた従来技術では求める
ことができなかった，各参照電圧間におけるアナログ信
号の位置を求めることができ、したがって、増幅回路が
本質的に有するオフセット電圧のばらつきによって制限
されていた従来のＡ／Ｄ変換精度の限界を越えて、より
高精度のＡ／Ｄ変換を実現することができる。

【０１０２】また本発明によると、各増幅回路の増幅時
間を計測した上で、第１の増幅回路の参照電圧と第２の
増幅回路の参照電圧との間における変換対象のアナログ
信号の位置を、第１の増幅回路の参照電圧と第２の増幅
回路の参照電圧との間を前記第１の増幅回路の増幅時間
と前記第２の増幅回路の増幅時間との比で内分すること
によって精度良く求めることができ、また、計測した増
幅時間を相対比較することによってＡ／Ｄ変換を行うの
で、電源電圧、温度による変換誤差を抑制しＡ／Ｄ変換
精度を向上させることができる。

【０１０３】さらに本発明によると、各増幅回路のう
ち、参照電圧が変換対象のアナログ信号の電圧よりも低
い増幅回路については正転出力電圧および反転出力電圧
のうちのいずれか一方の出力電圧を、参照電圧が変換対
象の前記アナログ信号の電圧よりも高い増幅回路につい
ては正転出力電圧および反転出力電圧のうちの他方の出
力電圧を、それぞれ基にしてＡ／Ｄ変換を行うことによ
り、前記アナログ信号のＡ／Ｄ変換に用いられる増幅回
路の出力電圧が、増幅の基準となる電圧よりも高い側又
は低い側のいずれか一方の側に集中することになる。し
たがって、各増幅回路のオフセット電圧の影響が相殺さ
れるのでＡ／Ｄ変換の精度が向上する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＡ／Ｄ変換器の構成
を示す回路図である。

【図２】本発明の一実施形態に係るＡ／Ｄ変換器を構成
する差動増幅回路の一例を示す図であり、（ａ）は差動
増幅回路の構成の一例を示す回路図、（ｂ）は（ａ）に
示す差動増幅回路の動作を示すタイミングチャートであ
る。

【図３】本発明の一実施形態に係るＡ／Ｄ変換器におけ
る第１のフリップフロップ列群２０Ａの構成を示す回路
図である。

【図４】本発明の一実施形態に係るＡ／Ｄ変換器におけ
る第１の発振回路３０Ａの構成を示す回路図である。

【図５】第１および第２の発振回路３０Ａ，３０Ｂの出
力信号Ｉ1 〜Ｉ5 の時間変化を示すグラフである。

【図６】図１に示す本発明の一実施形態に係るＡ／Ｄ変
換器の動作の概要を示すタイミングチャートである。

【図７】差動増幅回路の出力電圧の増幅時間の計測動作
を説明するための図である。

【図８】本発明の一実施形態におけるＡ／Ｄ変換値の求
め方を説明するための図である。

【図９】動的オフセットを説明するための図である。

【図１０】本発明の一実施形態において動的オフセット
の影響を緩和できる理由を説明するための図である。

【図１１】本発明の一実施形態におけるＡ／Ｄ変換値の
求め方を説明するための図である。

【図１２】本発明の一実施形態に係るＡ／Ｄ変換器にお
いてブロック化が可能になることによるレイアウトの変
化を表す図である。

【図１３】Ａ／Ｄ変換器を有するＤＶＤシステムの概略
構成を示す図である。

【図１４】従来のＡ／Ｄ変換器の構成を示す回路図であ
る。

【符号の説明】

Ｖin 変換対象のアナログ信号 Ｖr1〜Ｖr8 参照電圧 １０ａ〜１０ｈ 差動増幅回路（増幅回路） ａ−〜ｈ− 差動増幅回路の反転出力電圧 ａ＋〜ｈ＋ 差動増幅回路の正転出力電圧 Ｏ１−，Ｏ１＋〜Ｏ８−，Ｏ８＋ 増幅時間を表す値 ２０Ａ 第１のフリップフロップ列群 ２０Ｂ 第２のフリップフロップ列群 ２１ａ〜２１ｄ，２２ａ〜２２ｄ フリップフロップ列
（保持回路列） ３０Ａ 第１の発振回路 ３０Ｂ 第２の発振回路 ３１ 遅延回路リング ３１１〜３１５ 反転増幅器（遅延回路） ４１ 時間演算回路 ４２ 変換値演算回路 ７１ 時間計数手段 ７２ 演算手段 Ｓ1 基本クロック（第１のクロック信号） Ｓ2 ＰＬＬ用クロック（第２のクロック信号）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換器であって、 変換対象のアナログ信号の電圧と所定の参照電圧との電
   圧差を増幅する複数の増幅回路と、 前記複数の増幅回路の増幅時間をそれぞれ計数し、各増
   幅回路の増幅時間を表す値を出力する時間計数手段と、 前記時間計数手段から出力された複数の値を基にして、
   前記アナログ信号を表すディジタル値を演算する演算手
   段とを備え、 前記時間計数手段は、 時間の経過と共に変化する信号を出力する発振回路と、 前記複数の増幅回路各々に対応して設けられており、対
   応する増幅回路の出力電圧が所定の電圧に達したとき、
   前記発振回路の出力信号を保持する複数の保持回路列と
   を備え、 前記複数の保持回路列が保持した信号を基にして、各増
   幅回路の増幅時間を表す値を求めるものであり、 前記発振回路は、 リング状に接続された複数の遅延回路からなり、発振に
   より信号の遷移が循環する遅延回路リングを備え、 前記遅延回路リングを構成する遅延回路の出力信号を、
   当該発振回路の出力信号とするものであることを特徴と
   するＡ／Ｄ変換器。
2. 【請求項２】 請求項１記載のＡ／Ｄ変換器において、 前記増幅回路は、第１のクロック信号にしたがって、一
   定の電圧を出力するリセット動作と増幅動作とが切り替
   わるものであり、 前記発振回路は、周波数が一定である第２のクロック信
   号を基準にして、前記遅延回路リングの発振周波数を一
   定に制御するフェーズ・ロック・ループ（ＰＬＬ）が構
   成されており、 前記第１および第２のクロック信号は、前記増幅回路の
   増幅動作の開始と前記時間計数手段の計数動作の開始と
   が合致するように、その周波数および位相が設定されて
   いることを特徴とするＡ／Ｄ変換器。
3. 【請求項３】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換器であって、 変換対象のアナログ信号の電圧と所定の参照電圧との電
   圧差を増幅する複数の増幅回路と、 前記複数の増幅回路の増幅時間をそれぞれ計数し、各増
   幅回路の増幅時間を表す値を出力する時間計数手段と、 前記時間計数手段から出力された複数の値を基にして、
   前記アナログ信号を表すディジタル値を演算する演算手
   段とを備え、 前記演算手段は、 前記時間計数手段から出力された複数の値を基にして、
   前記複数の増幅回路の中から、参照電圧が前記アナログ
   信号の電圧よりも高い第１の増幅回路と参照電圧が前記
   アナログ信号の電圧よりも低い第２の増幅回路とを特定
   し、前記第１の増幅回路の参照電圧と前記第２の増幅回
   路の参照電圧との間を前記第２の増幅回路の増幅時間と
   前記第１の増幅回路の増幅時間との比で内分する点の電
   圧を、前記アナログ信号の電圧と判定することを特徴と
   するＡ／Ｄ変換器。
4. 【請求項４】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換器であって、 変換対象のアナログ信号の電圧と所定の参照電圧との電
   圧差を増幅する複数の増幅回路と、 前記複数の増幅回路の増幅時間をそれぞれ計数し、各増
   幅回路の増幅時間を表す値を出力する時間計数手段と、 前記時間計数手段から出力された複数の値を基にして、
   前記アナログ信号を表すディジタル値を演算する演算手
   段とを備え、 前記複数の増幅回路は、複数の群に分けられており、 前記時間計数手段は、前記複数の増幅回路の各群に対応
   してブロックに分けて構成されていることを特徴とする
   Ａ／Ｄ変換器。
5. 【請求項５】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換器であって、 変換対象のアナログ信号の電圧と所定の参照電圧との電
   圧差を増幅する複数の増幅回路と、 前記各増幅回路の増幅速度を基にして、前記アナログ信
   号を表すディジタル値を求める変換部とを備え、 前記変換部は、 前記複数の増幅回路のうち、参照電圧が前記アナログ信
   号の電圧よりも低い増幅回路については正転出力電圧お
   よび反転出力電圧のうちのいずれか一方の出力電圧を、
   参照電圧が前記アナログ信号の電圧よりも高い増幅回路
   については正転出力電圧および反転出力電圧のうちの他
   方の出力電圧を、それぞれ基にして、前記アナログ信号
   を表すディジタル値を求めるものであることを特徴とす
   るＡ／Ｄ変換器。
6. 【請求項６】 請求項５記載のＡ／Ｄ変換器において、 前記変換部は、 前記複数の増幅回路の増幅時間を、参照電圧が前記アナ
   ログ信号の電圧よりも低い増幅回路については正転出力
   電圧および反転出力電圧のうちのいずれか一方の出力電
   圧を、参照電圧が前記アナログ信号の電圧よりも高い増
   幅回路については正転出力電圧および反転出力電圧のう
   ちの他方の出力電圧をそれぞれ基にして計数する時間計
   数手段と、 前記時間計数手段によって計数された各増幅回路の増幅
   時間を基にして、前記アナログ信号を表すディジタル値
   を演算する演算手段とを備えていることを特徴とするＡ
   ／Ｄ変換器。
7. 【請求項７】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換方法であって、 変換対象のアナログ信号の電圧と、互いに異なる所定の
   参照電圧との電圧差をそれぞれ増幅する複数の増幅回路
   を用い、前記各増幅回路の増幅速度を基にして、前記ア
   ナログ信号を表すディジタル値を求めるものであり、 参照電圧が前記アナログ信号の電圧よりも高い第１の増
   幅回路が増幅に要した第１の時間、および参照電圧が前
   記アナログ信号の電圧よりも低い第２の増幅回路が増幅
   に要した第２の時間を求める第１の工程と、 前記第１の増幅回路の参照電圧と前記第２の増幅回路の
   参照電圧との間を前記第２の時間と前記第１の時間との
   比で内分する点の電圧を、前記アナログ信号の電圧と判
   定する第２の工程とを備えたものであることを特徴とす
   るＡ／Ｄ変換方法。
8. 【請求項８】 請求項７記載のＡ／Ｄ変換方法におい
   て、 前記第１の工程は、 前記第１の時間を、前記第１の増幅回路の正転出力電圧
   および反転出力電圧のうちのいずれか一方の電圧を基に
   して求める一方、前記第２の時間を、前記第２の増幅回
   路の正転出力電圧および反転出力電圧のうちの他方の電
   圧を基にして求めるものであることを特徴とするＡ／Ｄ
   変換方法。
9. 【請求項９】 アナログ信号をディジタル値に変換する
   Ａ／Ｄ変換器であって、 変換対象のアナログ信号の電圧と、互いに異なる所定の
   参照電圧との電圧差をそれぞれ増幅する複数の増幅回路
   と、 前記複数の増幅回路の増幅時間をそれぞれ計数し、各増
   幅回路の増幅時間を表す値を出力する時間計数手段と、 前記時間計数手段から出力された複数の値を基にして、
   いずれかの参照電圧間における前記アナログ信号の位置
   を特定し、この特定結果から、前記アナログ信号を表す
   ディジタル値を演算する演算手段とを備えたものである
   ことを特徴とするＡ／Ｄ変換器。