JP2024032514A - ジッタキャンセル回路 - Google Patents

Abstract

【課題】クロックの供給先回路でのクロックジッタを低減する。
【解決手段】ジッタキャンセル回路１００ａは、クロックバッファ１１０と、電流制御部１２０とを備える。クロックバッファ１１０は、電源電圧ＶＤＤによって駆動されるクロック伝搬要素５０から出力されたクロックＣＬＫＩＮを入力される。更に、クロックバッファ１１０は、入力されたクロックＣＬＫＩＮに対して、動作電流Ｉｏｐの増大に応じて減少する一方で、動作電流Ｉｏｐの減少に応じて増大する遅延時間を付与して、クロックＣＬＫＯＵＴを出力する。電流制御部１２０は、電源電圧ＶＤＤの変動成分の逆位相でクロックバッファ１１０の動作電流Ｉｏｐを増減する様に構成される。
【選択図】図４

Description

本開示は、クロックのジッタを抑制する技術に関する。

一定周波数のクロックには、ジッタと呼ばれる、クロック周期の微小な変動が生じることが知られている。ジッタが大きいと、当該クロックの供給を受けて動作する回路群の動作タイミングにずれが生じることが懸念されるため、クロックのジッタを抑制する技術が必要となる。

例えば、下記の非特許文献１には、ＡＤＰＬＬ（All-Digital Phase-Locked Loop）の内部に配置されたクロック発生用の発振器において、電源電圧（ＤＣ）のノイズ成分（ＡＣ成分）の影響で発生するジッタを抑制する構成が記載されている。

具体的には、電源ラインから発振器へ供給される電流（Ｉ_OSC）をカラントミラーでコピーするとともに、コピーした電流より抽出された交流成分を、上記電流（Ｉ_OSC）から流出させることで、発振器で生じる遅延時間のばらつきを抑制するための回路構成が示されている。

"A supply-noise-rejection technique in ADPLL with noise-cancelling current source", Y Niki et al. ,2013 Proceedings ESSCIRC, October 2013

実際の回路では、ＰＬＬ等で生成されたクロックは、当該クロックの供給先回路に対して、ＣＴＳ（Clock Tree Synthesis）又はリピータ等のクロック伝搬要素を用いて伝達される。しかしながら、これらのクロック伝搬要素においても、電源電圧のノイズ成分の影響で、通過するクロックにジッタを重畳させてしまうことがある。

このため、非特許文献１等によってＰＬＬ等から出力されるクロックのジッタが十分に抑制されても、供給先回路に実際に入力されるクロックのジッタの低減が困難になることが懸念される。

本開示は、上記の課題を解決するためのものであって、ＰＬＬ等から出力されたクロックに対して電源ノイズに起因して発生するジッタを補償することで、クロックの供給先回路でのクロックジッタを低減することが可能なジッタキャンセル回路を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によるジッタキャンセル回路は、クロックバッファと、電流制御部とを備える。クロックバッファは、電源電圧によって駆動されるクロック発生回路又はクロック伝搬要素から出力されたクロックを入力される。更に、クロックバッファは、入力されたクロックに対して、動作電流の増大に応じて減少する一方で動作電流の減少に応じて増大する遅延時間を付与して、クロックを出力する。電流制御部は、電源電圧の変動成分の逆位相でクロックバッファの動作電流を増減する様に構成される。

上記の実施形態によれば、電源ノイズに起因して発生するジッタを補償して、クロックの供給先回路でのクロックジッタを低減することが可能となる。

一般的なクロックの供給形態を説明するための概念図である。 電源ノイズに起因するジッタを説明する概念的な波形図である。 ジッタの分布を説明する概念図である。 実施の形態１に係るジッタキャンセル回路の構成を説明するブロック図である。 図４に示された増幅部の基本構成を説明する回路図である。 図５に示された増幅部の入出力特性を説明する概念図である。 実施の形態１に係るジッタキャンセル回路の構成例を説明する回路図である。 図７に示されたジッタキャンセル回路の動作を説明する概念的な波形図である。 実施の形態１の変形例に係るジッタキャンセル回路の構成を説明するブロック図である。 図９に示されたジッタキャンセル回路の構成例を説明する回路図である。 実施の形態２に係るジッタキャンセル回路の構成を説明するブロック図である。 図１１に示されたジッタキャンセル回路の構成例を説明する回路図である。 フィードバック制御部の動作例を説明するフローチャートである。 図１２に示されたＴＤＣ回路の構成例を説明する回路図である。 図１２に示された制御演算部の構成例を説明するブロック図である。 図１５に示された制御演算部の動作例を説明する波形図である。 実施の形態３に係るジッタキャンセル回路の配置例を説明するブロック図である。

以下、各実施形態について図面を参照して詳しく説明する。尚、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
（電源ノイズによるクロックジッタ）
本実施の形態の説明の前に、電源ノイズに起因するクロックのジッタについて説明する。

図１には、一般的なクロックの供給形態を説明するための概念図が示される。
図１を参照して、クロック発生回路１０は、代表的には、ＰＬＬ（Phase-Locked Loop）で構成されて、一定周波数のクロックＣＬＫ１を発生する。尚、以下の説明から明らかになる様に、本実施の形態に係るジッタキャンセル回路は、任意の構成のクロック発生回路１０から発生されたクロックのジッタ抑制に適用することができる。

例えば、クロック発生回路１０は、クロックＣＬＫ１を発生する内部発振器１１と、クロックＣＬＫ１のジッタを抑制するためのジッタ抑制回路１２とを含んで構成される。上述の様に、非特許文献１では、ジッタ抑制回路１２として、内部発振器１１に供給される電流のＡＣ成分を抑制するための構成が設けられる。これにより、クロック発生回路１０から出力されるクロックＣＬＫ１のジッタが抑制される。

クロック発生回路１０からクロックの供給先回路２０までの、クロックＣＬＫ１の伝搬経路内には、電源電圧によって駆動されるクロック伝搬要素５０が配置される。クロック伝搬要素５０は、リピータやＣＴＳ（Clock Tree Synthesis）に含まれるバッファ（クロックバッファ）及びインバータ等を含む、電源電圧によって駆動されてクロックを入出力する回路要素を意味する。従って、インバータの他、ＮＡＮＤ（否定論理積）ゲート等の論理回路についても、クロックを入出力に含むものであれば、クロック伝搬要素５０に含まれる。

クロック伝搬要素５０の電源電圧は、理想的には一定レベルのＤＣ電圧であるが、実際には、交流的なノイズ成分が重畳されている。これにより、電源電圧が上昇及び低下する電源ノイズに起因して、図２に説明する様に、クロックにジッタが生じる。

図２に示される様に、クロック伝搬要素５０の電源電圧ＶＤＤは、平均値Ｖｍに対する変動成分（電源ノイズ）を有する。クロック伝搬要素５０において、入出力間で生じる遅延時間は、電源電圧ＶＤＤに依存して変動する。クロック伝搬要素５０が出力信号を駆動する際の動作電流が、電源電圧ＶＤＤの高低に従って増減するためである。

図２では、時刻ｔ１～ｔ４の各々において、クロック伝搬要素５０にクロックＣＬＫ１の立上がりエッジが入力される例が示される。この際に、クロック伝搬要素５０では、電源電圧ＶＤＤに応じた遅延時間Ｔｄ１～Ｔｄ４が付与される。電源電圧ＶＤＤが高いときには、クロック伝搬要素５０の動作電流が大きくなることで、遅延時間は短くなる。反対に、電源電圧ＶＤＤが低いときには、クロック伝搬要素５０の動作電流が小さくなることで、遅延時間は長くなる。

図２の例では、電源電圧ＶＤＤがＶｍ（平均値）である時刻ｔ２では、クロック伝搬要素５０は、クロックＣＬＫ１及びＣＬＫ２の立上がりエッジ間に遅延時間Ｔｄ２を付与する。一方で、電源電圧ＶＤＤがＶｍよりも高い時刻ｔ１及びｔ４では、クロック伝搬要素５０で生じる遅延時間Ｔｄ１及びＴｄ４は、時刻ｔ２での遅延時間Ｔｄ２よりも短くなる。

これに対して、電源電圧ＶＤＤがＶｍよりも低い時刻ｔ３では、クロック伝搬要素５０で生じる遅延時間Ｔｄ３は、時刻ｔ２での遅延時間Ｔｄ２よりも長くなる。

この結果、図３に示される様に、一定周期のクロックＣＬＫ１がクロック伝搬要素５０に入力されても、クロックＣＬＫ２のエッジが立ち上がる時刻には、当該時点での電源電圧ＶＤＤの高低に応じて、ヒストグラム３０に示す様な分布が生じる。この結果、図１に示される様に、クロックＣＬＫ１が一定周期のクリーンなものであっても、クロック伝搬要素５０から出力されて、供給先回路２０へ供給されるクロックＣＬＫ２にはジッタが発生してしまう。

本実施の形態では、クロック発生回路（ＰＬＬ）１０から出力されたクロックに対して、当該クロックの供給先までの伝搬経路で重畳されるジッタをキャンセルするための技術について説明する。

（実施の形態１に係るジッタキャンセル回路）
図４は、実施の形態１に係るジッタキャンセル回路の構成を説明するブロック図である。

図４に示される様に、実施の形態１に係るジッタキャンセル回路１００ａは、クロックバッファ１１０と、電流制御部１２０とを備える。クロックバッファ１１０には、クロック伝搬要素５０から出力されたクロックＣＬＫＩＮが入力される。以下、クロックＣＬＫＩＮを入力クロックＣＬＫＩＮとも称する。

クロック伝搬要素５０は、クロックＣＬＫ１を受けて、図１でのクロックＣＬＫ２に相当する、入力クロックＣＬＫＩＮを出力する。電源電圧ＶＤＤに変動成分（電源ノイズ）が存在すると、クロックＣＬＫ１がクリーンであっても、電源ノイズに起因するジッタが入力クロックＣＬＫＩＮには重畳されている。

電流制御部１２０は、電源電圧ＶＤＤの変動成分の逆位相でクロックバッファ１１０の動作電流Ｉｏｐを増減する。例えば、電流制御部１２０は、電源電圧ＶＤＤの変動成分を反転増幅する増幅部１３０と、クロックバッファ１１０に動作電流Ｉｏｐを供給する可変電流源回路１４０とを含む。可変電流源回路１４０の出力電流は、増幅部１３０の出力に応じて増減される。

図５には、増幅部１３０の基本構成図が示される。
図５に示される様に、増幅部１３０は、例えば、負電極が接地されたトランジスタＴＲによる反転増幅器によって構成することができる。以下では、トランジスタＴＲは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の電界効果トランジスタで構成される例を説明する。トランジスタＴＲのソース（負電極）は、接地配線ＮＬと接続され、ゲート（制御電極）には、電源電圧ＶＤＤが入力される。更に、トランジスタＴＲのドレイン（正電極）と電源配線ＰＬとの間には、抵抗素子Ｒが接続される。以下では、抵抗素子Ｒの電気抵抗値もＲと表記する。

尚、トランジスタＴＲは、負電極であるエミッタ、正電極であるコレクタ、及び、制御電極であるベースを有するバイポーラトランジスタによって構成することも可能である。

図５において、トランジスタＴＲのドレイン（正電極）と抵抗素子Ｒとの接続点に相当する出力ノードＮｏには、図６に示される電圧信号ＶＯＵＴが出力される。トランジスタＴＲを流れる電流Ｉは、電源電圧ＶＤＤの増減に応じて変化する。

公知の様に、図５に示された増幅部１３０による、電源電圧ＶＤＤの変動分ΔＶＤＤに対する電圧信号ＶＯＵＴの変動分ΔＶＯＵＴの比であるゲインＧは、下記の式（１）で示される。

Ｇ＝ΔＶＯＵＴ／ΔＶＤＤ＝ｒｏ・（１－ｇｍ・Ｒ）／（ｒｏ＋Ｒ） …（１）
式（１）において、ｒｏは、増幅部１３０の出力抵抗であり、ｇｍは、トランジスタＴＲのトランスコンダクタンスである。式（１）より、Ｇ＜０として反転増幅による逆位相の信号を得るためには、１－ｒｍ・Ｒ＜０、即ち、ｒｍ・Ｒ＞１となる様に、電気抵抗値Ｒ（抵抗素子Ｒ）を定めればよい。又、Ｇ＜０において、電気抵抗値Ｒが大きくなる程、ゲインの絶対値｜Ｇ｜が大きくなることが理解される。

この結果、図６に示される様に、電源電圧ＶＤＤの変動分ΔＶＤＤが反転増幅された電圧信号ＶＯＵＴを、増幅部１３０から出力することができる。具体的には、平均値Ｖｍ（点線）に変動分ΔＶＤＤが重畳された電源電圧ＶＤＤに対して、ΔＶＤＤを反転増幅した変動分ΔＶＯＵＴが平均値（点線）に対して重畳された電圧信号ＶＯＵＴを得ることができる。電源電圧ＶＤＤと電圧信号ＶＯＵＴとの間の平均値（ＤＣ成分）の差は、Ｉ・Ｒに相当する。

図７には、実施の形態１に係るジッタキャンセル回路の構成例を説明する回路図が示される。

図７を参照して、クロックバッファ１１０は、直列接続されたＮ個（Ｎ：２以上の整数）のインバータＩＶ１～ＩＶＮを有する。初段のインバータＩＶ１には、クロック伝搬要素５０からの入力クロックＣＬＫＩＮが入力される、最終段のインバータＩＶＮは、ジッタキャンセル回路１００ａの出力クロックＣＬＫＯＵＴを生成する。インバータＩＶ１～ＩＶＮの段数Ｎは、通常、偶数であるが、逆相のクロックを得る目的で、Ｎを奇数とすることも可能である。

可変電流源回路１４０は、Ｐ型トランジスタＴＰ０～ＴＰＮと、Ｎ型トランジスタＴＮ０～ＴＮＮとを有する。Ｐ型トランジスタＴＰ０及びＮ型トランジスタＴＮ０は、電源配線ＰＬ（ＶＤＤ）及び接地配線ＮＬ（ＶＳＳ）の間に直列接続される。Ｐ型トランジスタＴＰ０はダイオード接続される。Ｎ型トランジスタＴＮ０のゲートには、増幅部１３０から出力された電圧信号ＶＯＵＴが入力される。

Ｐ型トランジスタＴＰ１～ＴＰＮは、電源配線ＰＬとインバータＩＶ１～ＩＶＮとの間にそれぞれ接続される。同様に、Ｎ型トランジスタＴＮ１～ＴＮＮは、接地配線ＮＬとインバータＩＶ１～ＩＶＮとの間にそれぞれ接続される。Ｐ型トランジスタＴＰ１～ＴＰＮのゲートは、Ｐ型トランジスタＴＰ０のゲートと接続される。Ｎ型トランジスタＴＮ１～ＴＮＮのゲートは、Ｎ型トランジスタＴＮ０のゲートと接続される。Ｎ個のＰ型トランジスタ（ＴＰ１～ＴＰＮ）及びＮ型トランジスタ（ＴＮ１～ＴＮＮ）のペアによって、インバータＩＶ１～ＩＶＮの動作電流Ｉｏｐがそれぞれ供給される。

可変電流源回路１４０では、直列接続されたＰ型トランジスタＴＰ０及びＮ型トランジスタＴＮ０を流れる電流Ｉｖは、増幅部１３０からの電圧信号ＶＯＵＴに応じて変化する。具体的には、電圧信号ＶＯＵＴの電位が上昇すると電流Ｉｖが大きくなり、反対に、電圧信号ＶＯＵＴの電位が低下すると電流Ｉｖは小さくなる。

Ｐ型トランジスタＴＰ１～ＴＰＮは、Ｐ型トランジスタＴＰ０とカレントミラーを構成し、Ｎ型トランジスタＴＮ１～ＴＮＮは、Ｎ型トランジスタＴＮ０とカレントミラーを構成する。従って、インバータＩＶ１～ＩＶＮの動作電流Ｉｏｐは、電圧信号ＶＯＵＴに応じて変化する電流Ｉｖに比例する。代表的には、動作電流Ｉｏｐと電流Ｉｖとは、１：１である。

図７の例では、増幅部１３０は、図５で説明した基本構成に加えて、分圧回路１３２を更に有する様に構成される。具体的には、増幅部１３０は、抵抗素子１３３，１３４，１３６と、トランジスタ１３５とを含んで構成される。

抵抗素子１３３（電気抵抗値Ｒ０）及び１３４（電気抵抗値Ｒ１）は、電源配線ＰＬ（ＶＤＤ）及び接地配線ＮＬ（ＶＳＳ）の間に直列接続されて分圧回路１３２を構成する。トランジスタ１３５は、図５のトランジスタＴＲに対応し、抵抗素子１３６（電気抵抗値Ｒ２）は、図５の抵抗素子Ｒに対応する。

分圧回路１３２は、分圧比Ｒ０／（Ｒ０＋Ｒ１）による電源電圧ＶＤＤの分圧電圧を、トランジスタ１３５のゲート（制御電極）に入力する。従って、電気抵抗値Ｒ１が高くなる程、分圧比が小さくなってトランジスタ１３５のゲートへの入力電圧も低下する。

図７の構成において、増幅部１３０における増幅特性、具体的には、電源電圧ＶＤＤの変動成分ΔＶＤＤに対する電圧信号ＶＯＵＴの変動分ΔＶＯＵＴの特性は、式（１）において、電気抵抗値ＲをＲ２に置換することで得られる。即ち、抵抗素子１３６の電気抵抗値Ｒ２は、式（１）のゲインＧ＜０となる様に定められる。

分圧回路１３２によって、増幅部１３０のＤＣ動作点を調整することができる。図６に示される様に、増幅部１３０での反転増幅ゲインを大きくするために、抵抗素子１３６の電気抵抗値Ｒ２を増大すると、電源電圧ＶＤＤに対する電圧信号ＶＯＵＴの電圧降下（図６中のＩ・Ｒ）が大きくなって、電圧信号ＶＯＵＴのレベルが低下する。従って、電気抵抗値Ｒ２の変化に連動させて、分圧回路１３２による分圧比を調整することで、ゲインを変化させても、増幅部１３０のＤＣ動作点を一定に維持することができる。

図７の構成例においても、電圧信号ＶＯＵＴは、式（１）による変動成分ΔＶＯＵＴを有することで、電源電圧ＶＤＤの変動成分ΔＶＤＤ（電源ノイズ）を反転増幅する様に生成される。従って、可変電流源回路１４０によってインバータＩＶ１～ＩＶＮの各々に供給される動作電流Ｉｏｐは、電源電圧ＶＤＤの上昇に応じて減少する一方で、電源電圧ＶＤＤの低下に応じて増加する。即ち、動作電流Ｉｏｐは、電源電圧ＶＤＤの変動成分と逆位相で増減する様に制御される。

これにより、ジッタキャンセル回路は、図８に示す様に動作することで、出力クロックＣＬＫＯＵＴのジッタを抑制することができる。

図８には、図２と同様の電源電圧ＶＤＤ波形の下で、クロック伝搬要素５０及びジッタキャンセル回路１００ａで付与される遅延時間が示される。

クロックＣＬＫ１は、図２と同様にクリーンな波形として示されており、入力クロックＣＬＫＩＮは、図２でのクロックＣＬＫ２に相当する。即ち、時刻ｔ１～ｔ３でのクロックＣＬＫ１の立上がりエッジに対して、クロック伝搬要素５０で付与される遅延時間Ｔｄ１～Ｔｄ３は、図２と同様である。具体的には、電源電圧ＶＤＤが平均値Ｖｍである時刻ｔ２での遅延時間Ｔｄ２に対して、ＶＤＤ＞Ｖｍの時刻ｔ１での遅延時間Ｔｄ１は短い。そして、ＶＤＤ＜Ｖｍの時刻ｔ３での遅延時間Ｔｄ３はＴｄ２よりも長い。この結果、入力クロックＣＬＫＩＮには、クロック周期のヒストグラム３１によって示されるジッタが発生する。

これに対して、ジッタキャンセル回路１００ａにおいて、ＶＤＤ＞Ｖｍの時刻ｔ１におけるクロックバッファ１１０の動作電流Ｉｏｐは、電流制御部１２０を構成する増幅部１３０及び可変電流源回路１４０により、ＶＤＤ＝Ｖｍの時刻ｔ２よりも小さく制御される。この結果、クロックバッファ１１０において、入力クロックＣＬＫＩＮ及び出力クロックＣＬＫＯＵＴの間に付加される遅延時間Ｔｄ１ｘは、時刻ｔ２におけるクロックバッファ１１０の遅延時間Ｔｄ２ｘよりも長くなる。

反対に、ＶＤＤ＜Ｖｍの時刻ｔ３におけるクロックバッファ１１０の動作電流Ｉｏｐは、ＶＤＤ＝Ｖｍの時刻ｔ２よりも大きく制御される。この結果、時刻ｔ３でのクロックバッファ１１０による遅延時間Ｔｄ３ｘは、時刻ｔ２におけるクロックバッファ１１０の遅延時間Ｔｄ２ｘよりも短くなる。

ジッタキャンセル回路１００ａの出力クロックＣＬＫＯＵＴの各立上がりエッジには、クロックＣＬＫ１に対して、クロック伝搬要素５０による遅延時間と、ジッタキャンセル回路１００ａによる遅延時間との和が作用する。この結果、図８に示された、時刻ｔ１～ｔ３において、クロックＣＬＫ１と出力クロックＣＬＫＯＵＴとの間に生じる遅延時間は、Ｔ１＝Ｔｄ１＋Ｔｄ１ｘ、Ｔ２＝Ｔｄ２＋Ｔｄ２ｘ、及び、Ｔ３＝Ｔｄ３＋Ｔｄ３ｘとなる。これらの遅延時間Ｔ１～Ｔ３の間の差は、上述した遅延時間Ｔｄ１～Ｔｄ３の大小関係、及び、遅延時間Ｔｄ１ｘ～Ｔｄｘ３の大小関係から、クロック伝搬要素５０による遅延時間Ｔｄ１～Ｔｄ３の間の差よりも小さくなることが理解される。

この結果、ヒストグラム３２によって示される出力クロックＣＬＫＯＵＴのジッタを、ヒストグラム３１によって示される入力クロックＣＬＫＩＮのジッタよりも小さくすることができる。

この様に、実施の形態１に係るジッタキャンセル回路１００ａによれば、クロック伝搬要素５０を駆動する電源電圧ＶＤＤの変動成分の逆位相でクロックバッファ１１０の動作電流Ｉｏｐを増減する制御が可能である。これにより、クロック伝搬要素５０から出力された入力クロックＣＬＫＩＮに対して、クロック伝搬要素５０とは逆の特性で、電源電圧ＶＤＤの増減に応じた遅延時間を付与することができる。この結果、電源ノイズに起因して発生するジッタを補償して、クロックの供給先回路でのクロックジッタを低減することが可能となる。

尚、実施の形態１に係る図７の構成例において、抵抗素子１３４は「第１抵抗素子」の一実施例に対応し、電気抵抗値Ｒ１は「第１電気抵抗値」に対応する。同様に、抵抗素子１３６は「第２抵抗素子」の一実施例に対応し、電気抵抗値Ｒ２は「第２電気抵抗値」に対応する。

＜第１の実施形態の変形例＞
上述の様に、ジッタキャンセル回路におけるジッタ補償特性は、増幅部１３０での電源電圧ＶＤＤに対する電圧信号ＶＯＵＴの入出力特性（増幅特性）に依存する。従って、実施の形態１の変形例では、増幅部１３０の増幅特性を容易に調整可能とするための構成例を説明する。

図９は、実施の形態１の変形例に係るジッタキャンセル回路の構成を説明するブロック図である。

図９を参照して、実施の形態１の変形例に係るジッタキャンセル回路１００ｂは、実施の形態１に係るジッタキャンセル回路１００ａ（図４）と比較して、レジスタ１５０を更に備える点で異なる。レジスタ１５０は、増幅部１３０の増幅特性を調整するための入力信号ＤＩＮを受ける。入力信号ＤＩＮがジッタキャンセル回路１００ｂの外部からも入力することができる様に、レジスタ１５０は配置される。

入力信号ＤＩＮは、レジスタ１５０に記憶されて、増幅部１３０の制御信号Ｓ１及びＳ２として、増幅部１３０へ入力される。例えば、複数ビットの入力信号ＤＩＮの一部ビットずつが、制御信号Ｓ１及びＳ２としてレジスタ１５０から出力されて、増幅部１３０へ入力される。

図１０には、図９に示されたジッタキャンセル回路１００ｂの構成例を説明する回路図が示される。

図１０を参照して、実施の形態１の変形例では、増幅部１３０の抵抗素子１３４及び１３６が可変抵抗素子で構成される点が、実施の形態１（図７）から異なる。抵抗素子１３４の電気抵抗値Ｒ１は、制御信号Ｓ１に可変設定される。同様に、抵抗素子１３６の電気抵抗値Ｒ２は、制御信号Ｓ２によって可変設定される。図１０のその他の部分の構成は、図７と同様であるので、詳細な説明は繰り返さない。

この結果、実施の形態１の変形例に係るジッタキャンセル回路１００ｂでは、増幅部１３０の増幅特性を決める電気抵抗値Ｒ１，Ｒ２を、入力信号ＤＩＮをジッタキャンセル回路１００ｂの外部から１５０への入力信号ＤＩＮによって可変に調整することができる。この点を除くと、実施の形態１の変形例に係るジッタキャンセル回路１００ｂの構成及び動作は、実施の形態１に係るジッタキャンセル回路１００ａと同様であるので、詳細な説明は繰り返さない。

これにより、増幅部１３０の増幅特性、即ち、電源電圧ＶＤＤの変動成分に対する動作電流Ｉｏｐの増減の特性を、入力信号ＤＩＮによって任意に変化させることができる。レジスタ１５０への入力信号ＤＩＮは、ジッタキャンセル回路１００ｂの外部から異なる値を与えることができるので、この様な特性をテスト的に容易に調整することが可能である。この様に、入力信号ＤＩＮは「調整信号」の一実施例に対応し、レジスタ１５０は「調整入力部」の一実施例に対応する。

従って、実施の形態１の変形例によれば、実施の形態１で説明した効果に加えて、ジッタキャンセル回路を最適点で動作させるための、増幅部１３０の特性の調整が容易になる。より具体的には、増幅部１３０の反転増幅ゲイン及びＤＣ動作点を調整するための電気抵抗値Ｒ１及びＲ２の最適値の探索を、入力信号ＤＩＮを変化させる下での解析によって容易に実行することが可能となる。

＜第２の実施形態＞
実施の形態２では、ジッタキャンセル回路の出力フィードバック制御について更に説明する。

図１１は、実施の形態２に係るジッタキャンセル回路の構成を説明するブロック図である。

図１１を参照して、実施の形態２に係るジッタキャンセル回路１００ｃは、実施の形態１係るジッタキャンセル回路１００ａ（図４）と比較して、フィードバック制御部１６０を更に備える点で異なる。フィードバック制御部１６０は、ジッタキャンセル回路１００ｃからの出力クロックＣＬＫＯＵＴに基づいて、実施の形態１の変形例と同様の制御信号Ｓ１，Ｓ２を生成する。

図１２には、図１１に示されたジッタキャンセル回路１００ｃの構成例を説明する回路図が示される。

図１２を参照して、実施の形態２に係るジッタキャンセル回路１００ｃにおいて、増幅部１３０では、実施の形態１の変形例（図１０）と同様に、抵抗素子１３４（電気抵抗値Ｒ１）及び抵抗素子１３６（電気抵抗値Ｒ２）の各々が可変抵抗素子で構成される。実施の形態２では、電気抵抗値Ｒ１及びＲ２の制御信号Ｓ１及びＳ２は、フィードバック制御部１６０によって生成される。

フィードバック制御部１６０は、出力クロックＣＬＫＯＵＴの周期を計測するためのＴＤＣ（Time to Digital Converter）回路１７０と、平均値算出部１８０と、制御演算部２００とを有する。後述する様に、制御演算部２００は、増幅部１３０を構成するアナログ素子の定数制御器、ここでは、出力クロックＣＬＫＯＵＴのフィードバックによる、抵抗素子１３４の電気抵抗値Ｒ１及び抵抗素子１３６の電気抵抗値Ｒ２の制御器として機能する。

図１３には、フィードバック制御部１６０の動作例を説明するフローチャートが示される。

図１３を参照して、フィードバック制御部１６０は、ステップ（以下、単に「Ｓ」と表記する）１１０より、出力クロックＣＬＫＯＵＴの周期計測値を求める。Ｓ１１０の処理は、図１２のＴＤＣ回路１７０によって実現される。

図１４には、ＴＤＣ回路１７０の構成例が示される。ＴＤＣ回路１７０は、遅延素子１７２と、Ｍ個（Ｍ：２以上の整数）の遅延素子ＤＬ１～ＤＬＭと、Ｍ個のフリップフロップＦＦ１～ＦＦＭとを有する。

遅延素子１７２と、遅延素子ＤＬ１～ＤＬＭとは直列接続される。遅延素子１７２は、出力クロックＣＬＫＯＵＴの１周期（規格値）に対応させて予め定められた遅延時間Ｔｘを付与する。これに対して、遅延素子ＤＬ１～ＤＬＭの各々は、遅延時間τを付与する。

遅延素子１７２には出力クロックＣＬＫＯＵＴが入力され、Ｍ個の初段の遅延素子ＤＬ１には、１周期遅延された出力クロックＣＬＫＯＵＴ′が入力される。このＣＬＫＯＵＴ′は、遅延素子ＤＬ１～ＤＬＭの各々により、遅延時間τが順次付与される。

遅延素子ＤＬ１～ＤＬＭの入力は、フリップフロップＦＦ１～ＦＦＭのそれぞれのＤ端子に入力される。一方で、フリップフロップＦＦ１～ＦＦＭの各々のＣＬＫ端子には、出力クロックＣＬＫＯＵＴが入力される。フリップフロップＦＦ１～ＦＦＭの出力（Ｑ端子）は、デコーダ１７５に入力される。

この様な構成により、Ｍ個のフリップフロップＦＦ１～ＦＦＭからは、出力クロックＣＬＫＯＵＴと遅延されたＣＬＫＯＵＴ′との時間差を、遅延時間τを分解能として計測したＭビットのデジタル値ＤＴｃが、デコーダ１７５に対して出力される。

例えば、Ｔｘを、出力クロックＣＬＫＯＵＴの１周期相当と、τ・（Ｍ／２）との和とすると、出力クロックＣＬＫＯＵＴの各立上がりエッジと、１周期後の次の立上がりエッジとの時間差を、０±τ・（Ｍ／２）の範囲内で測定することができる。この様に、デコーダ１７５は、立上がりエッジの入力毎に、デジタル値ＤＴｃに基づいて、出力クロックＣＬＫＯＵＴの周期計測値Ｔｃを出力することができる。

再び図１３を参照して、フィードバック制御部１６０は、Ｓ１２０では、ＴＤＣ回路１７０からの周期計測値Ｔｃの平均値である周期平均値Ｔｍｅａｎを算出する。例えば、Ｓ１２０では、予め定められたＨ個（Ｈ：２以上の整数）の周期計測値Ｔｃの移動平均値が算出される。図１２の平均値算出部１８０は、出力クロックＣＬＫＯＵＴの周期毎に求められる周期計測値Ｔｃを入力として、上述の移動平均演算を実行する様に構成することができる。

次に、フィードバック制御部１６０は、Ｓ１３０により、Ｓ１２０で算出された周期平均値ＴｍｅａｎとＳ１１０で求められた周期計測値Ｔｃとの差分に相当するクロック周期偏差ΔＴｃ（ΔＴｃ＝Ｔｃ－Ｔｍｅａｎ）を算出する。更に、フィードバック制御部１６０は、Ｓ１４０により、クロック周期偏差ΔＴｃをゼロに近付けるための制御演算によって、増幅部１３０の制御信号Ｓ１，Ｓ２を生成する。これにより、出力クロックＣＬＫＯＵＴの周期計測値に基づいて、増幅部１３０の増幅特性、即ち、電源電圧ＶＤＤの変動成分に対する動作電流Ｉｏｐの増減の特性を調整するフィードバック制御が実現される。

図１５には、図１４のＳ１３０，Ｓ１４０の処理を実現するための、図１２の制御演算部２００の構成例が示される。

図１５に示される様に、制御演算部２００は、偏差演算部２０１と、絶対値演算部２０２と、ユニット切替スイッチ２０５と、制御信号Ｓ１を生成する演算ユニット２１０と、制御信号Ｓ２を生成する演算ユニット２２０とを有する。

偏差演算部２０１は、ＴＤＣ回路１７０の周期計測値Ｔｃから平均値算出部１８０の周期平均値Ｔｍｅａｎを減算する演算によって、出力クロックＣＬＫＯＵＴの周期毎にクロック周期偏差ΔＴｃを出力する。クロック周期偏差ΔＴｃは、積分制御部１９１及び１９２の各々に入力される。絶対値演算部２０２は、偏差演算部２０１によって算出されたクロック周期偏差ΔＴｃの絶対値｜ΔＴｃ｜を出力する。ユニット切替スイッチ２０５は、絶対値演算部２０２の出力側を、演算ユニット２１０の入力側（ｐｈ１）、又は、演算ユニット２２０の入力側（ｐｈ２）と接続する。例えば、出力クロックＣＬＫＯＵＴの所定の複数周期毎に、ｐｈ１側との接続及びｐｈ２側との接続が切り替えられる。これにより、当該複数周期分のクロック周期偏差の絶対値｜ΔＴｃ｜は、演算ユニット２１０及び２２０に対して交互に入力される。

演算ユニット２１０は、乗算部２１１と、加算部２１２と、ｚ変換の遅延素子２１３と、符号制御部２１４と、符号設定部２１５とを有する。乗算部２１１は、ユニット切替スイッチ２０５によって伝達されたクロック周期偏差の絶対値｜ΔＴｃ｜と、符号設定部２１５によって「＋（正）」又は「－（負）」に設定された符号ｓｇｎ１が付された調整係数ｋｕ１とを乗算する。即ち、乗算部２１１は、符号ｓｇｎ１に従って、ｋｕ１・｜ΔＴｃ｜、又は、－ｋｕ１・｜ΔＴｃ｜を出力する。

遅延素子２１３及び加算部２１２によって乗算部２１１の出力値（±ｋｕ１・｜ΔＴｃ｜）が積分されて、積分値ｖａｌ１が算出される。即ち、＋ｋｕ１，－ｋｕ１は、遅延素子２１３及び加算部２１２による積分制御の積分ゲインに相当する。符号制御部２１４は、クロック周期偏差の絶対値｜ΔＴｃ｜及び積分値ｖａｌ１の挙動（変化方向）に基づいて、符号ｓｇｎ１を設定する。デコーダ２１７は、予め定められたデコード条件に従って、積分値ｖａｌ１を制御信号Ｓ１に変換する。

同様に、演算ユニット２２０は、乗算部２２１と、加算部２２２と、ｚ変換の遅延素子２２３と、符号制御部２２４と、符号設定部２２５とを有する。乗算部２２１は、ユニット切替スイッチ２０５によって伝達されたクロック周期偏差の絶対値｜ΔＴｃ｜と、符号設定部２２５によって「＋（正）」又は「－（負）」に設定された符号ｓｇｎ２が付された調整係数ｋｕ２とを乗算する。即ち、乗算部２２１は、符号ｓｇｎ２に従って、ｋｕ２・｜ΔＴｃ｜、又は、－ｋｕ２・｜ΔＴｃ｜を出力する。

遅延素子２２３及び加算部２２２によって乗算部２２１の出力値（±ｋｕ２・｜ΔＴｃ｜）が積分されて、積分値ｖａｌ２が算出される。即ち、＋ｋｕ２，－ｋｕ２は、遅延素子２２３及び加算部２２２による積分制御の積分ゲインに相当する。符号制御部２２４は、クロック周期偏差の絶対値｜ΔＴｃ｜及び積分値ｖａｌ２の挙動（変化方向）に基づいて、符号ｓｇｎ２を設定する。デコーダ２２７は、予め定められたデコード条件に従って、積分値ｖａｌ２を制御信号Ｓ２に変換する。例えば、デコーダ２１７，２２７のデコード条件は、積分値ｖａｌ１，ｖａｌ２の上昇に応じて電気抵抗値Ｒ１，Ｒ２が高くなり、反対に、積分値ｖａｌ１，ｖａｌ２の低下に応じて電気抵抗値Ｒ１，Ｒ２が低くなる様に設定することができる。この結果、積分値ｖａｌ１，ｖａｌ２に対応させて、増幅部１３０での電気抵抗値Ｒ１，Ｒ２の値が変化する。

次に、図１６を用いて、図１５に示された制御演算部２００の動作例を説明する。
図１５において、期間ＴＴ１～ＴＴ１１の各々の時間長は、出力クロックＣＬＫＯＵＴのＬ個（Ｌ：２以上の整数）の周期に相当する。ユニット切替スイッチ２０５の出力先は、上記期間毎に切り替えられる。例えば、期間ＴＴ１，ＴＴ３，ＴＴ５，ＴＴ７，ＴＴ９，ＴＴ１１（奇数番目）では、ユニット切替スイッチ２０５はｐｈ１側（図１５）に制御されて、クロック周期偏差の絶対値｜ΔＴｃ｜を、出力クロックＣＬＫＯＵＴの各周期で演算ユニット２１０へ入力する。一方で、これらの期間では、演算ユニット２２０には、絶対値演算部２０２から出力されたクロック周期偏差の絶対値｜ΔＴｃ｜は伝達されない。

反対に、期間ＴＴ２，ＴＴ４，ＴＴ６，ＴＴ８，ＴＴ１０（偶数番目）では、ユニット切替スイッチ２０５はｐｈ２側（図１５）に制御されて、クロック周期偏差の絶対値｜ΔＴｃ｜を、出力クロックＣＬＫＯＵＴの各周期で演算ユニット２２０へ入力する。一方で、これらの期間では、演算ユニット２１０には、絶対値演算部２０２から出力されたクロック周期偏差の絶対値｜ΔＴｃ｜は伝達されない。

演算ユニット２１０において、符号制御部２１４は、ユニット切替スイッチ２０５から入力されたクロック周期偏差の絶対値｜ΔＴｃ｜の変化方向に応じて、次の期間での符号ｓｇｎ１を設定する。具体的には、期間内においてクロック周期偏差の絶対値｜ΔＴｃ｜が減少しているときには、積分値ｖａｌ１の現在の変化方向、即ち、符号ｓｇｎ１の現在の設定は正しいと認識して、符号ｓｇｎ１の設定を維持する。反対に、期間内においてクロック周期偏差の絶対値｜ΔＴｃ｜が増加しているときには、積分値ｖａｌ１の現在の変化方向、即ち、符号ｓｇｎ１の現在の設定が誤っていると認識して、符号ｓｇｎ１の設定を反転する。

例えば、図１６の例では、期間ＴＴ１では、積分値ｖａｌ１が増加方向に変化しており、符号ｓｇｎ１が「＋」に設定されている下で、クロック周期偏差の絶対値｜ΔＴｃ｜は増加している。従って、期間ＴＴ１の次に、演算ユニット２１０に対してクロック周期偏差の絶対値｜ΔＴｃ｜が入力される期間ＴＴ３では、符号ｓｇｎ１は、積分値ｖａｌ１の変化方向を反転させるために、期間ＴＴ１から反転されて「－」に設定される。これにより、期間ＴＴ１内では増加していた積分値ｖａｌ１は、期間ＴＴ３では減少に転じる。尚、演算ユニット２１０に｜ΔＴｃ｜が入力されない期間（図１６中では、期間ＴＴ２，ＴＴ４，ＴＴ６，ＴＴ８，ＴＴ１０）の各々では、積分値ｖａｌ１は変化せず、符号ｓｇｎ１の設定は直前の期間と同じに維持される。

以降の期間ＴＴ３，ＴＴ５，ＴＴ７，ＴＴ９，ＴＴ１１では、クロック周期偏差の絶対値｜ΔＴｃ｜が減少している。このため、符号ｓｇｎ１の設定は「－」に維持され、この下で、｜ΔＴｃ｜はゼロに向けて減少する。

同様に、演算ユニット２２０において、符号制御部２２４は、ユニット切替スイッチ２０５から入力されたクロック周期偏差の絶対値｜ΔＴｃ｜の変化方向に応じて、次の期間での符号ｓｇｎ２を設定する。即ち、ある期間内においてクロック周期偏差の絶対値｜ΔＴ｜が減少しているときには、積分値ｖａｌ２の現在の変化方向を維持するために、符号ｓｇｎ２の設定を維持する一方で、｜ΔＴｃ｜が増加しているときには、積分値ｖａｌ２の現在の変化方向を反転するために、次の期間での符号ｓｇｎ２の設定を反転する。

例えば、図１６の例では、期間ＴＴ２では、積分値ｖａｌ２が増加方向に変化しており、符号ｓｇｎ２が「＋」に設定されている下で、クロック周期偏差の絶対値｜ΔＴｃ｜が減少している。このため、次に演算ユニット２２０に｜ΔＴｃ｜が入力される期間ＴＴ４での符号ｓｇｎ２は、積分値ｖａｌ２の変化方向を維持するべく期間ＴＴ２と同様の「＋」に維持される。しかしながら、期間ＴＴ４では符号ｓｇｎ２が「＋」に設定された下で、クロック周期偏差の絶対値｜ΔＴｃ｜が増加する。従って、次に演算ユニット２２０に｜ΔＴｃ｜が入力される期間ＴＴ６での符号ｓｇｎ２は、積分値ｖａｌ２の変化方向を反転するために期間ＴＴ４とは反対に「－」に設定される。

期間ＴＴ６では、符号ｓｇｎ２が「－」の下でクロック周期偏差の絶対値｜ΔＴｃ｜が減少するので、期間ＴＴ８では符号ｓｇｎ２は「－」に維持される。しかしながら、期間ＴＴ８では、符号ｓｇｎ２が「－」に設定された下で、クロック周期偏差の絶対値｜ΔＴｃ｜が増加する。このため、期間ＴＴ１０では、積分値ｖａｌ２の変化方向を反転するために符号ｓｇｎ２は「＋」に反転される。

尚、演算ユニット２２０に｜ΔＴｃ｜が入力されない期間（図１６中では、期間ＴＴ１，ＴＴ３，ＴＴ５，ＴＴ７，ＴＴ９，ＴＴ１１）の各々では、積分値ｖａｌ１は変化せず、符号ｓｇｎ２の設定は、直前の期間と同じに維持される。

この様に、演算ユニット２１０，２２０において、クロック周期偏差の絶対値｜ΔＴｃ｜が減少しているか否かを監視して符号ｓｇｎ１，ｓｇｎ２を切替えることで、ゲインの符号（正／負）を切替えて積分制御が行われる。この結果、演算ユニット２１０の積分値ｖａｌ１及び演算ユニット２２０の積分値ｖａｌ２の各々を、クロック周期偏差の絶対値｜ΔＴｃ｜をゼロにするための定常値Ｖａｌ１＊及びＶａｌ２＊に収束することができる。この定常値Ｖａｌ１＊及びＶａｌ２＊は、クロック周期偏差ΔＴｃ（｜ΔＴｃ｜）をゼロにするための増幅部１３０の特性、具体的には、電気抵抗値Ｒ１及びＲ２に対応することが理解される。

この様に、フィードバック制御部１６０により、クロック偏差ΔＴｃをゼロに近付ける様に、増幅部１３０の増幅特性、具体的には、電気抵抗値Ｒ２に依存する反転増幅ゲイン、及び、ＤＣ動作点を一定に維持するための電気抵抗値Ｒ１を、適切に設定することができる。

例えば、フィードバック制御部１６０は、デジタル演算要素によって構成することができる。更に、平均値算出部１８０及び制御演算部２００の機能については、ソフトウェアによって実現することも可能である。又、図１５に示された制御演算部２００の構成は一例であり、クロック周期偏差ΔＴｃをゼロに近付けるための任意の制御演算に従って、制御演算部２００を構成することが可能である。

以上説明した様に、実施の形態２によれば、実施の形態１で説明した効果に加えて、出力クロックＣＬＫＯＵＴのフィードバック制御によって、ジッタキャンセル回路を最適点で動作させるために増幅部１３０の特性を自動的に調整することができる。これにより、クロックのジッタ抑制効果を更に高めることができる。

尚、実施の形態１の変形例と実施の形態２とを組み合わせることも可能である。この場合には、ジッタキャンセル回路を搭載したシステムにおいて、オフライン中にレジスタ１５０を用いて増幅部１３０の特性を調整して電気抵抗値Ｒ１，Ｒ２の基準値（デフォルト値）を決定した後に、オンライン中にはフィードバック制御部１６０によって電気抵抗値Ｒ１，Ｒ２を自動的に可変調整する構成とすることができる。

実施の形態２で説明した図１４及び図１５において、ＴＤＣ１７０は「第１演算部」の一実施例に対応する。同様に、偏差演算部２０１及び絶対値演算部２０２（図１５）は「第２演算部」の一実施例に対応する。更に、演算ユニット２１０（図１５）は「第３演算部」の一実施例に対応し、積分値ｖａｌ１は「第１積分値」に対応し、調整係数ｋｃ１及び符号ｓｇｎ１の乗算値は「第１の積分制御のゲイン」に対応する。同様に、演算ユニット２２０（図１５）は「第４演算部」の一実施例に対応し、積分値ｖａｌ２は「第２積分値」に対応し、調整係数ｋｃ２及び符号ｓｇｎ２の乗算値は「第２の積分制御のゲイン」に対応する。又、図１６での期間ＴＴ１，ＴＴ３，ＴＴ５，ＴＴ７，ＴＴ９，ＴＴ１１の各々は「第１の期間」の一例に対応し、期間ＴＴ２，ＴＴ４，ＴＴ６，ＴＴ８，ＴＴ１０の各々は「第２の期間」の一例に対応する。

＜第３の実施形態＞
実施の形態３では、実施の形態１から２で説明したジッタキャンセル回路の配置例について説明する。

図１７は、実施の形態３に係るジッタキャンセル回路の配置例を説明するブロック図である。

図１７を参照して、クロック発生回路（ＰＬＬ）１０から出力されたクロックＣＬＫ１は、クロック伝搬要素５０が配置されたクロック伝搬経路によって、クロックの供給先回路２０、例えば、物理層（ＰＨＹ）を構成するモジュールに対して供給される。クロック発生回路１０及び複数のクロック伝搬要素５０は、電源配線ＰＬから共通の電源電圧ＶＤＤの供給を受けて動作する。

図１７中のジッタキャンセル回路１００は、実施の形態１及びその変形例、並びに、実施の形態２で説明したジッタキャンセル回路１００ａ～１００ｃを包括するものである。

例えば、ジッタキャンセル回路１００は、クロック発生回路１０と共通の電源電圧ＶＤＤを供給されるとともに、クロック発生回路１０からのクロックＣＬＫ１がＣＬＫＩＮとして入力される様に配置することができる。この様にすると、クロック発生回路１０の内部において、電源ノイズに起因するジッタ抑制のための構成を省略又は簡素化しても、クロックＣＬＫ１に重畳されたジッタを補償して、クロックをクリーン化することが期待できる。

或いは、クロックの供給先回路２０に対して、ジッタキャンセル回路１００の出力クロックＣＬＫＯＵＴが供給される様に、ジッタキャンセル回路１００を配置することも可能である。ジッタキャンセル回路１００には、クロック伝搬要素５０と共通の電源電圧ＶＤＤが供給される。この様にすると、供給先回路２０が、ジッタが抑制されたクリーンなクロックを用いて動作することができる。

この様に、本実施の形態に係るジッタキャンセル回路１００は、クロック発生回路１０から任意の供給先回路２０までの間のクロック伝搬経路において、クロック発生回路１０又はクロック伝搬要素５０と共通の電源電圧ＶＤＤの供給を受ける限り、当該クロック伝搬経路の任意の個所に、任意の個数配置することができる。

以上で説明した複数の実施の形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０ クロック発生回路、１１ 内部発振器、１２ ジッタ抑制回路、２０ 供給先回路、３０～３２ ヒストグラム、５０ クロック伝搬要素、１００，１００ａ～１００ｃ ジッタキャンセル回路、１１０ クロックバッファ、１２０ 電流制御部、１３０ 増幅部、１３２ 分圧回路、１３３，１３４，１３６，Ｒ 抵抗素子、１３５，ＴＲ トランジスタ、１４０ 可変電流源回路、１５０ レジスタ、１６０ フィードバック制御部、１７０ 回路、１７２，１９５，ＤＬ１，ＤＬＭ 遅延素子、１７５，２１７，２２７ デコーダ、１８０ 平均値算出部、２００ 制御演算部、２０１ 偏差演算部、２０２ 絶対値演算部、２０５ ユニット切替スイッチ、２１０，２２０ 演算ユニット、２１１，２２１ 乗算部、２１２，２２２ 加算部、２１３，２２３ 遅延素子（ｚ変換）、２１４，２２４ 符号制御部、２１５，２２５ 符号設定部、ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫＩＮ クロック、ＣＬＫＩＮ 入力クロック、ＣＬＫＯＵＴ 出力クロック、ＤＩＮ 入力信号、ＤＴｃ デジタル値、ＩＶ１～ＩＶＮ インバータ、Ｉｏｐ 動作電流、ＮＬ 接地配線、Ｎｏ 出力ノード、ＰＬ 電源配線、Ｓ１，Ｓ２ 制御信号、Ｔｄ１～Ｔｄ４，Ｔｄ１ｘ～Ｔｄ３ｘ 遅延時間、ＴＮ０，ＴＮ１～ＴＮＮ Ｎ型トランジスタ、ＴＰ０，ＴＰ１～ＴＰＮ Ｐ型トランジスタ、Ｔｃ 周期計測値、Ｔｍｅａｎ 周期平均値、ＶＤＤ 電源電圧、Ｖｍ 平均値、ｋｕ１，ｋｕ２ 調整係数、ｖａｌ１，ｖａｌ２ 積分値。

Claims (14)

1. 電源電圧によって駆動されるクロック発生回路又はクロック伝搬要素から出力されたクロックを入力されるクロックバッファと、
   前記電源電圧の変動成分の逆位相で前記クロックバッファの動作電流を増減する電流制御部とを備え、
   前記クロックバッファは、入力された前記クロックに対して、前記動作電流の増大に応じて減少する一方で、前記動作電流の減少に応じて増大する遅延時間を付与して、前記クロックを出力する、ジッタキャンセル回路。
2. 前記電流制御部における前記変動成分に対する前記動作電流の増減の特性の調整信号を前記ジッタキャンセル回路の外部から入力するための調整入力部を更に備える、請求項１記載のジッタキャンセル回路。
3. 前記クロックバッファからの出力クロックの周期計測値に基づいて、前記電流制御部における前記変動成分に対する前記動作電流の増減の特性を調整するフィードバック制御部を更に備える、請求項１記載のジッタキャンセル回路。
4. 前記フィードバック制御部は、各前記周期計測値と、過去の複数の前記周期計測値の平均値との偏差をゼロに近付ける様に、前記電流制御部における前記特性を調整する、請求項３記載のジッタキャンセル回路。
5. 前記電流制御部は、
   入力された前記電源電圧の前記変動成分を反転増幅した電圧信号を出力する増幅部と、
   前記電圧信号に応じて増減される出力電流を前記動作電流として前記クロックバッファに供給する可変電流源回路とを含み、
   前記可変電流源回路は、前記電圧信号の電圧が高い程前記出力電流が大きくなる様に構成される、請求項１記載のジッタキャンセル回路。
6. 前記増幅部における前記変動成分に対する前記電圧信号の増幅特性の調整信号を前記ジッタキャンセル回路の外部から入力するための調整入力部を更に備える、請求項５記載のジッタキャンセル回路。
7. 前記クロックバッファからの出力クロックの周期計測値に基づいて、前記増幅部における前記変動成分に対する前記電圧信号の増幅特性を調整するフィードバック制御部を更に備える、請求項５記載のジッタキャンセル回路。
8. 前記フィードバック制御部は、各前記周期計測値と、過去の複数の前記周期計測値の平均値との偏差をゼロに近付ける様に、前記増幅部における前記増幅特性を調整する、請求項７記載のジッタキャンセル回路。
9. 前記増幅部は、
   第１抵抗素子を含んで構成された、前記電源電圧を分圧する分圧回路と、
   負電極が接地されるとともに、前記分圧回路の出力電圧を制御電極に受けるトランジスタと、
   前記電源電圧の供給ノードと前記トランジスタの正電極との間に接続された第２抵抗素子とを有する、請求項５記載のジッタキャンセル回路。
10. 前記第１抵抗素子及び前記第２抵抗素子は、可変抵抗素子で構成され、
    前記第１抵抗素子の第１電気抵抗値及び前記第２抵抗素子の第２電気抵抗値を調整するための調整信号を前記ジッタキャンセル回路の外部から入力するための調整入力部を更に備える、請求項９記載のジッタキャンセル回路。
11. 前記第１抵抗素子及び前記第２抵抗素子は、可変抵抗素子で構成され、
    前記クロックバッファからの出力クロックの周期計測値に基づいて、前記増幅部の前記第１抵抗素子の第１電気抵抗値及び前記第２抵抗素子の第２電気抵抗値を調整するフィードバック制御部を更に備える、請求項９記載のジッタキャンセル回路。
12. 前記フィードバック制御部は、
    過去の複数の前記周期計測値の平均値を算出する第１演算部と、
    前記平均値に対する各前記周期計測値の偏差の絶対値を算出する第２演算部と、
    第１の積分制御による前記偏差の絶対値の第１積分値に基づいて、前記偏差をゼロに近付ける様に、前記第１電気抵抗値を調整する第１の制御信号を生成する第３演算部と、
    第２の積分制御による前記偏差の絶対値の第２積分値に基づいて、前記偏差をゼロに近付ける様に、前記第２電気抵抗値を調整する第２の制御信号を生成する第４演算部とを有する、請求項１１記載のジッタキャンセル回路。
13. 前記フィードバック制御部は、前記第２演算部からの前記偏差の絶対値に応じて前記第１積分値が更新される一方で、前記第２積分値が維持される第１の期間と、前記第２演算部からの前記偏差の絶対値に応じて前記第２積分値が更新される一方で、前記第１積分値が維持される第２の期間を交互に設ける様に動作し、
    前記第３演算部は、前記第１の期間において前記偏差の絶対値が増加するときに前記第１の積分制御のゲインの正負を切替える様に構成され、
    前記第４演算部は、前記第２の期間において前記偏差の絶対値が増加するときに前記第２の積分制御のゲインの正負を切替える様に構成される、請求項１２記載のジッタキャンセル回路。
14. 前記クロック伝搬要素は、前記クロック発生回路と、当該クロックの供給先との間の経路内に接続され、
    前記ジッタキャンセル回路は、前記クロック伝搬要素又は前記クロック発生回路と共通の前記電源電圧を受けて動作する、請求項１記載のジッタキャンセル回路。
    

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