DE102023121364A1

DE102023121364A1 - Jitter-aufhebungsschaltung

Info

Publication number: DE102023121364A1
Application number: DE102023121364.4A
Authority: DE
Inventors: Atsushi Motozawa
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2022-08-29
Filing date: 2023-08-10
Publication date: 2024-02-29
Also published as: JP2024032514A; US20240072779A1; CN117639736A

Abstract

Eine Jitter-Aufhebungsschaltung umfasst einen Taktpuffer und eine Stromsteuereinheit. Der Taktpuffer gibt einen Takt, der aus einem Taktausbreitungselement ausgegeben wird, das durch eine Leistungsversorgungsspannung angesteuert wird, ein. Ferner verringert der Taktpuffer mit Bezug auf eine Leistungsversorgungsspannung gemäß einer Erhöhung eines Betriebsstroms, während eine Verzögerungszeit gegeben wird, die gemäß einer Abnahme des Betriebsstroms erhöht wird, um den Takt auszugeben. Die Stromsteuereinheit ist dazu konfiguriert, den Betriebsstrom des Taktpuffers in einer entgegengesetzten Phase einer Schwankungskomponente der Leistungsversorgungsspannung zu erhöhen/verringern.

Description

OUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Priorität der Japanischen Patentanmeldung Nr. 2022-136199 , eingereicht am 29. August 2022, deren Inhalt hier durch Bezugnahme vollständig mit aufgenommen ist.
HINTERGRUND
Die vorliegende Offenbarung bezieht sich auf eine Technik, um Takt-Jitter standzuhalten.
Es ist bekannt, dass in einem Takt mit fester Frequenz winzige Schwankungen in einem Taktzyklus, die Jitter genannt werden, auftreten. Wenn der Jitter groß ist, können irgendwelche Verschiebungen im Betriebszeitablauf einer Schaltungsgruppe auftreten, die durch Empfangen der Zufuhr des Takts arbeitet. Daher ist eine Technik zum Unterdrücken des Takt-Jitters erforderlich.
Das Nicht-Patent-Dokument 1 („A supply-noise-rejection technique in ADPLL with noise-cancelling current source“, Y Niki u. a., 2013 Proceedings ESSCIRC, Oktober 2013) offenbart beispielsweise eine Konfiguration, um Jitter standzuhalten, der durch einen Einfluss einer Rauschkomponente (AC-Komponente) einer Leistungsversorgungsspannung (DC) in einem Takterzeugungsoszillator erzeugt wird, der innerhalb eines ADPLL (vollständig digitalen Phasenregelkreises) angeordnet ist.
Insbesondere wird ein Strom (l_osc), der von einer Leistungsversorgungsleitung zum Oszillator zugeführt wird, durch einen Stromspiegel kopiert und es wird bewirkt, dass eine AC-Komponente, die aus dem kopierten Strom extrahiert wird, von dem obigen Strom (l_osc) fließt. Folglich ist eine Schaltungskonfiguratiön zum Unterdrücken von Variationen in der Verzögerungszeit, die im Oszillator auftritt, gezeigt.
ZUSAMMENFASSUNG
In einer tatsächlichen Schaltung wird ein Takt, der durch einen PLL oder.dergleichen erzeugt wird, zu einer Taktzufuhrzielschaltung unter Verwendung eines Taktausbreitungselements wie z. B. einer CTS (Taktbaumsynthese) oder eines Repeaters übertragen. Selbst in diesen Taktausbreitungselementen kann jedoch Jitter aufgrund des Einflusses der Rauschkomponente der Leistungsversorgungsspannung auf den durchgehenden Takt überlagert werden.
Selbst wenn der Jitter des Takts, der aus dem PLL oder dergleichen ausgegeben wird, durch das Nicht-Patent-Dokument 1 oder dergleichen ausreichend unterdrückt wird, kann es daher schwierig sein, den Jitter des Takts, der tatsächlich in die Zufuhrzielschaltung eingegeben wird, zu verringern.
Die vorliegende Offenbarung dient dazu, die vorstehend beschriebenen Probleme zu lösen, und stellt eine Jitter-Aufhebungsschaltung bereit, die in der Lage ist, den Takt-Jitter an der Taktzufuhrzielschaltung durch Kompensieren von Jitter, der aufgrund von Leistungsversorgungsrauschen erzeugt wird, mit Bezug auf den aus dem PLL oder dergleichen ausgegebenen Takt zu verringern.
Andere Probleme und neue Merkmale werden aus der Beschreibung der vorliegenden Patentbeschreibung und den begleitenden Zeichnungen ersichtlich.
Eine Jitter-Aufhebungsschaltung gemäß einer Ausführungsform umfasst: einen Taktpuffer und eine Stromsteuereinheit. Der Taktpuffer gibt einen Takt, der aus einer Takterzeugungsschaltung oder einem Taktausbreitungselement ausgegeben wird, das durch eine Leistungsversorgungsspannung angesteuert wird, ein. Ferner verringert der Taktpuffer mit Bezug auf den eingegebenen Takt gemäß einer Zunahme des Betriebsstroms, während eine Verzögerungszeit gegeben wird, die gemäß einer Abnahme des Betriebsstroms erhöht wird, und der Takt ausgegeben wird. Die Stromsteuereinheit ist dazu konfiguriert, einen Betriebsstrom des Taktpuffers in einer entgegengesetzten Phase einer Schwankungskomponente der Leistungsversorgungsspannung zu erhöhen und zu verringern.
Gemäß der obigen Ausführungsform ist es möglich, den Takt-Jitter in der Taktzufuhrzielschaltung durch Kompensieren des Jitters, der aufgrund des Leistungsversorgungsrauschens erzeugt wird, zu verringern.
KURZBESCHREIBUNG DER ZEICHNUNGEN

1 ist ein konzeptionelles Diagramm zum Erläutern einer allgemeinen Taktzufuhrform.
2 ist ein konzeptionelles Wellenformdiagramm zum Erläutern von Jitter, der durch Leistungsversorgungsrauschen verursacht wird.
3 ist ein konzeptionelles Diagramm zum Erläutern einer Verteilung von Jitter.
4 ist ein Blockdiagramm zum Erläutern einer Konfiguration einer Jitter-Aufhebungsschaltung gemäß einer ersten Ausführungsform.
5 ist ein Schaltplan zum Erläutern einer Basiskonfiguration einer in 4 gezeigten Verstärkereinheit.
6 ist ein konzeptionelles Diagramm zum Erläutern von Eingabe/Ausgabe-Charakteristiken der in 5 gezeigten Verstärkereinheit.
7 ist ein Schaltplan zum Erläutern eines Konfigurationsbeispiels der Jitter-Aufhebungsschaltung gemäß der ersten Ausführungsform.
8 ist ein konzeptionelles Wellenformdiagramm zum Erläutern eines Betriebs der in 7 gezeigten Jitter-Aufhebungsschaltung.
9 ist ein Blockdiagramm zum Erläutern einer Konfiguration einer Jitter-Aufhebungsschaltung gemäß einem Modifikationsbeispiel der ersten Ausführungsform.
10 ist ein Schaltplan zum Erläutern eines Konfigurationsbeispiels der in 9 gezeigten Jitter-Aufhebungsschaltung.
11 ist ein Blockdiagramm zum Erläutern eines Konfigurationsbeispiels einer Jitter-Aufhebungsschaltung gemäß einer zweiten Ausführungsform.
12 ist ein Schaltplan zum Erläutern eines Konfigurationsbeispiels der in 11 gezeigten Jitter-Aufhebungsschaltung.
13 ist ein Ablaufplan zum Erläutern eines Betriebsbeispiels einer Rückkopplungssteuereinheit.
14 ist ein Schaltplan zum Erläutern eines Konfigurationsbeispiels einer in 12 gezeigten TDC-Schaltung.
15 ist ein Blockdiagramm zum Erläutern eines Konfigurationsbeispiels einer in 12 gezeigten Steuerberechnungseinheit.
16 ist ein Wellenformdiagramm zum Erläutern eines Betriebsbeispiels der in 15 gezeigten Steuerberechnungseinheit.
17 ist ein Blockdiagramm zum Erläutern eines Anordnungsbeispiels einer Jitter-Aufhebungsschaltung gemäß einer dritten Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
Nachstehend wird jede Ausführungsform mit Bezug auf die Zeichnung ausführlich beschrieben. Im Übrigen werden mit denselben Bezugszeichen dieselben oder entsprechende Teile bezeichnet und eine Beschreibung davon wird nicht wiederholt.
<Erste Ausführungsform>
(Takt-Jitter aufgrund von Leistungsversorgungsrauschen)
Vor dem Beschreiben der vorliegenden Ausführungsform wird das Takt-Jitter aufgrund von Leistungsversorgungsrauschen beschrieben.
1 zeigt ein konzeptionelles Diagramm zum Erläutern einer allgemeinen Taktzufuhrform.
Mit Bezug auf 1 ist eine Takterzeugungsschaltung 10 typischerweise durch einen PLL (Phasenregelkreis) konfiguriert und erzeugt einen Takt CLK1 mit konstanter Frequenz. Wie aus der folgenden Beschreibung ersichtlich ist, kann im Übrigen eine Jitter-Aufhebungsschaltung gemäß der vorliegenden Ausführungsform angewendet werden, um Jitter eines Takts zu unterdrücken, der durch eine Takterzeugungsschaltung 10 irgendeiner Konfiguration erzeugt wird.
Die Takterzeugungsschaltung 10 ist beispielsweise so konfiguriert, dass sie einen internen Oszillator 11, der einen Takt CLK1 erzeugt, und eine Jitter-Unterdrückungsschaltung 12, die Jitter des Takts CLK1 unterdrückt, umfasst. Wie vorstehend beschrieben, ist im Nicht-Patent-Dokument 1 als Jitter-Unterdrückungsschaltung 12 eine Konfiguration zum Unterdrücken einer AC-Komponente eines Stroms vorgesehen, der zum internen Oszillator 11 zugeführt wird. Folglich wird der Jitter des Takts CLK1, der aus der Takterzeugungsschaltung 10 ausgegeben wird, unterdrückt.
Ein Taktausbreitungselement 50, das durch eine Leistungsversorgungsspannung angesteuert wird, ist in einem Ausbreitungspfad des Takts CLK1 von der Takterzeugungsschaltung 10 zu einer Taktzufuhrzielschaltung 20 angeordnet. Das Taktausbreitungselement 50 bedeutet ein Schaltungselement, das durch eine Leistungsversorgungsspannung angesteuert wird, und einen Takt eingibt/ausgibt, wobei das Schaltungselement einen Repeater, einen Puffer (Taktpuffer), der in einer CTS (Taktbaumsynthese) enthalten ist, und einen Inverter umfasst. Zusätzlich zum Inverter sind daher Logikschaltungen wie z. B. NICHT-UND-Gatter (Gatter für ein negatives logisches Produkt) auch in den Taktausbreitungselementen 50 enthalten, solange sie Takte in ihren Eingängen und Ausgängen umfassen.
Eine Leistungsversorgungsspannung des Taktausbreitungselements 50 ist idealerweise eine DC-Spannung mit einem konstanten Pegel, aber in der Realität werden AC-Rauschkomponenten auf diese überlagert. Folglich tritt der Jitter im Takt aufgrund des Leistungsversorgungsrauschens auf, dessen Leistungsversorgung ansteigt und abfällt, wie in 2 beschrieben.
Wie in 2 gezeigt, weist eine Leistungsversorgungsspannung VDD des Taktausbreitungselements 50 Schwankungskomponenten (Leistungsversorgungsrauschen) mit Bezug auf einen Mittelwert Vm auf. Im Taktausbreitungselement 50 variiert eine Verzögerungszeit, die zwischen dem Eingang und dem Ausgang auftritt, in Abhängigkeit von der Leistungsversorgungsspannung VDD. Dies liegt daran, dass ein Betriebsstrom, wenn das Taktausbreitungselement 50 ein Ausgangssignal ansteuert, gemäß einem Pegel der Leistungsversorgungsspannung VDD zunimmt oder abnimmt.
2 zeigt ein Beispiel, in dem eine steigende Flanke des Takts CLK1 in das Taktausbreitungselement 50 zu jeder der Zeiten t1 bis t4 eingegeben wird. Zu dieser Zeit gibt das Taktausbreitungselement 50 Verzögerungszeiten Td1 bis Td4, die der Leistungsversorgungsspannung VDD entsprechen. Wenn die Leistungsversorgungsspannung VDD hoch ist, ist der Betriebsstrom des Taktausbreitungselements 50 groß, so dass die Verzögerungszeit verkürzt wird. Wenn dagegen die Leistungsversorgungsspannung VDD niedrig ist, ist der Betriebsstrom des Taktausbreitungselements 50 klein, so dass die Verzögerungszeit verlängert wird.
In einem Beispiel von 2 gibt zur Zeit t2, wenn die Leistungsversorgungsspannung VDD Vm (Mittelwert) ist, das Taktausbreitungselement 50 eine Verzögerungszeit Td2 zwischen den steigenden Flanken der Takte CLK1 und CLK2. Unterdessen sind zu Zeiten t1 und t4, wenn die Leistungsversorgungsspannung VDD höher ist als Vm, Verzögerungszeiten Td1 und Td4, die im Taktausbreitungselement 50 auftreten, kürzer als die Verzögerungszeit Td2 zur Zeit t2.
Zur Zeit t3 ist dagegen, wenn die Leistungsversorgungsspannung VDD niedriger ist als Vm, die Verzögerungszeit Td3, die im Taktausbreitungselement 50 auftritt, länger als die Verzögerungszeit Td2 zur Zeit t2.
Wie in 3 gezeigt, selbst wenn der Takt CLK1 mit einem konstanten Zyklus in das Taktausbreitungselement 50 eingegeben wird, tritt folglich zu der Zeit, wenn die Flanke des Takts CLK2 ansteigt, eine Verteilung, wie in einem Histogramm 30 gezeigt, gemäß einem Pegel der Leistungsversorgungsspannung VDD an einem Punkt der Zeit auf. Wie in 1 gezeigt, selbst wenn der Takt CLK1 einen konstanten Zyklus aufweist und einwandfrei ist, tritt folglich Jitter im Takt CLK2 auf, der aus dem Taktausbreitungselement 50 ausgegeben wird und zur Zufuhrzielschaltung 20 zugeführt wird.
In der vorliegenden Ausführungsform wird eine Technik zum Aufheben von Jitter, der auf den Takt überlagert wird, der aus der Takterzeugungsschaltung (PLL) 10 ausgegeben wird, am Ausbreitungspfad zu einem Zufuhrziel des Takts beschrieben.
(Jitter-Aufhebungsschaltung gemäß der ersten Ausführungsform)
4 ist ein Blockdiagramm zum Erläutern einer Konfiguration einer Jitter-Aufhebungsschaltung gemäß einer ersten Ausführungsform.
Wie in 4 gezeigt, umfasst eine Jitter-Aufhebungsschaltung 100a gemäß einer ersten Ausführungsform einen Taktpuffer 110 und eine Stromsteuereinheit 120. Ein Takt CLKIN, der aus dem Taktausbreitungselement 50 ausgegeben wird, wird in den Taktpuffer 110 eingegeben. Nachstehend wird der Takt CLKIN auch als Eingangstakt CLKIN bezeichnet.
Das Taktausbreitungselement 50 empfängt den Takt CLK1 und gibt einen Eingangstakt CLKIN aus, der einem Takt CLK2 in 1 entspricht. Wenn die Schwankungskomponente (Leistungsversorgungsrauschen) in der Leistungsversorgungsspannung VDD existiert, wird der Jitter, der durch das Leistungsversorgungsrauschen verursacht wird, auf den Eingangstakt CLKIN überlagert, selbst wenn der Takt CLK1 einwandfrei ist.
Die Stromsteuereinheit 120 erhöht oder verringert einen Betriebsstrom lop des Taktpuffers 110 in einer entgegengesetzten Phase der Schwankungskomponente der Leistungsversorgungsspannung VDD. Die Stromsteuereinheit 120 umfasst beispielsweise einen Verstärker 130, der die Schwankungskomponente der Leistungsversorgungsspannung VDD invertiert und verstärkt, und eine variable Stromquellenschaltung 140, die den Betriebsstrom lop zum Taktpuffer 11 zuführt. Ein Ausgangsstrom der variablen Stromquellenschaltung 140 wird gemäß einer Ausgabe des Verstärkers 130 erhöht oder verringert.
5 zeigt ein Basiskonfigurationsdiagramm des Verstärkers 130.
Wie in 5 gezeigt, kann der Verstärker 130 beispielsweise durch einen invertierenden Verstärker unter Verwendung eines Transistors TR konfiguriert sein, dessen negative Elektrode geerdet ist. Ein Beispiel, in dem der Transistor TR durch einen Feldeffekttransistor wie z. B. einen MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) konfiguriert ist, wird nachstehend beschrieben. Eine Source (negative Elektrode) des Transistors TR ist mit einer Erdungsverdrahtung NL verbunden und die Leistungsversorgungsspannung VDD wird in ein Gate (Steuerelektrode) eingegeben. Ferner ist ein Widerstandselement R zwischen einem Drain (positive Elektrode) des Transistors TR und einer Leistungsversorgungsleitung PL verbunden. Ein elektrischer Widerstandswert des Widerstandselements R wird nachstehend auch als R bezeichnet.
Im Übrigen kann der Transistor TR auch durch einen Bipolartransistor mit einem Emitter, der eine negative Elektrode ist, einem Kollektor, der eine positive Elektrode ist, und einer Basis, die eine Steuerelektrode ist, konfiguriert sein.
In 5 wird ein Spannungssignal VOUT, das in 6 gezeigt ist, an einen Ausgangsknoten No ausgegeben, der einem Verbindungspunkt zwischen dem Drain (positive Elektrode) des Transistors TR und dem Widerstandselement R entspricht. Ein Strom I, der durch den Transistor TR fließt, ändert sich gemäß einer Zunahme oder Abnahme der Leistungsversorgungsspannung VDD.
Wie gut bekannt ist, ist ein Anstieg G, der ein Verhältnis einer Variation ΔVOUT des Spannungssignals VOUT zu einer Variation ΔVDD der Leistungsversorgungsspannung VDD ist, aufgrund des Verstärkers 130, der in 5 gezeigt ist, durch die nachstehend erwähnte Gleichung (1) gegeben. $G = Δ VOUT / Δ VDD = ro \cdot (1 - gm \cdot R) / (ro + R)$
In Gleichung (1) ist ro der Ausgangswiderstand des Verstärkers 130 und gm ist die Steilheit des Transistors TR. Aus Gleichung (1) sollte, um ein Antiphasensignal durch Inversionsverstärkung mit G < O zu erhalten, der elektrische Widerstandswert R (Widerstandselement R) so bestimmt werden, dass er 1 - rm · R < 0 erfüllt, das heißt rm · R > 1. Alternativ ist selbstverständlich, dass, wenn G < 0, ein Absolutwert |G| des Anstiegs zunimmt, wenn der elektrische Widerstandswert R zunimmt.
Wie in 6 gezeigt, kann folglich das Spannungssignal VOUT, das durch Invertieren und Verstärken der Variation ΔVDD der Leistungsversorgungsspannung VDD erhalten wird, aus dem Verstärker 130 ausgegeben werden. Insbesondere kann für die Leistungsversorgungsspannung VDD, in der die Variation ΔVDD auf den Mittelwert Vm (gestrichelte Linie) überlagert wird, das Spannungssignal VOUT, in dem die Variation ΔVOUT, die durch Invertieren und Verstärken von ΔVDD erhalten wird, auf den Mittelwert (gestrichelte Linie) überlagert wird, erhalten werden. Eine Differenz des Mittelwerts (DC-Komponente) zwischen der Leistungsversorgungsspannung VDD und dem Spannungssignal VOUT entspricht I · R.
7 zeigt einen Schaltplan zum Erläutern eines Konfigurationsbeispiels der Jitter-Aufhebungsschaltung gemäß der ersten Ausführungsform.
Mit Bezug auf 7 weist der Taktpuffer 110 N (N: eine ganze Zahl gleich oder größer als 2) Inverter IV1 bis IVN auf, die in Reihe geschaltet sind. Ein Eingangstakt CLKIN von einem Taktausbreitungselement 50 wird in einen Inverter IV1 der ersten Stufe eingegeben und ein Inverter IVN der letzten Stufe erzeugt einen Ausgangstakt CLKOUT einer Jitter-Aufhebungsschaltung 100a. Die Anzahl von Stufen N von Invertern IV1 bis IVN ist gewöhnlich eine gerade Zahl, aber N kann eine ungerade Zahl für den Zweck des Erhaltens eines Takts mit umgekehrter Phase sein.
Die variable Stromquellenschaltung 140 weist Transistoren TPO bis TPN vom P-Typ und Transistoren TNO bis TNN vom N-Typ auf. Ein Transistor TPO vom P-Typ und ein Transistor TNO vom N-Typ sind zwischen einer Leistungsversorgungsleitung PL (VDD) und einer Erdungsleitung NL (VSS) in Reihe geschaltet. Der Transistor TPO vom P-Typ ist als Diode verbunden. Ein Spannungssignal VOUT, das aus dem Verstärker 130 ausgegeben wird, wird in ein Gate des Transistors TNO vom N-Typ eingegeben.
Die Transistoren TP1 bis TPN vom P-Typ sind jeweils zwischen der Leistungsleitung PL und den Invertern IV1 bis IVN verbunden. Ebenso sind die Transistoren TN1 bis TNN vom N-Typ jeweils zwischen der Erdungsleitung NL und den Invertern IV1 bis IVN verbunden. Die Gates der Transistoren TP1 bis TPN vom P-Typ sind mit dem Gate des Transistors TPO vom P-Typ verbunden. Die Gates der Transistoren TN1 bis TNN vom N-Typ sind mit dem Gate des Transistors TNO vom N-Typ verbunden. Paare von N Transistoren vom P-Typ (TP1 bis TPN) und der Transistoren vom N-Typ (TN1 bis TNN) führen jeweils die Betriebsströme lop der Inverter IV1 bis IVN zu.
In der variablen Stromquellenschaltung 140 ändert sich ein Strom Iv, der durch den Transistor TPO vom P-Typ und den Transistor TNO vom N-Typ fließt, die in Reihe geschaltet sind, gemäß dem Spannungssignal VOUT aus dem Verstärker 130. Insbesondere wenn ein Potential des Spannungssignals VOUT ansteigt, nimmt der Strom Iv zu, und wenn dagegen das Potential des Spannungssignals VOUT fällt, nimmt der Strom Iv ab.
Die Transistoren TP1 bis TPN vom P-Typ bilden einen Stromspiegel mit dem Transistor TPO vom P-Typ und die Transistoren TN1 bis TNN vom N-Typ bilden einen Stromspiegel mit dem Transistor TNO vom N-Typ. Daher ist der Betriebsstrom lop der Inverter IV1 bis IVN proportional zum Strom Iv, der gemäß dem Spannungssignal VOUT variiert. Typischerweise sind der Betriebsstrom lop und der Strom Iv 1 : 1.
In einem Beispiel von 7 ist der Verstärker 130 so konfiguriert, dass er ferner eine Spannungsteilungsschaltung 132 zusätzlich zur in 5 beschriebenen Basiskonfiguration umfasst. Insbesondere ist der Verstärker 130 so konfiguriert, dass er Widerstandselemente 133, 134 und 136 und einen Transistor 135 umfasst.
Die Widerstandselemente 133 (elektrischer Widerstandswert RO) und 134 (elektrischer Widerstandswert R1) sind zwischen einer Leistungsverdrahtung PL (VDD) und einer Erdungsverdrahtung NL (VSS) in Reihe geschaltet, um eine Spannungsteilungsschaltung 132 zu bilden. Der Transistor 135 entspricht dem Transistor TR in 5 und das Widerstandselement 136 (elektrischer Widerstandswert R2) entspricht dem Widerstandselement R in 5.
Die Spannungsteilungsschaltung 132 gibt in das Gate (Steuerelektrode) des Transistors 135 eine geteilte Spannung der Leistungsversorgungsspannung VDD gemäß einem Spannungsteilungsverhältnis RO / (RO + R1) ein. Daher gilt, je höher der elektrische Widerstandswert R1 ist, desto kleiner ist das Spannungsteilungsverhältnis und desto niedriger ist die Eingangsspannung in das Gate des Transistors 135.
In der Konfiguration von 7 werden Verstärkungscharakteristiken des Verstärkers 130, insbesondere Charakteristiken der Schwankungskomponente ΔVOUT des Spannungssignals VOUT mit Bezug auf die Schwankungskomponente ΔVDD der Leistungsversorgungsspannung VDD durch Ersetzen des elektrischen Widerstandswerts R durch R2 in Gleichung (1) erhalten. Das heißt, der elektrische Widerstandswert R2 des Widerstandselements 136 wird so bestimmt, dass der Anstieg G < 0 in Gleichung (1) erfüllt.
Die Spannungsteilungsschaltung 132 ermöglicht, dass ein DC-Betriebspunkt des Verstärkers 130 eingestellt wird. Wie in 6 gezeigt, wenn der elektrische Widerstandswert R2 des Widerstandselements 136 erhöht wird, um den Inversionsverstärkungsanstieg im Verstärker 130 zu erhöhen, nimmt ein Spannungsabfall des Spannungssignals VOUT mit Bezug auf die Leistungsversorgungsspannung VDD (I · R in 6) zu und der Pegel des Spannungssignals VOUT fällt. Daher kann durch Einstellen des Spannungsteilungsverhältnisses der Spannungsteilungsschaltung 132 in Verbindung mit einer Änderung des elektrischen Widerstandswerts R2 der DC-Betriebspunkt des Verstärkers 130 konstant gehalten werden, selbst wenn der Anstieg geändert wird.
In dem Konfigurationsbeispiel von 7 weist auch das Spannungssignal VOUT die Schwankungskomponente ΔVOUT gemäß Gleichung (1) auf und wird erzeugt, um die Schwankungskomponente ΔVDD (Leistungsversorgungsrauschen) der Leistungsversorgungsspannung VDD zu invertieren und zu verstärken. Daher nimmt der Betriebsstrom lop, der zu jedem der Inverter IV1 bis IVN durch die variable Stromquellenschaltung 140 zugeführt wird, ab, wenn die Leistungsversorgungsspannung VDD ansteigt, während er zunimmt, wenn die Leistungsversorgungsspannung VDD fällt. Das heißt, der Betriebsstrom lop wird so gesteuert, dass er in einer entgegengesetzten Phase zur Schwankungskomponente der Leistungsversorgungsspannung VDD zunimmt und abnimmt.
Folglich kann die Jitter-Aufhebungsschaltung den Jitter des Ausgangstakts CLKOUT durch Betreiben wie in 8 gezeigt unterdrücken.
8 zeigt Verzögerungszeiten, die durch das Taktausbreitungselement 50 und die Jitter-Aufhebungsschaltung 100a unter derselben Wellenform der Leistungsversorgungsspannung VDD wie jener in 2 gegeben werden.
Der Takt CLK1 ist als einwandfreie Wellenform wie in 2 gezeigt und der Eingangstakt CLKIN entspricht einem Takt CLK2 in 2. Das heißt, die Verzögerungszeiten Td1 und Td3, die durch das Taktausbreitungselement 50 an die steigenden Flanken des Takts CLK1 zu Zeiten t1 bis t3 gegeben werden, sind dieselben wie jene in 2. Insbesondere ist die Verzögerungszeit Td1 zur Zeit t1, wenn VDD > Vm, kürzer als die Verzögerungszeit Td2 zur Zeit t2, wenn die Leistungsversorgungsspannung VDD der Mittelwert Vm ist. Dann ist die Verzögerungszeit Td3 zur Zeit t3, wenn VDD < Vm, länger als Td2. Folglich wird der Jitter, wie durch ein Taktzyklushistogramm 31 angegeben, am Eingangstakt CLKIN erzeugt.
Dagegen wird in der Jitter-Aufhebungsschaltung 100a der Betriebsstrom lop des Taktpuffers 110 zur Zeit t1, wenn VDD > Vm, so, dass er kleiner ist als jener zur Zeit t2, wenn VDD = Vm, durch den Verstärker 130 und die variable Stromquellenschaltung 140 gesteuert, die die Stromsteuereinheit 120 bilden. Folglich wird im Taktpuffer 110 die Verzögerungszeit Td1x, die zwischen dem Eingangstakt CLKIN und dem Ausgangstakt CLKOUT hinzugefügt wird, länger als die Verzögerungszeit Td2x des Taktpuffers 110 zur Zeit t2.
Dagegen wird der Betriebsstrom lop des Taktpuffers 110 zur Zeit t3, wenn VDD < Vm, so gesteuert, dass er größer ist als jener zur Zeit t2, wenn VDD = Vm. Folglich ist die Verzögerungszeit Td3x des Taktpuffers 110 zur Zeit t3 kürzer als die Verzögerungszeit Td2x des Taktpuffers 110 zur Zeit t2.
Die Summe der Verzögerung durch das Taktausbreitungselement 50 und der Verzögerungszeit durch die Jitter-Aufhebungsschaltung 100a wirkt auf jede steigende Flanke des Ausgangstakts CLKOUT der Jitter-Aufhebungsschaltung 100a mit Bezug auf den Takt CLK1. Folglich sind die Verzögerungszeiten, die zwischen dem Takt CLK1 und dem Ausgangstakt CLKOUT zu den Zeiten t1 bis t3 auftreten, die in 8 gezeigt sind, T1= Td1 + Td1x, T2 = Td2 + Td2x und T3 = Td3 + Td3x. Es ist selbstverständlich, dass eine Differenz unter diesen Verzögerungszeiten T1 bis T3 geringer ist als eine Differenz unter den Verzögerungszeiten Td1 bis Td3, die durch das Taktausbreitungselement 50 von einer Betragsbeziehung der Verzögerungszeiten Td1 bis Td3 und einer Betragsbeziehung der Verzögerungszeiten Td1x bis Tdx3 verursacht wird.
Folglich kann der Jitter des Ausgangstakts CLKOUT, der durch das Histogramm 32 angegeben ist, kleiner gemacht werden als der Jitter des Eingangstakts CLKIN, der durch das Histogramm 31 angegeben ist.
Wie vorstehend beschrieben, ist es gemäß der Jitter-Aufhebungsschaltung 100a gemäß der ersten Ausführungsform möglich, eine Zunahme oder Abnahme des Betriebsstroms lop des Taktpuffers 110 in der entgegengesetzten Phase der Schwankungskomponente der Leistungsversorgungsspannung VDD zu steuern, die das Taktausbreitungselement 50 ansteuert. Folglich kann dem Eingangstakt CLKIN, der aus dem Taktausbreitungselement 50 ausgegeben wird, eine Verzögerungszeit, die einer Zunahme oder Abnahme der Leistungsversorgungsspannung VDD entspricht, mit Charakteristiken entgegengesetzt zu jenen des Taktausbreitungselements 50 gegeben werden. Folglich ist es möglich, den Jitter zu kompensieren, der durch das Leistungsversorgungsrauschen verursacht wird, und den Takt-Jitter in der Taktzufuhrzielschaltung zu verringern.
Im Übrigen entspricht im Konfigurationsbeispiel von 7 gemäß der ersten Ausführungsform das Widerstandselement 134 einem Beispiel eines „ersten Widerstandselements“ und der elektrische Widerstandswert R1 entspricht einem „ersten elektrischen Widerstandswert“. Ebenso entspricht das Widerstandselement 136 einem Beispiel eines „zweiten Widerstandselements“ und der elektrische Widerstandswert R2 entspricht einem „zweiten elektrischen Widerstandswert“.
<Modifikationsbeispiel der ersten Ausführungsform>
Wie vorstehend beschrieben, hängen die Jitter-Kompensationscharakteristiken in der Jitter-Aufhebungsschaltung von den Eingabe/Ausgabe-Charakteristiken (Verstärkungscharakteristiken) des Spannungssignals VOUT mit Bezug auf die Leistungsversorgungsspannung VDD im Verstärker 130 ab. Daher wird in einem Modifikationsbeispiel der ersten Ausführungsform ein Konfigurationsbeispiel, um es möglich zu machen, die Verstärkungscharakteristiken des Verstärkers 130 leicht einzustellen, beschrieben.
9 ist ein Blockdiagramm zum Erläutern der Konfiguration einer Jitter-Aufhebungsschaltung gemäß einer Modifikation der ersten Ausführungsform.
Mit Bezug auf 9 unterscheidet sich eine Jitter-Aufhebungsschaltung 100b gemäß einem Modifikationsbeispiel der ersten Ausführungsform von der Jitter-Aufhebungsschaltung 100a (4) gemäß der ersten Ausführungsform insofern, als sie ferner ein Register 150 umfasst. Das Register 150 empfängt ein Eingangssignal DIN zum Einstellen der Verstärkungscharakteristiken des Verstärkers 130. Das Register 150 ist so angeordnet, dass das Eingangssignal DIN auch von außerhalb der Jitter-Aufhebungsschaltung 100b eingegeben werden kann.
Das Eingangssignal DIN wird im Register 150 gespeichert und wird in de Verstärker 130 als Steuersignale S1 und S2 des Verstärkers 130 eingegeben. Einige Bits des Mehrbit-Eingangssignals DIN werden beispielsweise aus dem Register 150 als Steuersignale S1 und S2 ausgegeben und werden in den Verstärker 130 eingegeben.
10 zeigt einen Schaltplan zum Erläutern eines Konfigurationsbeispiels derJitter-Aufhebungsschaltung 100b, die in 9 gezeigt ist.
Mit Bezug auf 10 unterscheidet sich das Modifikationsbeispiel der ersten Ausführungsform von der ersten Ausführungsform (7) insofern, als die Widerstandselemente 134 und 136 des Verstärkers 130 aus variablen Widerstandselementen gebildet sind. Der elektrische Widerstandswert R1 des Widerstandselements 134 wird durch das Steuersignal S1 variabel festgelegt. Ebenso wird der elektrische Widerstandswert R2 des Widerstandselements 136 durch das Steuersignal S2 variabel festgelegt. Die Konfiguration von anderen Teilen in 10 ist dieselbe wie jene in 7, so dass eine ausführliche Beschreibung davon nicht wiederholt wird.
Folglich können in der Jitter-Aufhebungsschaltung 100b gemäß dem Modifikationsbeispiel der ersten Ausführungsform die elektrischen Widerstandswerte R1 und R2, die die Verstärkungscharakteristiken des Verstärkers 130 bestimmen, durch das Eingangssignal DIN von der anderen der Jitter-Aufhebungsschaltung 100b in das Register 150 variabel eingestellt werden. Abgesehen von diesem Punkt sind die Konfiguration und der Betrieb der Jitter-Aufhebungsschaltung 100b gemäß dem Modifikationsbeispiel der ersten Ausführungsform dieselben wie jene der Jitter-Aufhebungsschaltung 100a gemäß der ersten Ausführungsform, so dass eine ausführliche Beschreibung davon nicht wiederholt wird.
Dies macht es möglich, durch das Eingangssignal DIN die Verstärkungscharakteristik des Verstärkers 130 beliebig zu ändern, das heißt Charakteristiken des Betriebsstroms Iop mit Bezug auf die Schwankungskomponente der Leistungsversorgungsspannung VDD zu erhöhen/verringern. Da dem Eingangssignal DIN in das Register 150 verschiedene Werte von außerhalb der Jitter-Aufhebungsschaltung 100b gegeben werden können, können solche Charakteristiken zum Testen leicht eingestellt werden. Folglich entspricht das Eingangssignal DIN einem Beispiel eines „Einstellungssignals“ und das Register 150 entspricht einem Beispiel einer „Einstellungseingabeeinheit“.
Daher wird es gemäß dem Modifikationsbeispiel der ersten Ausführungsform zusätzlich zu den in der ersten Ausführungsform beschriebenen Effekten leichter, die Charakteristiken des Verstärkers 130 zum Betreiben der Jitter-Aufhebungsschaltung am optimalen Punkt einzustellen. Insbesondere können die optimalen Werte der elektrischen Widerstandswerte R1 und R2 zum Einstellen eines invertierenden Verstärkungsanstiegs und eines DC-Betriebspunkts des Verstärkers 130 leicht durch Analyse unter Varianz des Eingangssignals DIN gesucht werden.
<Zweite Ausführungsform>
In einer zweiten Ausführungsform wird eine Ausgaberückkopplungssteuerung der Jitter-Aufhebungsschaltung weiter erläutert.
11 ist ein Blockdiagramm zum Erläutern einer Konfiguration einer Jitter-Aufhebungsschaltung gemäß einer zweiten Ausführungsform;
Mit Bezug auf 11 unterscheidet sich eine Jitter-Aufhebungsschaltung 100c gemäß einer zweiten Ausführungsform von der Jitter-Aufhebungsschaltung 100a (4) gemäß der ersten Ausführungsform insofern, als sie ferner eine Rückkopplungssteuereinheit 160 umfasst. Die Rückkopplungssteuereinheit 160 erzeugt Steuersignale S1 und S2 ähnlich zu jenen im Modifikationsbeispiel der ersten Ausführungsform auf der Basis eines Ausgangstakts CLKOUT von der Jitter-Aufhebungsschaltung 100c.
12 zeigt einen Schaltplan zum Erläutern eines Konfigurationsbeispiels der Jitter-Aufhebungsschaltung 100c, die in 11 gezeigt ist.
Mit Bezug auf 12 ist im Verstärker 130 in der Jitter-Aufhebungsschaltung 100c gemäß der zweiten Ausführungsform jedes von einem Widerstandselement 134 (elektrischer Widerstandswert R1) und einem Widerstandselement 136 (elektrischer Widerstandswert R2) durch ein variables Widerstandselement konfiguriert. In der zweiten Ausführungsform werden die Steuersignale S1 und S2 der elektrischen Widerstandswerte R1 und R2 durch die Rückkopplungssteuereinheit 160 erzeugt.
Die Rückkopplungssteuereinheit 160 weist eine TDC-Schaltung (Zeit/Digital-Umsetzerschaltung) 170 zum Messen eines Zyklus des Ausgangstakts CLKOUT, eine Mittelwertberechnungseinheit 180 und eine Steuerberechnungseinheit 200 auf. Wie später beschrieben wird, ist die Steuerberechnungseinheit 200 ein konstanter Controller für analoge Elemente, die den Verstärker 130 bilden, funktioniert hier als Controller des elektrischen Widerstandswerts R1 des Widerstandselements 134 und des elektrischen Widerstandswerts des Widerstandselements 136 durch Rückkopplung des Ausgangstakts CLKOUT.
13 zeigt einen Ablaufplan zum Erläutern eines Betriebsbeispiels der Rückkopplungssteuereinheit 160.
Mit Bezug auf 13 erhält die Rückkopplungssteuereinheit 160 einen Zyklusmesswert des Ausgangstakts CLKOUT von einem Schritt (nachstehend einfach als „S“ bezeichnet) 110. Eine Verarbeitung von S110 wird durch eine TDC-Schaltung 170 in 12 implementiert.
Ein Konfigurationsbeispiel der TDC-Schaltung 170 ist in 14 gezeigt. Die TDC-Schaltung 170 weist ein Verzögerungselement 172, M Verzögerungselemente DL1 bis DLM (wobei M eine ganze Zahl gleich oder größer als 2 ist) und M Flip-Flops FF1 bis FFM auf.
Das Verzögerungselement 172 und die Verzögerungselemente DL1 bis DLM sind in Reihe geschaltet. Das Verzögerungselement 172 gibt eine vorbestimmte Verzögerungszeit Tx, die einem Zyklus (Standardwert) des Ausgangstakts CLKOUT entspricht. Dagegen stellt jedes der Verzögerungselemente DL1 bis DLM eine Verzögerungszeit τ bereit.
Der Ausgangstakt CLKOUT wird in das Verzögerungselement 172 eingegeben und der Ausgangstakt CLKOUT', der um einen Zyklus verzögert ist, wird in die M Verzögerungselemente DL1 der ersten Stufe eingegeben. Dem Ausgangstakt CLKOUT' wird nacheinander die Verzögerungszeit τ durch jedes der Verzögerungselemente DL1 bis DLM gegeben.
Eingaben der Verzögerungselemente DL1 bis DLM werden in jeweilige D-Anschlüsse der Flip-Flops FF1 bis FFM eingegeben. Unterdessen wird der Ausgangstakt CLKOUT in einen CLK-Anschluss von jedem der Flip-Flops FF1 bis FFM eingegeben. Ausgaben (Q-Anschlüsse) der Flip-Flops FF1 bis FFM werden in einen Decodierer 175 eingegeben.
Mit einer solchen Konfiguration gibt von den M Flip-Flops FF1 bis FFM ein digitaler M-Bit-Wert DTc, der die Verzögerungszeit τ als Auflösung misst, an den Decodierer 175 eine Zeitdifferenz zwischen dem Ausgangstakt CLKOUT und dem verzögerten CLKOUT' aus.
Wenn beispielsweise die Verzögerungszeit Tx die Summe von etwa einem Zyklus des Ausgangstakts CLKOUT und τ · (M / 2) ist, kann eine Zeitdifferenz zwischen jeder steigenden Flanke des Ausgangstakts CLKOUT und der nächsten steigenden Flanke nach einem Zyklus innerhalb eines Bereichs von 0 ± τ · (M / 2) gemessen werden. In dieser Weise kann der Decodierer 175 den Zyklusmesswert Tc des Ausgangstakts CLKOUT auf der Basis des digitalen Werts DTc jedes Mal, wenn eine steigende Flanke eingegeben wird, ausgeben.
Mit erneutem Bezug auf 13 berechnet eine Rückkopplungssteuereinheit 160 einen Zyklusmittelwert Tmean, der ein Mittelwert der Zyklusmesswerte Tc von der TDC-Schaltung 170 ist, in S120. In S120 wird beispielsweise ein gleitender Mittelwert von vorbestimmten H (H: eine ganze Zahl gleich oder größer als 2) Zyklusmesswerten Tc berechnet. Eine Mittelwertberechnungseinheit 180 in 12 kann so konfiguriert sein, dass sie die vorstehend beschriebene Berechnung des gleitenden Mittelwerts unter Verwendung des Zyklusmesswerts Tc, der für jeden Zyklus des Ausgangstakts CLKOUT erhalten wird, als Eingabe ausführt.
Als nächstes berechnet in S130 die Rückkopplungssteuereinheit 160 eine Taktzyklusabweichung ΔTc (ΔTc = Tc - Tmean), die einer Differenz zwischen dem Zyklusmittelwert Tmean, der in S120 berechnet wird, und dem Zyklusmesswert Tc, der in S110 erhalten wird, entspricht. Ferner erzeugt die Rückkopplungssteuereinheit 160 die Steuersignale S1 und S2 für den Verstärker 130 durch Steuerberechnung, um die Taktzyklusabweichung ΔTc näher an null zu bringen, in S140. Folglich wird die Rückkopplungssteuerung verwirklicht, die die Verstärkungscharakteristiken des Verstärkers 130, das heißt die Zunahme/Abnahme-Charakteristiken des Betriebsstroms lop mit Bezug auf die Schwankungskomponente der Leistungsversorgungsspannung VDD auf der Basis des Zyklusmesswerts des Ausgangstakts CLKOUT, einstellt.
15 zeigt ein Konfigurationsbeispiel einer Steuerberechnungseinheit 200 von 12 zum Verwirklichen von Verarbeitungen von S130 und S140 von 14.
Wie in 15 gezeigt, umfasst die Steuerberechnungseinheit 200 eine Abweichungsberechnungseinheit 201, eine Absolutwertberechnungseinheit 202, einen Einheitsumschaltschalter 205, eine Berechnungseinheit 210, die ein Steuersignal S1 erzeugt, und ein Rechenwerk 220, das ein Steuersignal S2 erzeugt.
Die Abweichungsberechnungseinheit 201 gibt die Taktzyklusabweichung ΔTc für jeden Zyklus des Ausgangstakts CLKOUT durch Subtrahieren des Zyklusmittelwerts Tmean der Mittelwertberechnungseinheit 180 von dem Zyklusmesswert Tc der TDC-Schaltung 170 aus. Die Taktzyklusabweichung ΔTc wird in jede von integralen Steuereinheiten 191 und 192 eingegeben. Eine Absolutwertberechnungseinheit 202 gibt einen Absolutwert |ΔTc| der Taktzyklusabweichung ΔTc, die durch die Abweichungsberechnungseinheit 201 berechnet wird, aus. Der Einheitsumschaltschalter 205 verbindet eine Ausgangsseite der Absolutwertberechnungseinheit 202 mit einer Eingangsseite (ph1) des Rechenwerks 210 oder einer Eingangsseite (ph2) des Rechenwerks 220. Die Verbindung mit der ph1-Seite und die Verbindung mit der ph2-Seite werden beispielsweise alle vorbestimmten mehreren Zyklen des Ausgangstakts CLKOUT umgeschaltet. Folglich werden die Absolutwerte |ΔTc| der Taktzyklusabweichung für die mehreren Zyklen abwechselnd in die Rechenwerke 210 und 220 eingegeben.
Das Rechenwerk 210 weist einen Multiplizierer 211, einen Addierer 212, ein z-Transformationsverzögerungselement 213, einen Vorzeichen-Controller 214 und eine Vorzeichenfestlegungseinrichtung 215 auf. Der Multiplizierer 211 multipliziert den Absolutwert |ΔTc| der Taktzyklusabweichung, der durch den Einheitsumschaltschalter 205 übertragen wird, mit einem Einstellungskoeffizienten ku1, dem ein Vorzeichen sgni gegeben wird, das auf „+ (positiv)“ oder „-(negativ)“ durch die Vorzeichenfestlegungseinrichtung 215 festgelegt wird. Das heißt, der Multiplizierer 211 gibt ku1· |ΔTc| oder - ku1 |ΔTc| gemäß dem Vorzeichen sgn1 aus.
Ein Ausgangswert (± ku1 |ΔTc|) des Multiplizierers 211 wird durch das Verzögerungselement 213 und den Addierer 212 integriert, um einen integrierten Wert val1 zu berechnen. Das heißt, + ku1 und - ku1 entsprechen Integralanstiegen der integralen Steuerung durch das Verzögerungselement 213 und den Addierer 212. Der Vorzeichen-Controller 214 legt das Vorzeichen sgn1 auf der Basis eines Verhaltens (Änderungsrichtung) des Absolutwerts |ΔTc| der Taktzyklusabweichung und des Integralwerts val1 fest. Ein Decodierer 217 setzt einen integrierten Wert val1 in das Steuersignal S1 gemäß vorbestimmten Decodierungsbedingungen um.
Ebenso weist das Rechenwerk 220 einen Multiplizierer 221, einen Addierer 222, ein z-Transformationsverzögerungselement 223, einen Vorzeichen-Controller 224 und eine Vorzeichenfestlegungseinrichtung 225 auf. Der Multiplizierer 211 multipliziert den Absolutwert |ΔTc| der Taktzyklusabweichung, der durch den Einheitsumschaltschalter 205 übertragen wird, mit dem Einstellungskoeffizienten ku2, dem ein Vorzeichen sgn2 gegeben wird, das auf „+(positiv)“ oder „-(negativ)“ durch die Vorzeichenfestlegungseinrichtung 225 festgelegt wird. Das heißt, der Multiplizierer 221 gibt ku2 · |ΔTc| oder - ku2 · |ΔTc| gemäß dem Vorzeichen sgn2 aus.
Der Ausgangswert (± ku2· |ΔTc| des Multiplizierers 221 wird durch das Verzögerungselement 223 und den Addierer 222 integriert, um einen integrierten Wert val2 zu berechnen. Das heißt, +ku2 und - ku2 entsprechen Integralanstiegen der integralen Steuerung durch das Verzögerungselement 223 und den Addierer 222. Der Vorzeichen-Controller 224 legt das Vorzeichen sgn2 auf der Basis eines Verhaltens (Änderungsrichtung) des Absolutwerts |ΔTc| der Taktzyklusabweichung und des Integralwerts val2 fest. Der Decodierer 227 setzt den Integralwert val2 in das Steuersignal S2 gemäß vorbestimmten Decodierungsbedingungen um. Die Decodierungsbedingungen der Decodierer 217 und 227 können beispielsweise so festgelegt werden, dass die elektrischen Widerstandswerte R1 und R2 zunehmen, wenn die Integralwerte val1 und val2 ansteigen, und dagegen die elektrischen Widerstandswerte R1 und R2 abnehmen, wenn die Integralwerte val1 und val2 fallen. Folglich ändern sich die elektrischen Widerstandswerte R1 und R2 im Verstärker 130 entsprechend den integrierten Werten val1 und val2.
Als nächstes wird ein Betriebsbeispiel der Steuerberechnungseinheit 200, die in 15 gezeigt ist, unter Verwendung von 16 beschrieben.
In 15 entspricht eine Zeitlänge von jeder der Perioden TT1 bis TT11 L (L: eine ganze Zahl gleich oder größer als 2) Zyklen des Ausgangstakts CLKOUT. Ein Ausgabeziel des Einheitsumschaltschalters 205 wird für jede Periode umgeschaltet. In den Perioden TT1, TT3, TT5, TT7, TT9 und TT11 (ungeradzahlig) wird beispielsweise der Einheitsumschaltschalter 205 auf eine ph1-Seite gesteuert (15) und gibt den Absolutwert |ΔTc| der Taktzyklusabweichung in das Rechenwerk 210 in.jeder Periode des Ausgangstakts CLKOUT ein. Unterdessen wird während dieser Perioden der Absolutwert |ΔTc| der Taktzyklusabweichung, der aus der Absolutwertberechnungseinheit 202 ausgegeben wird, nicht zum Rechenwerk 210 übertragen.
Dagegen wird in den Perioden TT2, TT4, TT6, TT8, TT10 (geradzahlig) der Einheitsumschaltschalter 205 auf eine ph2-Seite gesteuert (15) und gibt den Absolutwert |ΔTc| der Taktzyklusabweichung in das Rechenwerk 220 in jeder Periode des Ausgangstakts CLKOUT ein. Unterdessen wird während dieser Perioden der Absolutwert |ΔTc| der Taktzyklusabweichung, der aus der Absolutwertberechnungseinheit 202 ausgegeben wird, nicht zum Rechenwerk 210 übertragen.
Im Rechenwerk 210 legt der Vorzeichen-Controller 214 ein Vorzeichen sgn1 für die nächste Periode gemäß der Änderungsrichtung des Absolutwerts |ΔTc| der Taktzyklusabweichung, der vom Einheitsumschaltschalter 205 eingegeben wird, fest. Insbesondere wenn der Absolutwert der Taktzyklusabweichung |ΔTc| abnimmt, bestätigt das Rechenwerk 210, dass eine aktuelle Änderungsrichtung des Integralwerts val1, das heißt die aktuelle Festlegung des Vorzeichens sgnl, korrekt ist, und hält die Festlegung des Vorzeichens sgn1 aufrecht. Wenn dagegen der Absolutwert |ΔTc| der Taktzyklusabweichung zunimmt, bestätigt das Rechenwerk 210, dass die aktuelle Änderungsrichtung des Integralwerts val1, das heißt die aktuelle Festlegung des Vorzeichens sgn1, falsch ist, und invertiert die Festlegung des Vorzeichens sgn1.
Im Beispiel von 16 nimmt beispielsweise in der Periode TT1 der Integralwert val1 zu und der Absolutwert |ΔTc| der Taktzyklusabweichung nimmt unter der Bedingung zu, dass das Vorzeichen sgn1 auf „+“ festgelegt ist. Daher wird während der Periode TT3, in der der Absolutwert | ΔTc | der Taktzyklusabweichung in das Rechenwerk 210 eingegeben wird, nach der Periode TT1 das Vorzeichen sgn1 von der Periode TT1 invertiert und wird auf"-" festgelegt, um die Änderungsrichtung des Integralwerts val1 zu invertieren. Folglich beginnt der Integralwert val1, der während der Periode TT1 erhöht wird, während der Periode TT3 abzunehmen. Im Übrigen ist in jeder der Perioden (Perioden TT2, TT4, TT6, TT8 und TT10 in 16), in denen |ΔTc| nicht in das Rechenwerk 210 eingegeben wird, der Integralwert val1 unverändert und die Festlegung des Vorzeichens sgn1 wird ähnlich zur unmittelbar vorherigen Periode aufrechterhalten.
In den anschließenden Perioden TT3, TT5, TT7, TT9 und TT11 nimmt der Absolutwert |ΔTc| der Taktzyklusabweichung ab. Folglich wird die Festlegung des Vorzeichens sgnl auf „-“ gehalten und darunter nimmt |ΔTc| gegen null ab.
Ebenso legt im Rechenwerk 220 der Vorzeichen-Controller 224 ein Vorzeichen sgn2 für die nächste Periode gemäß der Änderungsrichtung des Absolutwerts | ΔTc | der Taktzyklusabweichung fest, der vom Einheitsumschaltschalter 205 eingegeben wird. Das heißt, wenn der Absolutwert |ΔTc| der Taktzyklusabweichung innerhalb einer bestimmten Periode abnimmt, wird die Festlegung des Vorzeichens sgn2 aufrechterhalten, um eine aktuelle Änderungsrichtung eines Integralwerts val2 aufrechtzuerhalten, während, wenn |ΔTc| zunimmt, die Festlegung des Vorzeichens sgn2 in der nächsten Periode umgekehrt wird, um die aktuelle Änderungsrichtung des Integralwerts val2 umzukehren.
Im Beispiel von 16 ändert sich beispielsweise in der Periode TT2 der Integralwert val2 in einer Zunahmerichtung und der Absolutwert |ΔTc| der Taktzyklusabweichung nimmt unter der Bedingung ab, dass das Vorzeichen sgn2 auf „+“ festgelegt ist. Folglich wird das Vorzeichen sgn2 in der Periode TT4, wenn |ΔTc| als nächstes in das Rechenwerk 220 eingegeben wird, auf „+“ gehalten, was dasselbe wie in der Periode TT2 ist, um die Änderungsrichtung des Integralwerts val2 aufrechtzuerhalten. Der Absolutwert | ΔTc | der Taktzyklusabweichung nimmt jedoch unter der Bedingung zu, dass das Vorzeichen sgn2 in der Periode TT4 auf „+“ festgelegt wird. Daher wird das Vorzeichen sgn2 in der Periode TT6, in der |ΔTc| als nächstes in das Rechenwerk 220 eingegeben wird, entgegengesetzt zum Vorzeichen in der Periode TT4 auf „-“ festgelegt, um die Änderungsrichtung des Integralwerts val2 umzukehren.
Während der Periode TT6 nimmt der Absolutwert | ΔTc | der Taktzyklusabweichung unter der Bedingung ab, dass das Vorzeichen sgn2 „-“ ist, so dass das Vorzeichen sgn2 während der Periode TT8 auf „-“ gehalten wird. Während der Periode TT8 nimmt jedoch der Absolutwert |ΔTc| der Taktzyklusabweichung unter der Bedingung zu, dass das Vorzeichen sgn2 auf"-" festgelegt wird. Während der Periode TT10 wird folglich das Vorzeichen sgn2 auf „+“ invertiert, um die Änderungsrichtung des Integralwerts val2 umzukehren.
Im Übrigen ist in jeder Periode, während der |ΔTc| nicht in das Rechenwerk 220 eingegeben wird (Perioden TT1, TT3, TT5, TT7, TT9 und TT11 in 16), der Integralwert val1 unverändert und die Festlegung des Vorzeichens sgn2 wird gleich wie jenes während der unmittelbar vorherigen Periode aufrechterhalten.
In dieser Weise wird in den Rechenwerken 210 und 220 das Vorzeichen (positiv/negativ) des Anstiegs umgeschaltet und wird integral gesteuert durch Überwachen, ob der Absolutwert |ΔTc| der Taktzyklusabweichung abnimmt, und durch Umschalten der Vorzeichen sgn1 und sgn2. Folglich kann jeder des Integralwerts val1 des Rechenwerks 210 und des Integralwerts val2 des Rechenwerks 220 auf stationäre Werte Val1* und Val2* zum Nullsetzen des Absolutwerts |ΔTc| der Taktzyklusabweichung konvergieren. Es ist selbstverständlich, dass die stationären Werte Val1* und Val2* den Charakteristiken des Verstärkers 130 zum Nullsetzen der Taktzyklusabweichung ΔTc (|ΔTc|) entsprechen, insbesondere den elektrischen Widerstandswerten R1 und R2 entsprechen.
In dieser Weise kann die Rückkopplungssteuereinheit 160 geeignet die Verstärkungscharakteristiken des Verstärkers 130, insbesondere einen Inversionsverstärkungsanstieg in Abhängigkeit vom elektrischen Widerstandswert R2 und vom elektrischen Widerstandswert R1 festlegen, um einen DC-Betriebspunkt konstant zu halten, so dass sich die Taktabweichung ΔTc null nähert.
Die Rückkopplungssteuereinheit 160 kann beispielsweise durch ein digitales Rechenelement konfiguriert sein. Ferner können Funktionen der Mittelwertberechnungseinheit 180 und der Steuerberechnungseinheit 200 auch durch Software verwirklicht sein. Die Konfiguration der Steuerberechnungseinheit 200, die in 15 gezeigt ist, ist auch ein Beispiel und die Steuerberechnungseinheit 200 kann gemäß irgendeiner Steuerberechnung konfiguriert sein, um die Taktzyklusabweichung ΔTc nahe null zu bringen.
Wie vorstehend beschrieben, können gemäß der zweiten Ausführungsform zusätzlich zu den in der ersten Ausführungsform beschriebenen Effekten die Charakteristiken des Verstärkers 130 durch die Rückkopplungssteuerung des Ausgangstakts CLKOUT automatisch eingestellt werden, um die Jitter-Aufhebungsschaltung am optimalen Punkt zu betreiben. Dies macht es möglich, den Takt-Jitter-Unterdrückungseffekt weiter zu verstärken.
Im Übrigen ist es auch möglich, das Modifikationsbeispiel der ersten Ausführungsform und der zweiten Ausführungsform zu kombinieren. In diesem Fall kann in einem System, das mit einer Jitter-Aufhebungsschaltung ausgestattet ist, nach dem Offline-Bestimmen von Referenzwerten (Vorgabewerten) der elektrischen Widerstandswerte R1 und R2 unter Verwendung des Registers 150, um die Charakteristiken des Verstärkers 130 einzustellen, die Kombination dazu konfiguriert werden, die elektrischen Widerstandswerte R1 und R2 durch die Rückkopplungssteuereinheit 160 online automatisch variabel einzustellen.
In 14 und 15, die in der zweiten Ausführungsform beschrieben sind, entspricht der TDC 170 einem Beispiel einer „ersten Berechnungseinheit“. Ebenso entsprechen die Abweichungsberechnungseinheit 201 und die Absolutwertberechnungseinheit 202 (15) einem Beispiel einer „zweiten Berechnungseinheit“. Ferner entspricht das Rechenwerk 210 (15) einem Beispiel eines „dritten Rechenwerks“, der Integralwert val1 entspricht einem „ersten Integralwert“ und der Multiplikationswert des Einstellungskoeffizienten kc1 und des Vorzeichens sgn1 ist ein „erster integraler Steueranstieg“. Ebenso entspricht das Rechenwerk 220 (15) einem Beispiel eines „vierten Rechenwerks“, der Integralwert val2 entspricht einem „zweiten Integralwert“ und der Multiplikationswert des Einstellungskoeffizienten kc2 und des Vorzeichens sgn2 entspricht einem zweiten „integralen Steueranstieg“. Jede der Perioden TT1, TT3, TT5, TT7, TT9 und TT11 in 16 entspricht auch einem Beispiel einer „ersten Periode“ und jede der Perioden TT2, TT4, TT6, TT8 und TT10 entspricht einem Beispiel einer „zweiten Periode“.
<Dritte Ausführungsform>
Eine dritte Ausführungsform beschreibt ein Anordnungsbeispiel der in der ersten und der zweiten Ausführungsform erläuterten Jitter-Aufhebungsschaltung.
17 ist ein Blockdiagramm zum Erläutern eines Anordnungsbeispiels einer Jitter-Aufhebungsschaltung gemäß einer dritten Ausführungsform.
Mit Bezug auf 17 wird ein Takt CLK1, der aus einer Takterzeugungsschaltung (PLL) 10 ausgegeben wird, zu einer Taktzufuhrzielschaltung 20, beispielsweise zu einem Modul, das eine Bitübertragungsschicht (PHY) konfiguriert, durch einen Taktausbreitungspfad zugeführt, in dem ein Taktausbreitungselement 50 angeordnet ist. Die Takterzeugungsschaltung 10 und mehrere Taktausbreitungselemente 50 arbeiten durch Empfangen der Zufuhr einer gemeinsamen Leistungsversorgungsspannung VDD von einer Leistungsversorgungsverdrahtung PL.
Eine Jitter-Aufhebungsschaltung 100 in 17 umfasst die Jitter-Aufhebungsschaltungen 100a bis 100c, die in der ersten Ausführungsform, ihrem Modifikationsbeispiel und der zweiten Ausführungsform beschrieben sind.
Die Jitter-Aufhebungsschaltung 100 kann beispielsweise so angeordnet sein, dass die Takterzeugungsschaltung 10 und die gemeinsame Leistungsversorgungsspannung VDD zugeführt werden und der Takt CLK1 von der Takterzeugungsschaltung 10 als CLKIN eingegeben wird. Selbst wenn eine Konfiguration zum Unterdrücken von Jitter, der durch Leistungsversorgungsrauschen verursacht wird, in der Takterzeugungsschaltung weggelassen oder vereinfacht wird, kann dadurch erwartet werden, dass der Jitter, der auf den Takt CLK1 überlagert wird, kompensiert wird und der Takt bereinigt wird.
Alternativ kann die Jitter-Aufhebungsschaltung 100 so angeordnet sein, dass der Ausgangstakt CLKOUT der Jitter-Aufhebungsschaltung 100 zur Taktzufuhrzielschaltung 20 zugeführt wird. Das Taktausbreitungselement 50 und die gemeinsame Leistungsversorgungsspannung VDD werden zur Jitter-Aufhebungsschaltung 100 zugeführt. Dadurch kann die Zufuhrzielschaltung 20 unter Verwendung eines einwandfreien Takts arbeiten, in dem der Jitter unterdrückt ist.
In dieser Weise kann, solange die Jitter-Aufhebungsschaltung 100 gemäß der vorliegenden Ausführungsform die Zufuhr der Takterzeugungsschaltung 10 oder des Taktausbreitungselements 50 und die gemeinsame Leistungsversorgungsspannung VDD in einem Taktausbreitungspfad von der Takterzeugungsschaltung 10 zu irgendeiner Zielschaltung 20 empfängt, sie an irgendeinem Ort und mit irgendeiner Anzahl auf dem Taktausbreitungspfad angeordnet sein.
Hinsichtlich der mehreren vorstehend beschriebenen Ausführungsformen wurde ab dem Beginn der Anmeldung geplant, dass die in den jeweiligen Ausführungsformen beschriebenen Konfigurationen innerhalb eines Bereichs geeignet kombiniert werden, der keine Inkonsistenz oder keinen Widerspruch mit Kombinationen verursacht, die in der Patentbeschreibung nicht erwähnt sind. Dieser Punkt ist auch in einer bestätigenden Weise beschrieben.
Obwohl die vorliegende Offenbarung auf der Basis der Ausführungsformen vorstehend speziell beschrieben wurde, ist selbstverständlich, dass die vorliegende Offenbarung nicht auf die Ausführungsformen begrenzt ist und verschiedenartig modifiziert werden kann, ohne vom Kern davon abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP 2022136199 [0001]

Claims

Jitter-Aufhebungsschaltung, die umfasst: einen Taktpuffer, der einen Takt eingibt, der aus einer Takterzeugungsschaltung oder einem Taktausbreitungselement ausgegeben wird, das durch eine Leistungsversorgungsspannung angesteuert wird; und eine Stromsteuereinheit, die einen Betriebsstrom des Taktpuffers mit einer entgegengesetzten Phase einer Schwankungskomponente der Leistungsversorgungsspannung erhöht und verringert, wobei der Taktpuffer mit Bezug auf den eingegebenen Takt gemäß einer Zunahme des Betriebsstroms verringert, während eine Verzögerungszeit, die gemäß einer Abnahme des Betriebsstroms erhöht wird, gegeben wird und der Takt ausgegeben wird.
Jitter-Aufhebungsschaltung nach Anspruch 1, die ferner eine Einstellungseingabeeinheit zum Eingeben eines Einstellungssignals einer Zunahme/Abnahme-Charakteristik des Betriebsstroms mit Bezug auf die Schwankungskomponente in der Stromsteuereinheit von einer Außenseite der Jitter-Aufhebungsschaltung umfasst.
Jitter-Aufhebungsschaltung nach Anspruch 1, die ferner eine Rückkopplungssteuereinheit umfasst, die eine Zunahme/Abnahme-Charakteristik des Betriebsstroms mit Bezug auf die Schwankungskomponente in der Stromsteuereinheit auf der Basis von Zyklusmesswerten eines Ausgangstakts aus dem Taktpuffer einstellt.
Jitter-Aufhebungsschaltung nach Anspruch 3, wobei die Rückkopplungssteuereinheit die Charakteristik der Stromsteuereinheit so einstellt, dass eine Abweichung zwischen jedem der Zyklusmesswerte und einem Mittelwert der mehreren nachträglichen Zyklusmesswerte sich null nähert.
Jitter-Aufhebungsschaltung nach Anspruch 1, wobei die Stromsteuereinheit umfasst: einen Verstärker, der ein Spannungssignal ausgibt, in dem die Schwankungskomponente der eingegebenen Leistungsversorgungsspannung invertiert und verstärkt ist; und eine variable,Stromquellenschaltung, die als Betriebsstrom einen Ausgangsstrom, der gemäß dem Spannungssignal erhöht/verringert wird, zum Taktpuffer zuführt, und wobei die variable Stromquellenschaltung so konfiguriert ist, dass der Ausgangsstrom größer ist, wenn eine Spannung des Spannungssignals höher ist.
Jitter-Aufhebungsschaltung nach Anspruch 5, die ferner eine Einstellungseingabeeinheit zum Eingeben eines Einstellungssignals der Zunahme/Abnahme-Charakteristik des Spannungssignals mit Bezug auf die Schwankungskomponente im Verstärker von einer Außenseite der Jitter-Aufhebungsschaltung umfasst.
Jitter-Aufhebungsschaltung nach Anspruch 5, die ferner eine Rückkopplungssteuereinheit umfasst, die die Zunahme/Abnahme-Charakteristik des Spannungssignals mit Bezug auf die Schwankungskomponente im Verstärker auf der Basis der Zyklusmesswerte eines Ausgangstakts aus dem Taktpuffer einstellt.
Jitter-Aufhebungsschaltung nach Anspruch 7, wobei die Rückkopplungssteuereinheit die Zunahme/Abnahme-Charakteristik im Verstärker so einstellt, dass eine Abweichung zwischen jedem der Zyklusmesswerte und einem Mittelwert der mehreren nachträglichen Zyklusmesswerte sich null nähert.
Jitter-Aufhebungsschaltung nach Anspruch 5, wobei der Verstärker aufweist: eine Spannungsteilungsschaltung, die so konfiguriert ist, dass sie ein erstes Widerstandselement umfasst, und die Leistungsversorgungsspannung teilt; einen Transistor, wobei eine negative Elektrode des Transistors geerdet ist und eine Steuerelektrode des Transistors eine Ausgangsspannung der Spannungsteilungsschaltung empfängt; und ein zweites Widerstandselement, das zwischen einem Zufuhrknoten der Leistungsversorgungsspannung und einer positiven Elektrode des Transistors verbunden ist.
Jitter-Aufhebungsschaltung nach Anspruch 9, wobei das erste und das zweite Widerstandselement durch variable Widerstandselemente konfiguriert sind, und wobei die Jitter-Aufhebungsschaltung ferner eine Einstellungseingabeeinheit zum Eingeben eines Einstellungssignals zum Einstellen eines ersten elektrischen Widerstandswerts des ersten Widerstandselements und eines zweiten elektrischen Widerstandswerts des zweiten Widerstandselements von einer Außenseite der Jitter-Aufhebungsschaltung aufweist.
Jitter-Aufhebungsschaltung nach Anspruch 9, wobei das erste und das zweite Widerstandselement durch variable Widerstandselemente konfiguriert sind, und wobei die Jitter-Aufhebungsschaltung ferner eine Rückkopplungssteuereinheit aufweist, die einen ersten elektrischen Widerstandswert des ersten Widerstandselements und einen zweiten elektrischen Widerstandswert des zweiten Widerstandselements im Verstärker auf der Basis eines Zyklusmesswerts eines Ausgangstakts aus dem Taktpuffer einstellt.
Jitter-Aufhebungsschaltung nach Anspruch 11, wobei die Rückkopplungssteuereinheit ferner aufweist: ein erstes Rechenwerk, das einen Mittelwert der mehreren nachträglichen Messwerte berechnet; ein zweites Rechenwerk, das einen Absolutwert einer Abweichung von jedem der Zyklusmesswerte mit Bezug auf den Mittelwert berechnet; ein drittes Rechenwerk, das ein erstes Steuersignal zum Einstellen des ersten elektrischen Widerstandswerts, so dass sich die Abweichung null nähert, auf der Basis eines ersten Integralwerts eines Absolutwerts der Abweichung,durch erste integrale Steuerung erzeugt; ein viertes Rechenwerk, das ein zweites Steuersignal zum Einstellen des ersten elektrischen Widerstandswerts, so dass sich die Abweichung null nähert, auf der Basis eines zweiten Integralwerts eines Absolutwerts durch zweite integrale Steuerung erzeugt.
Jitter-Aufhebungsschaltung nach Anspruch 12, wobei die Rückkopplungssteuereinheit arbeitet, um abwechselnd eine erste Periode, in der der erste Integralwert gemäß einem Absolutwert der Abweichung vom zweiten Rechenwerk aktualisiert wird, während der zweite Integralwert aufrechterhalten wird, und eine zweite Periode, in der der zweite Integralwert gemäß einem Absolutwert der Abweichung vom zweiten Rechenwerk aktualisiert wird, während der erste Integralwert aufrechterhalten wird, zu schaffen, wobei das dritte Rechenwerk dazu konfiguriert ist, positiv/negativ eines Anstiegs der ersten integralen Steuerung umzuschalten, wenn ein Absolutwert der Abweichung in der ersten Periode zunimmt, wobei das vierte Rechenwerk dazu konfiguriert ist, positiv/negativ eines Anstiegs der zweiten integralen Steuerung umzuschalten, wenn ein Absolutwert der Abweichung in der zweiten Periode zunimmt.
Jitter-Aufhebungsschaltung nach Anspruch 1, wobei das Taktausbreitungselement in einem Pfad zwischen der Takterzeugungsschaltung und einem Zufuhrziel des Takts verbunden ist, und wobei die Jitter-Aufhebungsschaltung durch Empfangen des Taktausbreitungselements oder der Takterzeugungsschaltung und der gemeinsamen Leistungsversorgungsspannung arbeitet.