JP2001244797A - クロックディレイ発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準信号に対して任意の位相差を有する遅延
信号を生成するようにしたクロックディレイ発生回路の
提供。 【解決手段】 コンパレータ３は、リングオシレータ１
の任意のディレイセルの出力に基づいて基準信号を生成
する。セレクタ４は、その任意のディレイセルの前後の
２つのディレイセルの各出力を選択する。可変ゲインア
ンプ５Ａ、５Ｂは、セレクタ４が選択した２つの出力を
各設定ゲインで増幅する。加算器７は、可変ゲインアン
プ５Ａ、５Ｂの各出力の加算を行う。コンパレータ８
は、加算器７の出力を基準値と比較し、比較の結果に応
じた信号を遅延信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リングオシレータ
と組み合わせて構成され、基準信号に対して任意の位相
差を有する遅延信号を発生するようにしたクロックディ
レイ発生回路に関するものである。また、本発明は、Ｄ
ＬＬ（ディレイ・ロック・ループ）、データ再生用ＰＬ
Ｌ回路のデータウインドウ調整、タイミング可変パルス
発生回路などに適用されるものである。

【０００２】

【従来の技術】従来、図８に示すようなリングオシレー
タ１が知られている。このリングオシレータは、インバ
ータ、反転アンプなどのディレイセル１１を奇数段直列
接続し、最終段の出力を初段の入力側に戻して自己発振
させるようにしたものである。このよう構成のリングオ
シレータでは、各ディレイセル１１の信号の遅延時間の
総和の２倍の周期で発振する。

【０００３】

【発明が解決しようとする課題】ところで、図８に示す
リングオシレータ１の出力を遅延して使用する場合に
は、図８に示すようにリングオシレータ１の出力側にデ
ィレイ発生回路２を追加し、それらのディレイ量を調整
して所望の遅延を得る。この場合、追加したディレイセ
ルによる遅延は、所望の遅延量以外に、基準となる発振
器の発振周期の整数倍の遅延を所望の遅延に加えたもの
でも良いことになる。

【０００４】しかし、所望の遅延に対して加えた遅延が
大きくなると、ディレイセルは本来動作すべき機能から
はずれることになり、遅延の制御に対する応答が悪化す
る。この結果、遅延信号が出力されなくなる可能性もあ
る。ディレイ発生回路を追加せず、リングオシレータ中
のディレイセル１１の出力のうちいずれかを利用するこ
ともできるが、各ディレイセル１１の信号の遅延時間は
一定である。このため、発生できる遅延時間は、とびと
び（離散的）になって任意の位相差が得られないという
不都合があった。

【０００５】そこで、本発明の目的は、上記の点に鑑
み、追加のディレイセルを使用せず基準信号に対して任
意の位相差を有する遅延信号を生成するようにしたクロ
ックディレイ発生回路を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１から請求項５に記
載の各発明は以下のように構成した。すなわち、請求項
１に記載の発明は、複数のディレイセルを直列に接続し
その出力を入力側に帰還して発振させる発振手段と、前
記複数のディレイセルのうちの任意のディレイセルの出
力を基準にして、前記任意のディレイセルの出力に対し
て位相差を有する遅延信号を生成するとともに、その位
相差を可変できるようにした遅延信号生成手段と、を備
えたことを特徴とするものである。

【０００７】ここで、ディレイセルには、インバータ、
反転アンプなどの素子を用いることができる。請求項２
に記載の発明は、請求項１に記載のクロックディレイ発
生回路において、前記遅延信号生成手段は、前記複数の
ディレイセルから任意のディレイセルの出力を選択する
選択手段と、この選択手段が選択したディレイセルの出
力を設定利得で増幅するとともに、その設定利得を可変
できる可変増幅手段と、この可変増幅手段の出力を基準
値と比較し、比較の結果に応じた信号を出力する比較手
段と、前記基準値を調整する調整手段と、からなること
を特徴とするものである。

【０００８】請求項３に記載の発明は、請求項１に記載
のクロックディレイ発生回路において、前記遅延信号生
成手段は、前記複数のディレイセルから任意の２つ以上
のディレイセルの各出力を選択する選択手段と、この選
択手段が選択した２つ以上の出力を各設定利得で増幅す
るとともに、その各利得を可変できる可変増幅手段と、
前記可変増幅手段で増幅された各出力を加算する加算手
段と、からなることを特徴とするものである。

【０００９】請求項４に記載の発明は、請求項３に記載
のクロックディレイ発生回路において、前記加算手段の
出力を基準値と比較し、比較の結果に応じた信号を出力
する比較手段をさらに備えたことを特徴とするものであ
る。このような構成からなる本発明では、任意のディレ
イセルからの基準出力（例えば基準パルス）に対して位
相差を有する遅延信号（例えば遅延パルス）を生成する
とともに、その位相差を可変できる。このため、基準信
号に対して任意の位相差を有する遅延信号を生成するこ
とができる。

【００１０】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本発明のクロックディレイ発
生回路の第１実施形態の構成について、図１を参照して
説明する。図１は、第１実施形態の構成を示す回路図で
ある。この第１実施形態にかかるクロックディレイ発生
回路は、図１に示すように、リングオシレータ１と、基
準信号発生用のコンパレータ３と、セレクタ４と、可変
ゲインアンプ５と、遅延信号発生用のコンパレータ６と
を備えている。

【００１１】リングオシレータ１は、ディレイセルＤＳ
１〜ＤＳｎを奇数段直列接続し、最終段の出力を初段の
入力側に戻して自己発振させるようになっている。ディ
レイセルＤＳ１〜ＤＳｎは、インバータ、反転アンプか
らなるが、ここではインバータであるとして説明する。
コンパレータ３は、リングオシレータ１を構成するディ
レイセルＤＳ１〜ＤＳｎのうちの任意のディレイセルＤ
Ｓ３の出力を基準値（しきい値）と比較し、その出力が
基準値を上回ったときに「Ｈ」レベルの基準信号（基準
パルス）を出力するようになっている。

【００１２】セレクタ４は、リングオシレータ１を構成
するディレイセルＤＳ１〜ＤＳｎのうちの任意のディレ
イセルの出力を選択し、この選択出力を可変ゲインアン
プ５に出力するようになっている。可変ゲインアンプ５
は、セレクタ４で選択されたディレイセルの出力を設定
ゲイン（設定利得）で増幅する。その設定ゲインは、外
部から任意のゲインに設定できるようになっており、そ
の設定ゲインＧは、この場合、Ｇ１＝１またはＧ＝−１
としている。ＤＳｍにおいて、ｍ−３が奇数ならばＧ＝
−１、偶数ならばＧ＝１とする。

【００１３】コンパレータ６は、可変ゲインアンプ５か
らの出力を基準値（しきい値）と比較し、その出力が基
準値を上回ったときに「Ｈ」レベルの遅延信号（遅延パ
ルス）を出力するようになっている。また、コンパレー
タ６に供給される基準値は、基準値調整回路９において
外部から適宜の手段により調整できるようになってい
る。例えば、ＤＡコンバータが使用できる。

【００１４】ここで、セレクタ４、可変ゲインアンプ
５、コンパレータ６、基準値調整回路９が請求項におけ
る遅延信号発生手段を構成する。次に、このような構成
からなる第１実施形態の動作について、図１を参照して
説明する。いま、ディレイセルＤＳ３の出力が立ち上が
り、その立ち上がりのレベルがコンパレータ３の基準値
を上回ると、コンパレータ３の出力は「Ｌ」レベルから
「Ｈ」レベルに変化し、これが基準信号となる。

【００１５】また、セレクタ４によりディレイセルＤＳ
４の出力が選択されているものとすると、その出力は、
可変ゲインアンプ５で−１倍される。可変ゲインアンプ
５の出力がコンパレータ６の基準値を上回ると、コンパ
レータ６の出力は「Ｌ」レベルから「Ｈ」レベルに変化
し、これが遅延信号となる。ここで、基準値が上下に変
化すると、コンパレータの出力は「Ｌ」レベルから
「Ｈ」レベルに変化するタイミングが遅くなったり、早
くなったりする。このため、コンパレータ６の出力が
「Ｌ」レベルから「Ｈ」レベルに変化するタイミング
は、基準値に応じて連続的に変化する。

【００１６】ディレイセルの出力は、手前のディレイセ
ルの出力が自身のしきい値を越えると変化しはじめ、そ
の出力が次のディレイセルのしきい値を越えれば、次の
ディレイセルの出力が変化しはじめる。従って、任意の
ディレイセルの出力を選択し、その出力を可変な基準値
とコンパレータ６で比較することで、コンパレータ６か
ら出力される遅延信号は、コンパレータ３から出力され
る基準信号に対して任意の位相差を持たせることができ
る。

【００１７】以上のように、この第１実施形態によれ
ば、コンパレータ３から出力される基準信号に対して任
意の位相差を持つ遅延信号を生成することができる。次
に、本発明のクロックディレイ発生回路の第２実施形態
の構成について、図２を参照して説明する。図２は、こ
の第２実施形態の構成を示す回路図である。図３は、こ
の第２実施形態の各部の波形を示す波形図である。

【００１８】この第２実施形態にかかるクロックディレ
イ発生回路は、図２に示すように、リングオシレータ１
と、基準信号発生用のコンパレータ３と、セレクタ４
と、第１可変ゲインアンプ５Ａと、第２可変ゲインアン
プ５Ｂと、加算器７と、遅延信号発生用のコンパレータ
８とを備えている。リングオシレータ１は、インバー
タ、反転アンプなどからなるディレイセルＤＳ₀ 〜ＤＳ
_n を直列接続し、最終段の出力を初段の入力側に帰還さ
せて自己発振させるようになっている。

【００１９】コンパレータ３は、リングオシレータ１を
構成するディレイセルＤＳ₀ 〜ＤＳ _n のうちの任意のデ
ィレイセルＤＳ_m の出力Ｎ_m を基準値（しきい値）と比
較し、その出力が基準値を上回ったときに「Ｈ」レベル
の基準信号（基準パルス）を出力するようになってい
る。セレクタ４は、リングオシレータ１を構成するディ
レイセルＤＳ₀ 〜ＤＳ_n のうち、任意のディレイセルＤ
Ｓ_l の前後のディレイセルＤＳ_l-1 、ＤＳ_l+1 の出力Ｎ
_l-1 、Ｎ_l+1 をそれぞれ選択し、この選択出力Ｎ_l+1 、
Ｎ_l-1 を可変ゲインアンプ５Ａ、５Ｂに出力するように
なっている。

【００２０】可変ゲインアンプ５Ａは、セレクタ４で選
択されたディレイセルの出力を設定ゲインで増幅する。
その設定ゲイン（利得）は、外部から連続的に可変でき
る上に、任意のゲインに設定できるようになっている。
可変ゲインアンプ５Ｂは、可変ゲインアンプ５Ａと同様
に構成される。可変ゲインアンプ５Ａ、５Ｂの各設定ゲ
インＧ１、Ｇ２は、例えば、Ｇ１＋Ｇ２＝１またはＧ１
＋Ｇ２＝−１になるようにして使用するものとする。

【００２１】加算器７は、可変ゲインアンプ５Ａの出力
と可変ゲインアンプ５Ｂの出力とを加算し、この加算値
をコンパレータ８に出力するようになっている。コンパ
レータ８は、加算器７の出力を基準値（しきち値）と比
較し、その出力が基準値を上回ったときに「Ｈ」レベル
の遅延信号（遅延パルス）を出力するようになってい
る。また、コンパレータ８に供給される基準値は所定値
に固定されている。

【００２２】ここで、セレクタ４、第１可変ゲインアン
プ５Ａ、第２可変ゲインアンプ５Ｂ、加算器７、遅延信
号発生用のコンパレータ８が請求項における遅延信号生
成手段を構成する。次に、このような構成からなる第２
実施形態の動作について、図２および図３を参照して説
明する。ここでは、ディレイセルはインバータとし、各
ディレイセルのしきい値は基準値と同一とする。

【００２３】いま、セレクタ４でディレイセルＤ
Ｓ_m-1 、ＤＳ_m+1 の出力Ｎ_m-1 、Ｎ_m+1 が選択されてい
るものとする。出力Ｎ_m-1 、Ｎ_m+1 はわかりやすいよう
に−１倍されたものを示す（図３（Ａ）（Ｂ）参照）。
この場合には、ディレイセルＤＳ_m-1 の出力Ｎ_m-1 は、
可変ゲインアンプ５Ｂに入力されると、設定ゲインに応
じたレベルに変換され、可変ゲインアンプ５Ｂからは図
３（Ｅ）に示すような出力が得られる。すなわち、可変
ゲインアンプ５Ｂの出力は、その設定ゲインに応じたレ
ベルとなり、その立ち上がりの勾配が設定ゲインに応じ
て異なる。

【００２４】一方、ディレイセルＤＳ_m+1 の出力Ｎ_m+1
は、可変ゲインアンプ５Ａに入力されると、設定ゲイン
に応じたレベルに変換され、可変ゲインアンプ５Ａから
は図３（Ｄ）に示すような出力が得られる。すなわち、
可変ゲインアンプ５Ａの出力は、その設定ゲインに応じ
たレベルとなり、その立ち上がりの勾配が設定ゲインに
応じて異なる。

【００２５】加算器７の出力は、図３（Ｆ）に示すよう
に、可変ゲインアンプ５Ａ、５Ｂの双方の出力を加算し
た出力が得られる。なお、可変ゲインアンプ５Ａ、５Ｂ
の各設定ゲインＧ１、Ｇ２は、例えばその和が１または
−１になるように設定されている。ここで、加算器７の
出力がコンパレータ８の基準値を上回るタイミングは、
可変ゲインアンプ５Ａ、５Ｂの各ゲインの設定の仕方に
より異なり、図３（Ｆ）に示すように時刻ｔ１〜時刻ｔ
２の期間Ｔ内で任意に変化させることが可能である。こ
のため、コンパレータ８の出力が「Ｌ」レベルから
「Ｈ」レベルに変化するタイミングは、図３（Ｈ）に示
すようにその期間Ｔ内で任意に変化させることができ
る。

【００２６】その一方、ディレイセルＤＳ_m の出力Ｎ_m
は、図３（Ｂ）に示すように、コンパレータ３の基準値
を上回ると、コンパレータ３の出力は図３（Ｇ）に示す
ように「Ｌ」レベルから「Ｈ」レベルに変化する。従っ
て、コンパレータ８では、コンパレータ３から出力され
る基準信号に対して±Ｔ／２の間の任意の位相差を有す
る遅延信号を出力することができる（図３（Ｇ）（Ｈ）
参照）。

【００２７】なお、以上の説明では、基準信号を生成す
るためにディレイセルＤＳ_m の出力Ｎ_m を使用し、遅延
信号を生成するためにセレクタ４でディレイセルＤＳ
_m-1 、ＤＳ_m+1 の出力Ｎ_m-1 、Ｎ_m+1 を選択するように
した（図２参照）。しかし、図４（Ａ）の中央に示すよ
うに、遅延信号を生成するためにセレクタ４で任意のデ
ィレイセルＤＳ_l-1 、ＤＳ_l+1 の出力Ｎ_l-1 、Ｎ_l+1 を
選択するようにしても良い。さらに、図４（Ａ）の右側
に示すように、遅延信号を生成するためにセレクタ４で
ディレイセルＤＳ_n-1 、ＤＳ₀ の出力Ｎ_n-1 、Ｎ₀ を選
択するようにしても良い。

【００２８】ここで、図４（Ａ）において、出力Ｎ_n と
出力Ｎ₀ とが隣接しているのは、図２に示すように、終
段のディレイセルＤＳ_n の出力Ｎ_n が初段のディレイセ
ルＤＳ₀ に帰還されているからである。以上のように、
この第２実施形態によれば、コンパレータ３から出力さ
れる基準信号に対して任意の位相差を持つ遅延信号を生
成することができる。

【００２９】また、この第２実施形態において、可変ゲ
インアンプ５Ａ、５Ｂ、加算器７、コンパレータ８など
を複数組持つようにすれば、複数の異なるタイミングの
遅延信号を発生することが可能となる。次に、本発明の
クロックディレイ発生回路の第３実施形態の構成につい
て、図５〜図７を参照して説明する。図５は、この第３
実施形態の構成を示す回路図である。図６は、図５のデ
ィレイセルの具体的な構成を示す回路図である。図７は
図５の遅延信号生成部の具体的な構成を示す回路図であ
る。

【００３０】この第３実施形態にかかるクロックディレ
イ発生回路は、図５に示すように、後述の差動型のディ
レイセル１１−１〜１１−４が直列接続され、最終段の
出力を初段の入力側に帰還させて自己発振するリングオ
シレータ１１と、基準信号を発生するコンパレータ１２
と、リングオシレータ１１のディレイセル１１−１〜１
１−４の出力を選択するセレクタ１３と、このセレクタ
１３の出力に基づきコンパレータ１２の発生する基準信
号に対して任意の位相を持つ遅延信号を発生する遅延信
号発生部１４とを備えている。

【００３１】遅延信号発生部１４は、セレクタ１３の選
択出力を入力して電圧／電流変換を行うＶ／Ｉ変換回路
１４１、１４２と、Ｖ／Ｉ変換回路１４１、１４２の共
通の負荷である抵抗１４３と、この負荷１４３の電位を
入力して上記の遅延信号を生成するコンパレータ１４４
とから構成される。Ｖ／Ｉ変換回路１４１、１４２は、
その各ゲインが可変自在であるとともに、後述のように
任意のゲインを設定できるようになっている。

【００３２】ここで、セレクタ１３と、遅延信号発生部
１４とが、請求項にかかる遅延信号生成手段を構成す
る。このような構成からなる第３実施形態では、リング
オシレータ１１が所定の周波数で自己発振する。コンパ
レータ１２は、リングオシレータ１１の例えばディレイ
セル１１−１の出力信号Ｐ₀ 、Ｐ₄ を入力し、この入力
に応じて基準信号（基準パルス）を出力する。

【００３３】セレクタ１３は、リングオシレータ１１の
ディレイセル１１−１〜１１−４の出力を選択し、この
選択された出力が遅延信号発生部１４のＶ／Ｉ変換回路
１４１、１４２に入力される。ここで、Ｖ／Ｉ変換回路
１４１の入力信号Ｎ１、Ｎ１’とセレクタ４で選択され
るディレイセル１１−１〜１１−４の出力信号との関
係、およびＶ／Ｉ変換回路１４２の入力信号Ｎ２、Ｎ
２’とその出力信号との関係は、次の（１）式〜（４）
式のようになる。

【００３４】Ｎ１＝Ｐ_n+1 …（１） Ｎ１’＝Ｐ_n+5 …（２） Ｎ２＝Ｐ_n-1 …（３） Ｎ２’＝Ｐ_n+3 …（４） ただし、ｎ＝０〜７、ｎ＋８＝ｎとする。

【００３５】Ｖ／Ｉ変換回路１４１、１４２は、その各
入力信号を電圧／電流変換し、その変換出力を抵抗１４
３に出力する。コンパレータ１４４は、抵抗１４３の両
端に発生する電圧に基づき、コンパレータ１２の発生す
る基準信号に対して任意の位相差を持つ遅延信号を発生
する。次に、図５に示すディレイセル１１−１〜１１−
４の構成について、図６を参照して説明する。このディ
レイセル１１−１〜１１−４は、同一の構成であるの
で、ディレイセル１１−１についてその具体的な構成に
ついて説明する。

【００３６】ディレイセル１１−１は、差動対となるＮ
型のＭＯＳトランジスタＱ１、Ｑ２と、可変抵抗器Ｒ
１、Ｒ２と、可変電流源Ｉとから構成される。ＭＯＳト
ランジスタＱ１、Ｑ２の各ゲートは、＋入力信号が入力
される＋入力端子２１と、−入力信号が入力される−入
力端子２２に接続されている。ＭＯＳトランジスタＱ
１、Ｑ２の各ソースは共通接続され、この共通接続部が
電流が可変自在な定電流源Ｉを介して接地されている。
ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、可変抵
抗器Ｒ１、Ｒ２を介して電源ＶＤＤに接続されている。
ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、コンデ
ンサＣ１、Ｃ２を介して接地されるとともに、その各ド
レインは−出力端子２３と＋出力端子１４に接続されて
いる。

【００３７】このように構成されるディレイセル１１−
１は基本的に差動増幅器であり、入力端子２１、２２に
入力信号が入力されると、増幅された信号が出力端子２
３、２４から出力される。次に、図５に示す遅延信号発
生部１４の具体的な構成について、図７を参照して説明
する。

【００３８】この遅延信号発生部１４は、図７に示すよ
うに、Ｖ／Ｉ変換回路１４１と、Ｖ／Ｉ変換回路１４２
と、Ｖ／Ｉ変換回路１４１、１４２の各出力を加算する
とともにその加算の比較を行う加算・比較回路１４５と
から構成される。加算・比較回路１４５は、図５の抵抗
１４３とコンパレータ１４４に相当する。Ｖ／Ｉ変換回
路１４１は、図７に示すように、差動対を構成するＮ型
のＭＯＳトランジスタＱ３、Ｑ４と可変電流源Ｉ１から
構成され、その各ゲートにセレクタ１３から出力される
入力信号Ｎ１’、Ｎ１が入力される。ＭＯＳトランジス
タＱ３、Ｑ４の各ソースは共通接続され、この共通接続
部が電流が可変自在な定電流源Ｉ１を介して接地されて
いる。ＭＯＳトランジスタＱ３、Ｑ４の各ドレインは、
加算・比較回路１４５のＰ型のＭＯＳトランジスタＱ
７、Ｑ８の対応するソースに接続されている。

【００３９】このような構成からなるＶ／Ｉ変換回路１
４１では、ＭＯＳトランジスタＱ３、Ｑ４の各ゲートに
入力信号Ｎ１’、Ｎ１が入力されると、その入力に応じ
てその各ドレイン電流が変化する。また、Ｖ／Ｉ変換回
路１４１のゲインは、定電流源Ｉ１の電流を変えること
により連続的に変化できる上に、任意の値に設定でき
る。

【００４０】Ｖ／Ｉ変換回路１４２は、図７に示すよう
に、差動対を構成するＮ型のＭＯＳトランジスタＱ５、
Ｑ６と可変電流源Ｉ２から構成され、その各ゲートにセ
レクタ１３から出力される入力信号Ｎ２’、Ｎ２が入力
される。ＭＯＳトランジスタＱ３、Ｑ４の各ソースは共
通接続され、この共通接続部が電流を可変自在な電流源
Ｉ２を介して接地されている。ＭＯＳトランジスタＱ
５、Ｑ６の各ドレインは、加算・比較回路１４５のＰ型
のＭＯＳトランジスタＱ７、Ｑ８の対応するソースに接
続されている。

【００４１】このような構成からなるＶ／Ｉ変換回路１
４２では、ＭＯＳトランジスタＱ５、Ｑ６の各ゲートに
入力信号Ｎ２’、Ｎ２が入力されると、その入力に応じ
てその各ドレイン電流が変化する。また、Ｖ／Ｉ変換回
路１４２のゲインは、定電流源Ｉ２の電流を変えること
により連続的に変化できる上に、任意の値に設定でき
る。

【００４２】加算・比較回路１４５は、図７に示すよう
に、Ｐ型のＭＯＳトランジスタＱ７、Ｑ８、カレントミ
ラーを構成するＮ型のＭＯＳトランジスタＱ９、Ｑ１
０、電流源Ｉ３、Ｉ４から構成されている。ＭＯＳトラ
ンジスタＱ７、Ｑ８の各ソースは、定電流源Ｉ３、Ｉ４
を介して電源ＶＤＤに接続され、ＭＯＳトランジスタＱ
７、Ｑ８の各ゲートには、所定の電圧が印加されてい
る。ＭＯＳトランジスタＱ７、Ｑ８のドレインはＭＯＳ
トランジスタＱ９、Ｑ１０のドレインと接続され、ＭＯ
ＳトランジスタＱ９のゲートとドレイン、ＭＯＳトラン
ジスタＱ１０のゲートが接続されている。ＭＯＳトラン
ジスタＱ８、Ｑ１０のドレインにはインバータ３１が接
続され、このインバータ３１の出力が比較結果出力とな
る。

【００４３】このような構成からなる加算・比較回路１
４５では、定電流源Ｉ３、Ｉ４からの各電流は、その一
部がＶ／Ｉ変換回路１４１、１４２に流れ、その残りが
ＭＯＳトランジスタＱ７、Ｑ８に流れる。また、ＭＯＳ
トランジスタＱ９、Ｑ１０ははカレントミラーを構成す
るので、ＭＯＳトランジスタＱ９に流れる電流とＭＯＳ
トランジスタＱ１０に流れる電流とが同一となる。

【００４４】ＭＯＳトランジスタＱ３とＱ５に流れる電
流の和とＭＯＳトランジスタＱ４とＱ６に流れる電流の
和は、入力信号Ｎ１’とＮ１、入力信号Ｎ２’とＮ２の
差と、Ｖ／Ｉ変換器１４１、１４２のゲインによって決
まる。もしＭＯＳトランジスタＱ３とＱ５に流れる電流
の和がＭＯＳトランジスタＱ４とＱ６に流れる電流の和
よりも大きくなると、電流源Ｉ３からＶ／Ｉ変換器側に
流れる電流が大きくなり、ＭＯＳトランジスタＱ７、Ｑ
９へ流れる電流が減少する。逆に、電流源Ｉ４からＶ／
Ｉ変換器側に流れる電流は減少し、ＭＯＳトランジスタ
Ｑ８に流れる電流が増加する。ＭＯＳトランジスタＱ
９、Ｑ１０はミラー回路になっているため、ＭＯＳトラ
ンジスタＱ９に流れる電流分までしかＭＯＳトランジス
タＱ１０が電流を流すことができない。この結果、イン
バータ３１の入力電圧が上昇し、インバータ３１の出力
は「Ｌ」レベルになる。

【００４５】このように、図７に示した回路は、２つの
入力をゲイン調整して加算し、比較するという機能を実
現している。この結果、インバータ３１からは、コンパ
レータ１２の発生する基準信号に対して任意の位相差を
持つ遅延信号が出力される。以上のように、この第３実
施形態によれば、遅延信号発生部１４は、コンパレータ
１２から出力される基準信号に対して任意の位相差を持
つ遅延信号を発生することができる。

【００４６】

【発明の効果】以上述べたように、本発明によれば、任
意のディレイセルからの基準出力に対して位相差を有す
る遅延信号を生成するとともに、その位相差を可変でき
るようにしたので、基準信号に対して任意の位相差を有
する遅延信号を生成することができる。また、その遅延
は、基準に対し１周期以上遅れたものにはならない。

【図面の簡単な説明】

【図１】本発明の第１実施形態の構成を示す回路図であ
る。

【図２】本発明の第２実施形態の構成を示す回路図であ
る。

【図３】第２実施形態の各部の波形を示す波形図であ
る。

【図４】リングオシレータの出力の選択を説明する説明
図である。

【図５】本発明の第３実施形態の構成を示す回路図であ
る。

【図６】図５のディレイセルの具体的な構成を示す回路
図である。

【図７】図５の遅延信号生成部の具体的な構成を示す回
路図である。

【図８】従来回路の回路図である。

【符号の説明】

ＤＳ１〜ＤＳｎ ディレイセル １、１１ リングオシレータ ３ コンパレータ ４ セレクタ ５、５Ａ、５Ｂ 可変ゲインアンプ ６ コンパレータ ７ 加算器 ８ コンパレータ ９ 基準値調整回路 １１−１〜１１−４ ディレイセル １２ コンパレータ １４ 遅延信号発生部 １４１、１４２ Ｖ／Ｉ変換回路 １４３ 抵抗 １４４ コンパレータ １４５ 加算・比較回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のディレイセルを直列に接続しその
   出力を入力側に帰還して発振させる発振手段と、 前記複数のディレイセルのうちの任意のディレイセルの
   出力を基準にして、前記任意のディレイセルの出力に対
   して位相差を有する遅延信号を生成するとともに、その
   位相差を可変できるようにした遅延信号生成手段と、 を備えたことを特徴とするクロックディレイ発生回路。
2. 【請求項２】 前記遅延信号生成手段は、 前記複数のディレイセルから任意のディレイセルの出力
   を選択する選択手段と、 この選択手段が選択したディレイセルの出力を設定利得
   で増幅するとともに、その設定利得を可変できる可変増
   幅手段と、 この可変増幅手段の出力を基準値と比較し、比較の結果
   に応じた信号を出力する比較手段と、 前記基準値を調整する調整手段と、 からなることを特徴とする請求項１に記載のクロックデ
   ィレイ発生回路。
3. 【請求項３】 前記遅延信号生成手段は、 前記複数のディレイセルから任意の２つ以上のディレイ
   セルの各出力を選択する選択手段と、 この選択手段が選択した２つ以上の出力を各設定利得で
   増幅するとともに、その各利得を可変できる可変増幅手
   段と、 前記可変増幅手段で増幅された各出力を加算する加算手
   段と、 からなることを特徴とする請求項１に記載のクロックデ
   ィレイ発生回路。
4. 【請求項４】 前記加算手段の出力を基準値と比較し、
   比較の結果に応じた信号を出力する比較手段をさらに備
   えたことを特徴とする請求項３に記載のクロックディレ
   イ発生回路。