JP3779445B2 - 電圧制御発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振回路（Voltage Controlled Oscillator ）に関し、特に、プロセスばらつきや、温度、電源電圧の変動などが生じた場合においても、安定した発振範囲で周波数を発生させる場合に使用される。
【０００２】
【従来の技術】
図１２は、従来の電圧制御発振回路を示している。
この電圧制御発振回路（VCO ）は、直列接続された複数個（奇数）の遅延回路１−１, １−２, …１−ｎを有している。また、複数個の遅延回路１−１, １−２, …１−ｎのうち最終段の遅延回路１−ｎの出力は、１段目の遅延回路１−１にフィードバックされており、リングオシレータが構成されている。
【０００３】
各々の遅延回路１−１, １−２, …１−ｎは、電源VDD と出力端の間に直列に接続されたｐチャネルＭＯＳトランジスタTr3,Tr4 と、出力端と接地点GND の間に直列に接続されたｎチャネルＭＯＳトランジスタTr5,Tr6 とから構成されている。ある遅延回路のトランジスタTr4,Tr5 のゲートには、前段の遅延回路の出力が入力されるが、１段目の遅延回路１−１のトランジスタTr4,Tr5 のゲートには、最終段の遅延回路１−ｎの出力が入力されている。
【０００４】
電源VDD 側のトランジスタTr3 のゲートには、制御電圧VPC が印加され、接地点GND 側のトランジスタTr6 のゲートには、制御電圧VNC が印加される。制御電圧VPC は、ソースが電源VDD に接続され、ゲート及びドレインが互いに接続されたｐチャネルＭＯＳトランジスタTr1 のドレインから出力される。制御電圧VNC は、ｎチャネルＭＯＳトランジスタTr2 のゲートにも与えられる。トランジスタTr2 ソースは、接地点GND に接続され、ドレインは、トランジスタTr1 のドレインに接続されている。
【０００５】
このような電圧制御発振回路の発振周波数f は、１段分の遅延回路の遅延時間をt 、遅延回路の段数をn とすると、
f ＝ １／（２×t ×n ）
となる。
【０００６】
遅延回路の遅延時間は、制御電圧VPC,VNC によって決まる。即ち、制御電圧VPC,VNC によってトランジスタTr3,Tr6 に流れる電流量を可変し、トランジスタTr4,Tr5 からなるインバータが次段の遅延回路の入力容量を充放電するのに要する時間を調節している。
【０００７】
トランジスタTr1,Tr2 のコンダクタンスは、制御電圧VNC によって決定され、制御電圧VPC は、トランジスタTr1,Tr2 のコンダクタンスに応じて生成され、制御電圧VPC は、制御電圧VNC に対して相補的に変化する。例えば、制御電圧VNC 値が高くなるに従って、制御電圧VPC の値は低くなる。
【０００８】
【発明が解決しようとする課題】
図１３は、図１２の電圧制御発振回路の制御電圧VNC と発振周波数の関係、即ち、発振周波数特性を示すものである。
電圧制御発振回路は、制御電圧VNC に応じて発振周波数が変化する。しかし、プロセスばらつきや、温度、電源電圧の変動が生じた場合、発振周波数は、大きく変化してしまう。
【０００９】
そこで、様々な条件下においても電圧制御発振回路の発振範囲が仕様を満たすように、電圧制御発振回路の発振ゲイン（発振周波数の変化幅／制御電圧の変化幅）のマージンを大きくとる必要がある。
【００１０】
また、電圧制御発振回路のジッタ（発振周波数のゆらぎ）を小さくするためには、電圧制御発振回路の発振ゲインを下げる必要がある。これは、電圧制御発振回路の発振ゲインが大きいと、制御電圧のゆらぎやノイズによって発振周波数が大きく変化してしまうためである。
【００１１】
しかし、広い応用範囲を確保するには広い発振ゲインが求められるため、発振ゲインを下げることは応用範囲を限定することを意味する。このような理由から、通常の電圧制御発振回路の発振ゲインは、応用範囲内の発振ゲインを確保したうえで、可能な限り下げる必要がある。
【００１２】
ところが、実際の電圧制御発振回路は、プロセスばらつきや、温度、電源電圧の変動などを考慮し、様々な条件下においても発振範囲が仕様を満たすように構成されている。このため、例えば、このような電圧制御発振回路をＰＬＬ回路に組み込んだ場合、ジッタ特性は、プロセスばらつきや、温度、電源電圧の変動などに大きく影響されてしまう。
【００１３】
本発明は、上記欠点を解決すべくなされたもので、その目的は、プロセスばらつきや、温度、電源電圧の変動などに無関係に発振ゲインを一定にすることができ、ＰＬＬ回路に組み込んだ場合においても低ジッタで安定度の高い発振周波数を生成できる電圧制御発振回路を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧制御発振回路（図１の１４に相当）は、第１及び第２制御信号（ｎ入力、ｗ入力）が入力され、前記第１及び第２制御信号を乗算し、その乗算結果と前記第１制御信号を加算し、複数の第３制御信号を出力する制御回路（２）と、前記制御回路から出力される前記複数の第３制御信号に基づいて発振周波数の制御を行う手段（１−１，…）とを備えている（図６参照）。
【００１５】
前記第１制御信号は、前記電圧制御発振回路の出力周波数を所望の値に制御し、前記第２制御信号は、発振ゲイン調整回路（図１の１０）の出力信号であり、前記電圧制御発振回路の出力周波数のゲイン特性を制御する。
【００１６】
前記発振ゲイン調整回路は、前記電圧制御発振回路と同様の発振特性を持つ電圧制御発振回路（図１の１１）を有するＰＬＬ回路から構成され、前記ＰＬＬ回路の電圧制御発振回路を制御する制御信号が前記第２制御信号として出力される。
【００１７】
前記手段は、奇数段の遅延回路からなるリングオシレータから構成される。
前記制御回路は、ソースが第１電源（GND ）に接続される第１ＭＯＳトランジスタ（Tr16）と、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタ（Tr14,Tr15 ）と、ソースが第２電源（VDD ）に接続され、ゲート及びドレインが前記第１ＭＯＳトランジスタのドレインに接続される第４ＭＯＳトランジスタ（Tr12）と、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタ（Tr17）と、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタ（Tr18）とを備える（図７参照）。また、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られる。
【００１８】
前記制御回路は、ソースが第１電源（GND ）に接続される第１ＭＯＳトランジスタ（Tr16）と、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタ（Tr14,Tr15 ）と、ソースが第２電源（VDD ）に接続され、ゲート及びドレインが互いに接続された第４ＭＯＳトランジスタ（Tr12）と、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタ（Tr17）と、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタ（Tr18）と、前記第１ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインの間に接続される第７ＭＯＳトランジスタ（Tr13）と、前記第１及び第７ＭＯＳトランジスタの接続点の電位を入力し、前記接続点の電位を一定に保つように前記第７ＭＯＳトランジスタのゲートの電位を調整する調整回路（Tr11）とを備える（図７参照）。また、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られる。
【００１９】
前記調整回路は、ソースが前記第１電源に接続された第８ＭＯＳトランジスタと、前記第８ＭＯＳトランジスタ（Tr11）のドレインと前記第２電源の間に接続される定電流源回路とから構成され、前記第８ＭＯＳトランジスタのゲートに前記接続点の電位が入力され、前記第８ＭＯＳトランジスタのドレインが前記第７ＭＯＳトランジスタのゲートに接続されている。
【００２０】
このように、本発明では、参照用電圧制御発振回路を含んだＰＬＬ回路からなる発振ゲイン調整回路と、制御対象となる電圧制御発振回路とから構成されている。ＰＬＬ回路からなる発振ゲイン調整回路は、基準周波数を入力して、参照用電圧制御発振回路の発振周波数と発振ゲインを一致させるような制御を行う。
【００２１】
発振ゲイン調整回路内の参照用電圧制御発振回路の発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合には、発振周波数と発振ゲインを上げ、また、参照用電圧制御発振回路の発振周波数が上昇した場合には、発振周波数と発振ゲインを下げ、参照用電圧制御発振回路の発振ゲインの変動を相殺するような制御を行う。
【００２２】
参照用電圧制御発振回路と同じ構成からなる制御対象となる電圧制御発振回路は、高精度に制御された発振ゲイン調整回路によって制御が行われるため、制御対象となる電圧制御発振回路のフリーラン周波数と発振ゲインは、プロセスばらつきや、温度、電源電圧の変動とは無関係に一定とすることができる。
このため、制御対象としての電圧制御発振回路を含むＰＬＬ回路は、低ジッタで、安定度の高い周波数を出力することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の電圧制御発振回路について詳細に説明する。
図１は、本発明の実施の形態に関わる電圧制御発振回路を示している。
【００２４】
発振ゲイン調整回路１０内の参照用電圧制御発振回路（以下、参照用ＶＣＯと略記する）11は、奇数段の遅延回路からなるリングオシレータから構成され、２系統の制御用入力端子ｎ, ｗを有する。制御用入力端子のうちの一方（ｗ入力）は、電圧制御発振回路の制御係数が大きく、発振周波数を広範囲に制御することができる。制御用入力端子のうちの他方（ｎ入力）は、電圧制御発振回路の制御係数が小さく、発振周波数を狭範囲に制御することができる。
【００２５】
位相比較器（PHC ）12には、基準信号と、参照用ＶＣＯ11の出力周波数Foutが入力される。また、位相比較器12は、両信号の立ち上がり間の位相差を比較し、位相差に応じた時間だけ誤差信号Verrを出力する。低域通過フィルタ（LPF ）13には、誤差信号Verrが入力され、誤差信号Verrの直流成分Vgが出力される。
【００２６】
参照用ＶＣＯ11では、制御係数の小さな端子ｎに入力される基準電圧V1と制御係数の大きな端子ｗに入力される電圧Vgを乗算した結果と、制御係数の小さな端子ｎに入力される基準電圧V1を加算した制御電圧によって、発振周波数を狭範囲に制御し、制御係数の大きな端子ｗに入力される電圧Vgによって、発振周波数を広範囲に制御する。
【００２７】
制御対象用電圧制御発振回路（以下、制御対象用ＶＣＯ）14の制御係数の大きい入力端子ｗには、発振ゲイン調整回路10の直流成分Vgが入力される。ここで、参照用ＶＣＯ11と制御対象用ＶＣＯ14を同一の回路構成とすることにより、制御対象用ＶＣＯ14のフリーラン周波数と発振ゲインは、参照用ＶＣＯ11と同じになる。
【００２８】
このため、制御対象用ＶＣＯ14の制御係数の小さな入力端子ｎに入力された電圧が参照用ＶＣＯ11の制御係数の小さな入力端子ｎに入力された電圧と等しいとき、発振周波数Fout2 は、基準信号の周波数に一致する。
【００２９】
本発明の特質すべき部分は、参照用ＶＣＯ11の発振周波数がプロセスばらつきや、温度、電源電圧の変動によって低下した場合には、基準信号の周波数と一致するように直流成分Vgを上昇させ、発振周波数と発振ゲインを上げる。一方、参照用ＶＣＯ11の発振周波数が増加した場合には、直流成分Vgが低下し、発振周波数と発振ゲインを下げる働きをし、参照用ＶＣＯ11の発振ゲインの変動を相殺するような直流成分Vgが生成される。このため、制御対象用ＶＣＯ14の発振ゲイン及びフリーラン周波数は、常に一定に保たれることになる。
【００３０】
次に、本発明の電圧制御発振回路についてさらに詳細に説明する。
図２は、発振ゲイン調整回路の参照用ＶＣＯ14に使用している遅延回路１段分の次段ゲートへの充放電時間と充電電圧の関係を示すものである。
【００３１】
遅延回路１段当たりの遅延時間は、例えば、図３に示す遅延回路においてトランジスタTr1,Tr4,Tr5,Tr6 に流れる電流値によって制御されている。仮に、プロセスばらつきや、温度、電源電圧の変動などによって次段の遅延回路のゲートへの充電時間が長くなった場合、発振周波数が低くなるが、この時、発振ゲイン調整回路では、制御係数の大きな制御端子の制御電圧が高くなり、発振周波数を高くするような制御が行われる。
【００３２】
また、仮に、電圧制御発振回路の発振周波数の制御を、制御係数の小さな端子ｎの入力電圧と制御係数の大きな端子ｗの入力電圧を乗算した結果と、制御係数の小さな端子ｎの入力電圧とを加算した制御電圧では行わず、単に、制御係数の小さな端子ｎの入力電圧だけで行った場合、制御係数の小さい方の入力電圧による制御範囲（図２では、振れ角に相当する）が一定であるので、制御係数の大きい方の入力電圧による発振周波数の引き上げが行われたにしても、遅延時間の可変範囲は狭くなってしまう。これは、発振周波数の可変範囲が狭くなったことに相当する。逆に、次段の遅延回路のゲートへの充電時間が短くなった場合、発振周波数が高くなり、遅延時間の可変範囲は広くなるため、発振周波数の可変範囲は広くなってしまう。
【００３３】
図４は、制御係数の小さい方の入力電圧を一定にした場合における制御係数の大きい方の入力電圧に対する参照用ＶＣＯの発振周波数を示している。
参照用ＶＣＯの発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合、発振ゲイン調整回路は、制御電圧Vgを上げることによって出力周波数Foutを基準信号の周波数に一致させる制御を行う。また、参照用ＶＣＯの発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合、発振ゲイン調整回路は、制御電圧Vgを下げることによって出力周波数Foutを基準信号の周波数に一致させる制御を行う。
【００３４】
従って、参照用ＶＣＯの発振周波数は、図５に示すように、制御係数の小さい方の入力電圧が基準電圧V1と一致したときには基準信号の周波数に一致するが、プロセスばらつきや、温度、電源電圧の変動などによって参照用ＶＣＯの発振ゲインは大きく変化してしまう。
【００３５】
そこで、参照用ＶＣＯの発振周波数が低下し、制御電圧Vgが上昇した場合には、制御係数の小さい入力電圧の変化量を制御電圧Vgの上昇に伴って大きくすることにより、発振ゲインを一定にすることができる。逆に、参照用ＶＣＯの発振周波数が上昇し、制御電圧Vgが低下した場合には、制御係数の小さい入力電圧の変化量を制御電圧Vgの低下に伴って小さくすることにより、発振ゲインを一定にすることができる。
【００３６】
図６は、本発明に関わる電圧制御発振回路の構成を示すものである。
この電圧制御発振回路は、トランジスタTr1 〜Tr6 からなる複数（奇数）の遅延回路1-1,1-2,1-3,…1-n を有しており、複数の遅延回路1-1,1-2,1-3,…1-n は、互いに直列接続され、最終段の遅延回路1-n の出力を初段の遅延回路1-1 の入力としてフィードバックさせたリングオシレータを構成している。
【００３７】
この時、発振周波数f は、遅延回路１段分の遅延時間をt 、段数をn とすると、
f ＝ １／（２×t ×n ）
となる。
【００３８】
遅延回路の遅延時間は、ＶＣＯ制御回路2 により、ｎ入力電圧及びｗ入力電圧を、ＰＭＯＳ用ｗ入力、ＰＭＯＳ用ｎ入力、ＮＭＯＳ用ｗ入力、ＮＭＯＳ用ｎ入力に変換し、トランジスタTr1,Tr4,Tr5,Tr6 に流れる電流量を可変とし、トランジスタTr2,Tr3 からなるインバータが、次段の遅延回路のインバータの入力容量を充放電する時間を可変としている。
【００３９】
この時、トランジスタTr5,Tr6 のコンダクタンスを大きく設定すると、ＰＭＯＳ用ｗ入力及びＮＭＯＳ用ｗ入力によって遅延時間を大きく変化させることができる。一方、トランジスタTr1,Tr4 のコンダクタンスを小さく設定すると、ＰＭＯＳ用ｎ入力及びＮＭＯＳ用ｎ入力によって遅延時間を小さく変化させることができる。
【００４０】
従って、ＰＭＯＳ用ｗ入力及びＮＭＯＳ用ｗ入力によって、電圧制御発振回路の発振周波数は、大きく変化させることができ、ＰＭＯＳ用ｎ入力及びＮＭＯＳ用ｎ入力によって、電圧制御発振回路の発振周波数は、小さく変化させることができる。
【００４１】
図７は、図６のＶＣＯ制御回路の第１例を示すものである。
トランジスタTr11,Tr13 は、帰還制御されており、トランジスタTr13のソースに接続されたトランジスタTr11のゲート電圧が常に一定となるように、トランジスタTr11は、トランジスタTr13のゲート電圧の制御を行っている。その結果、トランジスタTr11,Tr13 は、VDS （ドレイン・ソース間電圧）-ID （ドレイン電流）特性の非飽和領域で常に動作するため、ドレイン電流の変化は線形動作になる。
【００４２】
ゲイン調整入力ｗと周波数調整入力ｎの乗算は、トランジスタTr12,Tr13 を直列に接続し、ゲイン調整入力ｗによるトランジスタTr15のオン抵抗を可変することによりトランジスタTr14のゲート・ソース間電圧を調整して行う。一旦、ｗ入力とｎ入力の乗算をトランジスタTr14,Tr15 に流れる電流によって実現し、ｎ入力の加算は、トランジスタTr16に流れる電流の加算で実現している。
【００４３】
加算された電流I は、トランジスタTr11,Tr13 による制御によって線形動作になっている。この電流I は、トランジスタTr12,Tr18 によって電流電圧変換が行われ、ＰＭＯＳ用ｎ入力とＮＭＯＳ用ｗ入力を得る。
【００４４】
この回路の変換係数は、トランジスタのチャネル長やチャネル幅を変えることによって設定することができる。
図８は、図７のＶＣＯ制御回路の変換特性を示すものである。
【００４５】
ゲイン調整入力ｗが接続されたトランジスタTr15と周波数制御入力ｎが接続されたトランジスタTr14に流れる電流の乗算結果は、プロセスばらつきや、温度、電源電圧の変動などによる電圧Vgの変化に対して（Ａ）に示すような可変範囲になる。この可変範囲は、トランジスタTr14,Tr15 のチャネル長やチャネル幅を変えることによって任意に設定することができる。この乗算された電流と周波数制御入力f が接続されたトランジスタTr16に流れる電流（Ｃ）とを加算することによって、図中（Ｂ）に示すような変換特性が得られる。この電流I を電流電圧変換することによって、ＰＭＯＳ用ｎ入力電圧とＮＭＯＳ用ｗ入力電圧を得ることができる。
【００４６】
図９は、図６のＶＣＯ制御回路の第２例を示すものである。
このＶＣＯ制御回路の構成は、図７に示したＶＣＯ制御回路の構成よりも簡略化されている。即ち、図９の回路では、図７の回路よりもトランジスタの数が減少しており、回路規模の縮小化を達成できる。
【００４７】
トランジスタTr31,Tr32,Tr33は、電源VDD と接地点GND の間に直列接続されており、トランジスタTr34は、トランジスタTr31,Tr32 の接続点と接地点GND の間に接続されている。トランジスタTr32,Tr34 のゲートは、ｎ入力端子となっており、トランジスタTr33,Tr36 のゲートは、ｗ入力端子となっている。
【００４８】
トランジスタTr35,Tr36 は、電源VDD と接地点GND の間に直列接続され、同様に、トランジスタTr37,Tr38 は、電源VDD と接地点GND の間に直列接続され、トランジスタTr39,Tr40 は、電源VDD と接地点GND の間に直列接続されている。トランジスタTr35,Tr37 のゲートは、互いに接続され、ＰＭＯＳ用ｗ入力となる。また、トランジスタTr31,Tr39 ゲートは、互いに接続され、ＰＭＯＳ用ｎ入力となる。トランジスタTr38のゲートは、ＮＭＯＳ用ｗ入力となり、トランジスタTr40のゲートは、ＮＭＯＳ用ｎ入力となる。
【００４９】
図１０は、図６のＶＣＯ制御回路の第３例を示すものである。
このＶＣＯ制御回路の構成は、図７に示したＶＣＯ制御回路の構成よりも簡略化されている。図１０の回路では、ｎ入力、ｗ入力の電圧値を、アナログ演算回路やデジタル演算回路により乗算及び加算し、その演算結果は、再度、電圧値に変換されてトランジスタTr52に入力される。
【００５０】
また、トランジスタTr51,Tr52 は、電源VDD と接地点GND の間に直列接続され、同様に、トランジスタTr53,Tr54 、トランジスタTr55,Tr56 、トランジスタTr57,Tr58 も、電源VDD と接地点GND の間に直列接続されている。トランジスタTr54のゲートは、ｗ入力端子となっている。トランジスタTr53,Tr55 のゲートは、互いに接続され、ＰＭＯＳ用ｗ入力となる。また、トランジスタTr51,Tr57 ゲートは、互いに接続され、ＰＭＯＳ用ｎ入力となる。トランジスタTr56のゲートは、ＮＭＯＳ用ｗ入力となり、トランジスタTr58のゲートは、ＮＭＯＳ用ｎ入力となる。
【００５１】
図１１は、本発明の電圧制御発振回路の出力周波数特性を示すものである。
同図によれば、制御係数の小さい方の入力を一定にして、制御係数の大きい方の入力を可変した場合、電圧制御発振回路（ＶＣＯ）の発振周波数を広範囲に変化でき、また、制御係数の大きい方の入力を一定にして、制御係数の小さい方の入力を可変した場合、電圧制御発振回路の発振周波数を狭範囲に変化できることがわかる。
【００５２】
【発明の効果】
以上、説明したように、本発明の電圧制御発振回路によれば、プロセスによるばらつきや、温度、電源電圧の変動などにかかわらず、発振ゲインを一定にすることができる。これにより、電圧制御発振回路の発振ゲインを発振周波数のマージン分を除いた必要最小限の範囲に設定することが可能になる。また、従来型の電圧制御発振回路では、周波数の合せ込みは、各遅延回路のインバータを構成するトランジスタのチャネル長やチャネル幅を変更することにより行っていたが、本発明の電圧制御発振回路では、制御回路を調整することで周波数の合せ込みが可能であり、調整が容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる電圧制御発振回路を示す図。
【図２】図１の発振回路の回路動作を説明するための図。
【図３】本発明の電圧制御発振回路の遅延回路の構成を示す図。
【図４】本発明の電圧制御発振回路の発振特性を示す図。
【図５】本発明の電圧制御発振回路の発振特性を示す図。
【図６】本発明の電圧制御発振回路の構成を示す図。
【図７】図６のＶＣＯ制御回路の第１例を示す図。
【図８】図７のＶＣＯ制御回路の動作を説明するための図。
【図９】図６のＶＣＯ制御回路の第２例を示す図。
【図１０】図６のＶＣＯ制御回路の第３例を示す図。
【図１１】本発明の電圧制御発振回路の発振周波数特性を示す図。
【図１２】従来の電圧制御発振回路を示す図。
【図１３】従来の電圧制御発振回路の発振周波数特性を示す図。
【符号の説明】
1-1,1-2,…1-n ：遅延回路、
2 ：ＶＣＯ制御回路、
10 ：発振ゲイン調整回路、
11 ：参照用ＶＣＯ、
12 ：ローパスフィルタ、
14 ：制御対象用ＶＣＯ、
Tr1 〜Tr6,Tr11〜Tr24,Tr31 〜Tr40,Tr51 〜Tr58 ：ＭＯＳトランジスタ、
21 ：乗算器、
22 ：加算器。
【発明の属する技術分野】
本発明は、電圧制御発振回路（Voltage Controlled Oscillator ）に関し、特に、プロセスばらつきや、温度、電源電圧の変動などが生じた場合においても、安定した発振範囲で周波数を発生させる場合に使用される。
【０００２】
【従来の技術】
図１２は、従来の電圧制御発振回路を示している。
この電圧制御発振回路（VCO ）は、直列接続された複数個（奇数）の遅延回路１−１, １−２, …１−ｎを有している。また、複数個の遅延回路１−１, １−２, …１−ｎのうち最終段の遅延回路１−ｎの出力は、１段目の遅延回路１−１にフィードバックされており、リングオシレータが構成されている。
【０００３】
各々の遅延回路１−１, １−２, …１−ｎは、電源VDD と出力端の間に直列に接続されたｐチャネルＭＯＳトランジスタTr3,Tr4 と、出力端と接地点GND の間に直列に接続されたｎチャネルＭＯＳトランジスタTr5,Tr6 とから構成されている。ある遅延回路のトランジスタTr4,Tr5 のゲートには、前段の遅延回路の出力が入力されるが、１段目の遅延回路１−１のトランジスタTr4,Tr5 のゲートには、最終段の遅延回路１−ｎの出力が入力されている。
【０００４】
電源VDD 側のトランジスタTr3 のゲートには、制御電圧VPC が印加され、接地点GND 側のトランジスタTr6 のゲートには、制御電圧VNC が印加される。制御電圧VPC は、ソースが電源VDD に接続され、ゲート及びドレインが互いに接続されたｐチャネルＭＯＳトランジスタTr1 のドレインから出力される。制御電圧VNC は、ｎチャネルＭＯＳトランジスタTr2 のゲートにも与えられる。トランジスタTr2 ソースは、接地点GND に接続され、ドレインは、トランジスタTr1 のドレインに接続されている。
【０００５】
このような電圧制御発振回路の発振周波数f は、１段分の遅延回路の遅延時間をt 、遅延回路の段数をn とすると、
f ＝ １／（２×t ×n ）
となる。
【０００６】
遅延回路の遅延時間は、制御電圧VPC,VNC によって決まる。即ち、制御電圧VPC,VNC によってトランジスタTr3,Tr6 に流れる電流量を可変し、トランジスタTr4,Tr5 からなるインバータが次段の遅延回路の入力容量を充放電するのに要する時間を調節している。
【０００７】
トランジスタTr1,Tr2 のコンダクタンスは、制御電圧VNC によって決定され、制御電圧VPC は、トランジスタTr1,Tr2 のコンダクタンスに応じて生成され、制御電圧VPC は、制御電圧VNC に対して相補的に変化する。例えば、制御電圧VNC 値が高くなるに従って、制御電圧VPC の値は低くなる。
【０００８】
【発明が解決しようとする課題】
図１３は、図１２の電圧制御発振回路の制御電圧VNC と発振周波数の関係、即ち、発振周波数特性を示すものである。
電圧制御発振回路は、制御電圧VNC に応じて発振周波数が変化する。しかし、プロセスばらつきや、温度、電源電圧の変動が生じた場合、発振周波数は、大きく変化してしまう。
【０００９】
そこで、様々な条件下においても電圧制御発振回路の発振範囲が仕様を満たすように、電圧制御発振回路の発振ゲイン（発振周波数の変化幅／制御電圧の変化幅）のマージンを大きくとる必要がある。
【００１０】
また、電圧制御発振回路のジッタ（発振周波数のゆらぎ）を小さくするためには、電圧制御発振回路の発振ゲインを下げる必要がある。これは、電圧制御発振回路の発振ゲインが大きいと、制御電圧のゆらぎやノイズによって発振周波数が大きく変化してしまうためである。
【００１１】
しかし、広い応用範囲を確保するには広い発振ゲインが求められるため、発振ゲインを下げることは応用範囲を限定することを意味する。このような理由から、通常の電圧制御発振回路の発振ゲインは、応用範囲内の発振ゲインを確保したうえで、可能な限り下げる必要がある。
【００１２】
ところが、実際の電圧制御発振回路は、プロセスばらつきや、温度、電源電圧の変動などを考慮し、様々な条件下においても発振範囲が仕様を満たすように構成されている。このため、例えば、このような電圧制御発振回路をＰＬＬ回路に組み込んだ場合、ジッタ特性は、プロセスばらつきや、温度、電源電圧の変動などに大きく影響されてしまう。
【００１３】
本発明は、上記欠点を解決すべくなされたもので、その目的は、プロセスばらつきや、温度、電源電圧の変動などに無関係に発振ゲインを一定にすることができ、ＰＬＬ回路に組み込んだ場合においても低ジッタで安定度の高い発振周波数を生成できる電圧制御発振回路を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧制御発振回路（図１の１４に相当）は、第１及び第２制御信号（ｎ入力、ｗ入力）が入力され、前記第１及び第２制御信号を乗算し、その乗算結果と前記第１制御信号を加算し、複数の第３制御信号を出力する制御回路（２）と、前記制御回路から出力される前記複数の第３制御信号に基づいて発振周波数の制御を行う手段（１−１，…）とを備えている（図６参照）。
【００１５】
前記第１制御信号は、前記電圧制御発振回路の出力周波数を所望の値に制御し、前記第２制御信号は、発振ゲイン調整回路（図１の１０）の出力信号であり、前記電圧制御発振回路の出力周波数のゲイン特性を制御する。
【００１６】
前記発振ゲイン調整回路は、前記電圧制御発振回路と同様の発振特性を持つ電圧制御発振回路（図１の１１）を有するＰＬＬ回路から構成され、前記ＰＬＬ回路の電圧制御発振回路を制御する制御信号が前記第２制御信号として出力される。
【００１７】
前記手段は、奇数段の遅延回路からなるリングオシレータから構成される。
前記制御回路は、ソースが第１電源（GND ）に接続される第１ＭＯＳトランジスタ（Tr16）と、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタ（Tr14,Tr15 ）と、ソースが第２電源（VDD ）に接続され、ゲート及びドレインが前記第１ＭＯＳトランジスタのドレインに接続される第４ＭＯＳトランジスタ（Tr12）と、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタ（Tr17）と、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタ（Tr18）とを備える（図７参照）。また、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られる。
【００１８】
前記制御回路は、ソースが第１電源（GND ）に接続される第１ＭＯＳトランジスタ（Tr16）と、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタ（Tr14,Tr15 ）と、ソースが第２電源（VDD ）に接続され、ゲート及びドレインが互いに接続された第４ＭＯＳトランジスタ（Tr12）と、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタ（Tr17）と、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタ（Tr18）と、前記第１ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインの間に接続される第７ＭＯＳトランジスタ（Tr13）と、前記第１及び第７ＭＯＳトランジスタの接続点の電位を入力し、前記接続点の電位を一定に保つように前記第７ＭＯＳトランジスタのゲートの電位を調整する調整回路（Tr11）とを備える（図７参照）。また、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られる。
【００１９】
前記調整回路は、ソースが前記第１電源に接続された第８ＭＯＳトランジスタと、前記第８ＭＯＳトランジスタ（Tr11）のドレインと前記第２電源の間に接続される定電流源回路とから構成され、前記第８ＭＯＳトランジスタのゲートに前記接続点の電位が入力され、前記第８ＭＯＳトランジスタのドレインが前記第７ＭＯＳトランジスタのゲートに接続されている。
【００２０】
このように、本発明では、参照用電圧制御発振回路を含んだＰＬＬ回路からなる発振ゲイン調整回路と、制御対象となる電圧制御発振回路とから構成されている。ＰＬＬ回路からなる発振ゲイン調整回路は、基準周波数を入力して、参照用電圧制御発振回路の発振周波数と発振ゲインを一致させるような制御を行う。
【００２１】
発振ゲイン調整回路内の参照用電圧制御発振回路の発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合には、発振周波数と発振ゲインを上げ、また、参照用電圧制御発振回路の発振周波数が上昇した場合には、発振周波数と発振ゲインを下げ、参照用電圧制御発振回路の発振ゲインの変動を相殺するような制御を行う。
【００２２】
参照用電圧制御発振回路と同じ構成からなる制御対象となる電圧制御発振回路は、高精度に制御された発振ゲイン調整回路によって制御が行われるため、制御対象となる電圧制御発振回路のフリーラン周波数と発振ゲインは、プロセスばらつきや、温度、電源電圧の変動とは無関係に一定とすることができる。
このため、制御対象としての電圧制御発振回路を含むＰＬＬ回路は、低ジッタで、安定度の高い周波数を出力することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の電圧制御発振回路について詳細に説明する。
図１は、本発明の実施の形態に関わる電圧制御発振回路を示している。
【００２４】
発振ゲイン調整回路１０内の参照用電圧制御発振回路（以下、参照用ＶＣＯと略記する）11は、奇数段の遅延回路からなるリングオシレータから構成され、２系統の制御用入力端子ｎ, ｗを有する。制御用入力端子のうちの一方（ｗ入力）は、電圧制御発振回路の制御係数が大きく、発振周波数を広範囲に制御することができる。制御用入力端子のうちの他方（ｎ入力）は、電圧制御発振回路の制御係数が小さく、発振周波数を狭範囲に制御することができる。
【００２５】
位相比較器（PHC ）12には、基準信号と、参照用ＶＣＯ11の出力周波数Foutが入力される。また、位相比較器12は、両信号の立ち上がり間の位相差を比較し、位相差に応じた時間だけ誤差信号Verrを出力する。低域通過フィルタ（LPF ）13には、誤差信号Verrが入力され、誤差信号Verrの直流成分Vgが出力される。
【００２６】
参照用ＶＣＯ11では、制御係数の小さな端子ｎに入力される基準電圧V1と制御係数の大きな端子ｗに入力される電圧Vgを乗算した結果と、制御係数の小さな端子ｎに入力される基準電圧V1を加算した制御電圧によって、発振周波数を狭範囲に制御し、制御係数の大きな端子ｗに入力される電圧Vgによって、発振周波数を広範囲に制御する。
【００２７】
制御対象用電圧制御発振回路（以下、制御対象用ＶＣＯ）14の制御係数の大きい入力端子ｗには、発振ゲイン調整回路10の直流成分Vgが入力される。ここで、参照用ＶＣＯ11と制御対象用ＶＣＯ14を同一の回路構成とすることにより、制御対象用ＶＣＯ14のフリーラン周波数と発振ゲインは、参照用ＶＣＯ11と同じになる。
【００２８】
このため、制御対象用ＶＣＯ14の制御係数の小さな入力端子ｎに入力された電圧が参照用ＶＣＯ11の制御係数の小さな入力端子ｎに入力された電圧と等しいとき、発振周波数Fout2 は、基準信号の周波数に一致する。
【００２９】
本発明の特質すべき部分は、参照用ＶＣＯ11の発振周波数がプロセスばらつきや、温度、電源電圧の変動によって低下した場合には、基準信号の周波数と一致するように直流成分Vgを上昇させ、発振周波数と発振ゲインを上げる。一方、参照用ＶＣＯ11の発振周波数が増加した場合には、直流成分Vgが低下し、発振周波数と発振ゲインを下げる働きをし、参照用ＶＣＯ11の発振ゲインの変動を相殺するような直流成分Vgが生成される。このため、制御対象用ＶＣＯ14の発振ゲイン及びフリーラン周波数は、常に一定に保たれることになる。
【００３０】
次に、本発明の電圧制御発振回路についてさらに詳細に説明する。
図２は、発振ゲイン調整回路の参照用ＶＣＯ14に使用している遅延回路１段分の次段ゲートへの充放電時間と充電電圧の関係を示すものである。
【００３１】
遅延回路１段当たりの遅延時間は、例えば、図３に示す遅延回路においてトランジスタTr1,Tr4,Tr5,Tr6 に流れる電流値によって制御されている。仮に、プロセスばらつきや、温度、電源電圧の変動などによって次段の遅延回路のゲートへの充電時間が長くなった場合、発振周波数が低くなるが、この時、発振ゲイン調整回路では、制御係数の大きな制御端子の制御電圧が高くなり、発振周波数を高くするような制御が行われる。
【００３２】
また、仮に、電圧制御発振回路の発振周波数の制御を、制御係数の小さな端子ｎの入力電圧と制御係数の大きな端子ｗの入力電圧を乗算した結果と、制御係数の小さな端子ｎの入力電圧とを加算した制御電圧では行わず、単に、制御係数の小さな端子ｎの入力電圧だけで行った場合、制御係数の小さい方の入力電圧による制御範囲（図２では、振れ角に相当する）が一定であるので、制御係数の大きい方の入力電圧による発振周波数の引き上げが行われたにしても、遅延時間の可変範囲は狭くなってしまう。これは、発振周波数の可変範囲が狭くなったことに相当する。逆に、次段の遅延回路のゲートへの充電時間が短くなった場合、発振周波数が高くなり、遅延時間の可変範囲は広くなるため、発振周波数の可変範囲は広くなってしまう。
【００３３】
図４は、制御係数の小さい方の入力電圧を一定にした場合における制御係数の大きい方の入力電圧に対する参照用ＶＣＯの発振周波数を示している。
参照用ＶＣＯの発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合、発振ゲイン調整回路は、制御電圧Vgを上げることによって出力周波数Foutを基準信号の周波数に一致させる制御を行う。また、参照用ＶＣＯの発振周波数が、プロセスばらつきや、温度、電源電圧の変動などによって低下した場合、発振ゲイン調整回路は、制御電圧Vgを下げることによって出力周波数Foutを基準信号の周波数に一致させる制御を行う。
【００３４】
従って、参照用ＶＣＯの発振周波数は、図５に示すように、制御係数の小さい方の入力電圧が基準電圧V1と一致したときには基準信号の周波数に一致するが、プロセスばらつきや、温度、電源電圧の変動などによって参照用ＶＣＯの発振ゲインは大きく変化してしまう。
【００３５】
そこで、参照用ＶＣＯの発振周波数が低下し、制御電圧Vgが上昇した場合には、制御係数の小さい入力電圧の変化量を制御電圧Vgの上昇に伴って大きくすることにより、発振ゲインを一定にすることができる。逆に、参照用ＶＣＯの発振周波数が上昇し、制御電圧Vgが低下した場合には、制御係数の小さい入力電圧の変化量を制御電圧Vgの低下に伴って小さくすることにより、発振ゲインを一定にすることができる。
【００３６】
図６は、本発明に関わる電圧制御発振回路の構成を示すものである。
この電圧制御発振回路は、トランジスタTr1 〜Tr6 からなる複数（奇数）の遅延回路1-1,1-2,1-3,…1-n を有しており、複数の遅延回路1-1,1-2,1-3,…1-n は、互いに直列接続され、最終段の遅延回路1-n の出力を初段の遅延回路1-1 の入力としてフィードバックさせたリングオシレータを構成している。
【００３７】
この時、発振周波数f は、遅延回路１段分の遅延時間をt 、段数をn とすると、
f ＝ １／（２×t ×n ）
となる。
【００３８】
遅延回路の遅延時間は、ＶＣＯ制御回路2 により、ｎ入力電圧及びｗ入力電圧を、ＰＭＯＳ用ｗ入力、ＰＭＯＳ用ｎ入力、ＮＭＯＳ用ｗ入力、ＮＭＯＳ用ｎ入力に変換し、トランジスタTr1,Tr4,Tr5,Tr6 に流れる電流量を可変とし、トランジスタTr2,Tr3 からなるインバータが、次段の遅延回路のインバータの入力容量を充放電する時間を可変としている。
【００３９】
この時、トランジスタTr5,Tr6 のコンダクタンスを大きく設定すると、ＰＭＯＳ用ｗ入力及びＮＭＯＳ用ｗ入力によって遅延時間を大きく変化させることができる。一方、トランジスタTr1,Tr4 のコンダクタンスを小さく設定すると、ＰＭＯＳ用ｎ入力及びＮＭＯＳ用ｎ入力によって遅延時間を小さく変化させることができる。
【００４０】
従って、ＰＭＯＳ用ｗ入力及びＮＭＯＳ用ｗ入力によって、電圧制御発振回路の発振周波数は、大きく変化させることができ、ＰＭＯＳ用ｎ入力及びＮＭＯＳ用ｎ入力によって、電圧制御発振回路の発振周波数は、小さく変化させることができる。
【００４１】
図７は、図６のＶＣＯ制御回路の第１例を示すものである。
トランジスタTr11,Tr13 は、帰還制御されており、トランジスタTr13のソースに接続されたトランジスタTr11のゲート電圧が常に一定となるように、トランジスタTr11は、トランジスタTr13のゲート電圧の制御を行っている。その結果、トランジスタTr11,Tr13 は、VDS （ドレイン・ソース間電圧）-ID （ドレイン電流）特性の非飽和領域で常に動作するため、ドレイン電流の変化は線形動作になる。
【００４２】
ゲイン調整入力ｗと周波数調整入力ｎの乗算は、トランジスタTr12,Tr13 を直列に接続し、ゲイン調整入力ｗによるトランジスタTr15のオン抵抗を可変することによりトランジスタTr14のゲート・ソース間電圧を調整して行う。一旦、ｗ入力とｎ入力の乗算をトランジスタTr14,Tr15 に流れる電流によって実現し、ｎ入力の加算は、トランジスタTr16に流れる電流の加算で実現している。
【００４３】
加算された電流I は、トランジスタTr11,Tr13 による制御によって線形動作になっている。この電流I は、トランジスタTr12,Tr18 によって電流電圧変換が行われ、ＰＭＯＳ用ｎ入力とＮＭＯＳ用ｗ入力を得る。
【００４４】
この回路の変換係数は、トランジスタのチャネル長やチャネル幅を変えることによって設定することができる。
図８は、図７のＶＣＯ制御回路の変換特性を示すものである。
【００４５】
ゲイン調整入力ｗが接続されたトランジスタTr15と周波数制御入力ｎが接続されたトランジスタTr14に流れる電流の乗算結果は、プロセスばらつきや、温度、電源電圧の変動などによる電圧Vgの変化に対して（Ａ）に示すような可変範囲になる。この可変範囲は、トランジスタTr14,Tr15 のチャネル長やチャネル幅を変えることによって任意に設定することができる。この乗算された電流と周波数制御入力f が接続されたトランジスタTr16に流れる電流（Ｃ）とを加算することによって、図中（Ｂ）に示すような変換特性が得られる。この電流I を電流電圧変換することによって、ＰＭＯＳ用ｎ入力電圧とＮＭＯＳ用ｗ入力電圧を得ることができる。
【００４６】
図９は、図６のＶＣＯ制御回路の第２例を示すものである。
このＶＣＯ制御回路の構成は、図７に示したＶＣＯ制御回路の構成よりも簡略化されている。即ち、図９の回路では、図７の回路よりもトランジスタの数が減少しており、回路規模の縮小化を達成できる。
【００４７】
トランジスタTr31,Tr32,Tr33は、電源VDD と接地点GND の間に直列接続されており、トランジスタTr34は、トランジスタTr31,Tr32 の接続点と接地点GND の間に接続されている。トランジスタTr32,Tr34 のゲートは、ｎ入力端子となっており、トランジスタTr33,Tr36 のゲートは、ｗ入力端子となっている。
【００４８】
トランジスタTr35,Tr36 は、電源VDD と接地点GND の間に直列接続され、同様に、トランジスタTr37,Tr38 は、電源VDD と接地点GND の間に直列接続され、トランジスタTr39,Tr40 は、電源VDD と接地点GND の間に直列接続されている。トランジスタTr35,Tr37 のゲートは、互いに接続され、ＰＭＯＳ用ｗ入力となる。また、トランジスタTr31,Tr39 ゲートは、互いに接続され、ＰＭＯＳ用ｎ入力となる。トランジスタTr38のゲートは、ＮＭＯＳ用ｗ入力となり、トランジスタTr40のゲートは、ＮＭＯＳ用ｎ入力となる。
【００４９】
図１０は、図６のＶＣＯ制御回路の第３例を示すものである。
このＶＣＯ制御回路の構成は、図７に示したＶＣＯ制御回路の構成よりも簡略化されている。図１０の回路では、ｎ入力、ｗ入力の電圧値を、アナログ演算回路やデジタル演算回路により乗算及び加算し、その演算結果は、再度、電圧値に変換されてトランジスタTr52に入力される。
【００５０】
また、トランジスタTr51,Tr52 は、電源VDD と接地点GND の間に直列接続され、同様に、トランジスタTr53,Tr54 、トランジスタTr55,Tr56 、トランジスタTr57,Tr58 も、電源VDD と接地点GND の間に直列接続されている。トランジスタTr54のゲートは、ｗ入力端子となっている。トランジスタTr53,Tr55 のゲートは、互いに接続され、ＰＭＯＳ用ｗ入力となる。また、トランジスタTr51,Tr57 ゲートは、互いに接続され、ＰＭＯＳ用ｎ入力となる。トランジスタTr56のゲートは、ＮＭＯＳ用ｗ入力となり、トランジスタTr58のゲートは、ＮＭＯＳ用ｎ入力となる。
【００５１】
図１１は、本発明の電圧制御発振回路の出力周波数特性を示すものである。
同図によれば、制御係数の小さい方の入力を一定にして、制御係数の大きい方の入力を可変した場合、電圧制御発振回路（ＶＣＯ）の発振周波数を広範囲に変化でき、また、制御係数の大きい方の入力を一定にして、制御係数の小さい方の入力を可変した場合、電圧制御発振回路の発振周波数を狭範囲に変化できることがわかる。
【００５２】
【発明の効果】
以上、説明したように、本発明の電圧制御発振回路によれば、プロセスによるばらつきや、温度、電源電圧の変動などにかかわらず、発振ゲインを一定にすることができる。これにより、電圧制御発振回路の発振ゲインを発振周波数のマージン分を除いた必要最小限の範囲に設定することが可能になる。また、従来型の電圧制御発振回路では、周波数の合せ込みは、各遅延回路のインバータを構成するトランジスタのチャネル長やチャネル幅を変更することにより行っていたが、本発明の電圧制御発振回路では、制御回路を調整することで周波数の合せ込みが可能であり、調整が容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる電圧制御発振回路を示す図。
【図２】図１の発振回路の回路動作を説明するための図。
【図３】本発明の電圧制御発振回路の遅延回路の構成を示す図。
【図４】本発明の電圧制御発振回路の発振特性を示す図。
【図５】本発明の電圧制御発振回路の発振特性を示す図。
【図６】本発明の電圧制御発振回路の構成を示す図。
【図７】図６のＶＣＯ制御回路の第１例を示す図。
【図８】図７のＶＣＯ制御回路の動作を説明するための図。
【図９】図６のＶＣＯ制御回路の第２例を示す図。
【図１０】図６のＶＣＯ制御回路の第３例を示す図。
【図１１】本発明の電圧制御発振回路の発振周波数特性を示す図。
【図１２】従来の電圧制御発振回路を示す図。
【図１３】従来の電圧制御発振回路の発振周波数特性を示す図。
【符号の説明】
1-1,1-2,…1-n ：遅延回路、
2 ：ＶＣＯ制御回路、
10 ：発振ゲイン調整回路、
11 ：参照用ＶＣＯ、
12 ：ローパスフィルタ、
14 ：制御対象用ＶＣＯ、
Tr1 〜Tr6,Tr11〜Tr24,Tr31 〜Tr40,Tr51 〜Tr58 ：ＭＯＳトランジスタ、
21 ：乗算器、
22 ：加算器。
Claims (7)
- 第１及び第２制御信号が入力され、前記第１及び第２制御信号を乗算し、その乗算結果と前記第１制御信号を加算し、複数の第３制御信号を出力する制御回路と、前記制御回路から出力される前記複数の第３制御信号に基づいて発振周波数の制御を行う手段とを具備し、前記手段は、奇数段の遅延回路からなるリングオシレータから構成され、前記遅延回路は、前記遅延回路に流れる電流量を可変とするトランジスタ回路を有し、前記トランジスタ回路は、前記複数の第３制御信号により制御され、トランジスタサイズを異にする並列接続された２つの電流制御用トランジスタを有することを特徴とする電圧制御発振回路。
- 前記第１制御信号は、前記電圧制御発振回路の出力周波数を所望の値に制御し、前記第２制御信号は、発振ゲイン調整回路の出力信号であり、前記電圧制御発振回路の出力周波数のゲイン特性を制御することを特徴とする請求項１記載の電圧制御発振回路。
- 前記発振ゲイン調整回路は、前記電圧制御発振回路と同様の発振特性を持つ電圧制御発振回路を有するＰＬＬ回路から構成され、前記ＰＬＬ回路の電圧制御発振回路を制御する制御信号が前記第２制御信号として出力されることを特徴とする請求項１記載の電圧制御発振回路。
- 前記遅延回路は、インバータから構成され、前記トランジスタ回路は、前記インバータの第１電源端子側に並列接続される２つの電流制御用トランジスタと、前記インバータの第２電源端子側に並列接続される２つの電流制御用トランジスタとから構成されることを特徴とする請求項１記載の電圧制御発振回路。
- 前記制御回路は、ソースが第１電源に接続される第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタと、ソースが第２電源に接続され、ゲート及びドレインが前記第１ＭＯＳトランジスタのドレインに接続される第４ＭＯＳトランジスタと、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタと、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタとを備え、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られることを特徴とする請求項１記載の電圧制御発振回路。
- 前記制御回路は、ソースが第１電源に接続される第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインと前記第１電源の間に直列接続される第２及び第３ＭＯＳトランジスタと、ソースが第２電源に接続され、ゲート及びドレインが互いに接続された第４ＭＯＳトランジスタと、ソースが前記第２電源に接続され、ゲートが前記第４ＭＯＳトランジスタのゲートに接続される第５ＭＯＳトランジスタと、ソースが前記第１電源に接続され、ゲート及びドレインが前記第５ＭＯＳトランジスタのドレインに接続される第６ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインの間に接続される第７ＭＯＳトランジスタと、前記第１及び第７ＭＯＳトランジスタの接続点の電位を入力し、前記接続点の電位を一定に保つように前記第７ＭＯＳトランジスタのゲートの電位を調整する調整回路とを備え、前記第１制御信号は、前記第１及び第２ＭＯＳトランジスタのゲートに入力され、前記第２制御信号は、前記第３ＭＯＳトランジスタのゲートに入力され、前記複数の第３制御信号は、前記第４及び第６ＭＯＳトランジスタのドレインから得られることを特徴とする請求項１記載の電圧制御発振回路。
- 前記調整回路は、ソースが前記第１電源に接続された第８ＭＯＳトランジスタと、前記第８ＭＯＳトランジスタのドレインと前記第２電源の間に接続される定電流源回路とから構成され、前記第８ＭＯＳトランジスタのゲートに前記接続点の電位が入力され、前記第８ＭＯＳトランジスタのドレインが前記第７ＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項６記載の電圧制御発振回路。
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