JP2001358565A - 周波数可変発振回路およびそれを用いた位相同期回路 - Google Patents
周波数可変発振回路およびそれを用いた位相同期回路Info
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Abstract
(57)【要約】
【課題】低電圧動作可能な、高速、低電力周波数可変発
振回路とそれを用いた位相同期回路を提供する。 【解決手段】差動対を構成する第１および第２の増幅器
と、それらの出力を相互接続する第３および第４の増幅
器と、可変電流源により構成され、第１および第３の増
幅器で負荷を共有し、第２および第４の増幅器で負荷を
共有することにより、トランジスタ数を削減し、遅延回
路の負荷容量を低減する。
振回路とそれを用いた位相同期回路を提供する。 【解決手段】差動対を構成する第１および第２の増幅器
と、それらの出力を相互接続する第３および第４の増幅
器と、可変電流源により構成され、第１および第３の増
幅器で負荷を共有し、第２および第４の増幅器で負荷を
共有することにより、トランジスタ数を削減し、遅延回
路の負荷容量を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は低い電源電圧におい
ても高速動作可能な周波数可変発振回路とそれを用いた
位相同期回路に関する。
ても高速動作可能な周波数可変発振回路とそれを用いた
位相同期回路に関する。
【０００２】
【従来の技術】半導体上に集積され、外部から入力され
るプログラムにしたがって種々の演算を実行するマイク
ロプロセッサにおいて、内部の高速なクロックを生成す
ることを目的として位相同期回路（以下ＰＬＬとする）
がしばしば用いられる。この構成の詳細はJ. Alvarez
他著「A Wide-Bandwidth Low-Voltage PLL for Po
wer PCTM Microprocessors」（アイイーイーイー・ジ
ャーナル・オブ・ソリッドステート・サーキッツ３０
巻，３８３−３９０頁（IEEE Journal of solid-sta
te circuits，vol.30,pp.383-390,April 1995））ど
の文献に記載されている。図１にＰＬＬの構成を示す。
ＰＬＬは位相比較器１、チャージポンプ２、ループフィ
ルタ３、電圧電流変換器（ＶＩＣ）４、電流制御発振器
（ＣＣＯ）５、分周器６から構成される。位相比較器１
はＰＬＬ動作の基準となる基準信号（ｆｒ）と分周器６
から出力される帰還信号（ｆｐ）との位相差を検出し、
位相差に比例した幅のパルス信号（ＵＰ，ＤＮ）をチャ
ージポンプ２に出力する。チャージポンプ２は位相比較
器１から出力されたパルス信号（ＵＰ，ＤＮ）に応じ
て、ループフィルタ３の容量を充放電する。ループフィ
ルタ３の出力端子は電圧電流変換器４の入力端子に接続
され、その入力端子の電位により電圧電流変換器４の電
流を変化させることによって電流制御発振器５の発振周
波数を制御する。電流制御発振器５の出力は分周器６で
Ｎ分周され、位相比較器１に帰還される。
るプログラムにしたがって種々の演算を実行するマイク
ロプロセッサにおいて、内部の高速なクロックを生成す
ることを目的として位相同期回路（以下ＰＬＬとする）
がしばしば用いられる。この構成の詳細はJ. Alvarez
他著「A Wide-Bandwidth Low-Voltage PLL for Po
wer PCTM Microprocessors」（アイイーイーイー・ジ
ャーナル・オブ・ソリッドステート・サーキッツ３０
巻，３８３−３９０頁（IEEE Journal of solid-sta
te circuits，vol.30,pp.383-390,April 1995））ど
の文献に記載されている。図１にＰＬＬの構成を示す。
ＰＬＬは位相比較器１、チャージポンプ２、ループフィ
ルタ３、電圧電流変換器（ＶＩＣ）４、電流制御発振器
（ＣＣＯ）５、分周器６から構成される。位相比較器１
はＰＬＬ動作の基準となる基準信号（ｆｒ）と分周器６
から出力される帰還信号（ｆｐ）との位相差を検出し、
位相差に比例した幅のパルス信号（ＵＰ，ＤＮ）をチャ
ージポンプ２に出力する。チャージポンプ２は位相比較
器１から出力されたパルス信号（ＵＰ，ＤＮ）に応じ
て、ループフィルタ３の容量を充放電する。ループフィ
ルタ３の出力端子は電圧電流変換器４の入力端子に接続
され、その入力端子の電位により電圧電流変換器４の電
流を変化させることによって電流制御発振器５の発振周
波数を制御する。電流制御発振器５の出力は分周器６で
Ｎ分周され、位相比較器１に帰還される。
【０００３】この帰還ループは、電流制御発振器５の発
振周波数が基準信号をＮ倍した周波数になり、しかも、
基準信号と帰還信号の位相が一致する状態に収束する。
したがって、水晶発振器などを用いて周波数が正確な基
準信号を生成し、ＰＬＬを用いてＮ倍の周波数に変換す
ることで高速なクロックを生成することができる。
振周波数が基準信号をＮ倍した周波数になり、しかも、
基準信号と帰還信号の位相が一致する状態に収束する。
したがって、水晶発振器などを用いて周波数が正確な基
準信号を生成し、ＰＬＬを用いてＮ倍の周波数に変換す
ることで高速なクロックを生成することができる。
【０００４】上述したＰＬＬにおいて、生成可能な周波
数範囲を決定する一要素として電流制御発振器５の周波
数可変範囲がある。例えば、マイクロプロセッサのクロ
ック発生回路としてＰＬＬを適用した場合、マイクロプ
ロセッサの動作周波数は用途に応じて様々であるため、
電流制御発振器５の周波数可変範囲は広いことが望まれ
る。また、マイクロプロセッサのクロック周波数が高く
なるにつれ、ＰＬＬの供給するクロック周波数も高くな
るため、それに応じた周波数で発振可能な電流制御発振
器が必要になる。さらに、微細化したプロセスでは、電
源電圧が低くなり、また、消費電流も削減されるため、
電流制御発振器５においても低電圧動作可能で、かつ消
費電流が少ないことが望まれる。
数範囲を決定する一要素として電流制御発振器５の周波
数可変範囲がある。例えば、マイクロプロセッサのクロ
ック発生回路としてＰＬＬを適用した場合、マイクロプ
ロセッサの動作周波数は用途に応じて様々であるため、
電流制御発振器５の周波数可変範囲は広いことが望まれ
る。また、マイクロプロセッサのクロック周波数が高く
なるにつれ、ＰＬＬの供給するクロック周波数も高くな
るため、それに応じた周波数で発振可能な電流制御発振
器が必要になる。さらに、微細化したプロセスでは、電
源電圧が低くなり、また、消費電流も削減されるため、
電流制御発振器５においても低電圧動作可能で、かつ消
費電流が少ないことが望まれる。
【０００５】このような、電流制御発振器の実現を目指
した従来例については、特開平１１−２９８３０２など
に詳しく述べられている。
した従来例については、特開平１１−２９８３０２など
に詳しく述べられている。
【０００６】図９に従来の電流制御発振器における遅延
回路の構成を示す。この遅延回路は差動対を構成する第
１および第２の増幅器（３５，３６および３７，３８）
と、それらの出力を相互接続するよう挿入された第３お
よび第４の増幅器（３９，４０および４１，４２）と、
２つの可変電流源（４３，４４）により構成されてい
る。上記第３および第４の増幅器はフィードフォワード
回路を構成し、差動対の出力に生じた微小な電位変動を
検出して、強制的に差動対出力を電源側またはグランド
側に動作させるため、遅延回路の見かけ上の利得を高め
ることができる。
回路の構成を示す。この遅延回路は差動対を構成する第
１および第２の増幅器（３５，３６および３７，３８）
と、それらの出力を相互接続するよう挿入された第３お
よび第４の増幅器（３９，４０および４１，４２）と、
２つの可変電流源（４３，４４）により構成されてい
る。上記第３および第４の増幅器はフィードフォワード
回路を構成し、差動対の出力に生じた微小な電位変動を
検出して、強制的に差動対出力を電源側またはグランド
側に動作させるため、遅延回路の見かけ上の利得を高め
ることができる。
【０００７】したがって、この遅延回路を複数段リング
状に接続して構成した電流制御発振器５は、低電圧で動
作可能であり、かつ少ない遅延段数で電流制御発振器５
を構成できるため、高速、低消費電力、低ジッタなどの
特性を得ることも可能である。
状に接続して構成した電流制御発振器５は、低電圧で動
作可能であり、かつ少ない遅延段数で電流制御発振器５
を構成できるため、高速、低消費電力、低ジッタなどの
特性を得ることも可能である。
【０００８】また、第１から第４の増幅器の電流は可変
電流源４１，４２により制御され、その電流の可変範囲
は広く、遅延回路の遅延量を幅広く変化させることがで
きる。したがって、上記の遅延回路を用いることにより
幅広い周波数可変範囲を有する電流制御発振器５を構成
することができる。
電流源４１，４２により制御され、その電流の可変範囲
は広く、遅延回路の遅延量を幅広く変化させることがで
きる。したがって、上記の遅延回路を用いることにより
幅広い周波数可変範囲を有する電流制御発振器５を構成
することができる。
【０００９】
【発明が解決しようとする課題】従来技術では、遅延回
路１段あたりの利得を高め、遅延段数を削減することに
より高速な発振を可能にしているが、遅延回路が有する
負荷容量の削減については考慮されていない。
路１段あたりの利得を高め、遅延段数を削減することに
より高速な発振を可能にしているが、遅延回路が有する
負荷容量の削減については考慮されていない。
【００１０】本発明は、１段あたりの利得が高く、かつ
負荷容量の小さい遅延回路を適用して、幅広い周波数可
変範囲を有し、かつ最大発振周波数が高い周波数可変発
振回路およびそれを用いた位相同期回路を提供すること
を目的としてなされたものである。
負荷容量の小さい遅延回路を適用して、幅広い周波数可
変範囲を有し、かつ最大発振周波数が高い周波数可変発
振回路およびそれを用いた位相同期回路を提供すること
を目的としてなされたものである。
【００１１】
【課題を解決するための手段】本発明では上記課題を解
決するため、差動対を構成する第１および第２の増幅器
と、それらを相互接続するように挿入される第３および
第４の増幅器と、第１から第４の増幅器の電流を制御す
る可変電流源により構成される１段あたりの利得が高い
遅延回路において、第１および第３の増幅器で負荷トラ
ンジスタを共有し、第２および第４の増幅器で負荷トラ
ンジスタを共有することにより、第１から第４の増幅器
がそれぞれ専用の負荷トランジスタを有する従来遅延回
路よりもトランジスタ数を２つ削減し、遅延回路の負荷
容量を削減したものである。
決するため、差動対を構成する第１および第２の増幅器
と、それらを相互接続するように挿入される第３および
第４の増幅器と、第１から第４の増幅器の電流を制御す
る可変電流源により構成される１段あたりの利得が高い
遅延回路において、第１および第３の増幅器で負荷トラ
ンジスタを共有し、第２および第４の増幅器で負荷トラ
ンジスタを共有することにより、第１から第４の増幅器
がそれぞれ専用の負荷トランジスタを有する従来遅延回
路よりもトランジスタ数を２つ削減し、遅延回路の負荷
容量を削減したものである。
【００１２】
【発明の実施の形態】図１から図８を用いてＰＬＬ回路
に適用した際の発明実施の形態について説明する。図１
にＰＬＬの構成を示す。前述したように、ＰＬＬは位相
比較器１、チャージポンプ２、ループフィルタ３、電圧
電流変換回路４、電流制御発振器５および分周器６から
構成される。
に適用した際の発明実施の形態について説明する。図１
にＰＬＬの構成を示す。前述したように、ＰＬＬは位相
比較器１、チャージポンプ２、ループフィルタ３、電圧
電流変換回路４、電流制御発振器５および分周器６から
構成される。
【００１３】位相比較器１はＰＬＬ動作の基準となる基
準信号（ｆｒ）と、分周器６から帰還される信号（ｆ
ｐ）との位相差を検出し、チャージポンプ２に対しＵ
Ｐ，ＤＮ信号を出力する。ここで、ＵＰ，ＤＮ信号のパ
ルス幅の差は、位相差をパルス変調した信号となる。
準信号（ｆｒ）と、分周器６から帰還される信号（ｆ
ｐ）との位相差を検出し、チャージポンプ２に対しＵ
Ｐ，ＤＮ信号を出力する。ここで、ＵＰ，ＤＮ信号のパ
ルス幅の差は、位相差をパルス変調した信号となる。
【００１４】図２に上記チャージポンプ２およびループ
フィルタ３の構成を示す。チャージポンプ２は定電流源
７および８、スイッチトランジスタ９および１０から構
成される。また、ループフィルタ３は抵抗１１、容量１
２および１３から構成される。
フィルタ３の構成を示す。チャージポンプ２は定電流源
７および８、スイッチトランジスタ９および１０から構
成される。また、ループフィルタ３は抵抗１１、容量１
２および１３から構成される。
【００１５】チャージポンプ２は位相比較器１の出力す
るＵＰ，ＤＮ信号に応じて、スイッチトランジスタ９お
よび１０がオンまたはオフされ、ループフィルタ３の容
量１２および１３から電流源７，８の電流量とＵＰ，Ｄ
Ｎ信号のパルス幅に応じた電価を充放電する。ループフ
ィルタ４はチャージポンプ２の充放電パルスを平滑化
し、電圧信号を電圧電流変換器４に出力する。
るＵＰ，ＤＮ信号に応じて、スイッチトランジスタ９お
よび１０がオンまたはオフされ、ループフィルタ３の容
量１２および１３から電流源７，８の電流量とＵＰ，Ｄ
Ｎ信号のパルス幅に応じた電価を充放電する。ループフ
ィルタ４はチャージポンプ２の充放電パルスを平滑化
し、電圧信号を電圧電流変換器４に出力する。
【００１６】図３に電圧電流変換器４の構成を示す。電
圧電流変換器４はトランジスタ１４，１５，１６，１７
から構成される。トランジスタ１４はゲート端子に入力
された電圧とソース端子との電位差Ｖｇｓと閾値電圧Ｖ
ｔｈの差の２乗に比例した電流を出力する。トランジス
タ１４により変換された電流は、トランジスタ１５、１
６により構成されるカレントミラー回路によりトランジ
スタ１７に伝搬される。さらに、トランジスタ１５およ
び１７と、後述する電流制御発振器５の可変電流源との
間に形成されるカレントミラー回路により、電流制御発
振器５の電流量を制御する。
圧電流変換器４はトランジスタ１４，１５，１６，１７
から構成される。トランジスタ１４はゲート端子に入力
された電圧とソース端子との電位差Ｖｇｓと閾値電圧Ｖ
ｔｈの差の２乗に比例した電流を出力する。トランジス
タ１４により変換された電流は、トランジスタ１５、１
６により構成されるカレントミラー回路によりトランジ
スタ１７に伝搬される。さらに、トランジスタ１５およ
び１７と、後述する電流制御発振器５の可変電流源との
間に形成されるカレントミラー回路により、電流制御発
振器５の電流量を制御する。
【００１７】電流制御発振器５は図４に示すように、複
数段の遅延回路１８（１８−ａ，１８−ｂ，１８−ｃ）
をリング状に縦続接続し、出力段に差動信号−ロジック
信号変換回路１９（ＤＳＣ）を接続して構成される。遅
延回路１８の詳細については後述するが、遅延回路１８
は可変電流源の電流量に比例して遅延量が可変であるた
め、電圧電流変換器４の出力信号で可変電流源の電流量
を制御することにより、周波数が可変な発振器を構成す
ることができる。
数段の遅延回路１８（１８−ａ，１８−ｂ，１８−ｃ）
をリング状に縦続接続し、出力段に差動信号−ロジック
信号変換回路１９（ＤＳＣ）を接続して構成される。遅
延回路１８の詳細については後述するが、遅延回路１８
は可変電流源の電流量に比例して遅延量が可変であるた
め、電圧電流変換器４の出力信号で可変電流源の電流量
を制御することにより、周波数が可変な発振器を構成す
ることができる。
【００１８】図５にＤＳＣ１９の構成を示す。ＤＳＣ１
９は差動対を構成するトランジスタ２０，２１と能動負
荷を形成するトランジスタ２２，２３と定電流源２４に
より構成される。前記各段の遅延回路出力は極性の反転
した差動信号であり、そのままではロジック回路に適用
することができないため、ＤＳＣ１９によりロジック信
号に変換してから分周器６に出力される。すなわち、遅
延回路１８−ｃから出力された信号はトランジスタ２
０，２１のゲートに入力され、増幅された後、トランジ
スタ２２，２３によりロジック信号に変換される。
９は差動対を構成するトランジスタ２０，２１と能動負
荷を形成するトランジスタ２２，２３と定電流源２４に
より構成される。前記各段の遅延回路出力は極性の反転
した差動信号であり、そのままではロジック回路に適用
することができないため、ＤＳＣ１９によりロジック信
号に変換してから分周器６に出力される。すなわち、遅
延回路１８−ｃから出力された信号はトランジスタ２
０，２１のゲートに入力され、増幅された後、トランジ
スタ２２，２３によりロジック信号に変換される。
【００１９】最後に電流制御発振器５の出力と位相比較
器１の一方の入力との間に周波数をＮ分の１に分周する
分周器６を設ける。このような帰還構成をとることによ
り、ＰＬＬは分周器６の出力と基準信号の位相および周
波数が一致する状態に収束する。このとき、電流制御発
振器５の出力周波数は基準信号のＮ倍となる。
器１の一方の入力との間に周波数をＮ分の１に分周する
分周器６を設ける。このような帰還構成をとることによ
り、ＰＬＬは分周器６の出力と基準信号の位相および周
波数が一致する状態に収束する。このとき、電流制御発
振器５の出力周波数は基準信号のＮ倍となる。
【００２０】以下では、図６を用いて電流制御発振器５
を構成する第１の遅延回路１８について説明する。遅延
回路１８は、負荷トランジスタ２５を共有する増幅器２
６および増幅器２７と、負荷トランジスタ２８を共有す
る増幅器２９および増幅器３０と、増幅器２６，２７，
２９，３０の電流量を制御する可変電流源３１および３
２により構成される。ここで、Ｃｓ１（３３），Ｃｓ２
（３４）は遅延回路１８の出力端子と次段の入力端子の
間に寄生する容量を示している。増幅器２６および３０
と負荷トランジスタ２５および２８は、Ｖｉｎ１，Ｖｉ
ｎ２から入力される信号によりＣｓ１，Ｃｓ２に対し充
放電を行ない、同入力信号と位相の反転した信号をＶｏ
ｕｔ１，Ｖｏｕｔ２端子に出力する。
を構成する第１の遅延回路１８について説明する。遅延
回路１８は、負荷トランジスタ２５を共有する増幅器２
６および増幅器２７と、負荷トランジスタ２８を共有す
る増幅器２９および増幅器３０と、増幅器２６，２７，
２９，３０の電流量を制御する可変電流源３１および３
２により構成される。ここで、Ｃｓ１（３３），Ｃｓ２
（３４）は遅延回路１８の出力端子と次段の入力端子の
間に寄生する容量を示している。増幅器２６および３０
と負荷トランジスタ２５および２８は、Ｖｉｎ１，Ｖｉ
ｎ２から入力される信号によりＣｓ１，Ｃｓ２に対し充
放電を行ない、同入力信号と位相の反転した信号をＶｏ
ｕｔ１，Ｖｏｕｔ２端子に出力する。
【００２１】この出力信号を相互接続するように、増幅
器２７，２９により構成される正帰還回路が挿入され
る。上記正帰還回路において、増幅器２７は増幅器３０
が出力する信号の微小な差を増幅し増幅器２６の出力端
子に出力する。また、増幅器２９は増幅器２６が出力す
る信号の微小な差を増幅し増幅器３０の出力端子に出力
する。
器２７，２９により構成される正帰還回路が挿入され
る。上記正帰還回路において、増幅器２７は増幅器３０
が出力する信号の微小な差を増幅し増幅器２６の出力端
子に出力する。また、増幅器２９は増幅器２６が出力す
る信号の微小な差を増幅し増幅器３０の出力端子に出力
する。
【００２２】したがって、入力される信号の差が微小な
場合においても、増幅器２７，２９が信号差を検出して
信号振幅を増幅するため、遅延回路一段あたりの利得を
高めることが可能である。また、増幅器２６および２７
が負荷トランジスタ２５を共有し、増幅器２９，３０が
負荷トランジスタ２８を共有することにより、６トラン
ジスタで４つの増幅器が構成できるため、遅延回路一段
あたりの負荷容量を小さくすることが可能である。
場合においても、増幅器２７，２９が信号差を検出して
信号振幅を増幅するため、遅延回路一段あたりの利得を
高めることが可能である。また、増幅器２６および２７
が負荷トランジスタ２５を共有し、増幅器２９，３０が
負荷トランジスタ２８を共有することにより、６トラン
ジスタで４つの増幅器が構成できるため、遅延回路一段
あたりの負荷容量を小さくすることが可能である。
【００２３】ここで、遅延回路１８を構成する際、増幅
器２７，２９により遅延回路の動作が支配され発振停止
を引き起こさないようにするため、トランジスタ２５，
２６，２８，３０の電圧電流変換利得はトランジスタ２
７，２９よりも大きく設定必要がある。また、可変電流
源３１および３２がトランジスタ２５から３０に正しく
電流を供給できるよう、トランジスタ３１，３２のサイ
ズをトランジスタ２５から３０のサイズよりも大きく設
定する。
器２７，２９により遅延回路の動作が支配され発振停止
を引き起こさないようにするため、トランジスタ２５，
２６，２８，３０の電圧電流変換利得はトランジスタ２
７，２９よりも大きく設定必要がある。また、可変電流
源３１および３２がトランジスタ２５から３０に正しく
電流を供給できるよう、トランジスタ３１，３２のサイ
ズをトランジスタ２５から３０のサイズよりも大きく設
定する。
【００２４】上述した第１の遅延回路１８を複数段、リ
ング状に縦続接続して電流制御発振器５を構成した場
合、信号振幅が小さい場合でも増幅器２７および２９が
増幅するため、低電圧での動作が可能である。また、遅
延回路１段あたりの利得が高いため、少ない段数で電流
制御発振器５を構成でき、高速、低消費電力、低ジッタ
な特性を得ることができる。さらに、２つの増幅器で１
つの負荷トランジスタを共有したことにより、遅延回路
１段あたりの負荷容量が従来例よりもトランジスタ２つ
分小さいため、高速性に優れ、かつ、低消費電力であ
る。
ング状に縦続接続して電流制御発振器５を構成した場
合、信号振幅が小さい場合でも増幅器２７および２９が
増幅するため、低電圧での動作が可能である。また、遅
延回路１段あたりの利得が高いため、少ない段数で電流
制御発振器５を構成でき、高速、低消費電力、低ジッタ
な特性を得ることができる。さらに、２つの増幅器で１
つの負荷トランジスタを共有したことにより、遅延回路
１段あたりの負荷容量が従来例よりもトランジスタ２つ
分小さいため、高速性に優れ、かつ、低消費電力であ
る。
【００２５】電流制御発振器５を構成する第２の遅延回
路を図７に示す。ここで、図６に示した第１の遅延回路
と同様の動作をするトランジスタに関しては、同じトラ
ンジスタ番号を使用している。図７の遅延回路は、正電
源と第１から第４の増幅器との間に挿入された可変電流
源３１が削除されており、第１および第２の負荷トラン
ジスタが直接正電源に接続されている点で図６の遅延回
路と異なる。この遅延回路では、第１から第４の増幅器
による放電電流をトランジスタ３２により可変にするこ
とで遅延量を制御している。この構成によれば、可変電
流源３１による電圧降下を防ぐことができるため、第１
の遅延回路と比較してより低電圧での動作が可能にな
る。
路を図７に示す。ここで、図６に示した第１の遅延回路
と同様の動作をするトランジスタに関しては、同じトラ
ンジスタ番号を使用している。図７の遅延回路は、正電
源と第１から第４の増幅器との間に挿入された可変電流
源３１が削除されており、第１および第２の負荷トラン
ジスタが直接正電源に接続されている点で図６の遅延回
路と異なる。この遅延回路では、第１から第４の増幅器
による放電電流をトランジスタ３２により可変にするこ
とで遅延量を制御している。この構成によれば、可変電
流源３１による電圧降下を防ぐことができるため、第１
の遅延回路と比較してより低電圧での動作が可能にな
る。
【００２６】図４に示した電流制御発振器では縦続段数
が３段の場合を例に挙げたが、縦続段数が奇数であれば
同様の接続で電流制御発振器を構成することができる。
また、偶数段で構成する場合は図８に示したように、最
終段の遅延回路１８−ｇの出力信号を交差して初段の遅
延回路１８−ｅの入力端子に帰還することで電流制御発
振器を構成することができる。
が３段の場合を例に挙げたが、縦続段数が奇数であれば
同様の接続で電流制御発振器を構成することができる。
また、偶数段で構成する場合は図８に示したように、最
終段の遅延回路１８−ｇの出力信号を交差して初段の遅
延回路１８−ｅの入力端子に帰還することで電流制御発
振器を構成することができる。
【００２７】図６または図７では第１から第４の増幅器
をＮＭＯＳトランジスタ２６，２７，２９，３０で構成
した場合を示した。これらの増幅器は特にＮＭＯＳトラ
ンジスタに限ることなく、ＰＭＯＳトランジスタを用
い、ＮＭＯＳトランジスタを共有負荷としても、遅延回
路を構成可能である。また、図７における遅延回路は図
６における遅延回路からＰＭＯＳ側の可変電流源３１を
削除し、第１から第４の増幅器を直接正電源に接続して
構成したが、図６の遅延回路からＮＭＯＳ側の可変電流
源３２を削除し、第１から第４の増幅器を直接グランド
に接続することによっても構成可能である。
をＮＭＯＳトランジスタ２６，２７，２９，３０で構成
した場合を示した。これらの増幅器は特にＮＭＯＳトラ
ンジスタに限ることなく、ＰＭＯＳトランジスタを用
い、ＮＭＯＳトランジスタを共有負荷としても、遅延回
路を構成可能である。また、図７における遅延回路は図
６における遅延回路からＰＭＯＳ側の可変電流源３１を
削除し、第１から第４の増幅器を直接正電源に接続して
構成したが、図６の遅延回路からＮＭＯＳ側の可変電流
源３２を削除し、第１から第４の増幅器を直接グランド
に接続することによっても構成可能である。
【００２８】上述した電流制御発振器５を用いて位相同
期回路を構成することにより高速動作、低電圧動作、低
消費電力、低ジッタの特性を有するクロック発生回路が
構成可能である。
期回路を構成することにより高速動作、低電圧動作、低
消費電力、低ジッタの特性を有するクロック発生回路が
構成可能である。
【００２９】
【発明の効果】第１および第２の増幅器により構成され
る差動対と、それらの出力を相互接続するよう挿入され
る第３および第４の増幅器と、第１から第４の増幅器の
電流量を制御する可変電流源により構成され、一段あた
りの利得が高い遅延回路において、第１および第３の増
幅器で第１の負荷トランジスタを共有し、第２および第
４の増幅器で第２の負荷トランジスタを共有することに
より、６トランジスタで４つの増幅器が構成できるた
め、遅延回路一段あたりの負荷容量が小さく、低電圧動
作可能かつ高速・低消費電力の周波数可変発振回路が構
成可能である。
る差動対と、それらの出力を相互接続するよう挿入され
る第３および第４の増幅器と、第１から第４の増幅器の
電流量を制御する可変電流源により構成され、一段あた
りの利得が高い遅延回路において、第１および第３の増
幅器で第１の負荷トランジスタを共有し、第２および第
４の増幅器で第２の負荷トランジスタを共有することに
より、６トランジスタで４つの増幅器が構成できるた
め、遅延回路一段あたりの負荷容量が小さく、低電圧動
作可能かつ高速・低消費電力の周波数可変発振回路が構
成可能である。
【図１】本発明の一実施例のＰＬＬ回路の構成を示すブ
ロック図。
ロック図。
【図２】チャージポンプとループフィルタの構成を示す
回路図。
回路図。
【図３】電圧電流変換器の構成を示す回路図。
【図４】奇数段の電流制御発振器を示すブロック図。
【図５】ＤＳＣの回路構成を示す回路図。
【図６】第１の遅延回路の構成を示す回路図。
【図７】第２の遅延回路の構成を示す回路図。
【図８】偶数段の電流制御発振器の構成を示すブロック
図。
図。
【図９】従来の遅延回路の構成を示す回路図。
１…位相比較器、２…チャージポンプ、３…ループフィ
ルタ、４…電圧電流変換回路、５…電流制御発振器、６
…分周器、７，８，２４…定電流源、９，１０，１４，
１５，１６，１７，２０，２１，２２，２３，２５，２
６，２７，２８，２９，３０，３１，３２，３５，３
６，３７，３８，３９，４０，４１，４２，４３，４４
…トランジスタ、１１…抵抗、１２，１３，３３，３４
…容量、１８−ａ，１８−ｂ，１８−ｃ，１８−ｄ，１
８−ｅ，１８−ｆ，１８−ｇ…遅延回路、１９…ＤＳ
Ｃ。
ルタ、４…電圧電流変換回路、５…電流制御発振器、６
…分周器、７，８，２４…定電流源、９，１０，１４，
１５，１６，１７，２０，２１，２２，２３，２５，２
６，２７，２８，２９，３０，３１，３２，３５，３
６，３７，３８，３９，４０，４１，４２，４３，４４
…トランジスタ、１１…抵抗、１２，１３，３３，３４
…容量、１８−ａ，１８−ｂ，１８−ｃ，１８−ｄ，１
８−ｅ，１８−ｆ，１８−ｇ…遅延回路、１９…ＤＳ
Ｃ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 郭和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B079 BA04 BC03 CC14 DD02 5J043 AA04 AA22 LL02 5J106 AA04 CC00 CC01 CC24 CC41 CC52 DD32 GG01 HH03 JJ01 KK02 KK40 LL01
Claims (11)
- 【請求項１】入力される電圧信号または電流信号に応じ
て遅延量が変化する遅延回路を複数段リング状に接続し
て構成される周波数可変発振回路において、上記遅延回
路が第１の負荷トランジスタを共有する第１および第２
の増幅器と、第２の負荷トランジスタを共有する第３お
よび第４の増幅器と、上記第１から第４の増幅器の電流
量を制御する第１および第２の可変電流源から構成さ
れ、第１から第４の増幅器と正電源の間に第１の可変電
流源が挿入され、第１から第４の増幅器とグランドの間
に第２の可変電流源が挿入され、上記遅延回路の第１の
入力端子が第１の増幅器の入力端子に接続され、第２の
入力端子が第４の増幅器の入力端子に接続され、さらに
遅延回路の第１の出力端子が第１および第２の増幅器の
出力端子と第３の増幅器の入力端子に接続され、遅延回
路の第２の出力端子が第３および第４の増幅器の出力端
子と第２の増幅器の入力端子に接続されることを特徴と
する周波数可変発振回路。 - 【請求項２】入力される電圧信号または電流信号に応じ
て遅延量が変化する遅延回路を複数段リング状に接続し
て構成される周波数可変発振回路において、上記遅延回
路が第１の負荷トランジスタを共有する第１および第２
の増幅器と、第２の負荷トランジスタを共有する第３お
よび第４の増幅器と、上記第１から第４の増幅器の電流
量を制御する第１の可変電流源から構成され、第１から
第４の増幅器とグランドの間に第１の可変電流源が挿入
され、上記遅延回路の第１の入力端子が第１の増幅器の
入力端子に接続され、第２の入力端子が第４の増幅器の
入力端子に接続され、さらに、遅延回路の第１の出力端
子が第１および第２の増幅器の出力端子と第３の増幅器
の入力端子に接続され、遅延回路の第２の出力端子が第
３および第４の増幅器の出力端子と第２の増幅器の入力
端子に接続されることを特徴とする周波数可変発振回
路。 - 【請求項３】入力される電圧信号または電流信号に応じ
て遅延量が変化する遅延回路を複数段リング状に接続し
て構成される周波数可変発振回路において、上記遅延回
路が第１の負荷トランジスタを共有する第１および第２
の増幅器と、第２の負荷トランジスタを共有する第３お
よび第４の増幅器と、上記第１から第４の増幅器の電流
量を制御する第１の可変電流源から構成され、第１から
第４の増幅器と正電源の間に第１の可変電流源が挿入さ
れ、上記遅延回路の第１の入力端子が第１の増幅器の入
力端子に接続され、第２の入力端子が第４の増幅器の入
力端子に接続され、さらに遅延回路の第１の出力端子が
第１および第２の増幅器の出力端子と第３の増幅器の入
力端子に接続され、遅延回路の第２の出力端子が第３お
よび第４の増幅器の出力端子と第２の増幅器の入力端子
に接続されることを特徴とする周波数可変発振回路。 - 【請求項４】第１から第３の請求項に関する周波数可変
発振回路において、上記第１から第４の増幅器と第１お
よび第２の負荷トランジスタが互いに反対の導電性を有
するトランジスタにより構成され、第１の増幅器のゲー
ト端子と第１の負荷トランジスタのゲート端子が接続さ
れ、第４の増幅器のゲート端子と第２の負荷トランジス
タのゲート端子が接続されることを特徴とする周波数可
変発振回路。 - 【請求項５】第１から第４の請求項に関する周波数可変
発振回路において、第１および第４の増幅器の電圧電流
変換利得が第２および第３の増幅器の電圧電流変換利得
よりも大きいことを特徴とする周波数可変発振回路。 - 【請求項６】請求項５に関する周波数可変発振回路にお
いて、第１から第４の増幅器のゲート長を等しくし、第
２および第３の増幅器に対し第１および第４の増幅器の
ゲート幅を大きくすることを特徴とする周波数可変発振
回路。 - 【請求項７】第１の請求項に関する周波数可変発振回路
において、第１および第２の可変電流源の電圧電流変換
利得が第１から第４の増幅器の電圧電流変換利得よりも
大きいことを特徴とする周波数可変発振回路。 - 【請求項８】第２および第３の請求項に関する遅延回路
において、可変電流源の電圧電流変換利得が第１から第
４の増幅器の電圧電流変換利得よりも大きいことを特徴
とする周波数可変発振回路。 - 【請求項９】第１の入力端子と第２の入力端子に入力さ
れる信号の位相差を検出する位相比較器と、同位相比較
器の出力に応じて電荷を充放電するチャージポンプ回路
と、同チャージポンプ回路の出力信号を平滑化するルー
プフィルタと、同ループフィルタの出力信号により周波
数が制御される発振回路と、同発振回路が出力する信号
をＮ分の１に分周する分周器により構成される位相同期
回路において、基準信号を位相比較器の第１の入力端子
に入力し、分周器の出力信号を位相比較器の第２の入力
端子に入力し、さらに上記発振回路に第１から第８まで
の請求項のいずれかによる周波数可変発振回路を適用す
ることを特徴とする位相同期回路。 - 【請求項１０】クロック信号により動作する集積回路に
対し、上記集積回路の外部より供給される基準信号の周
波数を定数倍して、同集積回路の内部基準信号を生成す
るクロック生成回路が、第９の請求項に関する位相同期
回路により構成されることを特徴とするクロック生成回
路。 - 【請求項１１】互いに別の基板上に構成される第１およ
び第２の集積回路の間のデータ送受信に時において、第
１の集積回路の内部クロックと第２の集積回路の内部ク
ロックを同期させる位相調整回路が第９の請求項に関す
る位相同期回路により構成されることを特徴とした位相
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182312A JP2001358565A (ja) | 2000-06-13 | 2000-06-13 | 周波数可変発振回路およびそれを用いた位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182312A JP2001358565A (ja) | 2000-06-13 | 2000-06-13 | 周波数可変発振回路およびそれを用いた位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358565A true JP2001358565A (ja) | 2001-12-26 |
Family
ID=18683100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182312A Pending JP2001358565A (ja) | 2000-06-13 | 2000-06-13 | 周波数可変発振回路およびそれを用いた位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358565A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303554A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 論理レベル変換回路及びそれを用いた位相同期回路 |
| JP2008017007A (ja) * | 2006-07-04 | 2008-01-24 | Hitachi Ltd | 周波数可変発振器及びそれを用いた通信回路 |
| JP2010016810A (ja) * | 2008-06-30 | 2010-01-21 | Hynix Semiconductor Inc | リング発振器及びこれを用いるマルチ位相クロック補正回路 |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| US8072274B2 (en) | 2008-12-25 | 2011-12-06 | Renesas Electronics Corporation | Oscillation circuit |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
-
2000
- 2000-06-13 JP JP2000182312A patent/JP2001358565A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303554A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 論理レベル変換回路及びそれを用いた位相同期回路 |
| US7446614B2 (en) | 2005-04-15 | 2008-11-04 | Renesas Technology Corp. | Logical level converter and phase locked loop using the same |
| JP2008017007A (ja) * | 2006-07-04 | 2008-01-24 | Hitachi Ltd | 周波数可変発振器及びそれを用いた通信回路 |
| US7592877B2 (en) | 2006-07-04 | 2009-09-22 | Hitachi, Ltd. | Variable frequency oscillator and communication circuit with it |
| JP2010016810A (ja) * | 2008-06-30 | 2010-01-21 | Hynix Semiconductor Inc | リング発振器及びこれを用いるマルチ位相クロック補正回路 |
| US8570109B2 (en) | 2008-06-30 | 2013-10-29 | Hynix Semiconductor Inc. | Ring oscillator for generating oscillating clock signal |
| US8072274B2 (en) | 2008-12-25 | 2011-12-06 | Renesas Electronics Corporation | Oscillation circuit |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
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