JPH10335991A - 電圧制御リング発振器 - Google Patents
電圧制御リング発振器Info
- Publication number
- JPH10335991A JPH10335991A JP10114795A JP11479598A JPH10335991A JP H10335991 A JPH10335991 A JP H10335991A JP 10114795 A JP10114795 A JP 10114795A JP 11479598 A JP11479598 A JP 11479598A JP H10335991 A JPH10335991 A JP H10335991A
- Authority
- JP
- Japan
- Prior art keywords
- mixer
- output
- delay
- input
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Abstract
(57)【要約】
【課題】周波数同調が可能で、補間をしなくてもより多
くの出力位相を発生することのできる発振器を提供す
る。 【解決手段】本発明の一実施例によれば、本質的に対称
で、補間方式における系統的な時間誤差の影響を受けな
い発振器が提供される。発振器段は相互接続されて、従
来の限界である、１／（２×Ｎ×ＴD）より高い周波数
での発振を可能にする。周波数同調はリング発振器の各
段の遅延を電子的に変えることにより達成される。ミク
サ・セルは第１の入力と第２の遅延入力との重み付き総
和を行なう。遅延は、ミクサそれ自体の遅延から、ミク
サの遅延と遅延セルとの合計までの範囲にある。
くの出力位相を発生することのできる発振器を提供す
る。 【解決手段】本発明の一実施例によれば、本質的に対称
で、補間方式における系統的な時間誤差の影響を受けな
い発振器が提供される。発振器段は相互接続されて、従
来の限界である、１／（２×Ｎ×ＴD）より高い周波数
での発振を可能にする。周波数同調はリング発振器の各
段の遅延を電子的に変えることにより達成される。ミク
サ・セルは第１の入力と第２の遅延入力との重み付き総
和を行なう。遅延は、ミクサそれ自体の遅延から、ミク
サの遅延と遅延セルとの合計までの範囲にある。
Description
【０００１】
【産業上の利用分野】本発明は、モノリシック集積型発
振器に関する。より詳細には、本発明は、正確な多相出
力を提供する同調可能なリング発振器に関する。
振器に関する。より詳細には、本発明は、正確な多相出
力を提供する同調可能なリング発振器に関する。
【０００２】
【従来の技術】リング発振器は、通信システムにおいて
広く使用されてきた。図１は、従来のリング発振器１０
を示す。この発振器は、ループ内において全体として反
転するように接続された、それぞれゲート遅延ＴDを有
するＮ個のセル１２からなる。立上り論理遷移がリング
に沿って伝播すると、１周した後に立下りエッジにな
る。２周した後は再び立上りエッジになる。ループ内の
伝播時間がＮ×ＴDなので、生成される信号の周期は２
×Ｎ×ＴDになる。同様に、この回路は周波数、１／
（２×Ｎ×ＴD）で発振する。ＴDを調整しそれにより同
調可能な発振器を作成するために、様々な方法が利用さ
れてきた。
広く使用されてきた。図１は、従来のリング発振器１０
を示す。この発振器は、ループ内において全体として反
転するように接続された、それぞれゲート遅延ＴDを有
するＮ個のセル１２からなる。立上り論理遷移がリング
に沿って伝播すると、１周した後に立下りエッジにな
る。２周した後は再び立上りエッジになる。ループ内の
伝播時間がＮ×ＴDなので、生成される信号の周期は２
×Ｎ×ＴDになる。同様に、この回路は周波数、１／
（２×Ｎ×ＴD）で発振する。ＴDを調整しそれにより同
調可能な発振器を作成するために、様々な方法が利用さ
れてきた。
【０００３】図１のリング発振器１０からは、連結され
たそれぞれのセル１２から出力される合計Ｎ個の個別の
出力を得ることができる。各出力の真出力と相補出力と
が両方とも得られる場合は、２×Ｎ個の異なる出力クロ
ック位相を得ることができる。これらの位相のずれた各
クロック間の時間遅延は、１つのゲート遅延ＴDと等し
い。
たそれぞれのセル１２から出力される合計Ｎ個の個別の
出力を得ることができる。各出力の真出力と相補出力と
が両方とも得られる場合は、２×Ｎ個の異なる出力クロ
ック位相を得ることができる。これらの位相のずれた各
クロック間の時間遅延は、１つのゲート遅延ＴDと等し
い。
【０００４】多くの用途において、簡単な発振器の２×
Ｎ個の位相よりも多い遅延小区分を有することが望まし
い場合がある。たとえば、周波数が２．５ＧＨＺの発振
器を１００ピコ秒のゲート遅延ＴDを有するシステムで
使用する場合、発振器には、周波数が１／（２×２×１
００ピコ秒）＝２．５ＧＨｚとなるような２つのゲート
がなければならない。そのような２つのセル発振器は４
つの出力位相を有することになる。この発振器の用途
に、たとえば８相などの５つ以上の等間隔の位相が必要
な場合は、補間を提供するなんらかの方法が必要であ
る。
Ｎ個の位相よりも多い遅延小区分を有することが望まし
い場合がある。たとえば、周波数が２．５ＧＨＺの発振
器を１００ピコ秒のゲート遅延ＴDを有するシステムで
使用する場合、発振器には、周波数が１／（２×２×１
００ピコ秒）＝２．５ＧＨｚとなるような２つのゲート
がなければならない。そのような２つのセル発振器は４
つの出力位相を有することになる。この発振器の用途
に、たとえば８相などの５つ以上の等間隔の位相が必要
な場合は、補間を提供するなんらかの方法が必要であ
る。
【０００５】「1994 ISSCC Digest of Technical Paper
s」のページ58-9のT. Knottsその他による論文「A 500
MHz Time Digitizer IC with 15.625ps Resolution」に
は、ミクサ（混合器）を使ってこのような補間した位相
を駆動する回路が開示されている。ミクサの入力は、遅
延補償バッファ２４として働くように相互接続される。
図２ａは、補間器２６を使って追加の位相を生成するリ
ング発振器２０を示し、この補間器２６は、リング接続
されたセル２２によって生成されたエッジ間を補間する
ために使用される。
s」のページ58-9のT. Knottsその他による論文「A 500
MHz Time Digitizer IC with 15.625ps Resolution」に
は、ミクサ（混合器）を使ってこのような補間した位相
を駆動する回路が開示されている。ミクサの入力は、遅
延補償バッファ２４として働くように相互接続される。
図２ａは、補間器２６を使って追加の位相を生成するリ
ング発振器２０を示し、この補間器２６は、リング接続
されたセル２２によって生成されたエッジ間を補間する
ために使用される。
【０００６】図２ｂは、Ｎ＝２の特別な事例の補間発振
器２７を示す。中間位相（出力１,２）は、０度と９０
度の出力（出力１と出力２）の電圧間で平均をとること
により生成される。理想的な正弦波発振信号では、この
電圧は４５度において得られる。第２の平均化回路は、
９０度と１８０度の出力（出力２と出力１）の間で補間
を行い、出力２，１に１３５度で得られる電圧を生じ
る。
器２７を示す。中間位相（出力１,２）は、０度と９０
度の出力（出力１と出力２）の電圧間で平均をとること
により生成される。理想的な正弦波発振信号では、この
電圧は４５度において得られる。第２の平均化回路は、
９０度と１８０度の出力（出力２と出力１）の間で補間
を行い、出力２，１に１３５度で得られる電圧を生じ
る。
【０００７】実際の補間回路はすべて固有のゲート遅延
をもつため、位相の精度を維持するために、０度と９０
度の出力に遅延補償ダミー補間器２４が使用される。そ
れぞれの補間器２６の出力の真と相補両方の形を取るこ
とにより、得られる位相の数が二倍になる。この技術
は、それぞれの段が利用できる位相を２倍にする複数ラ
ンクの補間器２６によって任意に拡張することができ
る。
をもつため、位相の精度を維持するために、０度と９０
度の出力に遅延補償ダミー補間器２４が使用される。そ
れぞれの補間器２６の出力の真と相補両方の形を取るこ
とにより、得られる位相の数が二倍になる。この技術
は、それぞれの段が利用できる位相を２倍にする複数ラ
ンクの補間器２６によって任意に拡張することができ
る。
【０００８】外部補間器の手法にはいくつかの欠点があ
る。幅が広い間隔で補間すると、補間器出力における立
上り時間（ｄｖ）／（ｄｔ）が遅くなり、そのため次段
のジッタが大きくなる。さらに、ダミー補間器２４の遅
延と実際の補間器２６の遅延とを一致させるのが難し
い。これにより、わずかな系統的なタイミング誤差が生
じる。
る。幅が広い間隔で補間すると、補間器出力における立
上り時間（ｄｖ）／（ｄｔ）が遅くなり、そのため次段
のジッタが大きくなる。さらに、ダミー補間器２４の遅
延と実際の補間器２６の遅延とを一致させるのが難し
い。これにより、わずかな系統的なタイミング誤差が生
じる。
【０００９】R. Walkerによる米国特許第４，８８４，
０４１号「Fully Integrated High-Speed Voltage Cont
rolled Ring Oscillator」には、完全に統合され、周波
数同調可能で、信号と同調電圧の両方において完全差動
であるという利点を有するリング発振器が開示されてい
る。回路内の差動入力信号と差動出力信号の２本の線に
よって、オンチップ電源の雑音とクロストークが抑制さ
れる。各真の信号と相補信号とは個々に同様な雑音とク
ロストーク・パターンとを含むため、開示されたリング
発振器は、これらの真の信号と相補信号との間の差動信
号対を使用して雑音を抑制する。
０４１号「Fully Integrated High-Speed Voltage Cont
rolled Ring Oscillator」には、完全に統合され、周波
数同調可能で、信号と同調電圧の両方において完全差動
であるという利点を有するリング発振器が開示されてい
る。回路内の差動入力信号と差動出力信号の２本の線に
よって、オンチップ電源の雑音とクロストークが抑制さ
れる。各真の信号と相補信号とは個々に同様な雑音とク
ロストーク・パターンとを含むため、開示されたリング
発振器は、これらの真の信号と相補信号との間の差動信
号対を使用して雑音を抑制する。
【００１０】Walkerの開示したリング発振器の周波数同
調は、各発振器段の遅延を電子的に変化させることによ
り達成される。図３は、Walkerの開示したリング発振器
において遅延セルとしてそれぞれ使用できる電子的に可
変な遅延セル３０の概略図である。この可変遅延セル３
０は、遅延補間ミクサ３４に接続された遅延セル３２に
基づく。遅延補間ミクサ３４は、第１の入力３６と、遅
延セル３２によって遅延された第２の入力３８との重み
付き合計を実行する。アナログ同調入力３７は遅延補間
ミクサ３４の遅延を変えるよう調節することができ、そ
の結果、遅延が遅延補間ミクサ３４自体の遅延から遅延
補間ミクサ３４と遅延セル３２との遅延を合計した遅延
までの範囲になるようにすることができる。さらに、遅
延補間ミクサ３４の詳細を以下に検討する。
調は、各発振器段の遅延を電子的に変化させることによ
り達成される。図３は、Walkerの開示したリング発振器
において遅延セルとしてそれぞれ使用できる電子的に可
変な遅延セル３０の概略図である。この可変遅延セル３
０は、遅延補間ミクサ３４に接続された遅延セル３２に
基づく。遅延補間ミクサ３４は、第１の入力３６と、遅
延セル３２によって遅延された第２の入力３８との重み
付き合計を実行する。アナログ同調入力３７は遅延補間
ミクサ３４の遅延を変えるよう調節することができ、そ
の結果、遅延が遅延補間ミクサ３４自体の遅延から遅延
補間ミクサ３４と遅延セル３２との遅延を合計した遅延
までの範囲になるようにすることができる。さらに、遅
延補間ミクサ３４の詳細を以下に検討する。
【００１１】「1996 ISSCC Digest of Technical Paper
s」、pp 392〜393のRofougaranその他による論文「A 90
0MHZ CMOS LC-Oscillator with Quadrature Outputs」
には、インタリーブ式差動発振器が開示されており、こ
こで周波数は、統合インダクタＬとＦＥＴドレイン接合
容量Ｃとによって設定されるが、発振器を同調すること
はできない。
s」、pp 392〜393のRofougaranその他による論文「A 90
0MHZ CMOS LC-Oscillator with Quadrature Outputs」
には、インタリーブ式差動発振器が開示されており、こ
こで周波数は、統合インダクタＬとＦＥＴドレイン接合
容量Ｃとによって設定されるが、発振器を同調すること
はできない。
【００１２】「IEEE Journal of Solid-State Circuit
s」Vol.28、No.12、1993年12月、pp.1273〜1282のManea
tisその他の論文「Precise Delay Generation Using Co
upleOscillators」には、同調することはできるがシン
グルエンド型のインタリーブ式発振器が開示されてい
る。同調は、電流スタービングＣＭＯＳ技術を利用して
行われる。完全差動相互接続手法の利点を有しかつ周波
数同調が可能で位相差が小さい発振器の設計があると有
利である。
s」Vol.28、No.12、1993年12月、pp.1273〜1282のManea
tisその他の論文「Precise Delay Generation Using Co
upleOscillators」には、同調することはできるがシン
グルエンド型のインタリーブ式発振器が開示されてい
る。同調は、電流スタービングＣＭＯＳ技術を利用して
行われる。完全差動相互接続手法の利点を有しかつ周波
数同調が可能で位相差が小さい発振器の設計があると有
利である。
【００１３】
【発明が解決しようとする課題】本発明は、周波数同調
が可能で、補間をしなくてもより多くの出力位相を発生
することのできる発振器を提供することを目的とする。
が可能で、補間をしなくてもより多くの出力位相を発生
することのできる発振器を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によれば、追加の
段を利用して外部の補間器に依存せずにより多くの出力
位相を生成するリング発振器が開示される。このリング
発振器は、本質的に対称であり、補間器手法の系統的な
時間誤差の影響を受けない。発振器段は、発振周波数が
従来の制限、１／（２×Ｎ×ＴD）よりも高くなるよう
に相互接続される。
段を利用して外部の補間器に依存せずにより多くの出力
位相を生成するリング発振器が開示される。このリング
発振器は、本質的に対称であり、補間器手法の系統的な
時間誤差の影響を受けない。発振器段は、発振周波数が
従来の制限、１／（２×Ｎ×ＴD）よりも高くなるよう
に相互接続される。
【００１５】改良したリング発振器は、発振器段の間の
所定の時間間隔が、個々の段の遅延よりも短くなるよう
に交互に配置された段を含む。発振器周波数はやはり調
整可能であり、段の時間間隔は、同調範囲全体にわたり
一定のままである。これにより、エッジ間隔ＴEを、補
間器を利用せずに実現可能なゲート遅延ＴDよりも短く
することができる。
所定の時間間隔が、個々の段の遅延よりも短くなるよう
に交互に配置された段を含む。発振器周波数はやはり調
整可能であり、段の時間間隔は、同調範囲全体にわたり
一定のままである。これにより、エッジ間隔ＴEを、補
間器を利用せずに実現可能なゲート遅延ＴDよりも短く
することができる。
【００１６】
【実施例】従来のリング発振器では、各段が次の段と直
列に接続される。インタリーブ式のリング発振器では、
それぞれの段が複数の入力を有し、その入力は、他の複
数の段の出力と接続される。段をインタリーブ式構造で
相互接続することによって、以下に説明するように、従
来の発振器の２×Ｎ個の位相よりも多い遅延小区分を達
成することができる。
列に接続される。インタリーブ式のリング発振器では、
それぞれの段が複数の入力を有し、その入力は、他の複
数の段の出力と接続される。段をインタリーブ式構造で
相互接続することによって、以下に説明するように、従
来の発振器の２×Ｎ個の位相よりも多い遅延小区分を達
成することができる。
【００１７】図４ａは、インタリーブ式リング発振器４
０の簡略化した回路図を示す。図４ｂは、図４ａに示し
た遅延補間ミクサ・セル４２間の対称的相互接続の概略
的な信号流れ図を示す。４つの段Ａ−Ｄはそれぞれ、図
３に示した遅延補間ミクサ３４と類似の単純な遅延補間
ミクサである。インタリーブ式リング発振器４０の各段
４６は、２つの入力１３６および１３８と１つの出力３
９を有する遅延補間ミクサ・セル４２を含む。
０の簡略化した回路図を示す。図４ｂは、図４ａに示し
た遅延補間ミクサ・セル４２間の対称的相互接続の概略
的な信号流れ図を示す。４つの段Ａ−Ｄはそれぞれ、図
３に示した遅延補間ミクサ３４と類似の単純な遅延補間
ミクサである。インタリーブ式リング発振器４０の各段
４６は、２つの入力１３６および１３８と１つの出力３
９を有する遅延補間ミクサ・セル４２を含む。
【００１８】図４ａと図４ｂに示したように、遅延補間
ミクサ・セル４２はそれぞれ他の２つの遅延補間ミクサ
・セル４２に接続され、それぞれの遅延補間ミクサ・セ
ル４２の２つの入力が、２つの他のセルの出力と接続さ
れ、それぞれの遅延補間ミクサ・セル４２の出力が、他
の２つの遅延補間ミクサ・セル４２の入力を駆動する。
各セル４２の一方の入力１３８は、すぐ左側の段４６の
出力３９と接続される。セル４２の他方の入力１３６
は、対向するセル４２の出力と接続される。たとえば、
段Ｃの第１の入力１３６は、段Ａの出力３９に接続さ
れ、段Ｃの第２の入力１３８は段Ｂの出力３９に接続さ
れ、段Ｃの出力３９は段Ａの入力１３６と段Ｄの入力１
３８に接続される。段Ａの入力１３６は、段Ｃの出力３
９からの入力信号を反転することに注意されたい。
ミクサ・セル４２はそれぞれ他の２つの遅延補間ミクサ
・セル４２に接続され、それぞれの遅延補間ミクサ・セ
ル４２の２つの入力が、２つの他のセルの出力と接続さ
れ、それぞれの遅延補間ミクサ・セル４２の出力が、他
の２つの遅延補間ミクサ・セル４２の入力を駆動する。
各セル４２の一方の入力１３８は、すぐ左側の段４６の
出力３９と接続される。セル４２の他方の入力１３６
は、対向するセル４２の出力と接続される。たとえば、
段Ｃの第１の入力１３６は、段Ａの出力３９に接続さ
れ、段Ｃの第２の入力１３８は段Ｂの出力３９に接続さ
れ、段Ｃの出力３９は段Ａの入力１３６と段Ｄの入力１
３８に接続される。段Ａの入力１３６は、段Ｃの出力３
９からの入力信号を反転することに注意されたい。
【００１９】各ミクサ・セル４２ａ〜４２ｄにおいて、
２つの入力１３６と１３８は、所定の重み付けで結合さ
れる。各段Ａ〜Ｄの出力３９は、段の各入力からの寄与
を含む。好ましい実施例において、それぞれのミクサ・
セルの２つの入力１３６と１３８は、等しい重み付けで
結合され、したがって段の出力は、２つの入力の平均に
なる。
２つの入力１３６と１３８は、所定の重み付けで結合さ
れる。各段Ａ〜Ｄの出力３９は、段の各入力からの寄与
を含む。好ましい実施例において、それぞれのミクサ・
セルの２つの入力１３６と１３８は、等しい重み付けで
結合され、したがって段の出力は、２つの入力の平均に
なる。
【００２０】その結果、４段インタリーブ式リング発振
器４０は、従来の限界、１／（２×Ｎ×ＴD）よりも高
い１．５／（８×ＴD）の周波数で発振することができ
る。以下に、発振周波数を、４つの段Ａ〜Ｄがインタリ
ーブ式リング発振器４０と同様に相互接続された同調可
能なインタリーブ式リング発振器９０（図５）の１つの
同調状態（式１）に関して説明する。
器４０は、従来の限界、１／（２×Ｎ×ＴD）よりも高
い１．５／（８×ＴD）の周波数で発振することができ
る。以下に、発振周波数を、４つの段Ａ〜Ｄがインタリ
ーブ式リング発振器４０と同様に相互接続された同調可
能なインタリーブ式リング発振器９０（図５）の１つの
同調状態（式１）に関して説明する。
【００２１】また、インタリーブ式リング発振器４０
は、外部補間器に依存せずに多くの出力位相を生成す
る。出力３９が同一の段Ａ〜Ｄによって生成されるた
め、出力が均一な間隔の位相を有するように補間器２６
とダミー補間器２４（図２ａ、２ｂ）の遅延を一致させ
る必要がない。図４ａと図４ｂに示したインタリーブ式
リング発振器４０は同調可能ではないが、外部補間器で
起こるような位相間隔の問題はない。
は、外部補間器に依存せずに多くの出力位相を生成す
る。出力３９が同一の段Ａ〜Ｄによって生成されるた
め、出力が均一な間隔の位相を有するように補間器２６
とダミー補間器２４（図２ａ、２ｂ）の遅延を一致させ
る必要がない。図４ａと図４ｂに示したインタリーブ式
リング発振器４０は同調可能ではないが、外部補間器で
起こるような位相間隔の問題はない。
【００２２】図４ａの４セル・リング発振器４０を考察
する１つの方法は、図４ｂに示したように直角位相で作
動する交差結合された一対の「２リング」発振器として
である。セルＡとＣが０度と１８０度の位相で作動し、
セルＢとＤは９０度と２７０度の位相で作動する。さら
に、セルＢをＣに、ＣをＤに、ＤをＡに、ＡをＢにそれ
ぞれ対称的に交差結合することによって、２つの「２
段」リング発振器が構成される。２つの「２段」リング
発振器は、互いにロックされたままであり、すなわち
「インタリーブ」される。
する１つの方法は、図４ｂに示したように直角位相で作
動する交差結合された一対の「２リング」発振器として
である。セルＡとＣが０度と１８０度の位相で作動し、
セルＢとＤは９０度と２７０度の位相で作動する。さら
に、セルＢをＣに、ＣをＤに、ＤをＡに、ＡをＢにそれ
ぞれ対称的に交差結合することによって、２つの「２
段」リング発振器が構成される。２つの「２段」リング
発振器は、互いにロックされたままであり、すなわち
「インタリーブ」される。
【００２３】図４ａおよび４ｂは、４つのミクサ・セル
４２を相互接合する好ましい方法を示す。これらの図に
おいて、「Ａ」のミクサ・セル４２ａは、ミクサ・セル
ＤおよびＣによって駆動されるように示される。しかし
ながら、多数のミクサ・セル４２を相互接続してリング
発振器４０を構成することができる方法はいくつかあ
る。たとえば、ミクサ・セルＡは、ミクサ・セルＢとＣ
でもミクサ・セルＢとＤでも駆動することができる。し
かしながら、以下に検討するようなミクサ・セル４２を
相互接続するいくつかの方法が、他の方法よりも好まし
い。
４２を相互接合する好ましい方法を示す。これらの図に
おいて、「Ａ」のミクサ・セル４２ａは、ミクサ・セル
ＤおよびＣによって駆動されるように示される。しかし
ながら、多数のミクサ・セル４２を相互接続してリング
発振器４０を構成することができる方法はいくつかあ
る。たとえば、ミクサ・セルＡは、ミクサ・セルＢとＣ
でもミクサ・セルＢとＤでも駆動することができる。し
かしながら、以下に検討するようなミクサ・セル４２を
相互接続するいくつかの方法が、他の方法よりも好まし
い。
【００２４】図５は、表１の第１列に示したような４段
の同調可能なインタリーブ式リング発振器９０の好まし
い実施例を示す。各段１４６は、出力１３９ａを有する
２重ミクサ・セル７２を含む。また、２重ミクサ・セル
７２の出力は、遅延セル７４に接続される。遅延セル７
４は、遅延セル７４の遅延によって出力１３９ａに対し
て遅延される第２の出力１３９ｂを生成する。各２重ミ
クサ・セル７２は、４つの入力Ｘ、Ｙ、ＸDおよびＹDを
有する。また、各２重ミクサ・セル７２は、同調入力７
３を有する。４つの２重ミクサ・セル７２の同調入力７
３は、発振器同調入力７６に接続される。後で説明する
ように、発振器同調入力７６によって、同調可能なイン
タリーブ式リング発振器９０の動作周波数が調節され
る。４段の同調可能なインタリーブ式リング発振器９０
の各段において、遅延セル７４の前と後で出力信号１３
９ａと１３９ｂが取られ、出力信号Ａ、Ｂ、ＣおよびＤ
と、遅延出力信号ＡD、ＢD、ＣDおよびＤDを提供する。
の同調可能なインタリーブ式リング発振器９０の好まし
い実施例を示す。各段１４６は、出力１３９ａを有する
２重ミクサ・セル７２を含む。また、２重ミクサ・セル
７２の出力は、遅延セル７４に接続される。遅延セル７
４は、遅延セル７４の遅延によって出力１３９ａに対し
て遅延される第２の出力１３９ｂを生成する。各２重ミ
クサ・セル７２は、４つの入力Ｘ、Ｙ、ＸDおよびＹDを
有する。また、各２重ミクサ・セル７２は、同調入力７
３を有する。４つの２重ミクサ・セル７２の同調入力７
３は、発振器同調入力７６に接続される。後で説明する
ように、発振器同調入力７６によって、同調可能なイン
タリーブ式リング発振器９０の動作周波数が調節され
る。４段の同調可能なインタリーブ式リング発振器９０
の各段において、遅延セル７４の前と後で出力信号１３
９ａと１３９ｂが取られ、出力信号Ａ、Ｂ、ＣおよびＤ
と、遅延出力信号ＡD、ＢD、ＣDおよびＤDを提供する。
【００２５】インタリーブ式リング発振器９０の実施例
において、図５（ならびに、後で検討する図８）に示し
たシングルエンド型の入力と出力がそれぞれ、２導体差
動接続として実施される。しかしながら、図を簡素化す
るために１つのシングルエンド型接続だけを示す。
において、図５（ならびに、後で検討する図８）に示し
たシングルエンド型の入力と出力がそれぞれ、２導体差
動接続として実施される。しかしながら、図を簡素化す
るために１つのシングルエンド型接続だけを示す。
【００２６】好ましい４段の同調可能なインタリーブ式
リング発振器９０の段Ａ、Ｂ、ＣおよびＤは、各段の非
遅延入力ＸおよびＹが図４ｂに示した他の２つの段の非
遅延出力１３９ａに接続され、各段の遅延入力ＸDおよ
びＹDが図４ｂに示した他の２つの段の遅延出力１３９
ｂに接続されるように相互接続される。たとえば、段Ａ
の入力Ｘ、ＸD、ＹおよびＹDは、段Ｃの出力ＣおよびＣ
Dと、段Ｄの出力ＤおよびＤDにそれぞれ接続される。同
様に、段Ｂへの入力は、段Ｄの出力ＤおよびＤDと、段
ＡのＡおよびＡDに接続され、段Ｃの入力は、段Ａの出
力ＡおよびＡDと、段Ｂの出力ＢおよびＢDに接続され、
段Ｄの入力は、段Ｂの出力ＢおよびＢDと、段Ｃの出力
ＣおよびＣDに接続される。
リング発振器９０の段Ａ、Ｂ、ＣおよびＤは、各段の非
遅延入力ＸおよびＹが図４ｂに示した他の２つの段の非
遅延出力１３９ａに接続され、各段の遅延入力ＸDおよ
びＹDが図４ｂに示した他の２つの段の遅延出力１３９
ｂに接続されるように相互接続される。たとえば、段Ａ
の入力Ｘ、ＸD、ＹおよびＹDは、段Ｃの出力ＣおよびＣ
Dと、段Ｄの出力ＤおよびＤDにそれぞれ接続される。同
様に、段Ｂへの入力は、段Ｄの出力ＤおよびＤDと、段
ＡのＡおよびＡDに接続され、段Ｃの入力は、段Ａの出
力ＡおよびＡDと、段Ｂの出力ＢおよびＢDに接続され、
段Ｄの入力は、段Ｂの出力ＢおよびＢDと、段Ｃの出力
ＣおよびＣDに接続される。
【００２７】４段のインタリーブ式リング発振器では、
表１に示したように、２重ミクサ・セル７２を相互接続
する異なる３つの方法がある。この表は、また、セル遅
延ＴDに関して、それぞれの４段インタリーブ式リング
発振器ごとに生じた位相遅延ＴEを示す。後で検討する
ように、２重ミクサ・セル７２間の相互接続のいくつか
の方法は、他の方法よりも好ましい。入力の反転に関し
て後で説明するように、プライム記号’は、反転入力を
示すために使用される。たとえば、表１の第１列におい
て、Ｃ’は、段Ａへの入力として段Ｃの出力信号の反転
が使用されていることを示す。
表１に示したように、２重ミクサ・セル７２を相互接続
する異なる３つの方法がある。この表は、また、セル遅
延ＴDに関して、それぞれの４段インタリーブ式リング
発振器ごとに生じた位相遅延ＴEを示す。後で検討する
ように、２重ミクサ・セル７２間の相互接続のいくつか
の方法は、他の方法よりも好ましい。入力の反転に関し
て後で説明するように、プライム記号’は、反転入力を
示すために使用される。たとえば、表１の第１列におい
て、Ｃ’は、段Ａへの入力として段Ｃの出力信号の反転
が使用されていることを示す。
【００２８】
【表１】
【００２９】図６に、４段同調可能インタリーブ式リン
グ発振器９０に使用される２重入力ミクサ７２の好まし
い構成を示す。２重入力ミクサ７２は、図３に示した遅
延補間ミクサ・セル３４に基づく。図６に示した回路が
理解しやすいように、最初に、図３に示した補間ミクサ
・セル３４の周波数同調を詳しく説明する。
グ発振器９０に使用される２重入力ミクサ７２の好まし
い構成を示す。２重入力ミクサ７２は、図３に示した遅
延補間ミクサ・セル３４に基づく。図６に示した回路が
理解しやすいように、最初に、図３に示した補間ミクサ
・セル３４の周波数同調を詳しく説明する。
【００３０】図３において、アナログ同調入力３７が、
左側の差動トランジスタ対３３ａと右側の差動トランジ
スタ対３３ｂとの間で相対電流を調節する。同調範囲の
一方の端で、左側のトランジスタ対３３ａが完全に導通
しており、右側のトランジスタ対３３ｂはほとんど導通
しておらず、その結果、電流源３５からのほとんどすべ
ての電流が、遅延補間ミクサ３４の左側半分３３ａを通
る。その結果、入力電圧３６に応じて共通コレクタ抵抗
３１の両端に出力電圧が生じる。この結果、ミクサの遅
延は、遅延補間ミクサ３４自体の遅延と等しくなる。同
調範囲の他方の端では、左側のトランジスタ対３３ａが
ほとんど導通しておらず、右側のトランジスタ対３３ｂ
が完全に導通しており、電流源３５からのほとんどすべ
ての電流が遅延補間ミクサ３４の右側半分３３ｂを流れ
る。したがって、遅延セル３２によって遅延された入力
電圧に応じて、コレクタ抵抗３１の両端に出力電圧が生
じる。その結果、ミクサの遅延が、遅延補間ミクサ３４
と遅延セル３２の両方の遅延の合計と等しくなる。同調
範囲の他の部分では、トランジスタ対３３ａと３３ｂが
両方とも導通しているとき、入力電圧３６と遅延セル３
２により遅延された入力電圧の重み付き合計に応じて、
コレクタ抵抗３１の両端に出力電圧が生じる。重み付け
は、同調電圧３７に依存する。
左側の差動トランジスタ対３３ａと右側の差動トランジ
スタ対３３ｂとの間で相対電流を調節する。同調範囲の
一方の端で、左側のトランジスタ対３３ａが完全に導通
しており、右側のトランジスタ対３３ｂはほとんど導通
しておらず、その結果、電流源３５からのほとんどすべ
ての電流が、遅延補間ミクサ３４の左側半分３３ａを通
る。その結果、入力電圧３６に応じて共通コレクタ抵抗
３１の両端に出力電圧が生じる。この結果、ミクサの遅
延は、遅延補間ミクサ３４自体の遅延と等しくなる。同
調範囲の他方の端では、左側のトランジスタ対３３ａが
ほとんど導通しておらず、右側のトランジスタ対３３ｂ
が完全に導通しており、電流源３５からのほとんどすべ
ての電流が遅延補間ミクサ３４の右側半分３３ｂを流れ
る。したがって、遅延セル３２によって遅延された入力
電圧に応じて、コレクタ抵抗３１の両端に出力電圧が生
じる。その結果、ミクサの遅延が、遅延補間ミクサ３４
と遅延セル３２の両方の遅延の合計と等しくなる。同調
範囲の他の部分では、トランジスタ対３３ａと３３ｂが
両方とも導通しているとき、入力電圧３６と遅延セル３
２により遅延された入力電圧の重み付き合計に応じて、
コレクタ抵抗３１の両端に出力電圧が生じる。重み付け
は、同調電圧３７に依存する。
【００３１】図６に示した２重入力ミクサ７２は、４つ
の差動入力対８２を結合し、２重入力ミクサ７２の右側
半分７３ｂと左側半分７３ａを含む２つの相互接続され
た遅延補間ミクサ３４と見なすことができる。遅延補間
ミクサ３４は両方とも、共通コレクタ抵抗８１に給電し
て出力電圧１３９を生成する。２重入力ミクサ７２はそ
れぞれ、１つの同調入力８４、Ｘ、ＸD、Ｙ、ＹDと名付
けられた４つの差動入力８２、Ｚと名付けた差動出力１
３９ａを有する。電流源７９ａと７９ｂは、２重入力ミ
クサ７２の左側半分７３ａと右側半分７３ｂにそれぞれ
接続される。後で説明するように、コレクタ抵抗８１を
流れる全電流が、電流源７９ａと７９ｂに等分される。
インタリーブ式リング発振器内で実施されるとき、隣の
段１４６からの出力１３９ａの１つとその遅延出力１３
９ｂが、差動入力８２ＸおよびＸDにそれぞれ接続さ
れ、もう１つの隣の段１４６からの第２の出力１３９ａ
とその遅延出力１３９ｂが、差動入力８２ＹとＹDにそ
れぞれ接続される。
の差動入力対８２を結合し、２重入力ミクサ７２の右側
半分７３ｂと左側半分７３ａを含む２つの相互接続され
た遅延補間ミクサ３４と見なすことができる。遅延補間
ミクサ３４は両方とも、共通コレクタ抵抗８１に給電し
て出力電圧１３９を生成する。２重入力ミクサ７２はそ
れぞれ、１つの同調入力８４、Ｘ、ＸD、Ｙ、ＹDと名付
けられた４つの差動入力８２、Ｚと名付けた差動出力１
３９ａを有する。電流源７９ａと７９ｂは、２重入力ミ
クサ７２の左側半分７３ａと右側半分７３ｂにそれぞれ
接続される。後で説明するように、コレクタ抵抗８１を
流れる全電流が、電流源７９ａと７９ｂに等分される。
インタリーブ式リング発振器内で実施されるとき、隣の
段１４６からの出力１３９ａの１つとその遅延出力１３
９ｂが、差動入力８２ＸおよびＸDにそれぞれ接続さ
れ、もう１つの隣の段１４６からの第２の出力１３９ａ
とその遅延出力１３９ｂが、差動入力８２ＹとＹDにそ
れぞれ接続される。
【００３２】２重入力ミクサ７２の左側半分７３ａおよ
び右側半分７３ｂと、電流源７９ａおよび７９ｂを介し
て等しい電流ｉ1およびｉ2が流されるため、出力１３９
ａＺにおいて、ＸとＹの相対的な寄与とＸDとＹDの相対
的な寄与とは等しく重み付けされたままである。したが
って、各段１４６に入る２つ非遅延入力対１３９ａは、
２重入力ミクサ７２によって等しく重み付けされて平均
化される。また、２つの遅延入力対１３９ｂは、２重入
力ミクサ７２によって等しく重み付けされて平均化され
る。代替として、電流ｉ1とｉ2の比率を１以外の値に設
定することによって、入力対を等しくならないように重
み付けすることもできる。
び右側半分７３ｂと、電流源７９ａおよび７９ｂを介し
て等しい電流ｉ1およびｉ2が流されるため、出力１３９
ａＺにおいて、ＸとＹの相対的な寄与とＸDとＹDの相対
的な寄与とは等しく重み付けされたままである。したが
って、各段１４６に入る２つ非遅延入力対１３９ａは、
２重入力ミクサ７２によって等しく重み付けされて平均
化される。また、２つの遅延入力対１３９ｂは、２重入
力ミクサ７２によって等しく重み付けされて平均化され
る。代替として、電流ｉ1とｉ2の比率を１以外の値に設
定することによって、入力対を等しくならないように重
み付けすることもできる。
【００３３】好ましい実施例において、入力対ＸとＸD
の重みの合計は０．５であり、これは入力対ＹとＹDに
も同じことが当てはまる。したがって、「Ｘ」の出力に
対する寄与と「Ｙ」の出力に対する情報寄与は、５０：
５０の比率で一定に維持される。たとえば、図５におい
て、段Ａに関して、段ＣおよびＤからの入力信号は、段
Ａの入力ＸDとＹDに接続された信号ＣDとＤDだけでな
く、段Ａの入力ＸとＹに接続された信号ＣとＤを利用し
て平均化される。段１４６の出力と入力は、一定量だけ
完全に結合されたままである。したがって、４つの段１
４６は、同調範囲全体に渡って均一に結合され、その結
果完全な差動同調システムが得られる。
の重みの合計は０．５であり、これは入力対ＹとＹDに
も同じことが当てはまる。したがって、「Ｘ」の出力に
対する寄与と「Ｙ」の出力に対する情報寄与は、５０：
５０の比率で一定に維持される。たとえば、図５におい
て、段Ａに関して、段ＣおよびＤからの入力信号は、段
Ａの入力ＸDとＹDに接続された信号ＣDとＤDだけでな
く、段Ａの入力ＸとＹに接続された信号ＣとＤを利用し
て平均化される。段１４６の出力と入力は、一定量だけ
完全に結合されたままである。したがって、４つの段１
４６は、同調範囲全体に渡って均一に結合され、その結
果完全な差動同調システムが得られる。
【００３４】図６の２重入力ミクサ７２を再び参照する
と、同調入力８４αを１〜−１の間で調整するとき、２
重入力ミクサ７２の出力Ｚの入力対ＸとＹ、およびＸD
とＹDに与えられる相対重み付けが変化する。同調入力
８４αを１〜−１の間で変化させることにより、ミクサ
・セル７２の左側半分７３ａが入力ＸとＸDの比率を変
化させ、右側半分７３ｂが入力ＹとＹDの比率を変化さ
せる。
と、同調入力８４αを１〜−１の間で調整するとき、２
重入力ミクサ７２の出力Ｚの入力対ＸとＹ、およびＸD
とＹDに与えられる相対重み付けが変化する。同調入力
８４αを１〜−１の間で変化させることにより、ミクサ
・セル７２の左側半分７３ａが入力ＸとＸDの比率を変
化させ、右側半分７３ｂが入力ＹとＹDの比率を変化さ
せる。
【００３５】α＝−１のとき、Ｚは、ほぼＸDとＹDだけ
であり、本質的にＸとＹの寄与はない。α＝１のとき、
ＺはほぼＸとＹだけであり、本質的にＸDとＹDの寄与は
ない。２重入力ミクサ７２の周波数は、それぞれの２重
入力ミクサ７２の遅延が最大となる周波数ｆminから、
それぞれの２重入力ミクサ７２の遅延が最小となる周波
数ｆmaxまで連続的に同調可能である。同調範囲の他の
部分では、２重入力ミクサ７２の周波数はｆminとｆmax
の間にある。周波数は、非遅延入力ＸおよびＹと遅延入
力ＸDおよびＹDの各段１４６の出力への相対的な寄与に
依存する。同調入力８４αが１のとき、駆動トランジス
タＱ９およびＱ１１には、ｉ1とｉ2に等しい電流が流れ
る。その結果、トランジスタ対Ｑ１とＱ２およびＱ５と
Ｑ６は完全に導通し、トランジスタ対Ｑ３とＱ４および
Ｑ７とＱ８はほとんど導通しなくなる。この場合、出力
Ｚは、入力ＸおよびＹからのみ等しく導出される。ミク
サ遅延をＴDMで示し、図５と表１の好ましい４段発振器
９０の位相遅延ＴEがＴDM／１．５であることを起想す
ると、発振周波数は次の式で与えられる。
であり、本質的にＸとＹの寄与はない。α＝１のとき、
ＺはほぼＸとＹだけであり、本質的にＸDとＹDの寄与は
ない。２重入力ミクサ７２の周波数は、それぞれの２重
入力ミクサ７２の遅延が最大となる周波数ｆminから、
それぞれの２重入力ミクサ７２の遅延が最小となる周波
数ｆmaxまで連続的に同調可能である。同調範囲の他の
部分では、２重入力ミクサ７２の周波数はｆminとｆmax
の間にある。周波数は、非遅延入力ＸおよびＹと遅延入
力ＸDおよびＹDの各段１４６の出力への相対的な寄与に
依存する。同調入力８４αが１のとき、駆動トランジス
タＱ９およびＱ１１には、ｉ1とｉ2に等しい電流が流れ
る。その結果、トランジスタ対Ｑ１とＱ２およびＱ５と
Ｑ６は完全に導通し、トランジスタ対Ｑ３とＱ４および
Ｑ７とＱ８はほとんど導通しなくなる。この場合、出力
Ｚは、入力ＸおよびＹからのみ等しく導出される。ミク
サ遅延をＴDMで示し、図５と表１の好ましい４段発振器
９０の位相遅延ＴEがＴDM／１．５であることを起想す
ると、発振周波数は次の式で与えられる。
【００３６】 ｆ＝(1.5／8)×(１／ＴDM) (1)
【００３７】これは、最大動作周波数ｆmaxである。
【００３８】同調入力８４αが−１のとき、駆動トラン
ジスタＱ１０とＱ１２には、ほぼｉ1とｉ2に等しい電流
が流れる。この結果、トランジスタ対Ｑ１とＱ２および
Ｑ５とＱ６はほとんど導通せず、トランジスタ対Ｑ３と
Ｑ４およびＱ７とＱ８が完全に導通する。この場合、出
力Ｚは、入力ＸDとＹDからのみ等しく導出される。
ジスタＱ１０とＱ１２には、ほぼｉ1とｉ2に等しい電流
が流れる。この結果、トランジスタ対Ｑ１とＱ２および
Ｑ５とＱ６はほとんど導通せず、トランジスタ対Ｑ３と
Ｑ４およびＱ７とＱ８が完全に導通する。この場合、出
力Ｚは、入力ＸDとＹDからのみ等しく導出される。
【００３９】 ｆmin＝(1.5／8)×(1／(ＴDM＋ＴDC)) (2)
【００４０】これにより、最も低い周波数で発振するイ
ンタリーブ式発振器が実現され、ここでＴDCは、遅延セ
ル７４の遅延である。
ンタリーブ式発振器が実現され、ここでＴDCは、遅延セ
ル７４の遅延である。
【００４１】図６において、２重入力ミクサ７２は、ま
ず、ＸとＸDの間とＹとＹDの間で可変重み付き（すなわ
ち同調）合計し、次に（Ｘ＋ＸD）と（Ｙ＋ＹD）の間で
固定重み付き合計する。代替として、図６に示した回路
を、ＸとＹの間の固定重み付き合計とＸDとＹDの間の固
定重み付き合計を等しく行った後で、（Ｘ＋ＸD）と
（Ｙ＋ＹD）の間の可変重み付き（すなわち同調）合計
を行うように構成することもできる。
ず、ＸとＸDの間とＹとＹDの間で可変重み付き（すなわ
ち同調）合計し、次に（Ｘ＋ＸD）と（Ｙ＋ＹD）の間で
固定重み付き合計する。代替として、図６に示した回路
を、ＸとＹの間の固定重み付き合計とＸDとＹDの間の固
定重み付き合計を等しく行った後で、（Ｘ＋ＸD）と
（Ｙ＋ＹD）の間の可変重み付き（すなわち同調）合計
を行うように構成することもできる。
【００４２】以上検討したように、インタリーブ式リン
グ発振器の複数の段１４６を相互接続するトポロジーと
呼ばれる方法は多数ある。たとえば、４段インタリーブ
式リング発振器では、表１に示したように、２重入力ミ
クサ・セル７２を相互接続する方法が３つある。
グ発振器の複数の段１４６を相互接続するトポロジーと
呼ばれる方法は多数ある。たとえば、４段インタリーブ
式リング発振器では、表１に示したように、２重入力ミ
クサ・セル７２を相互接続する方法が３つある。
【００４３】好ましい相互接続のトポロジーは、高調波
を生成するために必要な位相が、発振器が基本周波数で
発振するのに必要な位相よりも２〜３倍高くなるような
ものである。この条件が満たされるとき、インタリーブ
式リング発振器を構成する段１４６の周波数ロールオフ
により、次の高調波の周波数において、高調波周波数で
の発振を支援できないほど大きな利得の損失が起こる。
これにより、基本周波数で動作が安定する。図５に示し
た好ましい４段インタリーブ式リング発振器９０は、シ
ミュレ−ションと測定の両方により、安定していること
が示された。
を生成するために必要な位相が、発振器が基本周波数で
発振するのに必要な位相よりも２〜３倍高くなるような
ものである。この条件が満たされるとき、インタリーブ
式リング発振器を構成する段１４６の周波数ロールオフ
により、次の高調波の周波数において、高調波周波数で
の発振を支援できないほど大きな利得の損失が起こる。
これにより、基本周波数で動作が安定する。図５に示し
た好ましい４段インタリーブ式リング発振器９０は、シ
ミュレ−ションと測定の両方により、安定していること
が示された。
【００４４】最も低いスプリアス周波数モードは、基本
モードの２倍の周波数である。この周波数はほぼ段１４
６の利得帯域幅曲線により低下する。４セルインタリー
ブ式発振器では、他の２つのトポロジー（表１の２列と
３列）が可能である。たとえば、出力Ａを、入力Ｂ’と
Ｃ’あるいは入力ＢとＤ’から導出することができる。
このような接続は、それぞれ、ＴE＝ＴD／２．５とＴE
＝ＴD／４の位相遅延を生じる。しかしながら、これら
のトポロジーで段を相互接続すると、リング発振器が基
本周波数以外の周波数で発振することを可能にする。そ
のような望ましくないモードを有する発振器の可能性
は、表１において「やや有り得る」または「有り得る」
として示される。この場合、段が表で示されたように相
互接続されたとき、発振器は、増幅器の利得プロファイ
ル内に生ずるスプリアス・モードの発振を有する。シミ
ュレ−ションにおいて、これらの代替トポロジーは、リ
ング発振器を同調するときの様々なモード間のホッピン
グを示す。利得プロファイル内に生ずるスプリアス・モ
ードの発振を有するいくつかのインタリーブ式リング発
振器の実施例では、発振器を、所望の周波数で確実に発
振するよう既知の状態に事前設定しなければならない。
モードの２倍の周波数である。この周波数はほぼ段１４
６の利得帯域幅曲線により低下する。４セルインタリー
ブ式発振器では、他の２つのトポロジー（表１の２列と
３列）が可能である。たとえば、出力Ａを、入力Ｂ’と
Ｃ’あるいは入力ＢとＤ’から導出することができる。
このような接続は、それぞれ、ＴE＝ＴD／２．５とＴE
＝ＴD／４の位相遅延を生じる。しかしながら、これら
のトポロジーで段を相互接続すると、リング発振器が基
本周波数以外の周波数で発振することを可能にする。そ
のような望ましくないモードを有する発振器の可能性
は、表１において「やや有り得る」または「有り得る」
として示される。この場合、段が表で示されたように相
互接続されたとき、発振器は、増幅器の利得プロファイ
ル内に生ずるスプリアス・モードの発振を有する。シミ
ュレ−ションにおいて、これらの代替トポロジーは、リ
ング発振器を同調するときの様々なモード間のホッピン
グを示す。利得プロファイル内に生ずるスプリアス・モ
ードの発振を有するいくつかのインタリーブ式リング発
振器の実施例では、発振器を、所望の周波数で確実に発
振するよう既知の状態に事前設定しなければならない。
【００４５】図７は、図５の好ましいリング発振器９０
のために４つの段Ａ、Ｂ、ＣおよびＤ１４６によって生
成された４つの出力波形１０２ａ〜１０２ｄの位相の関
係を示すグラフ１００である。段Ｃの出力１０２ｃは、
段Ａの出力１０２ａと段Ｂの出力１０２ｂとの重み付き
合計から導出される。段Ａの出力と段Ｂの出力との間の
時間間隔（ＴE）は、段の遅延ＴDの１／１．５である。
これは、段Ｃへの有効入力エッジ１０６が、段Ａの出力
と段Ｂの出力（１０４ａおよび１０４ｂ）とにおいてエ
ッジが発生する時間の中間の時間で生じることを知るこ
とにより理解することができる。そのとき、有効入力エ
ッジ１０６の後の段Ｃのゲート遅延ＴDに等しい時間に
おいて、段Ｃの出力１０２ｃの状態が変化する。段Ｃの
２重入力ミクサ・セル７２は、段Ａと段Ｂの出力を同じ
重み付けで平均化し、それにより遷移１０４ａおよび１
０４ｂは有効エッジ１０６になる。その結果、段Ｃの出
力１０２ｃにおけるエッジの中間点１０４ｃは、段Ｃの
ゲート遅延ＴDの後に生じる。
のために４つの段Ａ、Ｂ、ＣおよびＤ１４６によって生
成された４つの出力波形１０２ａ〜１０２ｄの位相の関
係を示すグラフ１００である。段Ｃの出力１０２ｃは、
段Ａの出力１０２ａと段Ｂの出力１０２ｂとの重み付き
合計から導出される。段Ａの出力と段Ｂの出力との間の
時間間隔（ＴE）は、段の遅延ＴDの１／１．５である。
これは、段Ｃへの有効入力エッジ１０６が、段Ａの出力
と段Ｂの出力（１０４ａおよび１０４ｂ）とにおいてエ
ッジが発生する時間の中間の時間で生じることを知るこ
とにより理解することができる。そのとき、有効入力エ
ッジ１０６の後の段Ｃのゲート遅延ＴDに等しい時間に
おいて、段Ｃの出力１０２ｃの状態が変化する。段Ｃの
２重入力ミクサ・セル７２は、段Ａと段Ｂの出力を同じ
重み付けで平均化し、それにより遷移１０４ａおよび１
０４ｂは有効エッジ１０６になる。その結果、段Ｃの出
力１０２ｃにおけるエッジの中間点１０４ｃは、段Ｃの
ゲート遅延ＴDの後に生じる。
【００４６】類似の方法で、段Ｃの出力の半分と段Ｂの
出力の半分を利用して段Ｄの入力を生成する。段Ａの入
力を生成するときは、段Ｃの出力の反転Ｃ’と段Ｄの出
力のＤ’が使用される。段Ｂの入力を生成するときは、
段Ａの出力と段Ｄの出力のＤ’が使用される。
出力の半分を利用して段Ｄの入力を生成する。段Ａの入
力を生成するときは、段Ｃの出力の反転Ｃ’と段Ｄの出
力のＤ’が使用される。段Ｂの入力を生成するときは、
段Ａの出力と段Ｄの出力のＤ’が使用される。
【００４７】全部で３つ以上の段を含む本発明のすべて
の実施例において、それぞれの段は、前の２つの段によ
って対称的に駆動される。
の実施例において、それぞれの段は、前の２つの段によ
って対称的に駆動される。
【００４８】図８は、３つの段１４６を有するシングル
エンド型の周波数同調可能なインタリーブ式発振器７０
の概略図であり、それぞれの段１４６は、２つの他のミ
クサ・セルの出力によって駆動される２重入力ミクサ・
セル７２（図６）と、遅延セル７４と、出力１３９ａ
と、遅延出力１３９ｂとを含む。段Ａへの入力は、段Ｂ
とＣからの出力によって駆動され、段Ｂへの入力は、段
ＣとＡからの出力によって駆動され、段Ｃへの入力は段
ＡとＢからの出力によって駆動される。以上のように、
同調信号７６は、インタリーブ式リング発振器７０の動
作周波数を調節するために使用される。
エンド型の周波数同調可能なインタリーブ式発振器７０
の概略図であり、それぞれの段１４６は、２つの他のミ
クサ・セルの出力によって駆動される２重入力ミクサ・
セル７２（図６）と、遅延セル７４と、出力１３９ａ
と、遅延出力１３９ｂとを含む。段Ａへの入力は、段Ｂ
とＣからの出力によって駆動され、段Ｂへの入力は、段
ＣとＡからの出力によって駆動され、段Ｃへの入力は段
ＡとＢからの出力によって駆動される。以上のように、
同調信号７６は、インタリーブ式リング発振器７０の動
作周波数を調節するために使用される。
【００４９】本明細書において、本発明を好ましい実施
例に関して説明したが、当業者は、本発明の範囲から逸
脱することなくここで説明した応用例の代わりに他の応
用例を実施できることを容易に理解されよう。
例に関して説明したが、当業者は、本発明の範囲から逸
脱することなくここで説明した応用例の代わりに他の応
用例を実施できることを容易に理解されよう。
【００５０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００５１】[実施態様１]第１の一対の入力、第２の一
対の入力、第１の出力、および前記第１の出力に対して
遅延された第２の出力をそれぞれが有する少なくとも３
つの混合器セルを備え、前記混合器セルはそれぞれ前記
混合器セルの他の２つに対称的に接続され、前記混合器
セルのそれぞれの前記第１の一対の入力は、前記混合器
セルの前記他の２つの前記第１の出力に対称的に接続さ
れ、前記混合器セルのそれぞれの前記第２の一対の入力
は、前記混合器セルの前記他の２つの前記第２の遅延出
力に対称的に接続されている、ことを特徴とするリング
発振器。
対の入力、第１の出力、および前記第１の出力に対して
遅延された第２の出力をそれぞれが有する少なくとも３
つの混合器セルを備え、前記混合器セルはそれぞれ前記
混合器セルの他の２つに対称的に接続され、前記混合器
セルのそれぞれの前記第１の一対の入力は、前記混合器
セルの前記他の２つの前記第１の出力に対称的に接続さ
れ、前記混合器セルのそれぞれの前記第２の一対の入力
は、前記混合器セルの前記他の２つの前記第２の遅延出
力に対称的に接続されている、ことを特徴とするリング
発振器。
【００５２】[実施態様２]前記混合器セルの前記第１の
入力、前記第２の入力、前記第１の出力、および前記第
２の遅延出力がそれぞれ差動接続されていることを特徴
とする、実施態様１に記載のリング発振器。
入力、前記第２の入力、前記第１の出力、および前記第
２の遅延出力がそれぞれ差動接続されていることを特徴
とする、実施態様１に記載のリング発振器。
【００５３】[実施態様３]前記混合器セルと前記他の２
つの混合器セルが、高調波周波数での発振を防止するよ
う対称的に接続されていることを特徴とする、実施態様
１に記載のリング発振器。
つの混合器セルが、高調波周波数での発振を防止するよ
う対称的に接続されていることを特徴とする、実施態様
１に記載のリング発振器。
【００５４】[実施態様４]前記混合器セルと前記他の２
つの混合器セルは、前記リング発振器が、１／（２×Ｎ
×ＴD）（ここで、Ｎは前記混合器セルの総数、ＴDは前
記混合器セルの各々の遅延時間）より高い発振周波数を
もつよう対称的に相互接続されていることを特徴とする
実施態様１に記載のリング発振器。
つの混合器セルは、前記リング発振器が、１／（２×Ｎ
×ＴD）（ここで、Ｎは前記混合器セルの総数、ＴDは前
記混合器セルの各々の遅延時間）より高い発振周波数を
もつよう対称的に相互接続されていることを特徴とする
実施態様１に記載のリング発振器。
【００５５】[実施態様５]前記混合器セルがそれぞれ前
記他の２つの混合器セルの前記第１の出力を所定の重み
付きで結合し前記他の２つの混合器セルの前記第２の遅
延出力を所定の重み付きで結合する手段を備えているこ
とを特徴とする実施態様１に記載のリング発振器。
記他の２つの混合器セルの前記第１の出力を所定の重み
付きで結合し前記他の２つの混合器セルの前記第２の遅
延出力を所定の重み付きで結合する手段を備えているこ
とを特徴とする実施態様１に記載のリング発振器。
【００５６】[実施態様６]前記他の２つの前記混合器セ
ルの前記結合した第１の出力と、前記他の２つの前記混
合器セルの前記結合した第２の遅延出力との相対的な寄
与の間で同調する手段をさらに備えて成ることを特徴と
する実施態様５に記載のリング発振器。
ルの前記結合した第１の出力と、前記他の２つの前記混
合器セルの前記結合した第２の遅延出力との相対的な寄
与の間で同調する手段をさらに備えて成ることを特徴と
する実施態様５に記載のリング発振器。
【００５７】[実施態様７]前記混合器セルがそれぞれ前
記各混合器セルにおける前記第１の一対の入力と前記第
１の出力との組み合わせの間の第１の時間遅延を有し、
前記各混合器セルの前記第２の出力が、前記第１の出力
に対して第２の時間遅延だけ遅延され、前記各混合器セ
ルの前記第１の時間遅延に等しい遅延と、前記各混合器
セルの前記第１の時間遅延と前記各混合器セルの前記第
２の遅延との合計に等しい遅延との間で連続的に同調さ
せる手段をさらに備えて成ることを特徴とする実施態様
５に記載のリング発振器。
記各混合器セルにおける前記第１の一対の入力と前記第
１の出力との組み合わせの間の第１の時間遅延を有し、
前記各混合器セルの前記第２の出力が、前記第１の出力
に対して第２の時間遅延だけ遅延され、前記各混合器セ
ルの前記第１の時間遅延に等しい遅延と、前記各混合器
セルの前記第１の時間遅延と前記各混合器セルの前記第
２の遅延との合計に等しい遅延との間で連続的に同調さ
せる手段をさらに備えて成ることを特徴とする実施態様
５に記載のリング発振器。
【００５８】[実施態様８]第１の一対の差動入力、第２
の一対の差動入力、第１の差動出力、および前記第１の
差動出力に対して遅延された第２の差動出力をそれぞれ
有する少なくとも３つの混合器セルを有し、前記混合器
セルはそれぞれ前記混合器セルの他の２つに対称的に接
続され、前記各混合器セルの前記第１の差動入力対は、
前記他の２つの前記混合器セルの前記第１の差動出力に
対称的に接続され、前記各混合器セルの前記第２の差動
入力対は、前記他の２つの前記混合器セルの前記第２の
遅延差動出力に対称的に接続されている、ことを特徴と
するリング発振器。
の一対の差動入力、第１の差動出力、および前記第１の
差動出力に対して遅延された第２の差動出力をそれぞれ
有する少なくとも３つの混合器セルを有し、前記混合器
セルはそれぞれ前記混合器セルの他の２つに対称的に接
続され、前記各混合器セルの前記第１の差動入力対は、
前記他の２つの前記混合器セルの前記第１の差動出力に
対称的に接続され、前記各混合器セルの前記第２の差動
入力対は、前記他の２つの前記混合器セルの前記第２の
遅延差動出力に対称的に接続されている、ことを特徴と
するリング発振器。
【００５９】[実施態様９]前記混合器セルと前記他の２
つの前記混合器セルが、高調波周波数での発振を防止す
るよう対称的に接続されていることを特徴とする実施態
様８に記載のリング発振器。
つの前記混合器セルが、高調波周波数での発振を防止す
るよう対称的に接続されていることを特徴とする実施態
様８に記載のリング発振器。
【００６０】[実施態様１０]前記混合器セルと前記他の
２つの前記混合器セルは、前記リング発振器が、１／
（２×Ｎ×ＴD）（ここで、Ｎは前記混合器セルの総
数、ＴDは前記各混合器セルの遅延時間）より高い発振
周波数を有するよう対称的に接続されていることを特徴
とする実施態様８に記載のリング発振器。
２つの前記混合器セルは、前記リング発振器が、１／
（２×Ｎ×ＴD）（ここで、Ｎは前記混合器セルの総
数、ＴDは前記各混合器セルの遅延時間）より高い発振
周波数を有するよう対称的に接続されていることを特徴
とする実施態様８に記載のリング発振器。
【００６１】[実施態様１１]前記混合器セルがそれぞれ
前記他の２つの混合器セルの前記第１の差動出力を所定
の重み付きで結合し、前記他の２つの混合器セルの前記
第２の遅延差動出力を所定の重み付きで結合する手段を
備えて成ることを特徴とする実施態様８に記載のリング
発振器。
前記他の２つの混合器セルの前記第１の差動出力を所定
の重み付きで結合し、前記他の２つの混合器セルの前記
第２の遅延差動出力を所定の重み付きで結合する手段を
備えて成ることを特徴とする実施態様８に記載のリング
発振器。
【００６２】[実施態様１２]前記他の２つの前記混合器
セルの前記結合した第１の差動出力と、前記他の２つの
前記混合器セルの前記結合した第２の遅延差動出力との
相対的な寄与の間で同調させる手段をさらに備えて成る
ことを特徴とする実施態様１１に記載のリング発振器。
セルの前記結合した第１の差動出力と、前記他の２つの
前記混合器セルの前記結合した第２の遅延差動出力との
相対的な寄与の間で同調させる手段をさらに備えて成る
ことを特徴とする実施態様１１に記載のリング発振器。
【００６３】[実施態様１３］前記混合器セルがそれぞ
れ前記各混合器セルにおける前記第１の一対の差動入力
と前記第１の差動出力との組み合わせの間の第１の時間
遅延を有し、前記各混合器セルの前記第２の差動出力
が、前記第１の差動出力に対して第２の時間遅延だけ遅
延され、前記各混合器セルの前記第１の時間遅延に等し
い遅延と、前記各混合器セルの前記第１の時間遅延と前
記各混合器セルの前記第２の遅延との合計に等しい遅延
との間で連続的に同調させる手段をさらに備えて成るこ
とを特徴とする実施態様１１に記載のリング発振器。
れ前記各混合器セルにおける前記第１の一対の差動入力
と前記第１の差動出力との組み合わせの間の第１の時間
遅延を有し、前記各混合器セルの前記第２の差動出力
が、前記第１の差動出力に対して第２の時間遅延だけ遅
延され、前記各混合器セルの前記第１の時間遅延に等し
い遅延と、前記各混合器セルの前記第１の時間遅延と前
記各混合器セルの前記第２の遅延との合計に等しい遅延
との間で連続的に同調させる手段をさらに備えて成るこ
とを特徴とする実施態様１１に記載のリング発振器。
【００６４】［実施態様１４]２つの入力対、第１の出
力、および前記第１の出力に対して遅延された第２の出
力を有する第１の混合器セルと、２つの入力対、第１の
出力、および前記第１の出力に対して遅延された第２の
出力を有する第２の混合器セルと、２つの入力対、第１
の出力、および前記第１の出力に対して遅延された第２
の出力を有する第３の混合器セルと、２つの入力対、第
１の出力、および前記第１の出力に対して遅延された第
２の出力を有する第４の混合器セルと、を備えて成り、
前記第３の混合器セルの前記２つの入力対が、前記第１
と第２の混合器セルの前記第１の出力と前記第２の遅延
出力とに対称的に接続され、前記第４の混合器セルの前
記２つの入力対が、前記第２と第３の混合器セルの前記
第１の出力と前記第２の遅延出力とに対称的に接続さ
れ、前記第１の混合器セルの前記２つの入力対が、前記
第３と第４の混合器セルの反転された前記第１の出力と
前記第２の遅延出力とに対称的に接続され、前記第２の
混合器セルの前記２つの入力対が、前記第４の混合器セ
ルの反転した前記第１の出力と前記第２の遅延出力と、
前記第１の混合器セルの前記第１の出力と前記第２の遅
延出力とに対称的に接続されていることを特徴とするリ
ング発振器。
力、および前記第１の出力に対して遅延された第２の出
力を有する第１の混合器セルと、２つの入力対、第１の
出力、および前記第１の出力に対して遅延された第２の
出力を有する第２の混合器セルと、２つの入力対、第１
の出力、および前記第１の出力に対して遅延された第２
の出力を有する第３の混合器セルと、２つの入力対、第
１の出力、および前記第１の出力に対して遅延された第
２の出力を有する第４の混合器セルと、を備えて成り、
前記第３の混合器セルの前記２つの入力対が、前記第１
と第２の混合器セルの前記第１の出力と前記第２の遅延
出力とに対称的に接続され、前記第４の混合器セルの前
記２つの入力対が、前記第２と第３の混合器セルの前記
第１の出力と前記第２の遅延出力とに対称的に接続さ
れ、前記第１の混合器セルの前記２つの入力対が、前記
第３と第４の混合器セルの反転された前記第１の出力と
前記第２の遅延出力とに対称的に接続され、前記第２の
混合器セルの前記２つの入力対が、前記第４の混合器セ
ルの反転した前記第１の出力と前記第２の遅延出力と、
前記第１の混合器セルの前記第１の出力と前記第２の遅
延出力とに対称的に接続されていることを特徴とするリ
ング発振器。
【００６５】[実施態様１５]前記混合器セルの前記第１
の入力、前記第２の入力、前記第１の出力、および前記
第２の遅延出力がそれぞれ差動接続されていることを特
徴とする実施態様１４に記載のリング発振器。
の入力、前記第２の入力、前記第１の出力、および前記
第２の遅延出力がそれぞれ差動接続されていることを特
徴とする実施態様１４に記載のリング発振器。
【００６６】[実施態様１６]前記混合器セルと前記他の
２つの前記混合器セルが、高調波周波数での発振を防止
するよう対称的に接続されていることを特徴とする実施
態様１４に記載のリング発振器。
２つの前記混合器セルが、高調波周波数での発振を防止
するよう対称的に接続されていることを特徴とする実施
態様１４に記載のリング発振器。
【００６７】[実施態様１７]前記混合器セルと前記他の
２つの前記混合器セルは、発振周波数が、１／（２×Ｎ
×ＴD）より高くなるよう対称的に接続されていること
を特徴とする実施態様１４に記載のリング発振器。
２つの前記混合器セルは、発振周波数が、１／（２×Ｎ
×ＴD）より高くなるよう対称的に接続されていること
を特徴とする実施態様１４に記載のリング発振器。
【００６８】[実施態様１８]前記混合器セルがそれぞれ
前記他の２つの混合器セルの前記第１の出力を所定の重
み付きで結合し、前記他の２つの混合器セルの前記第２
の遅延出力を所定の重み付きで結合する手段を備えて成
ることを特徴とする実施態様１４に記載のリング発振
器。
前記他の２つの混合器セルの前記第１の出力を所定の重
み付きで結合し、前記他の２つの混合器セルの前記第２
の遅延出力を所定の重み付きで結合する手段を備えて成
ることを特徴とする実施態様１４に記載のリング発振
器。
【００６９】[実施態様１９]前記他の２つの前記混合器
セルの前記結合した第１の出力と、前記他の２つの前記
混合器セルの前記結合した第２の遅延出力との相対的な
寄与の間で同調させる手段をさらに備えて成ることを特
徴とする実施態様１８に記載のリング発振器。
セルの前記結合した第１の出力と、前記他の２つの前記
混合器セルの前記結合した第２の遅延出力との相対的な
寄与の間で同調させる手段をさらに備えて成ることを特
徴とする実施態様１８に記載のリング発振器。
【００７０】[実施態様２０］前記混合器セルがそれぞ
れ前記各混合器セルの前記第１の入力対と前記第１の出
力との組み合わせの間で第１の時間遅延を有し、前記各
混合器セルの前記第２の出力が、前記第１の出力に対し
て第２の遅延だけ遅延され、前記各混合器セルの前記第
１の時間遅延に等しい遅延と、前記各混合器セルの前記
第１の時間遅延と前記各混合器セルの前記第２の遅延と
の合計に等しい遅延との間で連続的に同調する手段をさ
らに備えて成ることを特徴とする実施態様１８に記載の
リング発振器。
れ前記各混合器セルの前記第１の入力対と前記第１の出
力との組み合わせの間で第１の時間遅延を有し、前記各
混合器セルの前記第２の出力が、前記第１の出力に対し
て第２の遅延だけ遅延され、前記各混合器セルの前記第
１の時間遅延に等しい遅延と、前記各混合器セルの前記
第１の時間遅延と前記各混合器セルの前記第２の遅延と
の合計に等しい遅延との間で連続的に同調する手段をさ
らに備えて成ることを特徴とする実施態様１８に記載の
リング発振器。
【００７１】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、周波数同調が可能で、補間をしなくてもより
多くの出力位相を発生することのできる発振器を提供す
ることができる。
とにより、周波数同調が可能で、補間をしなくてもより
多くの出力位相を発生することのできる発振器を提供す
ることができる。
【図１】従来のリング発振器を示す図である。
【図２ａ】補間器を使用した追加の位相の生成を示す図
である。
である。
【図２ｂ】２段発振器に補間器を使用した追加の位相の
生成を示す図である。
生成を示す図である。
【図３】遅延補間ミクサを使用する可変遅延セルを示す
図である。
図である。
【図４ａ】調整不可能なリング発振器の簡略化した回路
図である。
図である。
【図４ｂ】図４ａに示す回路の信号の流れ図である。
【図５】４つの段を使用する同調可能なインタリーブ式
発振器の回路図である。
発振器の回路図である。
【図６】本発明による２重遅延補間ミクサの回路図であ
る。
る。
【図７】発振器要素間の位相関係を比較する図である。
【図８】３つの段を使用する同調可能なインタリーブ式
発振器の回路図である。
発振器の回路図である。
１０：リング発振器 １２：セル ２０：リング発振器 ２６：補間器 ２７：補間発振器 ３０：可変遅延セル ３１：共通コレクタ抵抗 ３２：遅延セル ３４：遅延補間ミクサ・セル ３５：電流源 ３６：入力電圧 ３７：アナログ同調入力 ３８：入力 ３９：出力 ４０：インタリーブ式リング発振器 ４２：遅延補間ミクサ・セル ７０：インタリーブ式リング発振器 ７２：ミクサ・セル ７３：同調入力 ７４：遅延セル ７６：発振器同調入力 ７９ａ：電流源 ８１：共通コレクタ抵抗 ８２：差動入力対 ８４：同調入力 ９０：インタリーブ式リング発振器
フロントページの続き (72)発明者 リチャード・シー・ウォーカー アメリカ合衆国カリフォルニア州パロ・ア ルト オバーリン・ストリート2060
Claims (1)
- 【請求項１】第１の一対の入力、第２の一対の入力、第
１の出力、および前記第１の出力に対して遅延された第
２の出力をそれぞれが有する少なくとも３つの混合器セ
ルを備え、 前記混合器セルはそれぞれ前記混合器セルの他の２つに
対称的に接続され、 前記混合器セルのそれぞれの前記第１の一対の入力は、
前記混合器セルの前記他の２つの前記第１の出力に対称
的に接続され、 前記混合器セルのそれぞれの前記第２の一対の入力は、
前記混合器セルの前記他の２つの前記第２の遅延出力に
対称的に接続されている、 ことを特徴とするリング発振器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/854,429 US5841325A (en) | 1997-05-12 | 1997-05-12 | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
| JP11479598A JP3886079B2 (ja) | 1997-05-12 | 1998-04-24 | 遅延補間ミクサセルを利用したリング発振器 |
| EP98110073A EP0964516B1 (en) | 1997-05-12 | 1998-06-03 | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US854,429 | 1997-05-12 | ||
| US08/854,429 US5841325A (en) | 1997-05-12 | 1997-05-12 | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
| JP11479598A JP3886079B2 (ja) | 1997-05-12 | 1998-04-24 | 遅延補間ミクサセルを利用したリング発振器 |
| EP98110073A EP0964516B1 (en) | 1997-05-12 | 1998-06-03 | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335991A true JPH10335991A (ja) | 1998-12-18 |
| JP3886079B2 JP3886079B2 (ja) | 2007-02-28 |
Family
ID=27239076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11479598A Expired - Fee Related JP3886079B2 (ja) | 1997-05-12 | 1998-04-24 | 遅延補間ミクサセルを利用したリング発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841325A (ja) |
| EP (1) | EP0964516B1 (ja) |
| JP (1) | JP3886079B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091331A (ja) * | 2001-09-19 | 2003-03-28 | Elpida Memory Inc | 補間回路とｄｌｌ回路及び半導体集積回路 |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
| JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
| JP2007538473A (ja) * | 2004-05-18 | 2007-12-27 | ラムバス・インコーポレーテッド | ワイドレンジクロック発生器 |
| JPWO2006030905A1 (ja) * | 2004-09-17 | 2008-05-15 | 日本電気株式会社 | クロック生成回路、及びクロック生成方法 |
| JP2009152682A (ja) * | 2007-12-18 | 2009-07-09 | Ricoh Co Ltd | 位相差平滑化装置 |
| JP2009529271A (ja) * | 2006-03-07 | 2009-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電圧制御型装置のためのハイブリッド電流枯渇型位相補間型回路 |
| WO2009107173A1 (ja) * | 2008-02-25 | 2009-09-03 | パナソニック株式会社 | 位相制御装置及びそれを用いたデータ通信システム |
| US7760000B2 (en) | 2007-05-22 | 2010-07-20 | Nec Electronics Corporation | Clock generator |
| KR101059513B1 (ko) * | 2002-11-26 | 2011-08-26 | 에이저 시스템즈 인크 | 발진기 장치 |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| JP2016012825A (ja) * | 2014-06-30 | 2016-01-21 | 富士通株式会社 | 発振回路 |
| JP2016127602A (ja) * | 2014-12-31 | 2016-07-11 | 致茂電子股▲分▼有限公司Ｃｈｒｏｍａ Ａｔｅ Ｉｎｃ． | クロック生成装置 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9618901D0 (en) * | 1996-09-10 | 1996-10-23 | Phoenix Vlsi Consultants Ltd | Phase-tuned ring oscillator |
| KR19990025790A (ko) * | 1997-09-18 | 1999-04-06 | 이계철 | 다중궤환 루프 링발진기 및 그 지연셀 |
| US6037842A (en) * | 1998-04-21 | 2000-03-14 | Applied Micro Circuits Corporation | Complementary metal-oxide semiconductor voltage controlled oscillator (CMOS VCO) |
| US6304149B1 (en) * | 1998-11-28 | 2001-10-16 | Beomsup Kim | Ring oscillator VCO using a differential delay stage |
| US6777995B1 (en) * | 1999-02-26 | 2004-08-17 | Micron Technology, Inc. | Interlaced delay-locked loops for controlling memory-circuit timing |
| JP4342654B2 (ja) * | 1999-10-12 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 遅延回路および半導体集積回路 |
| TW483255B (en) * | 1999-11-26 | 2002-04-11 | Fujitsu Ltd | Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission |
| JP3495311B2 (ja) * | 2000-03-24 | 2004-02-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路 |
| US6469585B1 (en) | 2000-07-25 | 2002-10-22 | Regents Of The University Of Minnesota | Low phase noise ring-type voltage controlled oscillator |
| US6831524B1 (en) | 2000-09-12 | 2004-12-14 | Rensselaer Polytechnic Institute | Feed forward voltage controlled ring oscillator |
| US6531910B1 (en) | 2000-09-12 | 2003-03-11 | Rensselaer Polytechnic Institute | Symmetric multiplexer |
| AU2002227162A1 (en) * | 2000-11-01 | 2002-05-15 | Primarion, Inc. | High speed voltage-controlled ring oscillator |
| US6369661B1 (en) * | 2000-11-20 | 2002-04-09 | Cirrus Logic, Inc. | Phase interpolation circuits and methods and systems using the same |
| US6353369B1 (en) * | 2000-11-30 | 2002-03-05 | International Business Machines Corporation | Multiphase voltage controlled oscillator with variable gain and range |
| EP1249937A1 (en) * | 2001-04-12 | 2002-10-16 | Koninklijke Philips Electronics N.V. | Ring oscillator, detector, receiver and device for reproducing an information carrier |
| US6501339B1 (en) | 2001-08-10 | 2002-12-31 | Xilinx, Inc. | Ring oscillators with improved signal-path matching for high-speed data communications |
| US6990164B2 (en) * | 2001-10-01 | 2006-01-24 | Freescale Semiconductor, Inc. | Dual steered frequency synthesizer |
| US6657502B2 (en) * | 2001-10-01 | 2003-12-02 | Motorola, Inc. | Multiphase voltage controlled oscillator |
| US6744325B2 (en) | 2002-04-03 | 2004-06-01 | Sierra Monolithics, Inc. | Quadrature ring oscillator |
| US7446584B2 (en) | 2002-09-25 | 2008-11-04 | Hrl Laboratories, Llc | Time delay apparatus and method of using same |
| US7039885B1 (en) | 2003-01-21 | 2006-05-02 | Barcelona Design, Inc. | Methodology for design of oscillator delay stage and corresponding applications |
| US7102449B1 (en) | 2003-01-21 | 2006-09-05 | Barcelona Design, Inc. | Delay stage for oscillator circuit and corresponding applications |
| KR100498490B1 (ko) * | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 인페이스 신호와 쿼드러쳐 신호 간의 위상차를 가변시킬수 있는 쿼드러쳐 전압제어 발진기 |
| DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
| DE102005017655B4 (de) | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
| JP2006339871A (ja) | 2005-05-31 | 2006-12-14 | Sanyo Electric Co Ltd | 発振回路 |
| DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
| DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
| DE102005044306A1 (de) | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
| US8331966B2 (en) | 2009-05-15 | 2012-12-11 | Apple Inc. | Content selection based on simulcast data |
| US8401580B2 (en) | 2009-05-15 | 2013-03-19 | Apple Inc. | Processing simulcast data |
| GB2533318A (en) * | 2014-12-16 | 2016-06-22 | Ibm | Voltage-controlled ring oscillator with delay line |
| US9490747B1 (en) * | 2015-12-31 | 2016-11-08 | Texas Instruments Incorporated | Re-configurable single transformer quadrature voltage controlled oscillator |
| KR20190024205A (ko) * | 2017-08-31 | 2019-03-08 | 에스케이하이닉스 주식회사 | 링 오실레이터를 포함하는 메모리 장치 및 링 오실레이터 배치 방법 |
| US11817873B1 (en) * | 2022-05-10 | 2023-11-14 | Ciena Corporation | Digital-to-analog converter (DAC) architecture optimization |
| US11876525B2 (en) | 2022-05-10 | 2024-01-16 | Ciena Corporation | Digital-to-analog converter (DAC) distortion pre-compensation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884041A (en) * | 1987-06-05 | 1989-11-28 | Hewlett-Packard Company | Fully integrated high-speed voltage controlled ring oscillator |
| US4795923A (en) * | 1987-11-25 | 1989-01-03 | Tektronix, Inc. | Adjustable delay circuit |
| DE69315010T2 (de) * | 1992-08-20 | 1998-04-16 | Koninkl Philips Electronics Nv | Oszillator mit mehrphasigen Ausgängen |
| JP3528203B2 (ja) * | 1993-06-30 | 2004-05-17 | ソニー株式会社 | リング発振器および電圧制御発振器 |
| JP2867889B2 (ja) * | 1994-08-30 | 1999-03-10 | 日本電気株式会社 | 電圧制御発振器 |
| US5748125A (en) * | 1996-01-23 | 1998-05-05 | International Business Machines Corporation | Digital delay interpolator circuit |
| US5635880A (en) * | 1996-03-14 | 1997-06-03 | Northern Telecom Limited | CMOS microwave multiphase voltage controlled oscillator |
| GB9618901D0 (en) * | 1996-09-10 | 1996-10-23 | Phoenix Vlsi Consultants Ltd | Phase-tuned ring oscillator |
-
1997
- 1997-05-12 US US08/854,429 patent/US5841325A/en not_active Expired - Lifetime
-
1998
- 1998-04-24 JP JP11479598A patent/JP3886079B2/ja not_active Expired - Fee Related
- 1998-06-03 EP EP98110073A patent/EP0964516B1/en not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091331A (ja) * | 2001-09-19 | 2003-03-28 | Elpida Memory Inc | 補間回路とｄｌｌ回路及び半導体集積回路 |
| KR101059513B1 (ko) * | 2002-11-26 | 2011-08-26 | 에이저 시스템즈 인크 | 발진기 장치 |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
| JP2007538473A (ja) * | 2004-05-18 | 2007-12-27 | ラムバス・インコーポレーテッド | ワイドレンジクロック発生器 |
| JP4563737B2 (ja) * | 2004-07-02 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | パルス幅変調回路 |
| JP2006020109A (ja) * | 2004-07-02 | 2006-01-19 | Nec Electronics Corp | パルス幅変調回路 |
| US8242814B2 (en) | 2004-09-17 | 2012-08-14 | Nec Corporation | Clock generating circuit and clock generating method |
| JPWO2006030905A1 (ja) * | 2004-09-17 | 2008-05-15 | 日本電気株式会社 | クロック生成回路、及びクロック生成方法 |
| JP2013059034A (ja) * | 2004-09-17 | 2013-03-28 | Nec Corp | クロック生成回路、及びクロック生成方法 |
| JP2009529271A (ja) * | 2006-03-07 | 2009-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電圧制御型装置のためのハイブリッド電流枯渇型位相補間型回路 |
| US7760000B2 (en) | 2007-05-22 | 2010-07-20 | Nec Electronics Corporation | Clock generator |
| JP2009152682A (ja) * | 2007-12-18 | 2009-07-09 | Ricoh Co Ltd | 位相差平滑化装置 |
| WO2009107173A1 (ja) * | 2008-02-25 | 2009-09-03 | パナソニック株式会社 | 位相制御装置及びそれを用いたデータ通信システム |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| JP2016012825A (ja) * | 2014-06-30 | 2016-01-21 | 富士通株式会社 | 発振回路 |
| JP2016127602A (ja) * | 2014-12-31 | 2016-07-11 | 致茂電子股▲分▼有限公司Ｃｈｒｏｍａ Ａｔｅ Ｉｎｃ． | クロック生成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0964516A1 (en) | 1999-12-15 |
| US5841325A (en) | 1998-11-24 |
| EP0964516B1 (en) | 2002-10-16 |
| JP3886079B2 (ja) | 2007-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10335991A (ja) | 電圧制御リング発振器 | |
| JP3390054B2 (ja) | 多相出力発振器 | |
| US6094103A (en) | Multiple feedback loop ring oscillator and delay cell | |
| US7414489B2 (en) | Phase controlled oscillator circuit with input signal coupler | |
| EP1104110B1 (en) | Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission | |
| JP3955150B2 (ja) | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム | |
| US5180994A (en) | Differential-logic ring oscillator with quadrature outputs | |
| JP4049511B2 (ja) | 位相合成回路およびタイミング信号発生回路 | |
| US7944316B2 (en) | Multi-phase oscillator | |
| US20030112046A1 (en) | Precise and programmable duty cycle generator | |
| US7268635B2 (en) | Circuits for voltage-controlled ring oscillators and method of generating a periodic signal | |
| KR20070098612A (ko) | 발진회로 | |
| JP2005312053A (ja) | 相互結合型の電圧制御発振器 | |
| US20030137358A1 (en) | Multi-phase oscillator and multi-phase oscillation signal generation method | |
| US7932766B2 (en) | Digitally controlled oscillator with the wide operation range | |
| JPH10303743A (ja) | 複数の周波数を出力する電圧制御発振器を有するフェーズロックドループ | |
| JP3550030B2 (ja) | 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路 | |
| JP2002014743A (ja) | クロック制御回路および方法 | |
| US6353369B1 (en) | Multiphase voltage controlled oscillator with variable gain and range | |
| KR19990077574A (ko) | 발진회로 | |
| US20030094978A1 (en) | Voltage-controlled oscillator having short synchronous pull-in time | |
| JP2001156599A (ja) | 単一ステージの電圧制御リング発信回路 | |
| US6700452B1 (en) | Method and apparatus for producing high-frequency oscillations | |
| JP2001244797A (ja) | クロックディレイ発生回路 | |
| JP3772668B2 (ja) | 位相同期ループを用いた発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040819 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061120 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |