JP2007538473A - ワイドレンジクロック発生器 - Google Patents

Abstract

第１のクロック発生回路と、周波数分割回路と、複数のマルチプレクサとを有する、ワイドレンジ複数位相クロック発生器である。第１のクロック発生回路は、それぞれが、第１の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第１のクロック信号を生成する。周波数分割回路は、第１のクロック発生回路から、複数の第１のクロック信号を受信して、第２の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第２のクロック信号を生成する。マルチプレクサは、それぞれが、第１のクロック信号のうちのそれぞれ１つを受信するように結合された第１の入力と、第２のクロック信号のうちの、第１のクロック信号のうちの前記１つと実質的に同じ位相角を有するそれぞれ１つを受信するように結合された第２の入力とを有する。

Description

発明の分野
本発明は、高速シグナリングの分野に関する。

背景
複数位相クロック発生器は、入力信号の注目点に位相が整列したクロック信号を生成するために、高速シグナリングシステム内で一般に使用される。例えば、クロックデータ復元システムにおいては、１つまたは複数のクロック信号が、通常は、データアイの中点と整列されて、データサンプリングの瞬間を制御するために使用され、他方、１つまたは複数のその他のクロック信号は、データアイのエッジと整列されて、タイミング情報を復元するために使用される。クロック発生器は、通常、一組の位相分布された基準クロック信号（本明細書では、位相ベクトルと呼ぶ）を生成するための基準ループと、選択された位相ベクトルの間で補間して、任意の位相を有する出力クロック信号を生成するための、１つまたは複数のクロック補間器とを含む。

詳細な説明
多くのシグナリング適用例では、位相ベクトルおよび出力クロック信号の周波数は、公称動作周波数において固定されており、そのため、基準ループおよびクロック補間器は、公称動作周波数に特に適した、適切な回路素子とバイアス点とを使用して構築されることが可能である。しかし、シグナリングレートがますます向上してギガヘルツ範囲に入るにつれて、シグナリング適用例では、従来のより低いシグナリングレートのサポートを提供する、高速な装置が、ますます必要とされるようになっており、そのような装置のシグナリングレートの上限と下限は、場合によっては１０倍以上異なることがある。従来、そのようなワイドレンジ動作は、基準ループ内の電圧制御発振器に提供される制御電圧を調節し、それによって、クロック補間器に供給される位相ベクトルの周波数を、したがって、出力クロック信号の周波数を調節することにより実現されてきた。残念ながら、広い周波数範囲に対応するように設計された電圧制御発振器は、比較的高いノイズ感受性を示す高利得増幅器を含む傾向があり、したがって、出力クロック信号内のジッタを増加させる傾向がある。さらに、１つの動作周波数から別の動作周波数に変更する場合、時間のかかる周波数再ロックが、電圧制御発振器内でしばしば必要とされる。

本発明は、添付の図面を参照して、制限条件としてではなく、例として説明される。図中の同様の参照番号は、同様の要素を意味している。

関連出願の相互参照
本件出願は、２００４年５月１８日に出願された「Ｍｕｌｔｉ−Ｐｈａｓｅ ａｎｄ Ｍｕｌｔｉ−Ｒａｔｅ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ」と題された米国仮特許出願第６０／５７２，５０８号明細書の優先権の利益を主張するものであり、この特許文献は、この参照により開示に含まれる。

以下の説明および添付の図面には、本発明の完全な理解を提供するために、特定の用語および図面記号が記載される。場合によっては、用語および記号は、本発明を実施するために必要とされない具体的詳細を意味することがある。例えば、回路素子または回路ブロック間の相互接続は、複数導体または単一導体の信号線として図示または記述される場合がある。複数導体信号線のそれぞれは、代替方法として単一導体信号線であってもよく、また、単一導体信号線のそれぞれは、代替方法として複数導体信号線であってもよい。シングルエンドであるとして図示または記述される信号および信号経路も、差動であってもよく、またその逆も同様である。同様に、アクティブハイまたはアクティブローの論理レベルを有するとして記述または図示された信号は、代替実施形態では、逆の論理レベルを有してもよい。別の例として、金属酸化物半導体（ＭＯＳ）トランジスタを含むものとして記述または図示される回路は、代替方法として、バイポーラ技術、または信号制御された電流フローを実現し得るその他の任意の技術を使用して実装されてもよい。また、本明細書においてクロック信号と呼ばれる信号は、代替方法として、ストローブ信号、またはイベントのタイミングを提供するその他の信号であってもよい。用語に関しては、特定の条件を示すために、信号がローまたはハイ論理状態まで駆動される（あるいは、ハイ論理状態まで充電される、またはロー論理状態まで放電される）場合、信号は「アサートされる」と述べられる。反対に、アサートされた状態以外の状態（ハイまたはロー論理状態、またはフローティング状態（信号駆動回路がオープンドレインまたはオープンコレクタ条件などの高インピーダンス条件に遷移された場合に発生する可能性がある）を含む）に信号が駆動される（あるいは、充電または放電される）ことを示すためには、信号は「ディアサートされる」と述べられる。信号駆動回路と信号受信回路との間に接続された信号線上の信号を、信号駆動回路がアサートする（あるいは、明示的に述べられるか、または文脈により示される場合は、ディアサートする）場合、信号駆動回路が信号受信回路に信号を「出力する」と述べられる。信号線上で信号がアサートされる場合、信号線は「アクティブにされる」と述べられ、信号がディアサートされる場合、「非アクティブにされる」と述べられる。さらに、信号名に添付される前置記号「／」は、その信号がアクティブロー信号である（すなわち、アサートされた状態がロジックロー状態である）ことを示す。信号名の上の線（例えば、「＜信号名＞」も、アクティブロー信号を示すために使用される。「例示的」という用語は、本明細書では、例にすぎないことを、そして、優先または要求されるものではないことを表すために使用される。

広範な動作周波数にわたるクロック信号を生成するためのクロック発生器が、さまざまな実施形態で開示される。一実施形態では、周波数分割回路（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ ｃｉｒｃｕｉｔ）が、基準ループによって生成される位相ベクトルの周波数を、１組の除数値によって分周することによって、複数組の出力クロック信号を生成する。それぞれの組の出力クロック信号を生成するために使用される除数値Ｎは、事実上いかなる値であってもよく、それにより、基準ループの出力周波数ＦからＦ／Ｎまでの範囲にわたる出力クロック信号の生成が可能となる。一実施形態では、例えば、除数値１、２、４、および８が、ＦからＦ／８までの範囲にわたる動作周波数を有する各組の位相ベクトを、基準ループによって生成される位相ベクトルの周波数を変更する必要なしに提供するために使用される。したがって、広範な動作周波数を示す低ジッタの出力クロック信号を提供するために、比較的レンジが狭く低ノイズの基準ループと組み合わせて、周波数分割回路が使用されてもよい。さらに、１つの周波数範囲から別の周波数範囲への遷移は、基準ループによって生成される位相ベクトルの周波数を変更することなく、異なる組の出力クロック信号を選択することによって実現されてもよいので、それ以外の場合には基準ループ内での周波数の再ロックのために必要とされる遅延が回避される。

ワイドレンジ複数位相クロック発生器の実施形態
図１は、一実施形態によるワイドレンジ複数位相クロック発生器１００を示す。クロック発生器１００は、基準ループ１０１と、周波数分割回路１０３と、セレクタ回路１０５とを含む。図示されている実施形態では、基準ループ１０１は、１組の基準位相ベクトル１１１を生成するための電圧制御発振器１０７（ＶＣＯ）を含む、位相ロックループである。ＶＣＯ １０７に含まれる複数の差動インバータステージ１０８_１〜１０８_４は、デイジーチェーン方式で結合され（すなわち、所与のインバータステージ１０８の出力が、次のインバータステージの入力に結合され）、最後のインバータステージ１０８_４の出力は、最初のインバータステージ１０８_１の入力に交差結合される。すなわち、最後のインバータステージ１０８_４のコンプリメント出力（図１の否定記号「○」で示される）は、最初のステージのインバータステージ１０８_１の非コンプリメント入力に結合され、最後のステージ１０８_４の非コンプリメント出力は、最初のステージ１０８_１のコンプリメント入力に結合される。ＶＣＯ １０７内のインバータステージ１０８のそれぞれは、入力クロック信号ペアから、インバータステージ１０８の総数に従った位相角だけ位相オフセットされた、差動クロック信号ペア（すなわち、クロック信号ペア１１０_１〜１１０_４のうちの１つ）を生成する。すなわち、最後と最初のインバータステージ１０８_４と１０８_１との間の交差結合接続によって、ＶＣＯ １０７は、全基準クロックサイクル（すなわち、基準ループによって生成される基準位相ベクトル１１１のうちの任意の１つのサイクル時間）を２Ｍによって細分する（Ｍはインバータステージの数）。したがって、図１の特定の実施形態では、４つのインバータステージ１０８_１〜１０８_４が、４５°の位相角（すなわち、全基準クロックサイクル３６０°を８で除算）によって相互にオフセットされた、合計８つの位相ベクトルをもたらす。位相ベクトル１１１のうちの任意の１つが、０度位相ベクトルであるように選択すると、基準ループ１０１によって出力される位相ベクトル１１１は、０、４５、９５、１３５、１８０、２２５、２７０、および３１５度の位相オフセットを有し、共通周波数Ｆ（本明細書では、基準ループ周波数と呼ぶ）において発振する。基準位相ベクトル１１１は、クロック発生器１００からの名目上同位相のクロック信号１２３の出力と区別するために、プライムインジケータ（すなわち、「’」）によって印付けられる。以下で説明するように、出力クロック信号１２３は、周波数分割回路および／またはセレクタ回路内で導入される遅延によって、基準位相ベクトルから任意の位相角だけ位相オフセットされてもよい。図１には示していないが、基準ループ１０１は、ＶＣＯ １０７内のインバータステージ１０８_１〜１０８_４のスルーレート（ｓｌｅｗ ｒａｔｅ）を確立し、それによって、基準ループ周波数が増加または減少させられることを可能にするために使用される、１つまたは複数の制御電圧を調節するための、追加の回路を含んでもよい。例えば、一実施形態では、０．８＊Ｆ〜Ｆの比較的狭い帯域間で調節可能な基準ループ周波数とともに、除数８、４、２、および１が、それぞれ０．１＊Ｆ〜０．１２５＊Ｆ、０．２＊Ｆ〜０．２５＊Ｆ、０．４＊Ｆ〜０．５＊Ｆ、０．８＊Ｆ〜Ｆの範囲の周波数を有する出力クロック信号を生成するために使用され、それにより、狭い帯域の基準ループを使用して、出力クロック信号のディケード周波数範囲（すなわち、Ｆ_ＭＡＸ＝１０Ｆ_ＭＩＮ）が実現される。基準ループの周波数範囲は、代替実施形態では、より大きいか、またはより小さくてもよく、それにより、周波数分割された出力クロック信号の周波数範囲の、対応する増加または減少が実現される。さらに、代替実施形態では、より細かい、またはより粗い位相オフセットを基準ループ出力内で提供するために、より多くの、またはより少ないインバータステージ１０８がＶＣＯ内で提供されてもよい。さらに、遅延ロックループ、またはクロック逓倍遅延ロックループを含む（ただし、これらに限定されない）、その他のタイプのクロック発生回路が、基準位相ベクトル１１１を生成するために使用されてもよい。また、ＬＣ発振器またはその他のタイプの発振器が、インバータステージ１０８によって形成されるリング発振器の代わりに、ＶＣＯ １０７内で使用されてもよい。より一般的には、基準ループ周波数内での任意の所望の周波数と位相分布とを有する基準位相ベクトルの組１１１を生成するための、任意の回路が、クロック発生器１００の代替実施形態で使用されてもよい。

図１の実施形態で、周波数分割回路１０３は、基準位相ベクトルを受信し、応答として、位相ベクトル１１９_１〜１１９_８を含む１／２分周（ｄｉｖｉｄｅ−ｂｙ−ｔｗｏ）ベクトルセット（すなわち、「／２」ベクトルセット）、および位相ベクトル１１７_１〜１１７_８を含むユニティ（ｕｎｉｔｙ）ベクトルセット（１による分周を示すために、本明細書では、／１ベクトルセットとも呼ぶ）という、２組の位相ベクトルを出力する。周波数分割回路１０３に含まれる１組の緩衝増幅器１１３は、基準ベクトルを、減少した振幅からコンプリメンタリＭＯＳ（ＣＭＯＳ）信号レベルに変換し、結果としてもたらされるレベル変換された基準位相ベクトル１１７_１〜１１７_８を、セレクタ回路１０５内のそれぞれのマルチプレクサ１２１の第１入力に提供して、それにより、ユニティベクトルセットを提供する。代替実施形態では、緩衝増幅器１１３は省略されて、基準位相ベクトル１１１が基準ループからマルチプレクサ１２１に直接供給されてもよい。周波数分割回路１０３にさらに含まれる、１／２分周回路１１５_１〜１１５_８は、それぞれが基準位相ベクトル１１１のうちのそれぞれ１つを受信するように結合される。一実施形態では、それぞれの１／２分周回路１１５は、入力基準位相ベクトルの各立ち上がりエッジにおいてロジックハイ状態とロジックロー状態との間を切り換える、記憶素子などの、コンプリメンタリ出力エッジトリガ型トグル素子である。この動作によって、トグル素子のコンプリメンタリ出力は、基準位相ベクトルの２回の遷移ごとに１回遷移し、それにより、基準位相ベクトルの半分の周波数を有する、２つの周波数分割された位相ベクトルを生成する。さらに、周波数分割された位相ベクトルは、基準位相ベクトルの２倍の周期を有するため、周波数分割された位相ベクトルの位相角は事実上半減される。図２を参照すると、例えば、周波数Ｆと、０°、９０°、１８０°、および２７０°の位相角とを有する基準位相ベクトルは、それぞれ、周波数Ｆ／２と、０°、４５°、９０°、および１３５°の位相角とを有する周波数分割された位相ベクトルを、１８０°（０＋１８０°）、２２５°（４５°＋１８０°）、２７０°（９０°＋１８０°）、および３１５°（１３５°＋１８０°）の位相角を有するコンプリメンタリの周波数分割された位相ベクトルとともにもたらす。図１および図２を参照すると、１／２分周回路１１５_１は、０°の位相角を有する基準位相ベクトルを受信して、０°および１８０°の位相角を有する周波数分割された位相ベクトルを生成し、１／２分周回路１１５_３は、９０°の位相角を有する基準位相ベクトルを受信して、４５°および２２５°の位相角を有する周波数分割された位相ベクトルを生成し、１／２分周回路１１５_５は、１８０°の位相角を有する基準位相ベクトルを受信して、９０°および２７０°の位相角を有する周波数分割された位相ベクトルを生成し、１／２分周回路１１５_７は、２７０°の位相角を有する基準位相ベクトルを受信して、１３５°および３１５°の位相角を有する周波数分割された位相ベクトルを生成する。１／２分周回路１１５_１、１１５_３、１１５_５、および１１５_７により生成されるコンプリメンタリ位相ベクトルは、それらの位相角に従って、セレクタ回路１０５内のマルチプレクサ１２１の第２入力に供給され、それにより、各マルチプレクサ１２１は、ユニティ位相ベクトルと、名目上同一の位相角をそれぞれが有する周波数分割された位相ベクトルとを受信するようになる。セレクタ回路１０５は、さらに、ユニティ位相ベクトルまたは周波数分割された位相ベクトルのいずれが出力クロック信号１２３として出力されるかを選択するために、マルチプレクサ１２１の制御入力に供給される、レート選択信号１２０（ＲＳ）も受信する。出力クロック信号は、ユニティ位相ベクトルセットと１／２分周位相ベクトルセットとの両方で、同じ（または少なくとも名目上は同じ）位相分布を有するため、周波数分割回路１０３およびセレクタ回路１０５は、出力クロック信号１２３の周波数範囲を、基準ループ１０１の周波数範囲に比べて事実上拡張する。例えば、基準ループ１０１が、Ｆ／２〜Ｆにわたる基準ループ周波数を実現可能である場合、クロック発生器１００によって生成される出力クロック信号１２３の全体的周波数範囲はＦ／４〜Ｆに拡張される。さらに、動作周波数ＦとＦ／２との間でシグナリングレートが遷移されるべきである場合、レート選択信号１２０の状態を変更することによって遷移が引き起こされてもよく、それにより、基準ループ内での周波数調節と、それに関連するあらゆる再ロック遅延とが回避される。

一実施形態では、基準ループ１０１によって出力される基準位相ベクトル１１１のそれぞれは、差動ペアのそれぞれの信号線上を伝導される、基準位相ベクトルとそのコンプリメントとの組み合わせによって形成される差動信号である。したがって、所与の基準位相ベクトルまたは出力クロック信号の、コンプリメントの生成は、受信側回路の入力において、差動ペアの成分信号線の結合を反転することによって行われてもよい。したがって、図１、および以下に記載するその他の図では、シングルエンドの信号線が示されているが、すべてのそのような場合において、信号線は、差動クロック信号を伝導するための差動ペアであってもよく、それにより、コンプリメンタリクロック信号の生成を減少させ、所与の出力から所与の入力までの延長線に沿ったいずれかの点において差動ペアを反転してもよい（ねじってもよい）。

図３は、代替実施形態によるワイドレンジ複数位相クロック発生器１８０を示す。クロック発生器１８０は、基準ループ１８１と、周波数分割回路１８３_１〜１８３_４と、セレクタ回路１８５とを含む。図示されている特定の実施形態では、基準ループ１８１は、基準クロックサイクル内で均一に（すなわち、位相角０°、９０°、１８０°、および２７０°において）位相が分布された、４つの基準位相ベクトル１８２を生成する。代替実施形態では、より多くの、またはより少ない基準位相ベクトルが、基準ループ１８１によって生成されてもよい。周波数分割回路１８３_１は、０°の基準位相ベクトルを受信するように結合され、０度の位相角を有する１つのユニティ（すなわち、／１）位相ベクトルと、０°および１８０°の位相角を有する２つの１／２分周（すなわち、／２）位相ベクトルと、０°、９０°、１８０°、および２７０°の位相角を有する４つの１／４分周（すなわち、／４）位相ベクトルと、０°、９０°、１８０°、および２７０°の位相角を有する４つの１／８分周（すなわち、／８）位相ベクトルとを生成する。周波数分割回路１８３_２および１８３_４は、９０°および２７０°の基準位相ベクトルを受信するように結合され、対応する９０°および２７０°のユニティ位相ベクトルを生成する。周波数分割回路１８３_３は、１８０°の基準位相ベクトルを受信し、対応する１８０°のユニティ位相ベクトルと、９０°および２７０°の位相角を有する／２位相ベクトルとを生成する。セレクタ回路は、ユニティ位相ベクトルと、／２位相ベクトルと、／４位相ベクトルと、／８位相ベクトルとの組を、それぞれの入力ポートにおいて受信し、複数ビットのレート選択信号１８４（ＲＳ）の状態に従って、位相ベクトルの組のうちの１つを出力クロック信号１８６として出力する。この配置によって、クロック発生器１８０により生成される出力クロック信号１８６は、基準ループの最大周波数Ｆ_ＭＡＸから基準ループの最小周波数Ｆ_ＭＩＮまでの範囲が１、２、４、または８によって分周されたものとなり、それにより、比較的狭い帯域の基準ループ１８１を使用して、ワイドレンジの出力クロック周波数が提供されるようになる。

図４は、周波数分割回路１８３_１を実装するために使用されてもよい周波数分割回路の実施形態２１０を示す。周波数分割回路２１０は、緩衝増幅器１１３と、エッジトリガ型記憶素子２１１_１〜２１１_３（本例では記憶素子）と、排他的ＯＲゲート２１５_１〜２１５_４および２１７_１〜２１７_４とを含む。緩衝増幅器１１３は、０°の基準位相ベクトル２１２を受信するように接続され、レベル変換されたユニティ位相ベクトルＦ_０を応答として生成する。代替実施形態では、緩衝増幅器１１３は省略されてもよい。記憶素子２１１_１〜２１１_３のそれぞれは、データ入力（Ｄ）と、クロック入力（クロック入力記号「＞」によって示される）と、反転および非反転出力／ＱおよびＱとを含む。図示されているように、各記憶素子２１１の反転出力は、トグル構成をもたらすために、記憶素子のデータ入力にフィードバックされる。

基準位相ベクトル２１２は、記憶素子２１１_１のクロック入力に供給され、それにより、コンプリメンタリクロック信号Ｆ／２_０およびＦ／２_１８０（すなわち、基準位相ベクトルの半分の周波数と、０°および１８０°の位相角とを有するクロック信号）を生成する。Ｆ／２_０クロック信号は、記憶素子２１１_２のクロック入力に供給され、記憶素子２１１_２は、応答として、コンプリメンタリクロック信号Ｆ／４_０およびＦ／４_１８０（すなわち、基準位相ベクトルの４分の１の周波数と、０°および１８０°の位相角とを有するクロック信号）を生成する。Ｆ／４_０クロック信号は、記憶素子２１１_３のクロック入力に供給され、記憶素子２１１_３は、応答として、コンプリメンタリクロック信号Ｆ／８_０およびＦ／８_１８０（すなわち、基準位相ベクトルの８分の１の周波数と、０°および１８０°の位相角とを有するクロック信号）を生成する。

図４をさらに参照すると、Ｆ／２_１８０およびＦ／４_１８０信号は、排他的ＯＲゲート２１５_２のそれぞれの入力に供給され、Ｆ／２_１８０およびＦ／４_０信号は、排他的ＯＲゲート２１５_４のそれぞれの入力に供給される。図４の周波数分割回路によって生成される位相ベクトルを説明する、図５を参照すると、Ｆ／２_１８０信号（Ｆ／２：１８０）は、Ｆ／４ ９０°位相オフセットにおいて（すなわち、時間２２０において）開始されるＦ／４サイクル時間の最初の半周期の間は、Ｆ／４_１８０信号の状態と反対の状態を有し、Ｆ／４サイクル時間の残りの半周期の間は、Ｆ／４_１８０信号と同じ状態を有する。したがって、図４および図５を参照すると、Ｆ／２_１８０およびＦ／４_１８０信号は、排他的ＯＲゲート２１５_２において組み合わせられて、信号Ｆ／４_９０（基準ループ周波数の４分の１の周波数と、９０°の位相角とを有する位相ベクトル）を生成してもよい。同様に、Ｆ／２_１８０信号は、Ｆ／４ ２７０°位相オフセットにおいて（すなわち、時間２２２において）開始されるＦ／４サイクル時間の最初の半周期の間は、Ｆ／４_０信号の状態と反対の状態を有し、Ｆ／４サイクル時間の残りの半周期の間は、Ｆ／４_０信号と同じ状態を有するため、Ｆ／２_１８０およびＦ／４_０信号は、排他的ＯＲゲート２１５_４において組み合わせられて、信号Ｆ／４_２７０（基準ループ周波数の４分の１の周波数と、２７０°の位相角とを有する位相ベクトル）を生成してもよい。図４および図５をさらに参照すると、Ｆ／４_１８０信号は、排他的ＯＲゲート２１７_２においてＦ／８_１８０とともに、そして、排他的ＯＲゲート２１７_４においてＦ／８_０とともに排他的ＯＲ演算されて、それぞれ、位相ベクトルＦ／８_９０およびＦ／８_２７０を生成してもよいことがわかる。排他的ＯＲゲート２１５_１、２１５_３、２１７_１、および２１７_３は、位相ベクトルＦ／４_０、Ｆ／４_１８０、Ｆ／８_０、およびＦ／８_１８０をそれぞれ受信するように結合された第１入力と、接地された第２入力とを有する。この配置によって、位相ベクトルＦ／４_０、Ｆ／４_１８０、Ｆ／８_０、およびＦ／８_１８０は、排他的ＯＲゲート２１５_１、２１５_３、２１７_１、および２１７_３を通過するようになるが、ただし、排他的ＯＲゲート２１５_２、２１５_４、２１７_２、および２１７_４を通した信号伝搬の結果としてもたらされるクロック信号Ｆ／４_９０、Ｆ／４_２７０、Ｆ／８_９０、およびＦ／８_２７０の位相遅延に一致するように、排他的ＯＲの信号伝搬時間によって位相が遅らされる。

代替実施形態では、周波数分割回路２１０にさまざまな変更が行われてもよいことに留意されたい。例えば、排他的ＯＲゲート２１５、２１７のそれぞれの出力において、および／または記憶素子２１１_１の出力において、緩衝増幅器が、周波数分割回路２１０からの対応するクロック信号出力を緩衝するために提供されてもよい。また、記憶素子２１１_２を通した伝搬遅延に一致するように、Ｆ／２_１８０信号を必要に応じて遅延させるために、記憶素子２１１_１の反転出力から排他的ＯＲゲート２１５₂および２１５_４の入力までの経路内に、１つまたは複数の遅延素子または遅延回路が提供されてもよい。同様に、記憶素子２１１_３を通した伝搬遅延に一致するように、Ｆ／４_１８０信号を必要に応じて遅延させるために、記憶素子２１１_２の反転出力から排他的ＯＲゲート２１７_２および２１７_４の入力までの経路内に、１つまたは複数の遅延回路が提供されてもよい。さらに、記憶素子２１１は、それぞれがロード可能フリップフロップ（すなわち、事前ロードデータ値またはフィードバックされた出力値のいずれかを選択するための多重化データ入力を有するもの）であってもよく、または、記憶素子２１１が所定の状態に初期化されることを保証するための、システムリセット線に結合されてもよい。さらに、図３を参照すると、４つの周波数分割回路１８３はすべて、図４に示すように（すなわち、使用されない出力は未接続のままにされて）実装されてもよく、または、不必要な回路素子を削除することによって実装されてもよいことに留意されたい。例えば、周波数分割回路１８３_２および１８３_４のそれぞれは、緩衝増幅器と、負荷整合の目的のために望ましい場合は、図４の周波数分割回路２１０内の信号負荷配置に一致するような、記憶素子またはその他の回路素子とによって実装されてもよい。同様に、分割回路１８３_３は、図４の増幅器１１３と記憶素子２１１_１とに対応する緩衝増幅器と周波数分割記憶素子とを使用して実装されてもよく、さらに、負荷整合の目的のために望ましい場合は、周波数分割回路２１０内の信号負荷配置に一致するような、負荷記憶素子と、排他的ＯＲゲート（または、その他の負荷素子）のペアとが、周波数分割記憶素子の出力に結合されてもよい。

図６は、Ｆ〜Ｆ／８の範囲の選択可能な周波数と、０°、６０°、９０°、１２０°、１８０°、２４０°、２７０°、および３００°の位相角とを有する出力クロック信号２５９を生成する、ワイドレンジ複数位相クロック発生器の実施形態２５０を示す。用語に関して説明すると、０°、９０°、１８０°、および２７０°の位相は、本明細書では、一次位相、一次位相クロック信号、または一次位相ベクトルと呼び、６０°、１２０°、２４０°、および３００°の位相は、本明細書では、二次位相、二次位相クロック信号、または二次位相ベクトルと呼ぶ。代替実施形態では、一次および二次位相は、構成要素となるクロック信号を、より多く、またはより少なく含んでもよく、かつ／または、異なる位相角を有してもよい。９０°および２７０°の一次位相ベクトルは、例えば、クロックサイクルごとに２つのデータ有効期間（すなわち、２つのデータアイ）を有するデータ波形をサンプリングするために使用されてもよく、０°および１８０°の一次位相ベクトルは、データ波形のエッジをサンプリングするために使用されてもよい。６０°および１２０°の二次位相ベクトルは、例えば、９０°のデータサンプリング点に近い時間にデータ波形内で遷移が発生したかどうかを判定する、オーバーサンプリングのために使用されてもよく、また、２４０°および３００°の位相ベクトルは、同様に、２７０°のデータサンプリング点に近い時間に遷移が発生したかどうかを判定する、データ波形のオーバーサンプリングのために使用されてもよい。他の実施形態では、出力クロック信号２５９は、異なる周波数、位相角を有してもよく、かつ／または、他の目的のために使用されてもよい。

クロック発生器２５０は、基準ループ２５１と、補間器２５３_１〜２５３_８と、分割回路２５５_１〜２５５_８と、セレクタ回路２５７とを含む。図示されている特定の実施形態では、基準ループ２５１は、基準クロックサイクル内で均一に（すなわち、一次位相角０°、９０°、１８０°、および２７０°において）位相が分布された、４つの基準位相ベクトル２５２を生成する。代替実施形態では、より多くの、またはより少ない基準位相ベクトル２５２が、基準ループ２５１によって生成されてもよい。

補間器２５３_１〜２５３_８は、補間された位相ベクトル２５４を生成するために使用され、一次位相ベクトルを生成するための固定位相補間器２５３_１〜２５３_４と、二次位相ベクトルを生成するための混合位相補間器２５３_５〜２５３_８とを含む。図示されている実施形態では、補間器２５３のそれぞれは、リーディングおよびトレーリングの位相ベクトル入力を含み、重み値に従って２つの入力位相ベクトルの間で補間を行って、入力位相ベクトルの位相角の間に位置する位相角を有する、補間された位相ベクトル２５４を生成する。固定位相補間器２５３_１〜２５３_４の場合、両方の位相ベクトル入力に同じ基準位相ベクトルが供給され、そのため、結果としてもたらされる補間された位相ベクトルは、基準位相ベクトルと名目上同じ位相角（すなわち、４つの一次位相角のうちの１つ）を有するが、ただし、補間器２５３を通した伝搬遅延だけオフセットされる。したがって、固定位相補間器によって生成される、補間された位相ベクトル２５４は、図６で、基準位相ベクトル２５２と同じ位相角を有するとして示されているが、基準位相ベクトル２５２（記号「”」によって示されている）と区別するために、記号「’」によって示されている。

混合位相補間器２５３_５〜２５３_８のそれぞれは、リーディングおよびトレーリングの位相ベクトル入力において基準位相ベクトルのペアを受信し、また、入力基準位相ベクトルの間の所定の位相オフセットに位置する、補間された位相ベクトルを生成するために重み付けされる。混合位相補間器２５３_５は、例えば、０°および９０°の基準位相ベクトルを受信するように結合され、６０°の補間されたベクトルを生成するように重み付けされる。すなわち、補間器２５３_５内で適用される補間制御値は、トレーリング位相ベクトル（ＴＰＶ）に適用される重みＷ_Ｔが、リーディング位相ベクトル（ＬＰＶ）に適用される重みＷ_Ｌの２倍であるように、そして、Ｗ_Ｔ＋Ｗ_Ｌの合計は所定の定数Ｋとなるように指定する（すなわち、Ｗ_Ｔ＝２／３Ｋ、Ｗ_Ｌ＝１／３Ｋ）。この配置によって、補間器２５３_５は、ＴＰＶ＊２／３＋ＬＰＶ＊１／３＝９０°＊２／３＋０°＊１／３＝６０°によって与えられる位相角を有する、補間された位相ベクトルを生成する。補間器２５３_６、２５３_７、および２５３_８は、同様に重み付けされて、それぞれ、ベクトルペア９０°／１８０°、１８０°／２７０°、および２７０°／０°を混合し、補間されたベクトル１２０°、２４０°、および３００°を生成する。０°、９０°、１８０°、および２７０°の位相角を有する補間された位相ベクトルと同様に、６０°、１２０°、２４０°、および３００°の補間された位相ベクトルは、そのようなベクトルが、基準位相ベクトル２５２に比べて、補間器２５３の伝搬遅延だけ遅延させられることを示すために、「’」記号によって示される。したがって、固定位相補間器２５３_１〜２５３_４は、混合位相補間器２５３_５〜２５３_８によって６０°、１２０°、２４０°、および３００°の補間された位相ベクトルに導入される位相遅延に一致させるための、遅延整合機能を果たす。代替実施形態では、固定位相補間器２５３_１〜２５３_４は、混合位相補間器２５３_５〜２５３_８の伝搬遅延に一致する他の遅延素子によって置き換えられてもよく、または、すべて省略されてもよい。図６の実施形態では、補間制御値は、所定の６０°、１２０°、２４０°、および３００°の位相角を有する、補間された位相ベクトルを生成するために、それぞれの混合位相補間器２５３_５〜２５３_８内で固定されている。以下で説明する代替実施形態では、補間制御値は、可変の位相角を有する補間された位相ベクトルの生成を可能にするように、調節可能であってもよい。さらに、リーディングとトレーリングとの一次位相ベクトルの間で補間して二次位相ベクトルを生成する代わりに、二次位相ベクトルは、以下で詳細に説明するように、スケーリングされた遅延素子の使用を通して生成されてもよい。

補間された位相ベクトル２５４は周波数分割回路２５５_１〜２５５_８に供給され、周波数分割回路２５５_１〜２５５_８は、次に、１組のユニティ位相ベクトルと、複数組の周波数分割された位相ベクトルとをもたらす。周波数分割回路２５５_１は、例えば、０°の補間された位相ベクトルを受信して、対応する０°のユニティ位相ベクトル（すなわち、記号「／１」によって示される周波数Ｆと、名目上０°の位相オフセットとを有する）と、０°および１８０°の位相角を有するＦ／２位相ベクトルのペアと、０°、９０°、１８０°、および２７０°の位相角を有するＦ／４位相ベクトルと、０°、９０°、１８０°、および２７０°の位相角を有するＦ／８位相ベクトルとを生成する。周波数分割回路２５５_２、２５５_４、２５５_５、および２５５_８は、それぞれ、９０°、２７０°、６０°、および３００°の補間された位相ベクトルを受信して、９０°、２７０°、６０°、および３００°の位相角を有する、対応するユニティ位相ベクトルを生成する。周波数分割回路２５５_３は、１８０°の補間された位相ベクトルを受信して、対応する１８０°のユニティ位相ベクトルと、９０°および２７０°の位相角を有するＦ／２位相ベクトルとを生成する。周波数分割回路２５５_６は、１２０°の補間された位相ベクトルを受信して、対応する１２０°のユニティ位相ベクトルと、６０°および２４０°の位相角を有するＦ／２位相ベクトルと、１２０°および３００°の位相角を有するＦ／４位相ベクトルと、６０°および２４０°の位相角を有するＦ／８位相ベクトルとを生成する。周波数分割回路２５５_７は、２４０°の補間された位相ベクトルを受信して、対応する２４０°のユニティ位相ベクトルと、１２０°および３００°の位相角を有するＦ／２位相ベクトルと、６０°および２４０°の位相角を有するＦ／４位相ベクトルと、１２０°および３００°の位相角を有するＦ／８位相ベクトルとを生成する。

周波数分割回路２５５によって生成される、ユニティ位相ベクトルと、Ｆ／２位相ベクトルと、Ｆ／４位相ベクトルと、Ｆ／８位相ベクトルとは、セレクタ回路２５７の対応する入力ポートに提供される、位相ベクトルのそれぞれの組を構成する。セレクタ回路は、さらに、出力クロック信号２５９の所望される周波数または周波数範囲を示す、複数ビットのレート選択信号２５８（ＲＳ）を受信し、それに応答して、ユニティ位相ベクトルまたは周波数分割された位相ベクトルの対応する組を、出力クロック信号２５９として出力する。例えば、一実施形態では、セレクタ回路２５７は、２ビットのレート選択信号２５８が「００」、「０１」、「１０」、または「１１」の論理状態のいずれにあるかに従って、それぞれ、ユニティ位相ベクトル、Ｆ／２位相ベクトル、Ｆ／４位相ベクトル、またはＦ／８位相ベクトルを、出力クロック信号２５９として出力する。

図７は、図６のクロック発生器内の周波数分割回路２５５のそれぞれを実装するために使用されてもよい、周波数分割回路２８０を示す。周波数分割回路２８０は、図４に関連して説明した、緩衝増幅器１１３と、エッジトリガ型記憶素子２１１_１〜２１１_３と、排他的ＯＲゲート２１５_１〜２１５_４、２１７_１〜２１７_４とを含み、さらに、記憶素子２１１_１〜２１１_３の出力−入力経路内にそれぞれ結合された、マルチプレクサ２８９_１〜２８９_３も含む。より具体的には、マルチプレクサ２８９_１〜２８９_３のそれぞれの第１入力は、記憶素子２１１_１〜２１１_３のうちのそれぞれ１つの、反転出力に結合され、マルチプレクサ２８９_１〜２８９_３のそれぞれの第２入力は、初期化値ＤＩ２、ＤＩ４、およびＤＩ８のうちのそれぞれ１つを受信するように結合され、マルチプレクサ２８９_１〜２８９_３のそれぞれの出力は、記憶素子２１１_１〜２１１_３のうちのそれぞれ１つの、データ入力に結合される。制御信号Ｓ２、Ｓ４、およびＳ８は、それぞれ、マルチプレクサ２８９_１、２８９_２、および２８９_３の制御入力に供給され、記憶素子２１１を所定の状態に初期化するために、初期化状態と動作状態との間で選択的に遷移させられる。一初期化シーケンスでは、例えば、制御信号Ｓ２およびＳ４は、記憶素子２１１_１および２１１_２の出力のトグルを可能にするために、最初に動作状態に設定され、他方、制御信号Ｓ８は初期化状態に設定される。この操作によって、記憶素子２１１_２の立ち上がりエッジ出力に応答して、記憶素子２１１_３に初期化値ＤＩ８がロードされる。その後、制御信号Ｓ４が初期化状態に遷移させられて、記憶素子２１１_１の次の立ち上がりエッジにおいて、記憶素子２１１_２内にＤＩ４がロードされる。記憶素子２１１_３および２１１_２が初期化された後で、制御信号Ｓ２が初期化状態に遷移させられて、入力基準位相ベクトル２９０（Ｆ’）の次の立ち上がりエッジにおいて、記憶素子２１１_１内にＤＩ２がロードされる。記憶素子２１１_１〜２１１_３が初期化された後は、記憶素子がトグルを開始できるようにするために、制御信号Ｓ２、Ｓ４、およびＳ８が同時に動作状態に遷移させられてもよい。

図７をさらに参照すると、記憶素子２１１のそれぞれの中にロードされる初期化値は、記憶素子出力の初期状態を決定し、したがって、記憶素子出力の、選択可能な１８０度の位相シフトを提供する。したがって、記憶素子２１１を、ロジック「０」またはロジック「１」値を使用して初期化することの効果は、記憶素子出力の立ち上がりエッジを駆動するために、入力クロック信号（すなわち、記憶素子のクロック入力に供給される信号）内の２つの連続した立ち上がりエッジのうちの１つ目または２つ目のいずれかを選択するということである。例えば、記憶素子２１１_１に、最初にロジック「０」値がロードされている場合、記憶素子の非反転出力は最初はローになり、したがって、入力基準位相ベクトル２９０の最初の立ち上がりエッジに応答して立ち上がる。対照的に、記憶素子２１１_１に、最初にロジック「１」値がロードされている場合、記憶素子の非反転出力は最初はハイになり、したがって、基準位相ベクトル２９０の最初の立ち上がりエッジに応答して立ち下がり、次に、基準位相ベクトル２９０のそれに続く立ち上がりエッジに応答して立ち上がる。以下で説明するように、この操作は、３６０°よりも大きな位相角を有する基準位相ベクトル２９０のエッジの選択を可能にするために有用である。

一実施形態では、図６の周波数分割回路２５５_１、２５５_６、および２５５_７を実装するために、周波数分割器２８０の異なるインスタンス内で、記憶素子２１１_１〜２１１_３は、さまざまに初期化される。例えば、周波数分割回路２５５_１は、周波数分割器２８０の第１のインスタンス内で、ロジック「０」値を使用して記憶素子２１１_１〜２１１_３を初期化することにより実装されてもよい。そのような配置では、記憶素子２１１_１〜２１１_３と排他的ＯＲゲート２１５_１〜２１５_４および２１７_１〜２１７_４との出力波形は、図５に示す波形に一致し、したがって、図６に示されている、０°のユニティ位相ベクトルと、０°および１８０°のＦ／２位相ベクトルと、０°、９０°、１８０°、および２７０°のＦ／４位相ベクトルと、０°、９０°、１８０°、および２７０°のＦ／８位相ベクトルとを構成する。図６の周波数分割器２５５_３を実装するために、周波数分割回路２８０の別のインスタンス内の記憶素子２１１_１が、同様に、ロジック「０」値を使用して初期化されてもよく、また、図６の周波数分割回路２５２_２、２５２_４、２５２_５、および２５２_８を実装するために、周波数分割回路２８０の追加のインスタンスが、任意の値を使用して初期化されてもよい。図４に関連して説明したように、使用されないクロック信号を生成する記憶素子２１１および排他的ＯＲゲート２１５、２１７は、図７の周波数分割器２８０の選択されたインスタンス内で省略されてもよく、または、同様の負荷を示す回路素子に置き換えられてもよい。さらに、１つまたは複数の遅延素子が、記憶素子２１１_１の非反転出力と、排他的ＯＲゲート２１５_２および２１５_４との間の経路内に、遅延整合の目的のために提供されてもよく、また、記憶素子２１１_２の非反転出力と、排他的ＯＲゲート２１７_２および２１７_４との間の経路内にも提供されてもよい。

図１および図２に関連して上述したように、位相角Ａを有する補間された位相ベクトルが、値Ｎによって周波数分割された場合、結果としてもたらされる周波数分割された位相ベクトルは位相角Ａ／Ｎを有する。したがって、図７の実施形態において、位相Ａ＊Ｎ（「＊」記号は乗算を示す）を有する補間された位相ベクトルを周波数分割器２８０に供給することによって、周波数分割器２８０は、周波数Ｆ／Ｎと任意の位相角Ａとを有する位相ベクトルを生成することが可能にされる。したがって、図８Ａに示すように、図６の周波数分割器２５５_６は、入力される１２０°の補間された位相ベクトルを、２によって周波数分割することによって、６０° Ｆ／２位相ベクトルを生成することが可能にされ、また、４８０°の補間された位相ベクトルを、４によって周波数分割することによって、１２０° Ｆ／４位相ベクトルを生成することが可能にされる。図示されているように、４８０度位相ベクトル（すなわち、１２０°基準位相ベクトル２９０の、１２０°エッジの直後に続く立ち上がりエッジ）の選択は、例えば、図７の周波数分割器２８０のインスタンス内の記憶素子２１１_１を「１」（すなわち、ＤＩ２＝１）に初期化し、それにより、Ｆ／２ ２４０°位相ベクトルを記憶素子２１１_２のクロック入力に提供することによって実現されてもよい。２４０° Ｆ／２位相ベクトルは、Ｆ／４ １２０°位相ベクトルを生成するために記憶素子２１１_２内で２によって分割されてもよいため、初期化値ＤＩ４は０に設定される。同様に、記憶素子２１１_２の非反転出力において生成される１２０° Ｆ／４位相ベクトルは、Ｆ／８ ６０°波形を生成するために、記憶素子２１１_３内で２によって分割されてもよいため、記憶素子２１１_３の初期化値は０に設定される。Ｆ／２ ６０°位相ベクトルは、記憶素子２１１_１の反転出力において生成され、Ｆ／４ ３００°およびＦ／８ ２４０°位相ベクトルは、同様に、記憶素子２１１_２および２１１_３の反転出力において生成される。図７の周波数分割回路２８０が、図６の周波数分割器２５５_６を実装するために使用される場合、排他的ＯＲゲート２１５_２、２１５_４、２１７_２、および２１７_４は、使用されない位相ベクトルをもたらす。排他的ＯＲゲート２１５_２、２１５_４、２１７_２、および２１７_４は、それにもかかわらず、負荷整合の目的のために周波数分割器２８０内に提供されてもよく、あるいは、同様の負荷素子によって置き換えられるか、またはすべて省略されてもよい。

図８Ｂを参照すると、図６の周波数分割器２５５_７は、入力される２４０°の補間された位相ベクトルを、２および４によって周波数分割することによって、それぞれ、１２０° Ｆ／２および６０° Ｆ／４位相ベクトルを生成することが可能にされ、９６０°位相ベクトルを、８によって周波数分割することによって、１２０° Ｆ／８位相ベクトルを生成することが可能にされる。図示されているように、９６０°位相ベクトル（すなわち、２４０°基準位相ベクトル２９０の、２４０°エッジの後の２つ目の立ち上がりエッジ）の選択は、記憶素子２１１_２を「１」に初期化し、それにより、２４０° Ｆ／４位相ベクトル（１２０° Ｆ／２位相ベクトルの４８０°エッジに整列され、したがって、入力される基準位相ベクトル２９０の９６０°エッジに整列された、立ち上がりエッジを有する位相ベクトル）を記憶素子２１１_３のクロック入力に提供することによってもたらされる。２４０°基準位相ベクトル２９０は、Ｆ／２ １２０°位相ベクトルを生成するために、２によって分割されてもよいため、記憶素子２１１_１の初期化値は「０」に設定される。同様に、記憶素子２１１_２の非反転出力において生成される２４０° Ｆ／４位相ベクトルは、１２０° Ｆ／８位相ベクトルを生成するために、２によって分割されてもよいため、記憶素子２１１_３は「０」に初期化される。３００° Ｆ／２位相ベクトルは、記憶素子２１１_２の反転出力において生成され、６０° Ｆ／４および３００° Ｆ／８位相ベクトルは、同様に、記憶素子２１１_２および２１１_３の反転出力において生成される。図７の周波数分割器２８０が、図６の周波数分割回路２５５_７を実装するために使用される場合、排他的ＯＲゲート２１５_２、２１５_４、２１７_２、および２１７_４は、使用されない位相ベクトルを生成する。そのようなゲートは、それにもかかわらず、負荷整合の目的のために周波数分割器２８０内に提供されてもよく、あるいは、同様の負荷素子によって置き換えられるか、またはすべて省略されてもよい。

図７をさらに参照すると、記憶素子２１１_１〜２１１_３のうちの所与の１つがロジック「１」状態に初期化された場合、周波数分割器２８０の、記憶素子によって生成されるコンプリメンタリ位相ベクトルのペアが現れる出力ノードは、反転されることに留意されたい。例えば、記憶素子２１１_１は、ロジック「０」状態に初期化された場合、位相角Ａ／２および（Ａ／２）＋１８０°を有するＦ／２位相ベクトルを、それぞれ、その非反転および反転出力において生成し、ロジック「１」状態に初期化された場合、位相角（Ａ／２）＋１８０°およびＡ／２を有するＦ／２位相ベクトルを、それぞれ、その非反転および反転出力において生成する（Ａは入力される基準位相ベクトル２９０の位相角）。一実施形態では、所与の記憶素子２１１の反転および非反転出力と、周波数分割器２８０の出力ノードとの間の結合を、記憶素子が「１」に初期化された場合に入れ替えるための、多重化回路（図示せず）が周波数分割回路２８０内に提供され、それにより、初期化値の状態に関係なく、周波数分割回路２８０内で、位相ベクトル−出力ノードの同じ向きがもたらされる。代替実施形態では、図６のセレクタ回路２５７が、例えば、入力される位相ベクトルを、レート選択信号２５８によって示される周波数分割に従って、適切な出力クロック経路上に転送することによって、周波数分割回路２８０内での位相ベクトル−出力ノードの入れ替えを補償してもよい。

図９は、選択可能な周波数範囲とプログラム可能な位相オフセットとを有する出力クロック信号３７５を生成するために使用されてもよい、ワイドレンジ複数位相クロック発生器の実施形態３５０を示す。クロック発生器３５０は、基準ループ３５１と、第１ステージ補間器バンク３５３と、第２ステージ補間器バンク３５５と、周波数分割器バンク３５７と、セレクタ回路３５９と、レート制御ロジック３６７（ＲＣＬ）とを含む。図示されている実施形態では、基準ループ３５１は、基準クロックサイクル内で均一に（すなわち、一次位相角０°、９０°、１８０°、および２７０°において）位相が分布された、４つの基準位相ベクトル３５２を生成する。代替実施形態では、より多くの、またはより少ない基準位相ベクトルが、基準ループ３５１によって生成されてもよい。上述したように、基準ループ３５１は、クロック逓倍遅延ロックループまたは位相ロックループの場合のように、クロック逓倍機能を実行してもよく、または、遅延ロックループの場合のように、基準クロック周波数における基準位相ベクトルを生成してもよい。第１ステージ補間器バンク３５３は、基準位相ベクトル３５２を基準ループから受信するように結合され、出力クロック信号３７５と、出力クロック信号の遷移に応答してサンプリングされる信号との間の所望の位相整列を達成するために、基準位相ベクトル３５２の位相を必要に応じて調節するために使用される。一実施形態では、例えば、第１ステージ補間器バンク３５３は、入力信号内のデータアイのエッジにおいて捕捉されるサンプルが、そのようなサンプルの捕捉のタイミングをとるために使用される出力クロック信号３７５がデータアイのエッジに比較して早く遷移していること、または遅く遷移していることのいずれを示すかに従って、基準位相ベクトル３５２の位相を調節するための、クロックデータ復元ロジック（ＣＤＲ）を含む。代替実施形態では、他のクロック位相調節技術が使用されてもよい。第１ステージ補間器バンク３５３によって生成される位相ベクトル３５４は、本明細書では基準位相ベクトルと呼ばれるが、基準ループ３５１によって生成される基準位相ベクトル（「”」によって示される）と区別するために、記号「’」によって示される。代替実施形態では、第１ステージ補間器バンク３５３は、省略されてもよく、または、クロック発生器の外部に配置されて、例えば、出力クロック信号３７５を受信し、そのような信号の位相を直接調節してもよい。したがって、基準位相ベクトルは、基準ループ３５１から直接に、または第１補間器バンク３５３によって、第２ステージ補間器バンク３５５に供給されてもよい。

図９の実施形態で、第２ステージ補間器バンクは、０°、９０°、１８０°、および２７０°の基準位相ベクトル３５４（すなわち、一次位相ベクトル）に一致する固定位相ベクトルを生成するための、固定位相補間器３６１_１〜３６１_４と、固定位相ベクトルのそれぞれのペアの位相角の間に位置する位相角を有する混合位相ベクトルを生成するための、混合位相補間器３６３_１〜３６３_４とを含む。例えば、混合位相補間器３６３_１は、０°および９０°の基準位相ベクトルを受信し、したがって、０°と９０°との間の位相角を有する混合位相ベクトルを生成する。同様に、補間器３６３_２、３６３_３、および３６３_４は、基準位相ベクトルペア９０°／１８０°、１８０／２７０、および２７０°／０°を受信し、したがってそれぞれ、９０°と１８０°との間、１８０°と２７０°との間、および２７０°と０°との間の、さまざまな位相角を有する混合位相ベクトルを生成する。混合位相ベクトルの位相角は、以下で説明するように、レート制御ロジック３６７によって供給される１つまたは複数の補間制御値３６２（ＩＣＶ）によって制御される。

図９の実施形態で、０°、９０°、１８０°、および２７０°の固定位相ベクトルのそれぞれは、対応する基準位相ベクトルを、固定位相補間器３６１_１〜３６１_４のうちのそれぞれ１つの、両方の入力に供給することによって生成される。この配置によって、固定位相ベクトルは、対応する基準位相ベクトルと名目上は同じ位相を有するが、ただし、補間回路３６１_１〜３６１_４を通した伝搬遅延に従ってそのような基準位相ベクトルから位相オフセットされ、したがって、混合位相補間器３６３_１〜３６３_４によって混合位相ベクトル内に導入される伝搬遅延と整合する。代替実施形態では、基準位相補間器は、混合位相補間器３６３と実質的に同じ伝搬遅延を示す、１つまたは複数の緩衝増幅器、インバータチェーン、またはその他の遅延素子によって置き換えられてもよい。

図９をさらに参照すると、周波数分割器バンク３５７は、１組のユニティ位相ベクトルと、複数組の周波数分割された位相ベクトルとを、補間器バンク３５５から受信した固定位相ベクトルおよび混合位相ベクトルに基づいて生成する。ユニティ位相ベクトルは、基準ループ周波数Ｆと、位相角０°、９０°、１８０°、２７０°、Ｘ_０−９０、Ｘ_{９０−１８０}、Ｘ_{１８０−２７０}、およびＸ_{２７０−０}とを有する（記号「Ｘ」は、関連する添え字によって示される範囲内の、可変の位相角を示す）。図９の特定の実施形態では、周波数Ｆ／２を有する１／２分周セットの位相ベクトルと、周波数Ｆ／４を有する１／４分周セットの位相ベクトルと、周波数Ｆ／８を有する１／８分周セットの位相ベクトルという、３組の周波数分割された位相ベクトルが、周波数分割器バンク３５７によって生成される。さらに、周波数分割された位相ベクトルの各組の構成要素となる位相ベクトルは、ユニティ位相ベクトルの位相角に一致する（または、実質的に一致する）位相角を有する。代替実施形態では、周波数分割された位相ベクトルの組が、より多く、またはより少なく生成されてもよく、また、周波数分割された位相ベクトルの各組は、適用例での必要性に応じて、構成要素となる位相ベクトルを、より多く、またはより少なく含んでもよい。

図９の実施形態では、周波数分割器バンク３５７は、図４の周波数分割回路２１０の個々のインスタンスによってそれぞれが実装される、周波数分割回路３７１_１〜３７１_８の組を含む。周波数分割回路３７１_１は、例えば、０°の固定位相ベクトルを受信して、対応する０°のユニティ位相ベクトル（すなわち、周波数Ｆ、および名目上０°の位相オフセットを有する）と、０°および１８０°の位相角を有するＦ／２位相ベクトルと、０°、９０°、１８０°、および２７０°の位相角を有するＦ／４位相ベクトルと、０°、９０°、１８０°、および２７０°の位相角を有するＦ／８位相ベクトルとを生成する。周波数分割回路３７１_３および３７１_７は、それぞれ、９０°および２７０°の固定位相ベクトルを受信して、９０°および２７０°の位相角を有する、対応するユニティ位相ベクトルを生成する。周波数分割回路３７１_５は、１８０°の固定位相ベクトルを受信して、対応する１８０°ユニティ位相ベクトルと、９０°および２７０°の位相角を有するＦ／２位相ベクトルとを生成する。周波数分割回路３７１_２、３７１_４、３７１_６、および３７１_８は、混合位相補間器３６３_１、３６３_２、３６３_３、および３６３_４から、位相角Ｘ_０−９０、Ｘ_{９０−１８０}、Ｘ_{１８０−２７０}、およびＸ_{２７０−０}を有する混合位相ベクトルをそれぞれ受信して、対応するユニティ位相ベクトルと、周波数Ｆ／２、Ｆ／４、Ｆ／８および位相角Ｘ／２、Ｘ／４、Ｘ／８を有する位相ベクトルのコンプリメンタリペアとを、それぞれが生成する。すなわち、周波数分割回路３７１_２、３７１_４、３７１_６、および３７１_８のそれぞれは、位相角Ｘ（すなわち、０〜９０°、９０〜１８０°、１８０〜２７０°、および２７０〜０°）を有するユニティ位相ベクトルと、周波数Ｆ／２および位相角Ｘ／２を有する周波数分割された位相ベクトルのペアと、周波数Ｆ／４および位相角Ｘ／４を有する周波数分割された位相ベクトルのペアと、周波数Ｆ／８および位相角Ｘ／８を有する周波数分割された位相ベクトルのペアとを生成する。図３および図４に関連して説明したように、選択されたＦ／２、Ｆ／４、またはＦ／８クロック信号を生成しない、選択された回路素子（例えば、記憶素子および排他的ＯＲゲート）は、周波数分割回路３７１から省かれてもよい。そのような回路素子は、また、実質的に同等の負荷を提供する他の回路素子によって置き換えられてもよい。さらに、１８０および２７０ユニティ位相ベクトルは、代替実施形態では、分割回路３７１_１および３７１_３によって、０および９０ユニティ位相ベクトルのコンプリメントとして生成されてもよい。そのような実施形態では、周波数分割回路３７１_１はすべて省略されてもよく、また、望ましい場合は、周波数分割回路３７１_５から緩衝増幅器が省かれてもよい。

周波数分割器バンク３５７は、構成要素となる周波数分割回路３７１によって生成される、ユニティ位相ベクトルの組と、周波数分割された位相ベクトルの組とを、セレクタ回路３５９のそれぞれの入力ポートに出力する。セレクタ回路３５９は、次に、レート制御ロジック３６７からの象限選択信号３６４（ＱＳ）に従って、および、レート選択信号２５８（ＲＳ）に従って、出力クロック信号３７５として、位相ベクトルの選択された組を出力する。一実施形態では、レート選択信号２５８は、４つの入手可能な出力クロック周波数Ｆ、Ｆ／２、Ｆ／４、またはＦ／８のうちの１つを示す複数ビットの信号である。代替実施形態では、レート選択信号２５８は、さらに、基準ループ３５１の出力周波数（例えば、基準ループ３５１のチューニング帯域内の）も指示してもよく、したがって、４つの周波数範囲のうちの１つの中の出力クロック周波数を指定してもよい。代替実施形態では、より多くの、またはより少ない出力クロック周波数が、あるいは、より多くの、またはより少ない周波数範囲の中の、出力クロック周波数が、レート選択信号２５８によって指定されてもよい。

混合位相補間器３６３_１〜３６３_４、および対応する周波数分割器３７１_２、３７１_４、３７１_６、および３７１_８について考慮すると、指定された周波数Ｆ／Ｎ（Ｆは基準クロック周波数、Ｎは１以上の整数）において任意の位相角Ａを有する出力クロック信号を生成するには、位相角Ｎ＊Ａを有する位相ベクトルが、混合位相補間器３６３のうちの１つによって生成され、次に、対応する周波数分割回路３７１内で、Ｎによって分周されてもよいということがわかる。位相角Ｎ＊Ａを有する、分周されていない位相ベクトルは、本明細書では、除数乗算された（ｄｉｖｉｓｏｒ−ｍｕｌｔｉｐｌｉｅｄ）位相ベクトルと呼ばれ、その理由は、位相ベクトルは、所望の出力クロック位相角に対応しているが、周波数分割の後で所望の位相角をもたらすようにするために、周波数除数値Ｎによって乗算されているためである。除数乗算された位相ベクトルの位相角は、一般に、基準クロック信号の全サイクル内の任意の位置で発生してもよいため、除数乗算された位相ベクトルをもたらすために混合される基準位相ベクトルのペアは、除数値（例えば、２、４、６、８）と所望の出力クロック位相角とに応じてさまざまであってもよい。図１０Ａを参照すると、例えば、周波数Ｆ／２と７５°の位相角とを有する出力クロック信号が所望される場合、周波数Ｆと１５０°の位相角とを有する除数乗算された位相ベクトルが、９０°および１８０°の基準位相角の間で補間することによって生成され、次に、所望のクロック信号を生成するために２によって分周される。図９のクロック発生器３５０では、除数乗算された位相角は、したがって、混合位相補間器３６３_２によって、トレーリング基準位相ベクトル（１８０°）への２／３の重みと、リーディング基準位相ベクトル（９０°）への１／３の重みとを指定する補間制御値を使用して生成される。結果として生じる１５０°混合位相ベクトルは、次に、所望のクロック信号を生成するために、周波数分割回路３７１_４内で２によって分周される。

一実施形態では、クロック発生器３５０によって生成される可変位相出力クロック信号のそれぞれは、関連する位相角＋Ａ、−Ａ、１８０°＋Ａ（すなわち、＋Ａのコンプリメント）、および１８０°−Ａ（−Ａのコンプリメント）を、例えば、図６に関連して説明したオーバーサンプリング機能を実現するために有する。したがって、Ａ＝７５°である図１０Ａの例について説明を続けると、可変位相出力クロック信号の全コンプリメントは、周波数Ｆ／２と、７５°、１０５°、２５５°、および２８５°の位相角とを有する。図示されているように、Ｆ／２ １０５°位相ベクトルは、１８０°および２７０°の基準位相ベクトルの間で補間して、２１０°の位相角を有する補間された位相ベクトルを生成し、次に、２１０°の補間された位相ベクトルを２によって分周することによって生成されてもよい。２５５°および２８５°の位相ベクトルは、それぞれ、７５°および１０５°の位相ベクトルのコンプリメントであり、したがって、周波数分割回路３７１_４および３７１_６の反転出力において得られる。図１０Ｂは、１５°、１６５°、１９５°、および３４５°の位相角と周波数Ｆ／２とを有する可変位相出力クロック信号が所望される、別の位相混合の例を示す。１５°（すなわち、＋Ａ）の位相角を有するＦ／２出力クロック信号は、０°および９０°の基準ベクトルの間で補間して、周波数Ｆと３０°の位相角とを有する補間されたベクトルを生成し、次に、補間された位相ベクトルを、周波数分割回路３７１_２内で２によって分周することによって生成される。１６５°の位相角（すなわち、１８０−Ａ）を有するＦ／２出力クロック信号は、２７０°および０°の位相ベクトルの間で補間して、周波数Ｆと３３０°の位相角とを有する補間されたベクトルを生成し、次に、補間された位相ベクトルを、周波数分割回路３７１_８内で２によって分周することによって生成される。図１０Ａの例と同様に、コンプリメント位相ベクトル１８０°＋Ａ（１９５°）および−Ａ（３４５°）は、周波数分割回路３７１_２および３７１_８の反転出力において得られる。

図９の実施形態で、レート制御ロジック３６７は、除数値Ｎ（すなわち、所望される周波数または周波数範囲）を指示する、レート選択信号２５８と、出力クロック信号の所望の位相角Ａを指示する、位相オフセット信号３６０（ＰＯ）とを受信する。レート制御ロジック３６７は、レート選択および位相オフセット信号に応答して、補間制御値３６２（ＩＣＶ）と、上述の象限選択信号３６４（ＱＳ）とを生成する。象限選択信号３６４は、除数乗算された位相角Ｎ＊Ａが収まる、基準クロックサイクルの象限（すなわち、Ｑ_０：０°〜９０°、Ｑ_１：９０°〜１８０°、Ｑ_２：１８０°〜２７０°、Ｑ_３：２７０°〜０°）を指示し、したがって、対応する除数乗算された位相ベクトルのソースとなるように選択されてもよい混合位相補間器３６３を指示する。補間制御値３６２は、位相角Ｎ＊Ａを有する除数乗算された位相ベクトルをもたらすように、リーディングおよびトレーリングの基準位相ベクトル間の補間を必要に応じて制御するために、混合位相補間器３６３に供給される。所与の混合位相補間器３６３内で、入力される補間制御値ＩＣＶはトレーリング位相ベクトルに適用され、そのコンプリメント／ＩＣＶはリーディング位相ベクトルに適用される（ＩＣＶと／ＩＣＶの合計は所定の定数である）。

位相角−Ａは、３６０°位相図内での、位相角Ａの鏡映であるため、除数乗算された位相角Ｎ＊（−Ａ）は、位相角Ｎ＊Ａの象限に対して所定の関係を有する象限内に収まる。すなわち、Ｎ＊Ａが象限Ｑ_ｘ内に収まる場合（ｘ＝０、１、２、または３）、Ｎ＊（−Ａ）は象限Ｑ_{（３−ｘ）}内に収まる。さらに、位相角−Ａは、（リーディング位相ベクトルからトレーリング位相ベクトルへの位相オフセットを表す角度Ａとは対照的に）トレーリング位相ベクトルからリーディング位相ベクトルへのオフセットを表すため、位相角Ｎ＊（−Ａ）を有する除数乗算された位相ベクトルのソースとなるように選択される混合位相補間器内の補間制御値の値は、位相角Ｎ＊Ａを有する位相ベクトルのソースとなるように選択される混合位相補間器内で適用される補間制御値のコンプリメントである。除数乗算された位相角Ｎ＊ＡおよびＮ＊（−Ａ）は、反対の象限ペアＱ１：Ｑ２およびＱ３：Ｑ４内に収まる（すなわち、Ｎ＊ＡがペアＱ１：Ｑ２内に収まる場合、Ｎ＊（−Ａ）はペアＱ３：Ｑ４内に収まり、その逆も同様である）ということを認識すれば、象限ペアＱ３：Ｑ４に対応する混合位相補間器３６３_３および３６３_４に供給される補間制御値のコンプリメントをとることによって、角度Ｎ＊ＡおよびＮ＊（−Ａ）を有する除数乗算された位相ベクトルを生成するために使用される２つの混合位相補間器は、コンプリメンタリな補間制御値３６２を受信することが保証されてもよいということになる。したがって、図９の実施形態では、インバータ３６５が、混合位相補間器３６３_３および３６３_４に供給される補間制御値のコンプリメントをとるために提供され、また、以下で説明するように、レート制御ロジック３６７は、角度Ｎ＊Ａが基準クロックサイクルの象限Ｑ３またはＱ４内に収まる場合を判定し、応答として、補間制御値３６２のコンプリメントをとるための回路を含む（それにより、混合位相補間器３６３_１および３６３_２（これらのうちの一方が位相角Ｎ＊（−Ａ）を有する除数乗算された位相ベクトルを生成するために使用される）がコンプリメント補間制御値を受信し、混合位相補間器３６３_３および３６３_４が非コンプリメント補間制御値を受信するようになる）。この配置によって、除数乗算された位相角Ｎ＊ＡおよびＮ＊（−Ａ）を有する補間された位相ベクトルを生成するために、コンプリメントおよび非コンプリメントの補間制御値が、選択された混合位相補間器に提供されてもよい。そのような除数乗算された位相ベクトルを受信するように結合された分割回路３７１は、次に、Ｎによって分周して、位相角Ａおよび−Ａを有する位相ベクトルと、位相角１８０°＋Ａおよび１８０°−Ａを有するコンプリメンタリ位相ベクトルとを生成し、それにより、可変位相出力クロック信号としてセレクタ回路３５９により出力される位相ベクトルの組を完成させてもよい。

図１１は、図９のレート制御ロジック３６７を実装するために使用されてもよい論理回路の実施形態４５０を示す。論理回路４５０は、レート選択信号２５８（ＲＳ）と位相オフセット信号３６０（ＰＯ）とを入力として受信するように結合され、また、乗算回路４５１と排他的ＯＲゲート４５３とを含む。図示されている特定の実施形態では、レート選択信号２５８は、除数値１（ＲＳ＝００）、２（ＲＳ＝０１）、４（ＲＳ＝１０）、または８（ＲＳ＝１１）を指定する、符号化された２ビットの信号ＲＳ［１：０］であり、位相オフセット信号３６０は、位相角を、０°と９０°との間で（すなわち、より正確には、０°と９０°＊（１２７／１２８）との間で）、９０°／１２８刻みで指定する、７ビットの信号ＰＯ［６：０］である。したがって、値０００００００ｂ（「ｂ」は２進表記を示す）は０°の位相オフセットを示し、値００００００１ｂは９０°／１２８の位相オフセットを示し、値０００００１０ｂは９０°＊（２／１２８）の位相オフセットを示し、以下、９０°＊（１２７／１２８）の位相オフセットを示す１１１１１１１ｂまで同様となる。図１１の実施形態で、乗算器４５１は、位相オフセット信号３６０を、レート選択信号２５８の数値に等しいビット数だけ左にシフトする、シフト回路である。左へのビットごとの各シフトは、示された位相オフセットを２によって効果的に乗算するため、乗算器４５１は、レート選択信号によって示された除数に従って、１、２、４、または８によって乗算された入力位相オフセット信号３６０を表す、乗算された位相オフセット信号４５２（ＭＰＯ）を出力する。したがって、乗算された位相オフセット信号４５２は、入力される位相オフセット信号３６０とレート選択信号２５８とによって示される、除数乗算された位相角Ｎ＊Ａとして見られてもよい。一実施形態では、乗算された位相オフセット信号は、モジュロ５１２除算を実現するために９ビット（ＭＰＯ［８：０］）に制限され、それにより、所望される除数乗算された位相ベクトル（すなわち、除数乗算された位相角によって示される除数乗算された位相ベクトル）は、単一の基準クロックサイクル内の４つの象限のうちの１つに効果的に制限される。

乗算された位相オフセットの２つの最上位ビットＭＰＯ［８：７］は、論理回路３６４から、象限選択信号３６４として出力され、そのようなビットは、所望される除数乗算された位相ベクトルが収まる、基準クロックサイクルの象限を示す。すなわち、象限選択信号３６４が「１１」の場合、除数乗算された位相オフセットは、２７０°と０°との間の位相角（Ｑ_３）を表す。象限選択信号３６４が「１０」の場合、除数乗算された位相オフセットは、１８０°と２７０°との間の位相角（Ｑ_２）を表す。象限選択信号３６４が「０１」の場合、除数乗算された位相オフセットは、９０°と１８０°との間の位相角（Ｑ_１）を表す。最後に、象限選択信号３６４が「００」の場合、除数乗算された位相オフセットは、０°と９０°との間の位相角（Ｑ_０）を表す。

乗算された位相オフセットの最下位の７ビットＭＰＯ［６：０］は、象限選択により示された象限内での位相角のオフセットを示し、したがって、補間制御値３６２として論理回路４５０から出力されてもよい。乗算された位相オフセットが、１８０°以上の、除数乗算された位相角（すなわち、基準クロックサイクルの象限Ｑ２またはＱ３内に収まる位相角）に一致する場合、図９の補間器３６３_３および３６３_４のうちの１つが、対応する除数乗算された位相ベクトルを生成するために選択される。したがって、乗算された位相オフセットのビット８（ＭＰＯ［８］）（１８０°以上の除数乗算された位相角に対応する、乗算された位相オフセット信号の場合、ハイになる）は、論理回路４５０によって出力される補間制御値を反転させるために、排他的ＯＲゲート４５３（これは、それぞれの第１入力がＭＰＯ［８］を受信するように結合され、第２入力がＭＰＯ［６］〜ＭＰＯ［０］の各ビットを受信するように接続された、７つの排他的ＯＲゲートのバンクであってもよい）の第１入力に供給され、それにより、図９のインバータ３６５の効果が取り消され、非コンプリメント補間制御値３６２が混合位相補間器３６３_３および３６３_４に、コンプリメント補間制御値３６２が混合位相補間器３６３_１および３６３_２に送付される。

代替実施形態では、論理回路４５０に多数の変更が加えられてもよいことに留意すべきである。例えば、レート選択信号２５８および／または位相オフセット信号３６０は、構成要素となるビットを、より多く、またはより少なく有してもよい。さらに、位相オフセット信号は、所望の位相オフセットを数値的に示す代わりに、位相オフセットのテーブルから位相オフセットの所定の番号のうちの１つを選択する選択信号であってもよい。そのような実施形態では、補間制御値が表にまとめられ、位相オフセット選択およびレート選択信号に応答して、表から出力されてもよい。より一般的には、補間制御値と象限選択信号（または、所望の除数乗算された位相ベクトルのソースを示すその他の信号）とを生成することが可能な任意の回路が、代替実施形態で、論理回路４５０の代わりに使用されてもよい。

図１２は、図９の混合位相補間器３６３_１〜３６３_３を実装するために使用されてもよい、補間器の実施形態４７０を示す。補間器４７０は、第１の位相ベクトル入力において差動基準位相ベクトルＶ_Ａを受信し、第２の位相ベクトル入力において差動基準位相ベクトルＶ_Ｂを受信するように結合された、差動増幅器４７３_１および４７３_２を含む。増幅器４７３_１および４７３_２の差動出力は、共通に接続されて差動出力ポートを形成し、図１２の実施形態では、抵抗素子Ｒのペアによってプルアップされる。抵抗素子Ｒは、抵抗器として示されているが、代替実施形態では、受動または能動の負荷素子であってもよい。

差動増幅器４７３_１、４７３_２のそれぞれは、ソース端子が共通でバイアス回路４７５_１、４７５_２に接続された、トランジスタのペア４７７_１、４７７_２を含む。トランジスタ４７７のドレイン端子は、差動増幅器出力を構成し、トランジスタ４７７のゲート端子は、差動位相ベクトルのコンプリメントおよび非コンプリメント成分を受信するように結合される。バイアス回路４７５_１および４７５_２は、それぞれ、入力される補間制御値３６２およびコンプリメント補間制御値４７４に従って、差動増幅器４７３_１および４７３_２内のそれぞれのバイアス電流（すなわち、対応するトランジスタペア４７７のソース端子からグラウンドへの）を確立する。一実施形態では、バイアス回路４７５_１、４７５_２のそれぞれは、補間制御値の各ビットを受信するように結合されたゲート端子を有する、２進加重される１組のトランジスタ（または、効果的な２進加重を実現するために連動される複数組のトランジスタ）によって実装される。すなわち、第１のトランジスタは、トランジスタペア４７７とグラウンドとの間に結合され、ビットＩＣＶ［０］を受信するように結合されたゲート端子を有し、ＩＣＶ［０］がハイの場合は電流Ｉ_ＲＥＦを導通し、第２のトランジスタ（またはトランジスタのペア）は、第１のトランジスタと並列に結合され、ＩＣＶ［１］がハイの場合は電流２＊Ｉ_ＲＥＦを導通し、以下、ビットＩＣＶ［Ｋ−１］がハイの場合に電流２^Ｋ−１＊Ｉ_ＲＥＦを導通する最後のトランジスタ（またはトランジスタのグループ）まで同様となる（Ｋは、補間制御値内の構成要素となるビットの数）。インバータ４７１は、差動増幅器４７３_１に提供される補間制御値のコンプリメントをとるために提供され、それにより、バイアス電流ＩＣＶ＊Ｉ_ＲＥＦがバイアス回路４７５_２内で生成される場合、バイアス電流Ｉ_ＭＡＸ−（ＩＣＶ＊Ｉ_ＲＥＦ）がバイアス回路４７５_１内で生成されるようになる（Ｉ_ＭＡＸは、いずれかのバイアス回路によって生成される最大バイアス電流（例えば、Ｉ_ＲＥＦ＊２^Ｋ−１））。バイアス回路４７５_１および４７５_２によって生成されるバイアス電流の合計はＩ_ＭＡＸになるため、補間制御値３６２の値を増加または減少させることの効果は、バイアス回路４７５_２によって導かれる電流が増加または減少し、それに対応して、バイアス回路４７５_１によって導かれる電流が減少または増加するということである。さらに、差動増幅器４７３_１および４７３_２の出力ノードは、抵抗プルアップ素子Ｒに共通に接続されるため、差動増幅器４７３_１および４７３_２に供給される差動クロック信号は、補間制御値３６２およびコンプリメント補間制御値４７４に従って効果的に位相混合される。すなわち、補間制御値３６２が最小値（例えば、０）の場合、Ｉ_ＭＡＸが差動増幅器４７３_１のトランジスタペア４７７_１を通して流れ、また、０または無視できるほど小さな電流が差動増幅器４７３_２を通して流れ、それにより、入力ベクトルＶ_Ａと名目上位相が整列した（すなわち、Ｖ_Ａと位相が整列しているが、差動増幅器４７３_１の伝搬遅延によって位相オフセットされた）補間された位相ベクトルがもたらされる。補間制御値３６２が最大値（例えば、すべて「１」）の場合、Ｉ_ＭＡＸが差動増幅器４７３_２を通して流れ、また、０または無視できるほど小さな電流が差動増幅器４７３_１を通して流れ、それにより、入力ベクトルＶ_Ｂと名目上位相が整列した、補間された位相ベクトルがもたらされる。補間制御値３６２が、最大値と最小値との間である場合、補間器４７０によって生成される補間された位相ベクトルは、リーディング基準位相ベクトルＶ_Ａの初期部分の間、減少したスルーレートを示し、それに続いて、トレーリングベクトルＶ_Ｂの立ち上がり開始時には、増加したスルーレートを示し、減少したスルーレートは、中点遷移を、したがって、結果として生じる補間された位相ベクトルの位相角を遅らせる。それにより、補間制御値３６２が最小値から最大値に徐々に増加されるにつれて、結果として生じる補間された位相ベクトルは、徐々に遅らされたスルーレートを、したがって、徐々に増加された位相角を示すようになる。

代替実施形態では、図１２の補間器４７０に多数の変更が加えられてもよいことに留意すべきである。例えば、一実施形態では、追加の差動結合されたトランジスタペア４７７が、トランジスタペア４７７_１と並列に結合されて、一致するソース、ドレイン、およびゲート接続（すなわち、入力ベクトルＶ_Ａを受信するように結合されたゲート端子と、補間器出力ノードに結合されたドレイン端子と、トランジスタ４７７_１のソース端子と共通に結合されたソース端子と）を有し、追加の差動結合されたトランジスタペアが、トランジスタペア４７７_２と並列に、同様に結合される。差動増幅器によって導かれる電流を入力ベクトル周波数の関数として増加するために、追加のトランジスタペアは、レート選択信号２５８に従って選択的に有効にされ、それにより、リーディングとトレーリングの入力位相ベクトル間の、所望の時間的オーバーラップが実現される。他の実施形態では、図９の固定位相補間器３６１_１〜３６１_４を実装するために、補間制御値は固定されてもよい。より一般的には、固定された補間制御値、または補間制御値３６２に従って、入力ベクトルＶ_ＡおよびＶ_Ｂを位相混合することによって、補間された出力ベクトルを生成することが可能な任意の回路が、代替実施形態で、補間された位相ベクトルを生成するために使用されてもよい。

図１３は、一実施形態による、図９のセレクタ回路３５９の動作を示す表５００である。図９に関連して説明したように、セレクタ回路は、表５００にＣＬＫ_０、ＣＬＫ_９０、ＣＬＫ_１８０、ＣＬＫ_２７０として示す、４つの固定位相出力クロック信号と、表５００にＣＬＫ_０−９０、ＣＬＫ_{９０−１８０}、ＣＬＫ_{１８０−２７０}、およびＣＬＫ_{２７０−０}として示す、４つの混合位相出力クロック信号とを出力する。代替実施形態では、より多くの、またはより少ないクロック信号が、セレクタ回路３５９によって出力されてもよい。表５００によって示される実施形態では、セレクタ回路３５９は、レート選択信号２５８の状態に従って、図９の周波数分割器バンク３５７内の周波数分割回路３７１_１、３７１_３、３７１_５、および３７１_７から、固定位相出力クロック信号を選択する。すなわち、レート選択信号２５８がユニティ周波数Ｆを示す場合、周波数Ｆと、０°、９０°、１８０°、および２７０°の位相角とを有する位相ベクトルが、それぞれ、分割回路３７１_１、３７１_３、３７１_５、および３７１_７から（および、したがって、補間器３６１_１〜３６１_４から）選択され、セレクタ回路の固定位相クロック信号出力ＣＬＫ_０、ＣＬＫ_９０、ＣＬＫ_１８０、ＣＬＫ_２７０において出力される。同様に、周波数Ｆと、可変位相角Ａ（０°〜９０°）、−Ａ（２７０°〜０°）、１８０°＋Ａ（１８０°〜２７０°）、および１８０°−Ａ（９０°〜１８０°）とを有する位相ベクトルが、それぞれ、可変位相クロック信号出力ＣＬＫ_０−９０、ＣＬＫ_{２７０−０}、ＣＬＫ_{１８０−２７０}、およびＣＬＫ_{９０−１８０}において出力される。用語に関して説明すると、表５００の出力クロック列内の各エントリは、ユニティ位相ベクトルとして出力される位相ベクトルまたは周波数分割される位相ベクトルの、ソースとなる補間器を、補間された位相ベクトルの番号によって示し（すなわち、Ｖ１、Ｖ２、Ｖ３、およびＶ４は、固定位相補間器３６１_１〜３６１_３によって生成される補間された位相ベクトル、Ｖ１２、Ｖ２３、Ｖ３４、およびＶ４１は、混合位相補間器３６３_１〜３６３_４によって生成される補間された位相ベクトル）、また、出力クロック信号の周波数を、添え字Ｆ、Ｆ／２、Ｆ／４、またはＦ／８によって示す。したがって、表５００の第１行では、補間された位相ベクトルＶ１_Ｆ、Ｖ２_Ｆ、Ｖ３_Ｆ、およびＶ４_Ｆが、それぞれ、固定位相クロック信号出力ＣＬＫ_０、ＣＬＫ_９０、ＣＬＫ_１８０、ＣＬＫ_２７０において出力され、補間された位相ベクトルＶ１２_Ｆ、Ｖ４１_Ｆ、／Ｖ１２_Ｆ、および／Ｖ４１_Ｆが、それぞれ、可変位相クロック信号出力ＣＬＫ_０−９０、ＣＬＫ_{２７０−０}、ＣＬＫ_{１８０−２７０}、およびＣＬＫ_{９０−１８０}において出力される。

表５００の固定位相出力クロック信号列の記入について説明すると、レート選択信号が１／２分周出力クロック周波数Ｆ／２を示す場合、周波数Ｆ／２と、０°および１８０°の位相角とを有する固定位相ベクトルＶ１およびＶ３が、補間器３６１_１から選択され、周波数分割回路３７１_１および３７１_５内で２によって分周されて、０°および９０°のＦ／２出力クロック信号と、それらの１８０°および２７０°コンプリメントが生成される。すなわち、位相ベクトルＶ１_{Ｆ／２（０）}、Ｖ３_{Ｆ／２（９０）}（添え字Ｆ／２（０）およびＦ／２（９０）は、それぞれ、周波数分割回路３７１_１および３７１_５によって生成される０°および９０°のＦ／２位相ベクトルを示す）、／Ｖ１_{Ｆ／２（０）}、および／Ｖ３_{Ｆ／２（９０）}が、それぞれ、固定位相出力クロック信号ＣＬＫ_０、ＣＬＫ_９０、ＣＬＫ_１８０、ＣＬＫ_２７０として出力される。レート選択信号が１／４分周出力クロック周波数Ｆ／４を示す場合、固定位相ベクトルＶ１_{Ｆ／４（０）}およびＶ１_{Ｆ／４（９０）}が、固定位相出力クロック信号ＣＬＫ_０およびＣＬＫ_９０として出力され、それらのコンプリメント／Ｖ１_{Ｆ／４（０）}および／Ｖ１_{Ｆ／４（９０）}が、固定位相出力クロック信号ＣＬＫ_１８０およびＣＬＫ_２７０として出力される。同様に、レート選択信号が１／８分周出力クロック周波数Ｆ／８を示す場合、固定位相ベクトルＶ１_{Ｆ／８（０）}およびＶ１_{Ｆ／８（９０）}が、固定位相出力クロック信号ＣＬＫ_０およびＣＬＫ_９０として出力され、それらのコンプリメント／Ｖ１_{Ｆ／８（０）}および／Ｖ１_{Ｆ／８（９０）}が、固定位相出力クロック信号ＣＬＫ_１８０およびＣＬＫ_２７０として出力される。

混合位相出力クロック信号ＣＬＫ_０−９０、ＣＬＫ_{９０−１８０}、ＣＬＫ１８０−２７０、およびＣＬＫ２７０−０は、レート選択信号と象限選択信号とによって示される、除数乗算された位相角に基づいて、それぞれの周波数分割回路から選択される。したがって、レート選択信号がユニティ周波数Ｆを示す場合、補間器３６３_１内で適用される補間制御値に従って０°と９０°との間の位相角（すなわち、位相角＋Ａ）を有する、周波数分割回路３７１_２によって生成されるユニティ位相ベクトルが、可変位相クロック信号ＣＬＫ_０−９０として出力される。同様に、補間器３６３_４内で適用されるコンプリメント補間制御値に従って２７０°と０°との間の位相角（すなわち、位相角−Ａ）を有する、周波数分割回路３７１_８によって生成されるユニティ位相ベクトルが、可変位相クロック信号ＣＬＫ_{２７０−０}として出力される。位相角１８０°＋Ａおよび１８０°−Ａを有する出力クロック信号は、ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}クロック信号のコンプリメントであるため、セレクタ回路は、ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}として出力されるクロック信号のコンプリメントを、それぞれ、ＣＬＫ_{１８０−２７０}およびＣＬＫ_{９０−１８０}クロック信号であるとして選択する。この対応関係は、図１３の表５００全体を通して維持され、その理由は、ＣＬＫ_{１８０−２７０}として出力されるように選択されるユニティ位相ベクトルまたは周波数分割された位相ベクトルは、ＣＬＫ_０−９０として出力されるように選択される位相ベクトルのコンプリメントであり、ＣＬＫ_{９０−１８０}として出力されるように選択されるユニティ位相ベクトルまたは周波数分割された位相ベクトルは、ＣＬＫ_{２７０−０}として出力されるように選択される位相ベクトルのコンプリメントであるためである。

図１３をさらに参照すると、レート選択信号がＦ／２周波数の選択を示す場合、出力クロック信号ＣＬＫ_０−９０の生成に使用される除数乗算された位相ベクトルは、選択される位相オフセットが４５°よりも大きいか、または小さいかによって、基準クロックサイクルの第１象限または第２象限のいずれかに収まる。したがって、象限選択信号が、除数乗算された位相ベクトルが０°〜９０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝００）、周波数分割回路３７１_２によって（すなわち、補間された位相ベクトルＶ１２を周波数分割することによって）生成されるＦ／２位相ベクトルが、クロック信号ＣＬＫ_０−９０として出力されるように選択される。象限選択信号が、除数乗算された位相ベクトルが９０°〜１８０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝０１）、周波数分割回路３７１_４によって（すなわち、補間された位相ベクトルＶ２３を周波数分割することによって）生成されるＦ／２位相ベクトルが、クロック信号ＣＬＫ_０−９０として出力されるように選択される。出力クロック信号ＣＬＫ_{２７０−０}は、同様に、選択される位相オフセットに従って基準クロック信号の第４または第３象限のいずれかに収まるため、周波数分割回路３７１_８によって、または周波数分割回路３７１_６によって生成されるＦ／２位相ベクトルのいずれか（補間された位相ベクトルＶ４１およびＶ３４にそれぞれ対応する）が、象限選択信号の状態に依存して、クロック信号ＣＬＫ_{２７０−０}として出力されるように選択される。

レート選択信号がＦ／４周波数の選択を示す場合、クロック信号ＣＬＫ_０−９０の生成に使用される除数乗算された位相ベクトルは、選択される位相オフセットに依存して、基準クロックサイクルの第１、第２、第３、または第４象限のいずれかに収まる。同様に、クロック信号ＣＬＫ_{２７０−０}の生成に使用される除数乗算された位相ベクトルは、選択される位相オフセットに依存して、基準クロックサイクルの第４、第３、第２、または第１象限のいずれかに収まる。したがって、象限選択信号が、クロック信号ＣＬＫ_０−９０に対応する除数乗算された位相ベクトルが０°〜９０°に収まることを示す場合、周波数分割回路３７１_２および３７１_８によって（すなわち、補間器３６３_１および３６３_４によって生成される補間されたベクトルＶ１２およびＶ４１を周波数分割することによって）生成されるＦ／４位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが９０°〜１８０°に収まることを示す場合、周波数分割回路３７１_４および３７１_６によって（すなわち、補間器３６３_２および３６３_３によって生成される補間されたベクトルＶ２３およびＶ３４を周波数分割することによって）生成されるＦ／４位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが１８０°〜２７０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝１０）、周波数分割回路３７１_６および３７１_４によって（すなわち、補間されたベクトルＶ３４およびＶ２３を周波数分割することによって）生成されるＦ／４位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。最後に、象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが２７０°〜０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝１１）、周波数分割回路３７１_８および３７１_２によって（すなわち、補間されたベクトルＶ４１およびＶ１２を周波数分割することによって）生成されるＦ／４位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。

レート選択信号がＦ／８周波数の選択を示す場合、クロック信号ＣＬＫ_０−９０の生成に使用される除数乗算された位相ベクトルは、選択される位相オフセットに依存して、基準クロックサイクルの第１、第２、第３、または第４象限のいずれかに収まる。同様に、クロック信号ＣＬＫ_{２７０−０}の生成に使用される除数乗算された位相ベクトルは、選択される位相オフセットに依存して、基準クロックサイクルの第４、第３、第２、または第１象限のいずれかに収まる。したがって、象限選択信号が、クロック信号ＣＬＫ_０−９０に対応する除数乗算された位相ベクトルが０°〜９０°に収まることを示す場合、周波数分割回路３７１_２および３７１_８によって（すなわち、補間器３６３_１および３６３_４によって生成される補間されたベクトルＶ１２およびＶ４１を周波数分割することによって）生成されるＦ／８位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが９０°〜１８０°に収まることを示す場合、周波数分割回路３７１_４および３７１_６によって（すなわち、補間器３６３_２および３６３_３によって生成される補間されたベクトルＶ２３およびＶ３４を周波数分割することによって）生成されるＦ／８位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが１８０°〜２７０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝１０）、周波数分割回路３７１_６および３７１_４によって（すなわち、補間されたベクトルＶ３４およびＶ２３を周波数分割することによって）生成されるＦ／８位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。最後に、象限選択信号が、ＣＬＫ_０−９０クロック信号に対応する除数乗算された位相ベクトルが２７０°〜０°に収まることを示す場合（すなわち、ＱＳ［１：０］＝１１）、周波数分割回路３７１_８および３７１_２によって（すなわち、補間されたベクトルＶ４１およびＶ１２を周波数分割することによって）生成されるＦ／８位相ベクトルが、それぞれ、出力クロック信号ＣＬＫ_０−９０およびＣＬＫ_{２７０−０}となるように選択される。

スケーリングされた複製遅延素子を使用した位相ベクトルの生成
図１４は、位相ベクトル発生器の実施形態５５０を示し、この内部では、一次位相ベクトルが、スケーリングされた遅延素子を通して伝搬し、本例では反転して、二次位相ベクトルが生成される。この動作によって、二次位相ベクトルが補間器なしで生成されてもよく、それにより、図６の混合位相および固定位相補間器が不要になる。図示されている特定の例では、２つの直列に結合された遅延素子５５２（それぞれは、基準ループ周波数における６０°位相遅延に対応する伝搬遅延を導入する（すなわち、６０°遅延素子））が、０°一次位相ベクトルを受信するように結合され、したがって、１２０°二次位相ベクトル、すなわち、０°一次位相ベクトルを基準として１２０°遅らされた位相ベクトルを出力する。２つの直列に結合された遅延素子５５２は、同様に、１８０°一次位相ベクトルを受信するように結合され、したがって、３００°二次位相ベクトルを出力する。２つの直列に結合された７５°遅延素子５５４は、９０°一次位相ベクトルを受信するように結合され、２４０°二次位相ベクトル（９０°＋７５°＋７５°）を出力し、また、２つの直列に結合された７５°遅延素子５５４は、さらに、２７０°一次位相ベクトルを受信するように結合され、したがって、６０°二次位相ベクトル（２７０°＋７５°＋７５° ｍｏｄ ３６０°）を出力する。他の位相を有する二次位相ベクトルが、他の遅延素子を使用して、および／または、遅延素子５５２と５５４との他の組み合わせを使用して生成されてもよい。

図示されている特定の例では、基準ループのリング発振器内の遅延素子を通した遅延を制御するために使用される遅延制御信号５５５（ＤＣＴＬ）とともに、０°、９０°、１８０°、および２７０°の一次位相ベクトルが基準ループから提供される。この配置によって、温度、電圧、またはその他の環境条件の変化を補償するために、（例えば、位相ロックループ、遅延ロックループ、または類似した回路内の）基準ループによって遅延制御信号が調節されるにつれて、結果として生じる、基準ループ内の遅延素子の伝搬遅延調節は、位相ベクトル発生器５５０のスケーリングされた遅延素子５５２および５５４内にも適用される。図１５は、例えば、０°、９０°、１８０°、および２７０°の位相ベクトルを生成するためのＰＬＬ ５５８を示し、また、位相ベクトル発生器５５０とおおむね同じ方法で動作する位相ベクトル発生器５６０と、ＰＬＬ ５５８との相互接続も示す。図示されているように、ＰＬＬ ５５８は、電圧制御発振器５６７（ＶＣＯ）と、分周器５６９と、位相検出器５６１と、電荷ポンプ５６３と、電荷蓄積素子５６５と、緩衝器５６６とを含む。ＶＣＯ ５６７は、交差結合された遅延素子５７１ａおよび５７１ｂのペアの形態の、リング発振器によって実装されるが、他の実施形態では、代替のタイプの電圧制御発振器が使用されてもよい。差動信号が、両方のインバータ５７１ａおよび５７１ｂを通して伝搬して、インバータ５７１ａの入力に戻るために要する時間が、基準クロック信号の１８０度の間隔（すなわち、インバータ５７１の入力における立ち上がりエッジと立ち下がりエッジとの間の時間）を定義するため、各インバータ５７１は１／４サイクルの遅延（すなわち、９０°の遅延）を導入し、したがって、２つの差動インバータ５７１ａ、５７１ｂの４つの出力は、０°、９０°、１８０°、および２７０°の一次位相ベクトルを構成することになり、または、それらの一次位相ベクトルを生成するために使用されてもよいということになる。さらに、ＶＣＯ ５６７は、差動インバータ５７１ａ、５７１ｂを通した伝搬遅延によって決定される周波数で発振するため、インバータの伝搬遅延を増加または減少させて、それにより、基準ループ周波数の対応する増加または減少をもたらすために、差動インバータ５７１ａ、５７１ｂの出力スルーレートが増加または減少させられてもよい。

図示されている例示的実施形態では、分周期５６９は、ＶＣＯ ５６７から０°位相ベクトル（またはその緩衝されたバージョン）を受信し、０°位相ベクトルを周波数分割して、基準クロック５６２（ＲｅｆＣｌｋ）の周波数に名目上一致した位相ベクトル５７０を生成する。基準クロック５６２と周波数分割された位相ベクトル５７０とは位相検出器５６１に供給され、位相検出器５６１は、位相ベクトル５７０のベクトルが基準クロック信号５６２よりも進んでいるか遅れているかを示す、位相前進信号５６４を電荷ポンプ５６３に出力する。位相前進信号が、位相ベクトル５７０が基準クロック信号５６２よりも遅れていることを示す場合、電荷ポンプ５６３は電荷蓄積素子５６５にパルスを送ってその電圧レベルを増加し、それにより、遅延制御信号５５５のレベルを増加する。遅延制御信号５５５は、次に、差動インバータ５７１のスルーレートを制御するために使用され、したがって、増加された場合、差動インバータ５７１を通した遅延を短縮し、基準ループ５５８の発振周波数を増加する。

一実施形態では、遅延制御信号５５５は、差動インバータ５７１にバイアスをかけて所望のスルーレートを実現するために使用される電流である（すなわち、緩衝器５６６は電圧−電流変換を実行する）。代替実施形態では、遅延制御信号５５５は、差動インバータ５７１の出力スルーレートを、電力の供給またはその他の方法で制御するために使用される電圧であってもよい（例えば、緩衝器５６６は、電圧フォロワまたはその他の緩衝器であってもよく、あるいはすべて省略されてもよい）。いずれの場合も、遅延制御信号５５５は、位相ベクトル発生器５６０に提供されて、差動インバータ５７２および５７４の出力スルーレートを、基準ループ内の差動インバータ５７１と同じ方法で制御するために使用される。この配置によって、また、差動インバータ５７２および５７４内の構成要素をスケーリングして、差動インバータ５７１を基準にした、スケーリングされた遅延を提供することによって、差動インバータ５７２および５７４は、遅延制御信号５５５に応答して、ＶＣＯ ５６７内の差動インバータ５７１とともに調節される、スケーリングされた遅延素子として働く。したがって、０°および１８０°の位相ベクトルは、それぞれ、２つの差動６０°遅延素子（すなわち、図１５の実施形態内のスケーリングされた差動インバータ）によって遅延させられて、１２０°および３００°の位相ベクトルをもたらし、９０°および２７０°の位相ベクトルは、それぞれ、２つの差動７５°遅延素子によって遅延させられて、２４０°および６０°の位相ベクトルをもたらす。

図１６Ａ〜図１６Ｃは、図１５の素子５７１、５７２、および５７４を実装するために使用されてもよい例示的遅延素子５８５、５８７、および５８９を示す。最初に図１６Ａを参照すると、遅延素子５８５は、差動入力信号を受信するための入力ｉｎＮおよびｉｎＰと、逆並列接続されたインバータにより形成されるラッチ５９２のそれぞれのノードに結合される出力とを有する、ドライバインバータ５９０のペアを含む。ラッチ５９２が最初に第１の状態にあると仮定すると、差動入力信号の１つの安定状態から別の安定状態への遷移は、インバータ５９０の出力の状態変化を引き起こし、それとともに、ラッチ５９２は、逆並列接続されたインバータによって確立されるループ利得に従って、状態変化に抵抗する。すなわち、ラッチ５９２のループ利得がより大きければ、状態変化への抵抗はより大きくなり、したがって、状態変化のために要する時間はより長くなる。ラッチ５９２のループ利得は、逆並列接続されたインバータ内のトランジスタのサイズ「ａ」（例えば、幅長比（ｗｉｄｔｈ−ｌｅｎｇｔｈ ｒａｔｉｏ））をスケーリングすることによって増加または減少させられてもよいため、遅延素子５８５の出力スルーレートの、対応した（ただし、必ずしも線形とは限らない）スケーリングが実現されてもよく、それにより、スケーリングされた遅延が確立されてもよい。図１６Ｂを参照すると、例えば、遅延素子５８５のラッチ５９２内のトランジスタの幅長比「ａ」よりも小さな幅長比「ｂ」を有するトランジスタを使用したラッチ５９４を実装することによって、７５°遅延素子５８７が実現される。比率ｂ／ａは、遅延素子５８５に比較した、遅延素子５７４を通した伝搬時間の１／６の減少を提供するように選択され（すなわち、遅延素子５８５の出力において差動遷移がより迅速に反映されるように、出力スルーレートが増加され）、それにより７５°の差動遅延素子が提供される。図１６Ｃでは、幅長比「ｂ」よりも小さな幅長比「ｃ」を有するトランジスタを使用したラッチ５９６を実装して、９０°遅延素子５８５を基準にした、伝搬時間の１／３の減少を提供することによって、６０°差動遅延素子が実現される。

図１６Ａ〜図１６Ｃをさらに参照すると、構成要素となるインバータ（すなわち、５９０と、ラッチ５９２、５９４、および５９６内の逆並列接続されたインバータと）のそれぞれ、またはその任意のサブセットは、図１５の遅延制御信号５５５によって、バイアスの印加、電力の供給、またはその他の方法で制御されてもよく、それにより、９０°遅延素子５８５の閉ループ制御を維持するために遅延制御信号が調節されるにつれて、スケーリングされた６０°および７５°遅延素子の伝搬遅延の、対応する調節がもたらされてもよい。名目上のスケーリングされた伝搬遅延を実現するための構成要素スケーリングと、フィードバックにより生成される遅延制御信号を使用した動的遅延制御との組み合わせを通して、環境条件の変化（例えば、電圧および／または温度ドリフト）および工程の変動に関わらず、正確な伝搬遅延を示す、スケーリングされた遅延素子が実現されてもよい。さらに、スケーリングされた遅延素子は、位相ベクトル補間器よりも大幅に少ないトランジスタを使用して実装されてもよく、また、消費電力がより少なく、クロックジッタの導入もより少ない傾向があるため、スケーリングされた遅延素子は、より質の高いクロック信号を生成し、それと同時に、製造および動作コストを低下させるために使用されてもよい。図１４および図１５の位相ベクトル発生器は、例えば、図６の混合位相補間器の代わりに使用して、遅延整合の目的のために提供される固定位相補間器を不要にし、それにより、電力とダイエリアをさらに節約するために使用されてもよい。

図１４を再び参照すると、多くの代替遅延素子配置が、二次位相ベクトルを生成するために使用されてもよいことに留意すべきである。例えば、６０°および７５°の遅延素子５５２、５５４のペアを使用するのではなく、１つの１２０°遅延素子（例えば、１２０°の伝搬遅延を示すシングルまたは差動インバータ）が、１２０°および３００°位相ベクトルを生成するために、６０°遅延素子５５２の直列結合されたペアの代わりに使用されてもよく、かつ／または、１つの１５０°遅延素子が、６０および２４０度位相ベクトルを生成するために、７５°遅延素子５５４の直列結合されたペアの代わりに使用されてもよい。さらに、図１４に示す混合遅延素子配置の代わりに、すべてが同じ（または実質的に同じ）伝搬遅延を示す遅延素子の組み合わせが使用されてもよい。例えば、図１７Ａに示すように、６０°遅延素子５５２の直列結合されたペアは、４つの７５°遅延素子５５４のそれぞれの組によって置き換えられて、３００°および１２０°の位相ベクトルが生成されてもよい。あるいは、図１７Ｂに示すように、直列結合された６０°遅延素子５５２の追加のペアが、１２０°位相ベクトルを受信するように結合され、また、直列結合された６０°遅延素子５５２のもう１つの追加のペアが、３００°位相ベクトルを受信するように結合されて、それにより、２４０°および６０°位相ベクトルが生成され、図１４の７５°遅延素子５５４は不要となるようにされてもよい。伝搬遅延の事実上あらゆる組み合わせを表す、遅延素子のその他の多くの組み合わせが、二次位相ベクトルを生成するために、代替実施形態で使用されてもよい。例えば、図１７Ｂの実施形態で、６０°および２４０°の位相ベクトルは、点線６０３および６０４で示されるように、１つの６０°遅延素子５５２によって生成されてもよく、それにより、それ以外の場合にはそれらの位相ベクトルを生成するために使用されていた、６０°遅延素子の追加のペアが不要となるようにされてもよい。さらに、上述したように、図１７Ａおよび図１７Ｂの実施形態では、６０°、１２０°、２４０°、および３００°の位相角を有する４つの二次位相ベクトルが生成されるが、代替実施形態では、同じまたは異なる位相角を有する、より多くの、またはより少ない二次位相ベクトルが生成されてもよい。

図１８Ａおよび図１８Ｂは、プログラマブルに選択される位相角を有する位相ベクトルを生成するために使用されてもよい、可変遅延素子の例示的実施形態を示す。そのような遅延素子は、例えば、図９の混合位相補間器３６３の代わりに、選択可能な位相範囲を有する位相ベクトルの生成を可能にするために使用されてもよく、また、位相較正操作において、二次位相ベクトルの位相角が較正されることを可能にするために使用されてもよい。図１８Ａの実施形態では、可変遅延素子６１０は、デジタル−アナログ変換器６１１（ＤＡＣ）と、ドライバインバータ５９０と、逆並列接続されたインバータ６１４により形成されるラッチ６１２とを含む。ドライバインバータ５９０は、差動入力信号ｉｎＮおよびｉｎＰを受信するように結合された入力と、遅延素子の出力を形成するためにラッチ６１２の各ノードに結合された出力とを有する。したがって、遅延素子６１０を通した合計の伝搬遅延は、図１６Ａ〜図１６Ｃの遅延素子におけるのと同様に、逆並列接続されたインバータ６１４のループ利得の関数である。ＤＡＣ ６１１は、（例えば、プログラマブルレジスタまたはその他の制御ソースから）ｍビットのトリム制御値ＴＣを受信し、応答として、バイアス電圧のペアＶｂｎおよびＶｂｐを生成し、それらの電圧は、ラッチ６１２のループ利得を制御するために、逆並列接続されたインバータ素子６１４に供給される。この配置によって、トリム制御値が最小から最大値に増加されるにつれて、バイアス電圧がそれに従って調節されて、ラッチ６１２のループ利得が最小から最大値に増加され、それにより、ある範囲の遅延が遅延素子内で提供される。代替方法として、ＤＡＣは、遅延素子６１０を通した所望の遅延を確立するために、インバータ６１４内の１つまたは複数のバイアス電流を確立する、電流ＤＡＣであってもよい。

図１８Ｂの実施形態で、遅延素子６２０は、差動入力信号を受信するように結合され、遅延素子の出力ノードを形成する出力を有する、ドライバインバータ５９０を含む。遅延素子６２０の出力ノードの間に、１組のラッチ素子６２１_０〜６２１_ｍ−１が並列に結合され、それぞれのラッチ素子６２１は、トリム制御信号ＴＣ［ｍ−１：０］のうちのそれぞれ１つの状態に応じて、ラッチ状態またはトライステート条件のいずれかになる。例として、一実施形態では、ＴＣ［０］がローの場合、インバータ６２３は、トライステートにされて、ラッチ素子６２１_０をトライステート条件（すなわち、ドライバインバータ５９０の出力間の開路として現れる）に設定し、したがって差動入力信号が１つの状態から別の状態に遷移する際の状態変化に対して、無視できるほど小さな抵抗しか提供しない。ＴＣ［０］がハイの場合、ラッチ素子６２１_０は有効にされてドライバインバータ５９０の出力状態をラッチし、したがって、状態変化にある程度の抵抗を提供する。この配置では、さまざまなラッチ素子６２１_０〜６２１_ｍ−１は、ドライバインバータ５９０の出力上の状態変化に対する合計抵抗を制御するために、また、したがって、遅延素子６２０を通した合計の遅延を制御するために、さまざまなパターンで選択的にトライステートまたは有効にされてもよい。個々のラッチ素子６２１は、重み付けされてもよく（例えば、ラッチ素子６２１_１は、有効にされた場合、ラッチ素子６２１_０の２倍のインクリメンタル遅延を提供し、ラッチ素子６２１_２は、ラッチ素子６２１_１の２倍のインクリメンタル遅延を提供する、などとなるように、異なるサイズの構成要素を提供することによって２進加重されてもよく）、かつ／または、所望の遅延範囲と分解能とを提供するために、必要に応じてサーモメータ符号化されてもよい。より一般的には、遅延素子内の制御された伝搬遅延を提供するために使用されてもよい、事実上いかなる回路配置でも、代替実施形態で使用されてもよい。

自己整列クロック分割器
図１９は、周波数分割された、直角位相クロック信号を生成するために、図４および図７の周波数分割回路の代わりに使用されてもよい、自己整列クロック分割器の実施形態６４０を示す。クロック分割器は、平衡した、マスタ−スレーブフリップフロップ構成内で相互に結合された、差動式の、トランスペアレントラッチ素子のペア６４１ａ、６４１ｂを含む。すなわち、ラッチ素子６４１ａの差動出力（ｑＰ、ｑＮ）は、ラッチ素子６４１ｂの差動入力（ｄＰ、ｄＮ）に結合され、ラッチ素子６４１ｂの差動出力は、ラッチ素子６４１ａの差動入力に交差結合される（すなわち、ｑＰはｄＮに結合され、ｑＮはｄＰに結合される）。この配置によって、そして、周波数Ｆを有する差動クロック信号の各成分クロック信号（例えば、図１９に示すように、Ｆ_０およびＦ_１８０）を使用して、ラッチ素子６４１ａおよび６４１ｂのラッチイネーブル入力（ＬＥ）をクロック制御することによって、ラッチ素子６４１ａ、６４１ｂの差動出力は、周波数Ｆ／２で状態を変え、相互に直交関係を示すようになる。したがって、ラッチ素子６４１ａの差動出力が０°および１８０°の位相角（すなわち、Ｆ／２_０およびＦ／２_１８０）であるように指定された場合、ラッチ素子６４１ｂの差動出力は、９０°および２７０°の位相角（すなわち、Ｆ／２_９０およびＦ／２_２７０）を有する。図２０は、図１９のクロック分割器の動作を示すタイミング図である。ラッチ素子６４１ａの差動出力（すなわち、Ｆ／２_０およびＦ／２_１８０）が最初にハイ−ロー状態にあると仮定すると（すなわち、ｑＰ＝Ｈ、ｑＮ＝Ｌ）、Ｆ_１８０クロック信号の立ち上がりエッジ６７１は、ラッチ素子６４１ｂが、時間６７３および６７５においてＦ／２_０およびＦ／２_１８０信号をサンプリングすることを可能にし、それにより、６７４および６７６において示されるＦ／２_９０およびＦ／２_２７０の遷移が作られる。したがって、続いて起こるＦ_０信号の立ち上がりエッジ６８１は、ラッチ素子６４１ａを、時間６８３および６８５においてＦ／２_２７０およびＦ／２_９０信号をサンプリングするようにトリガし、それにより、６８４および６８６において示されるＦ／２_０およびＦ／２_１８０の遷移が生成される。ラッチ素子６４１ｂが、図２０に示すロー−ハイ状態ではなく、ハイ−ロー状態で始動された場合、６７３および６７５におけるサンプリングは、ラッチ素子６４１ｂがハイ−ロー状態のままになることを引き起こし、それにより正しい直角位相Ｆ／２クロックが生成されることに留意されたい。同様に、ラッチ素子６４１ａが、ハイ−ロー状態ではなく、ロー−ハイ状態で始動された場合、６７３および６７５におけるサンプリングは、６７４および６７６において示す状態遷移とは反対の状態遷移を生成するが（すなわち、ラッチ素子６４１ｂがハイ−ロー状態で始動されると仮定した場合）、それでもなお、正しい直角位相Ｆ／２クロックが生成される。したがって、ラッチ素子６４１ａおよび６４１ｂの初期状態に関係なく、ラッチ素子６４１ａ、６４１ｂは、ラッチイネーブル入力に供給されるクロック信号の半分の周波数を有する、同相および直角位相の差動クロック信号（それぞれ、Ｄｉｖ２ｉおよびＤｉｖ２ｑ）を正しく生成する。不正な始動状態は存在せず、したがって、正しい動作を保証するためにラッチ素子６４１内にロードされる必要がある初期値は存在しない。したがって、クロック分割器６４０は、自己初期化および自己整列（すなわち、自動整列）されるものであり、リセット回路も初期化回路も必要としない。

図１９をさらに参照すると、差動ラッチ素子６４１ａ、６４１ｂのそれぞれは、詳細図６４３に示すように、入力インバータ６４５のペアと、パスゲート６４７と、記憶素子６４９と、出力インバータ６５１とを使用して構築されてもよい（代替実施形態では、その他の回路配置が使用されてもよい）。入力インバータ６４５は、ラッチ素子のｄＮおよびｄＰ入力を構成し、差動入力信号を受信するように結合される。入力インバータ６４５の出力は、それぞれのパスゲート６４７を経由して、記憶素子６４９の反対側のノードに、そして出力インバータ６５１に結合される。記憶素子６４９は、交差結合されたインバータのペアによって形成され（ただし、他のタイプの記憶素子が使用されてもよい）、パスゲート６４７が非導通状態に切り換えられた場合にラッチ素子の状態を維持するために使用され、出力インバータ６５１は、ノードｑＮおよびｑＰを経由して差動出力信号を駆動するために使用される。この配置によって、ラッチイネーブル入力ＬＥ、／ＬＥに適用される差動制御信号（Ｃ、／Ｃ）がハイ（すなわち、Ｃ＝１、／Ｃ＝０）になった場合、パスゲート６４７はオンにされ、記憶素子６４９の状態が、差動入力信号の状態に基づいて更新される（すなわち、反転されるか、または同じ状態に維持される）ことが可能にされる。ラッチ素子６４９内の逆並列接続されたインバータに、ロジック供給電圧（例えば、ＣＭＯＳ処理におけるグラウンドおよびＶ_ＤＤ）を使用して電力を供給することによって、小振幅差動入力信号は、差動出力信号内でロジックレベルに自動的に変換されてもよく、それにより、クロック分割器６４０の入力（または出力）における独立したレベル変換回路は不要にされてもよい。クロック分割器６４０の入力または出力におけるレベル変換回路は、追加の電力とダイエリアとを消費し、また、立ち上がりおよび立ち下がりクロックエッジの非対称な変換により、デューティサイクル歪みを導入する傾向があるため、そのようなレベル変換回路を回避することによって、大きな利点が提供される。代替実施形態では、独立したレベル変換回路が提供されてもよい。

図２１および図２２は、１／２分周、１／４分周、および１／８分周の周波数における、一次クロック位相（０、９０、１８０、２７０）を生成するために、図４および図７の周波数分割回路の代わりに使用されてもよい、周波数選択可能なクロック分割回路の実施形態７００および７２０を示す。代替実施形態では、異なる周波数を有するクロック信号を生成するために、他の除数が使用されてもよい。

図２１のクロック分割器７００を最初に参照すると、１／ｎ分周の比率を有する一次位相ベクトルを提供するために、３つの分割フロップ（ｄｉｖｉｄｅ−ｆｌｏｐ）７０１ａ、７０１ｂ、および７０１ｃの組と、出力マルチプレクサ７０３ａ、７０３ｂのペアとが相互に接続される（ｎは、制御信号Ｄｉｖ８およびＤｉｖ４または８のペアによって、２、４、または８であるように指定される）。詳細図７０６に示すように、分割フロップ７０１のそれぞれは、マルチプレクサ７０９と、図１９および図２０に関連して説明した自己初期化クロック分割器６４０のインスタンスとによって形成される。マルチプレクサ７０９は、選択信号ＳｅｌＡの状態に従って、２つの差動入力クロック（ＣｌｋＡ、ＣｌｋＢ）のうちの１つを、クロック分割器６４０の差動クロック入力に伝える。すなわち、ＳｅｌＡがハイの場合は、ＣｌｋＡがクロック分割器６４０に伝えられ、ＳｅｌＡがローの場合は、ＣｌｋＢがクロック分割器６４０に伝えられる。クロック分割器６４０は、図１９および図２０に関連して説明したとおりに動作して、差動入力クロック信号の半分の周波数をそれぞれが有する２つの差動クロック信号（０°および１８０°の位相成分を有する同相差動クロック信号Ｄｉｖ２ｉと、９０°および２７０°の位相成分を有する差動直角位相クロック信号Ｄｉｖ２ｑと）を生成する。分割フロップ７０１ａは、そのＣｌｋＡ入力において、０°および１８０°ユニティ位相の一次位相ベクトル（すなわち、差動クロック信号Ｆ_０）を受信し、そのＣｌｋＢ入力において、分割フロップ７０１ｃの同相出力（Ｄｉｖ２ｉ）を受信し、そのセレクト入力において、制御信号Ｄｉｖ８のコンプリメントを受信するように結合される。分割フロップ７０１ｃは、そのＣｌｋＡ入力において、９０°および２７０°ユニティ位相の一次位相ベクトル（すなわち、差動クロック信号Ｆ_９０）を受信し、そのセレクト入力において、制御信号Ｄｉｖ８を受信するように結合される。分割フロップ７０１ｂは、そのＣｌｋＡ入力において、分割フロップ７０１ａの同相出力を受信し、そのセレクト入力において、制御信号Ｄｉｖ４または８を受信するように結合される。分割フロップ７０１ａの同相出力は、出力マルチプレクサ７０３ａの第１入力に供給され、分割フロップ７０１ａの直角位相出力（Ｄｉｖ２ｑ）は、出力マルチプレクサ７０３ｂの第１入力に供給される。分割フロップ７０１ｂの同相出力は、マルチプレクサ７０３ａの第２入力に供給され、分割フロップ７０１ｂの直角位相出力は、出力マルチプレクサ７０３ｂの第２入力に供給される。制御信号Ｄｉｖ４または８は、マルチプレクサ７０３ａおよび７０３ｂのセレクト入力に供給され、それにより、１／４分周または１／８分周セットの一次位相ベクトルが所望される場合（すなわち、Ｄｉｖ４または８がハイの場合）は、分割フロップ７０１ｂが、分割された位相ベクトルのソースとなるように選択され、１／２分周セットの一次位相ベクトルが所望される場合は、分割フロップ７０１ａが、分割された位相ベクトルのソースとなるように選択される。

１／２分周セットの一次位相ベクトルが所望される場合、Ｄｉｖ８およびＤｉｖ４または８信号はローにされ、それにより、分割フロップ７０１ｂおよび７０１ｃは、それぞれが、接地されたクロック信号（ＣｌｋＢ）を選択し、したがって無効（トグルが行われない省電力状態）にされる。Ｄｉｖ８はローであるため、分割フロップ７０１ａは、ＣｌｋＡにおける０／１８０°差動クロック信号に基づいて、それぞれが周波数Ｆ／２を有する、同相および直角位相の位相ベクトルの組を生成する。さらに、Ｄｉｖ４または８がローであるため、Ｆ／２の同相および直角位相クロック信号（０／１８０°および９０／２７０°）は、マルチプレクサ７０３ａおよび７０３ｂを経由して、クロック分割器７００の出力ノードに伝えられる。１／４分周セットの一次位相ベクトルが所望される場合、Ｄｉｖ８はローにされて分割フロップ７０１ｃが無効にされ、Ｄｉｖ４または８は引き上げられる。分割フロップ７０１ａは、上述の１／２分周構成におけるのと同様に、周波数Ｆ／２を有する同相差動クロック信号と直角位相差動クロック信号とを生成し、それとともに、Ｄｉｖ４または８のハイ状態が、分割フロップ７０１ａからの同相Ｆ／２差動クロック信号を、分割フロップ７０１ｂの入力クロックとして選択する。この動作によって、分割フロップ７０１ｂは、周波数Ｆ／４を有する同相および直角位相差動クロック信号を生成し、それらの信号は、Ｄｉｖ４または８のハイ状態により、マルチプレクサ７０３ａおよび７０３ｂを経由して、クロック分割器７００から出力される。１／８分周セットの一次位相ベクトルが所望される場合、Ｄｉｖ８およびＤｉｖ４または８が両方とも引き上げられる。分割フロップ７０１ｃは、その入力クロックとして、分割されていない９０／２７０°差動クロック信号を選択することによって、Ｄｉｖ８のハイ状態に応答し、したがって、周波数Ｆ／２を有する同相および直角位相の差動クロック信号を生成する。Ｄｉｖ８のハイ状態は、さらに、分割フロップ７０１ａがそのクロック入力として、分割フロップ７０１ｃによって生成された同相Ｆ／２クロック信号（Ｆ／２_０およびＦ／２_１８０）を選択することを引き起こす。したがって、分割フロップ７０１ａは、周波数Ｆ／４を有する同相差動クロック信号を、分割フロップ７０１ｂのＣｌｋＡ入力に供給し、分割フロップ７０１ｂは、Ｄｉｖ４または８のハイ状態に応答して、周波数Ｆ／８を有する同相および直角位相クロック信号を、マルチプレクサ７０３ａ、７０３ｂを経由して、クロック分割器７００から出力する。

クロック分割器７００の１つの有利な特徴は、さまざまな選択可能な出力クロック周波数における一次位相ベクトルを提供するために、比較的コンパクトな出力多重化配置が使用されるということである。事実上、周波数分割器の選択は、分割フロップ７０１ａの入力において、分割されたまたは分割されていないクロックソースのいずれかを選択し、分割フロップ７０１ｂを選択的にバイパスすることによって（すなわち、１／２分周の場合）、分割フロップ７０１の最前部で実行される。そのようなコンパクトな出力多重化は、望ましくない信号カップリングを減少させ、したがって、例えば、出力マルチプレクサの各入力ポートに、それぞれの選択可能な周波数における位相ベクトルの独立した組が提供される多重化配置と比較して、信号品質を向上させる傾向がある。さらに、使用されていない分割フロップを低減電力状態（例えば、１／２分周または１／４分周の場合の７０１ｃ、および１／２分周の場合の７０１ｃと７０１ｂ）に置く機能は、位相ベクトルセットがすべての分周比について生成され、次に、最終出力マルチプレクサ内で選択される実施形態に比較して、大幅な省電力（および、したがって、発熱の減少）を提供する可能性がある。周波数分割がまったく必要とされない場合に、分割フロップ７０１ａを無効にすることによって、追加の省電力が実現されてもよいことに留意されたい。例えば、１／２分周または１／４分周セットの出力クロック信号が所望される場合のみ、ＣｌｋＡ入力を選択するために、Ｄｉｖ２または４制御信号が、分割フロップ７０１ａのセレクト入力に提供されてもよく、それにより、Ｄｉｖ２または４とＤｉｖ８が両方ともローである場合に、分割フロップ７０１ａは無効にされてもよい。

図２２は、出力多重化なしで、１／２分周、１／４分周、および１／８分周の位相ベクトルを選択的に出力することが可能な、クロック分割器の代替実施形態７２０を示す。分割フロップ７０１ｃは、そのＣｌｋＡ入力において、分割されていない９０／２７０°差動入力クロックを受信し、そのセレクト入力において、Ｄｉｖ４または８制御信号を受信し、また、接地されたＣｌｋＢ入力を有する。この配置によって、Ｄｉｖ４または８がロー（すなわち、周波数Ｆ／２を有する一次位相ベクトルの組が所望されることを示す）にされた場合、分割フロップ７０１ｃは無効にされる。Ｄｉｖ４または８が引き上げられると、分割フロップ７０１ｃは、周波数Ｆ／２を有する同相差動クロック信号を、マルチプレクサ７２１の第１入力に出力し、また、周波数Ｆ／２を有する直角位相差動クロック信号を、分割フロップ７０１ｂに出力する。

分割フロップ７０１ｂは、そのＣｌｋＡ入力において、分割フロップ７０１ｃによって生成された直角位相差動クロック信号（Ｄｉｖ２ｑ）を受信し、そのセレクト入力において、Ｄｉｖ８制御信号を受信し、また、接地されたＣｌｋＢ入力を有する。したがって、Ｄｉｖ８がローの場合、分割フロップ７０１ｂは無効にされ、Ｄｉｖ８がハイ（かつ、Ｄｉｖ４または８がハイ）の場合、分割フロップ７０１ｂは、周波数Ｆ／４を有する同相差動クロック信号を、マルチプレクサ７２１の第２入力に出力する。Ｄｉｖ８制御信号はマルチプレクサ７２１のセレクト入力に供給され、それによりマルチプレクサ７２１は、出力クロック信号が４または８のいずれによって周波数分割されるべきかに依存して、それぞれ、分割フロップ７０１ｃからのＦ／２差動クロック信号、または分割フロップ７０１ｂからのＦ／４差動クロック信号の、いずれかを分割フロップ７０１ａに伝える。

分割フロップ７０１ａは、そのＣｌｋＡ入力において、分割されていない差動入力クロック信号（すなわち、０／１８０°）を受信し、そのＣｌｋＢ入力において、マルチプレクサ７２１からの周波数分割された差動クロック信号（Ｆ／２またはＦ／４）を受信し、そのセレクト入力において、制御信号Ｄｉｖ４または８のコンプリメントを受信する。この配置によって、Ｄｉｖ４または８信号がローの場合、ＣｌｋＡ入力における分割されていない差動クロックが、分割フロップ７０１ａ内で周波数分割されて、周波数Ｆ／２を有する同相および直角位相差動クロック信号が生成され、それにより、クロック分割器出力において、周波数Ｆ／２を有する４つの一次位相ベクトル０、９０、１８０、および２７０が提供される。Ｄｉｖ４または８信号がハイの場合、分割フロップ７０１ａのＣｌｋＢ入力に供給される、周波数分割されたクロック信号が、さらに分割されて、制御信号Ｄｉｖ８の状態に従って、周波数Ｆ／４または周波数Ｆ／８のいずれかを有する、同相および直角位相の差動クロック信号が生成される。

一次位相のリタイミングを介した二次位相ベクトルの生成
図２３は、周波数分割された一次位相ベクトルを、分割されていない二次位相ベクトルの遷移に応答してサンプリングすることによって、周波数分割された二次位相ベクトルを生成する、クロックリタイミング回路の実施形態７５０を示す。図示されている実施形態では、クロックリタイミング回路７５０は、差動データ入力（ｄＮ、ｄＰ）と、差動データ出力（ｑＮ、ｑｐ）と、クロック入力（「＞」）とをそれぞれが有する、差動フリップフロップのペア７５１ａ、７５１ｂを含む。周波数Ｆ／２を有する同相差動クロック信号（すなわち、Ｆ／２_０およびＦ／２_１８０）が、フリップフロップ７５１ａの差動データ入力に提供され、周波数Ｆ／２を有する直角位相差動クロック信号（すなわち、Ｆ／２_９０、Ｆ／２_２７０）が、フリップフロップ７５１ｂの差動データ入力に提供される。フリップフロップ７５１ａのクロック入力は、分割されていない二次位相ベクトルＦ_２４０を受信するように結合され、フリップフロップ７５１ｂのクロック入力は、分割されていない二次位相ベクトルＦ_１２０を受信するように結合される（フリップフロップ７５１のクロック入力は差動型であってもよく、それにより、フリップフロップ７５１ａはコンプリメンタリ位相ベクトルＦ_６０を追加して受信し、フリップフロップ７５１はコンプリメンタリ位相ベクトルＦ_３００を追加して受信してもよいことに留意されたい）。この配置によって、フリップフロップ７５１ａは、分割されていない二次位相ベクトルＦ_２４０の各立ち上がりエッジに応答して、同相の、周波数分割された一次位相ベクトルＦ／２_０およびＦ／２_１８０の状態をサンプリングし、周波数Ｆ／２において１２０°および３００°の位相角を有する差動二次位相ベクトルを生成する。フリップフロップ７５１ｂは、同様に、分割されていない二次位相ベクトルＦ_１２０の各立ち上がりエッジに応答して、分割された、直角位相一次位相ベクトルＦ／２_９０およびＦ／２_２７０の状態をサンプリングし、周波数Ｆ／２において６０°および２４０°の位相角を有する差動二次位相ベクトルを生成する。図２４のタイミング図７７０を参照すると、例えば、７７１において示されるＦ_２４０の立ち上がりエッジは、点７７３におけるＦ／２_０位相ベクトルのサンプリングをトリガして、７７４において示される位相ベクトルＦ／２_１２０の立ち上がりエッジを生成し、また、それに続く、７７２において示されるＦ_２４０の立ち上がりエッジは、点７７５におけるＦ／２_０位相ベクトルのサンプリングをトリガして、７７６において示される位相ベクトルＦ／２_１２０の立ち下がりエッジを生成する。７７１および７７２におけるＦ_２４０の立ち上がりエッジは、さらに、点７７７および７７９におけるＦ／２_１８０位相ベクトルのサンプリングもそれぞれトリガして、７７８および７８０において示されるＦ／２_３００の遷移を生成する。７８１において示されるＦ_１２０の立ち上がりエッジは、点７８３におけるＦ／２_９０位相ベクトルのサンプリングをトリガして、７８４において示される位相ベクトルＦ／２_２４０の立ち下がりエッジを生成し、また、それに続く、７８２において示されるＦ_１２０の立ち上がりエッジは、点７８５におけるＦ／２_９０位相ベクトルのサンプリングをトリガして、７８６において示される位相ベクトルＦ／２_２４０の立ち上がりエッジを生成する。７８１および７８２におけるＦ_１２０の立ち上がりエッジは、さらに、点７８７および７８９におけるＦ／２_２７０位相ベクトルのサンプリングもトリガして、７８８および７９０において示されるＦ／２_６０の立ち上がりおよび立ち下がり遷移をそれぞれ生成する。

分割フロップおよびリタイマを使用して実装される周波数選択可能なクロック分割器
図２５は、分割フロップとクロックリタイミング回路との組み合わせを使用して、選択された細分された周波数における一次および二次位相ベクトルを生成する、クロック分割器の実施形態８００を示す。より具体的には、クロック分割器８００は、出力マルチプレクサ８０５と、細分された周波数Ｆ／２、Ｆ／４、およびＦ／８における差動型の同相（０／１８０°）および直角位相（９０／２７０°）一次位相ベクトルを生成するための、分割フロップ７０１ａ、７０１ｂ、７０１ｃの組と、細分された周波数Ｆ／２、Ｆ／４、およびＦ／８において位相角６０／２４０°および１２０／３００°を有する差動二次位相ベクトルを生成するための、クロックリタイマ８０１ａ−ｘ、８０１ａ−ｙ、８０１ｂ−ｘ、８０１ｂ−ｙ、８０１ｃ−ｘ、および８０１ｃ−ｙの組とを含む。

最初に、一次位相の生成について説明すると、分割フロップ７０１ａは、そのＣｌｋＡ入力において、分割されていない同相差動クロック信号（０／１８０°）を受信し、そのセレクト入力において、Ｄｉｖ２または４または８制御信号を受信し、また、接地されたＣｌｋＢ入力を有する。Ｄｉｖ２または４または８制御信号は、周波数分割された位相ベクトルの組が所望される場合は引き上げられ、それ以外の場合（すなわち、ユニティ位相ベクトルセットが所望される場合）はローにされる。この配置によって、分割フロップ７０１ａは、周波数分割が必要とされない場合は無効にされ、それ以外の場合は、周波数Ｆ／２における同相および直角位相の差動クロック信号（すなわち、Ｆ／２_０およびＦ／２_９０、ならびにそれらのコンプリメント）を、マルチプレクサ８０５の入力ポートに出力する。分割フロップ７０１ｂのＣｌｋＡ入力は、分割フロップ７０１ａの同相出力に結合され、それにより、Ｄｉｖ２または４または８がハイの場合、分割フロップ７０１ｂは、そのＣｌｋＡ入力において、Ｆ／２同相差動クロック信号（Ｆ／２_０およびＦ／２_１８０）を受信する。分割フロップ７０１ｂのセレクト入力は、Ｄｉｖ４または８制御信号を受信するように結合され、分割フロップ７０１ｂのＣｌｋＢ入力は接地される。Ｄｉｖ４または８信号は、Ｆ／４またはＦ／８出力クロック信号が所望される場合は引き上げられ、それ以外の場合はローにされる。したがって、分割フロップ７０１ｂは、１／２分周またはユニティの位相ベクトルセットが選択された場合は無効にされ、それ以外の場合は、周波数Ｆ／４における同相および直角位相の差動クロック信号を、マルチプレクサ８０５の入力ポートに出力する。分割フロップ７０１ｃのＣｌｋＡ入力は、分割フロップ７０１ｂの同相出力に結合され、それにより、Ｄｉｖ４または８がハイの場合、分割フロップ７０１ｃは、そのＣｌｋＡ入力において、Ｆ／４同相差動クロック信号（Ｆ／４_０およびＦ／４_１８０）を受信する。分割フロップ７０１ｃのセレクト入力は、Ｄｉｖ８制御信号を受信するように結合され、ＣｌｋＢ入力は接地される。したがって、分割フロップ７０１ｃは、１／４分周、１／２分周、またはユニティの位相ベクトルセットが選択された場合（すなわち、Ｄｉｖ８がローの場合）は無効にされ、それ以外の場合は、周波数Ｆ／８における同相および直角位相の差動クロック信号を、マルチプレクサ８０５の入力ポートに出力する。

一実施形態では、クロックリタイマ８０１（「リタイマ」と略称）のそれぞれは、詳細図８０４に示すように、差動フリップフロップ７５１と、マルチプレクサ７０９とによって実装される。リタイマのイネーブル入力が、マルチプレクサ７０９のセレクト入力に結合され、それにより、イネーブル信号ＥＮがハイの場合、クロック入力Ｃｌｋにおいて提示される差動クロック信号（リタイマ８０１ａ−ｘ、８０１ａ−ｙ、８０１ｂ−ｘ、８０１ｂ−ｙ、８０１ｃ−ｘ、および８０１ｃ−ｙ内の「＞」記号として図示）が、差動フリップフロップのクロック入力に伝えられる。イネーブル信号がローの場合、フリップフロップ７５１のクロック入力は接地されて、フリップフロップ７５１のトグルが阻止され、したがってリタイマ８０１は、低減電力の無効状態に置かれる。リタイマ８０１の差動データ入力は、フリップフロップ７５１の差動入力（ｄＰ、ｄＮ）に結合され、フリップフロップ７５１の差動出力（ｑＰ、ｑＮ）は、リタイマ出力ＲＯを構成する。したがって、所与のリタイマのイネーブル入力においてロジックハイ信号が提供された場合、リタイマ８０１は有効にされ、図２３に関連して説明した方法で一般に動作して、データ入力において提示された差動クロック信号をリタイミングする。リタイマのイネーブル入力においてロジックロー信号が提供された場合、フリップフロップのクロック入力は接地されて、フリップフロップ７５１のトグルが阻止され、それによりリタイマは、無効な低減電力状態に置かれる。リタイマ８０１のデータ入力またはクロック入力における反転ドットは、リタイマの差動クロック入力または差動データ入力に、入力差動信号が交差結合されることを示すことに留意されたい。例えば、リタイマ８０１ａ−ｘのデータ入力における反転ドットは、リタイマのデータ入力に、差動クロック信号Ｆ／２_０が交差結合されることを示す。すなわち、差動クロック信号のＦ／２_１８０成分がポジティブデータ入力（ｄＰ）に供給され、Ｆ／２_０成分がネガティブデータ入力（ｄＮ）に供給されるのであり、その逆ではない。

次に、周波数分割された二次位相ベクトルの生成について説明すると、リタイマ８０１ａ−ｘおよび８０１ａ−ｙは、それらのそれぞれのクロック入力において、分割されていない二次位相ベクトル１２０／３００°および６０／２４０°を受信し、それらのそれぞれのデータ入力において、分割フロップ７０１ａによって生成された同相および直角位相のＦ／２位相ベクトルを受信する。Ｄｉｖ２または４または８制御信号は、リタイマ８０１ａ−ｘおよび８０１ａ−ｙ（一括してリタイマ８０１ａと呼ぶ）のイネーブル入力に供給され、それにより、周波数分割された位相ベクトルの組が所望される場合（すなわち、Ｄｉｖ２または４または８がハイの場合）、リタイマ８０１ａ−ｘおよび８０１ａ−ｙは、それぞれ、差動クロック信号Ｆ／２_６０（すなわち、周波数Ｆ／２とコンプリメンタリ位相角６０°および２４０°とを有する二次位相ベクトル）およびＦ／２_１２０（すなわち、周波数Ｆ／２とコンプリメンタリ位相角１２０および３００とを有する二次位相ベクトル）を、マルチプレクサ８０５の入力ポートに出力する。Ｄｉｖ２または４または８がローの場合、リタイマ８０１ａは無効にされる。

リタイマ８０１ｂ−ｘおよび８０１ｂ−ｙは、それらのそれぞれのクロック入力において、リタイマ８０１ａによって生成された差動信号Ｆ／２_１２０およびＦ／２_６０を受信し、それらのデータ入力において、分割フロップ７０１ｂからの同相および直角位相のＦ／４位相ベクトルを受信する。Ｄｉｖ４または８制御信号は、リタイマ８０１ｂのイネーブル入力に供給され、それにより、１／４分周または１／８分周セットの位相ベクトルが所望される場合（すなわち、Ｄｉｖ４または８がハイの場合）、リタイマ８０１ｂは、差動クロック信号Ｆ／４_６０およびＦ／４_１２０を、マルチプレクサ８０５の入力ポートに出力する。Ｄｉｖ４または８がローの場合、リタイマ８０１ｂは無効にされる。

リタイマ８０１ｃ−ｘおよび８０１ｃ−ｙは、それらのそれぞれのクロック入力において、リタイマ８０１ｂによって生成された差動信号Ｆ／４_１２０およびＦ／４_２６０を受信し、それらのデータ入力において、分割フロップ７０１ｃからの同相および直角位相のＦ／４位相ベクトルを受信する。制御信号Ｄｉｖ８は、リタイマ８０１ｃのイネーブル入力に供給され、それにより、１／８分周セットの位相ベクトルが選択された場合（すなわち、Ｄｉｖ８がハイの場合）、リタイマ８０１ｃは、差動クロック信号Ｆ／８_６０およびＦ／８_１２０を、マルチプレクサ８０５の入力ポートに出力する。Ｄｉｖ８がローの場合、リタイマ８０１ｃは無効にされる。

Ｄｉｖ４または８およびＤｉｖ８制御信号は、出力マルチプレクサ８０５に供給されて、一次および二次差動位相ベクトル０°、９０°、６０°、および１２０°を形成するために出力される位相ベクトルの選択を制御する。一実施形態では、例えば、出力マルチプレクサ８０５は、次の表に従って、分割フロップ７０１およびリタイマ８０１によって生成される位相ベクトルの中から選択する（「Ｘ」は、ドントケアを示す）。

したがって、出力マルチプレクサ８０５は、４つの３：１マルチプレクサによって実装されてもよく、それらのそれぞれは、Ｄｉｖ８およびＤｉｖ４または８制御信号の状態に応じて３つの周波数Ｆ／２、Ｆ／４、またはＦ／８のうちの１つを有し、かつ、位相角０°、９０°、６０°、および１２０°のうちのそれぞれ１つを有する、差動クロック信号を出力してもよい。負荷平衡の目的のために、リタイマ８０１ｃ−ｘおよび８０１ｃ−ｙ、またはクロック分割器８００内のその他の構成要素に、擬似負荷が結合されてもよいことに留意されたい。

図２６は、図２５の実施形態における３：１出力多重化の代わりに、１組の２：１出力マルチプレクサを使用して、選択された細分された周波数（Ｆ／２、Ｆ／４、またはＦ／８）における一次および二次位相ベクトルを出力する、クロック分割器の代替実施形態８３０を示す。上述のように、縮小された出力多重化は、より少ない信号ファンインを意味し、したがって、隣接経路信号間の望ましくない信号カップリングを減少させる傾向がある。クロック分割器８３０は、図２５の実施形態におけるのと同じ数の、分割フロップ（７０１ａ、７０１ｂ、および７０１ｃ）とリタイマ（８３１ａ−ｘ、８３１ａ−ｙ、８３１ｂ−ｘ、８３１ｂ−ｙ、８３１ｃ−ｘ、および８３１ｃ−ｙ）とを含むが、Ｆ／４およびＦ／８出力ベクトルの間の選択は、分割フロップ７０１ｂおよびリタイマ８０１ｂの入力タイミングソースを制御することによってもたらされる。すなわち、分割フロップ７０１ｂおよびリタイマ８０１ｂは、入力タイミングソースの選択に応じて、周波数Ｆ／４またはＦ／８のいずれかにおける位相ベクトルを出力し、それにより、出力多重化ステージでのＦ／４およびＦ／８位相ベクトルの間の選択は不要になる。

最初に、一次位相ベクトルの生成について説明すると、分割フロップ７０１ａは、図２５の実施形態におけるのと同じ方法で構成され、したがって、制御信号Ｄｉｖ２または４または８がハイの場合に、周波数Ｆ／２を有する同相および直角位相の差動クロック信号（すなわち、Ｆ／２_０およびＦ／２_９０）を生成し、Ｄｉｖ２または４または８がローの場合は無効にされる。分割フロップ７０１ｃは、そのＣｌｋＡ入力において、Ｆ／２_０を受信し、そのセレクト入力において信号Ｄｉｖ８を受信し、また、接地されたＣｌｋＢ入力を有する。この配置によって、Ｄｉｖ８がハイの場合、分割フロップ７０１ｃは、同相および直角位相の差動クロック信号Ｆ／４_０およびＦ／４_９０を生成する。Ｄｉｖ８がローの場合、分割フロップ７０１ｃは無効にされる。分割フロップ７０１ｂは、そのＣｌｋＡ入力においてＦ／２_０を受信し、そのＣｌｋＢ入力においてＦ／４_０を受信し、そのセレクト入力において制御信号Ｄｉｖ４を受信する。したがって、Ｄｉｖ４信号がハイの場合（すなわち、１／４分周の出力クロック周波数が所望されることを示す）、ＣｌｋＡにおけるＦ／２_０位相ベクトルが入力タイミングソースとして選択され、それにより分割フロップ７０１ｂは、差動クロック信号Ｆ／４_０およびＦ／４_９０を生成する。Ｄｉｖ４信号がローで、かつ、Ｄｉｖ８信号がハイの場合、分割フロップ７０１ｃによって生成された差動クロック信号Ｆ／４_０が、分割フロップ７０１ｂのための入力タイミングソースとして選択され、それにより分割フロップ７０１ｂは、差動クロック信号Ｆ／８_０およびＦ／８_９０を生成する。したがって、分割フロップ７０１ｂによって生成される差動クロック信号は、周波数Ｆ／４またはＦ／８を有してもよく、Ｆ／４またはＦ８_０およびＦ／４またはＦ８_９０クロック信号と呼ばれる。上述のように、分割フロップ７０１ｃは、Ｄｉｖ８がローの場合は無効にされる。Ｄｉｖ４がローの場合、分割フロップ７０１ｂは、そのタイミングソースとして分割フロップ７０１ｃの出力を選択するため、Ｄｉｖ４およびＤｉｖ８が両方ともローの場合、分割フロップ７０１ｂは無効にされる。

分割フロップ７０１ａおよび７０１ｂからそれぞれ出力される、同相差動クロック信号Ｆ／２_０およびＦ／４またはＦ／８_０は、２：１マルチプレクサ７０３ａの各入力ポートに提供され、直角位相差動クロック信号Ｆ／２_９０およびＦ／４またはＦ／８_９０は、同様に、２：１マルチプレクサ７０３ｂの各入力ポートに提供される。制御信号Ｄｉｖ２は、マルチプレクサ７０３ａおよび７０３ｂのセレクト入力に供給され、したがって、１／２分周の出力クロック周波数を選択するために引き上げられた場合は、マルチプレクサ７０３ａおよび７０３ｂがＦ／２_０およびＦ／２_９０クロック信号をクロック分割器８３０から出力することを可能にし、ローにされた場合は、マルチプレクサ７０３ａ、７０３ｂがＦ／４またはＦ／８_０およびＦ／４またはＦ／８_９０クロック信号を出力することを可能にする。

次に、二次位相の生成について説明すると、リタイマ８３１のそれぞれは、図２５のリタイマ８０１と同様に構築されるが、ただし、詳細図８４０に示すように、追加の差動クロック入力ＣｌｋＢがマルチプレクサ７０９の第２入力において提供され（すなわち、その入力はグラウンドに結合されず）、それにより、リタイマ８０１のイネーブル入力は、クロックソースＣｌｋＡまたはＣｌｋＢのいずれかを、差動フリップフロップ７５１に提供されるように選択するための、リタイマ８３１内のセレクト入力（ＳｅｌＡ）となるという点が異なる。図２５のリタイマ８０１は、したがって、接地されたＣｌｋＢ入力を有する、リタイマ８３１のインスタンスとして見られてもよい。

リタイマ８３１ａ−ｘおよび８３１ａ−ｙは、図２５の対応するリタイマ８０１ａ−ｘおよび８０１ａ−ｙと同じ方法で構成され、したがって、Ｄｉｖ２または４または８がハイの場合に、差動クロック信号Ｆ／２_６０およびＦ／２_１２０を生成する。Ｄｉｖ２または４または８がローの場合、リタイマ８３１ａ−ｘおよび８３１ａ−ｙは無効にされる。リタイマ８３１ｃ−ｘおよび８３１ｃ−ｙは、それらの各ＣｌｋＡ入力において、リタイマ８３１ａ−ｘおよび８３１ａ−ｙによって生成された差動クロック信号Ｆ／２_１２０およびＦ／２_６０を受信し、それらの各データ入力において、Ｆ／４_０およびＦ／４_９０差動クロック信号を（すなわち、分割フロップ７０１ｃの同相および直角位相出力から）受信し、それらのセレクト入力において、Ｄｉｖ８制御信号を受信するように接続され、また、接地されたＣｌｋＢ入力を有する。リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙは、それらの各ＣｌｋＡ入力において、リタイマ８３１ａ−ｘおよび８３１ａ−ｙによって生成された差動クロック信号Ｆ／２_１２０およびＦ／２_６０を受信し、それらの各ＣｌｋＢ入力において、リタイマ８３１ｃ−ｙおよび８３１ｃ−ｘの出力を受信し、それらの各データ入力において、Ｆ／４またはＦ／８_０およびＦ／４またはＦ／８_９０差動クロック信号を（すなわち、分割フロップ７０１ｂの同相および直角位相出力から）受信し、それらのセレクト入力において、Ｄｉｖ４制御信号を受信するように接続される。この配置によって、Ｄｉｖ４がハイかつＤｉｖ８がローの場合、リタイマ８３１ｃ−ｘおよび８３１ｃ−ｙは無効にされ、リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙは、それぞれ、分割フロップ７０１ｂから出力されるＦ／４_９０およびＦ／４_０クロック信号（すなわち、Ｄｉｖ８がローかつＤｉｖ４がハイの場合、クロック信号Ｆ／４またはＦ／８_０およびＦ／４またはＦ／８_９０は周波数Ｆ／４を有する）を、リタイマ８３１ａ−ｙおよび８３１ａ−ｘにより出力されるＦ／２_１２０およびＦ／２_６０差動クロック信号に応答してサンプリングすることによって、Ｆ／４_６０およびＦ／４_１２０差動クロック信号を生成する。Ｄｉｖ８がハイかつＤｉｖ４がローの場合、リタイマ８３１ｃ−ｙおよび８３１ｃ−ｘは、それぞれ、リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙのＣｌｋＢ入力に、差動クロック信号Ｆ／４_１２０およびＦ／４_６０を出力する。リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙは、次に、それぞれ、分割フロップ７０１ｂから出力されるＦ／８_９０およびＦ／８_０クロック信号（すなわち、Ｄｉｖ８がハイかつＤｉｖ４がローの場合、クロック信号Ｆ／４またはＦ／８_０およびＦ／４またはＦ／８_９０は周波数Ｆ／８を有する）を、リタイマ８３１ｃ−ｙおよび８３１ｃ−ｘから出力されるＦ／４_１２０およびＦ／４_６０差動クロック信号に応答してサンプリングすることによって、Ｆ／８_６０およびＦ／８_１２０差動クロック信号を生成する。したがって、リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙは、それぞれ、６０°および１２０°の差動クロック信号を、制御信号Ｄｉｖ４およびＤｉｖ８の状態に応じた、周波数Ｆ／４または周波数Ｆ／８において出力する。したがって、リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙから出力される差動クロック信号は、周波数Ｆ／４またはＦ／８を有してもよく、Ｆ／４またはＦ８_６０およびＦ／４またはＦ８_１２０クロック信号と呼ばれる。

リタイマ８３１ａ−ｘおよび８３１ｂ−ｘから出力される差動クロック信号Ｆ／２_６０およびＦ／４またはＦ／８_６０は、２：１マルチプレクサ８３３ａの各入力に供給され、リタイマ８３１ａ−ｙおよび８３１ｂ−ｙから出力される差動クロック信号Ｆ／２_１２０およびＦ／４またはＦ／８_１２０は、２：１マルチプレクサ８３３ｂの各入力に供給される。制御信号Ｄｉｖ２が、マルチプレクサ８３３ａおよび８３３ｂのセレクト入力に供給され、それにより、１／２分周の位相ベクトルセットが所望される場合（すなわち、Ｄｉｖ２がハイの場合）、差動クロック信号Ｆ／２_６０およびＦ／２_１２０が、差動クロック信号Ｆ／２_０およびＦ／２_９０とともに、クロック分割器８３０から出力されるように選択される。Ｄｉｖ２がローの場合（１／４分周または１／８分周の位相ベクトルセットが所望されることを示す）、差動クロック信号Ｆ／４またはＦ／８_６０およびＦ／４またはＦ／８_１２０が、差動クロック信号Ｆ／４またはＦ／８_０およびＦ／４またはＦ／８_９０とともに、クロック分割器８３０から出力されるように選択される。上述のように、Ｆ／４またはＦ／８差動クロック信号が周波数Ｆ／４またはＦ／８のいずれを有するかの決定は、分割フロップ７０１ｂおよびリタイマ８３１ｂの入力におけるタイミングソースの選択によって確立され、そのため、３つの細分されたクロック周波数のうちの１つの、全体的な選択は、２：１多重化ステージのみを使用してもたらされてもよい。

図２５の実施形態におけるのと同様に、すべてのクロック信号経路の平衡負荷を実現するために、選択された分割フロップおよび／またはリタイマの出力に、擬似負荷素子が結合されてもよい。また、代替実施形態では、より多くの、またはより少ない周波数分割係数（異なる周波数分割係数を含む）、より多くの、またはより少ない位相ベクトル、および、異なる位相角を有する位相ベクトルが、図２５および図２６のクロック分割器によって生成されてもよい。さらに、図２６の実施形態で出力多重化を減らすために使用された入力クロック選択技術は、代替実施形態で、出力多重化をすべて回避するように拡張されてもよい。例として、分割フロップ７０１ｂは、分割フロップ７０１ａと７０１ｂの出力に加えて、分割されていない０／１８０°入力（Ｆ_０）との間の選択も行う、３：１クロック選択マルチプレクサを含むように変更されてもよく、それにより、周波数Ｆ／２、Ｆ／４、またはＦ／８を有する、同相および直角位相の出力クロック信号を生成してもよい。同様に、リタイマ８３１ｂ−ｘおよび８３１ｂ−ｙは、リタイマ８３１ｃとリタイマ８３１ａの出力だけでなく、分割されていない６０／２４０°および１２０／３００°差動クロック信号との間の選択も行う、３：１クロック選択マルチプレクサを含むように変更されてもよく、それにより、周波数Ｆ／２、Ｆ／４、またはＦ／８を有する、６０／２４０°および１２０／３００°の出力クロック信号を生成してもよい。他の実施形態では、例えば、分割フロップ７０１ａ内で、Ｆ／２差動クロック信号を生成し、分割フロップ７０１ｃ内で、分割されていない（Ｆ）差動クロック信号とＦ／２差動クロック信号との間で選択して、Ｆ／２またはＦ／４差動クロック信号を生成し、次に、分割フロップ７０１ｂ内で、分割されていない差動クロック信号とＦ／２またはＦ／４クロック信号との間で選択して、周波数Ｆ／２、Ｆ／４、またはＦ／８を有する、同相および直角位相の差動クロック信号（すなわち、Ｆ／２またはＦ／４またはＦ／８_０およびＦ／２またはＦ／４またはＦ／８_９０）を生成することによって、分割フロップ７０１およびリタイマ８３１を変更せずに出力多重化が減らされてもよい。同様に、リタイマ８３１ｃは、分割されていない差動クロック信号（Ｆ）と、リタイマ８３１ａにより提供されるＦ／２差動クロック信号との間で選択を行って、Ｆ／２またはＦ／４差動クロック信号を、リタイマ８３１ｂのクロック入力に送り出してもよい。リタイマ８３１ｂは、さらに、それらの第２クロック入力において、分割されていない差動クロック信号を受信してもよく、したがって、分割されていないクロック信号と、Ｆ／２またはＦ／４クロック信号との間で選択を行って、周波数Ｆ／２、Ｆ／４、またはＦ／８における、６０°および１２０°の位相角を有する差動クロック信号（すなわち、Ｆ／２またはＦ／４またはＦ／８_６０およびＦ／２またはＦ／４またはＦ／８_１２０）を生成してもよい。

一部の適用例では、選択可能なすべての周波数において、一次および／または二次位相ベクトルの全コンプリメントが必要とされるとは限らず、したがって、いくらかの回路最適化が可能な場合がある。例えば、図２７に示すクロック分割器の実施形態８５０では、周波数Ｆ／８を有する二次位相ベクトルは生成されないため、図２５および図２６の実施形態におけるよりも少ないリタイマ８０１を使用してクロック分割器８５０が実装されることが可能である。図示されている特定の実施形態では、周波数Ｆ／２、Ｆ／４、またはＦ／８を有する同相および直角位相の位相ベクトルを生成するために、分割フロップ７０１ａ、７０１ｂ、７０１ｃ、およびマルチプレクサ７０３ａと７０３ｂが、図２１に関連して説明したように構成される。１／２分周または１／４分周の位相ベクトルセットが選択される場合（すなわち、Ｄｉｖ２または４がハイかつＤｉｖ８がローの場合）、分割フロップ７０１ａから出力される同相および直角位相の位相ベクトルは、周波数Ｆ／２を有し、それぞれ、リタイマ８０１ｂおよび８０１ａのデータ入力に提供される。リタイマ８０１ａおよび８０１ｂは、さらに、それらの各クロック入力において、差動クロック信号Ｆ_１２０およびＦ_６０を受信し、それらのイネーブル入力において、Ｄｉｖ２または４制御信号を受信する。この配置によって、リタイマ８０１ａおよび８０１ｂは、Ｄｉｖ２または４がハイの場合（すなわち、１／２分周または１／４分周セットの位相ベクトルが所望されることを示す）、差動クロック信号Ｆ／２_６０およびＦ／２_１２０を生成し、Ｄｉｖ２または４がローの場合は無効にされる。リタイマ８０１ｃおよび８０１ｄは、それらの各クロック入力において、リタイマ８０１ａおよび８０１ｂから出力される差動クロック信号を受信し、それらの各データ入力において、分割フロップ７０１ｂから出力される同相および直角位相の差動クロック信号を受信する。１／４分周セットの出力位相ベクトルが所望される場合、リタイマ８０１ｃおよび８０１ｄが、分割フロップ７０１ｂから出力される同相および直角位相の差動クロック信号（そのような信号は、分割フロップ７０１ｃが無効にされている場合、周波数Ｆ／４を有し、また、分割フロップ７０１ａは、周波数Ｆ／２における同相および直角位相の差動クロック信号を生成する）を、それぞれ、リタイマ８０１ａおよび８０１ｂから出力されるＦ／２_６０およびＦ／２_１２０差動クロック信号に応答してサンプリングすることを可能にするために、制御信号Ｄｉｖ４が引き上げられる。したがって、Ｄｉｖ４がハイの場合、リタイマ８０１ｃおよび８０１ｄは、それぞれ、差動クロック信号Ｆ／４_１２０およびＦ／４_６０を生成する。Ｄｉｖ４がローの場合、リタイマ８０１ｃおよび８０１ｄは無効にされる。リタイマ８０１ａおよび８０１ｄから出力される差動クロック信号Ｆ／２_６０およびＦ／４_６０は、マルチプレクサ８５３ａの各入力に供給され、リタイマ８０１ｂおよび８０１ｃから出力される差動クロック信号Ｆ／２_１２０およびＦ／４_１２０は、マルチプレクサ８５３ｂの各入力に供給される。マルチプレクサ８５３ａおよび８５３ｂのセレクト入力は、Ｄｉｖ４または８制御信号を受信するように結合され、それにより、Ｄｉｖ４または８がローの場合（１／２分周の選択を示す）、Ｆ／２_６０およびＦ／２_１２０差動クロック信号が、分割フロップ７０１ａにより生成されるＦ／２_０およびＦ／２_９０クロック信号とともに、クロック分割器８５０から出力される。Ｄｉｖ４または８がハイかつＤｉｖ８がローの場合、Ｆ／４_６０およびＦ／４_１２０差動クロック信号が、分割フロップ７０１ｂにより出力されるＦ／４_０およびＦ／４_９０差動クロック信号とともに、クロック分割器８５０から出力される。最後に、Ｄｉｖ４または８がハイかつＤｉｖ８がハイの場合、リタイマ８０１ａ〜８０１ｄは無効にされ、それにより、マルチプレクサ８５３ａおよび８５３ｂの出力はトグルしなくなる。すなわち、Ｆ／８_０およびＦ／８_９０差動クロック信号のみが、クロック分割器８５０から出力される。

図２８は、図１４〜図１８に関連して説明した実施形態による基準位相発生器８６５と、図１９〜図２７に関連して説明した実施形態による成分分割およびリタイミング回路を有するクロック分割器８６７とを含む、例示的クロック発生器８６０を示す。図示されているように、基準位相発生器８６５は、一次位相ベクトル（０／１８０°、９０／２７０°）を生成するためのＶＣＯ ８７５を含み、さらに、一次位相ベクトルから二次位相ベクトル（６０／２４０°、１２０／３００°）を生成するための４−８変換器８７７を形成する、スケーリングされた遅延素子５５２、５５４の組も含む。４−８変換器８７７内には、６０°および７５°の遅延素子の特定の組み合わせが示されているが、上述したスケーリングされた遅延素子のさまざまな組み合わせのうちのいずれも、代替方法として使用されてもよい。ＶＣＯ ８７５および４−８変換器８７７の両方の中の遅延素子は、図１５に関連して上述したとおりに生成されてもよい共通の遅延制御信号（ＤＣＴＬ）によって制御される。一実施形態では、基準位相発生器８６５内で生成される一次および二次位相ベクトルは、小振幅信号であり、レベル変換器８７１内でロジックレベル信号（例えば、ＣＭＯＳ信号レベル）に変換されてもよい。

図２８をさらに参照すると、制御ロジック回路８６９は、所望の出力クロック周波数（図２８の例示的実施形態では、基準ループ周波数Ｆ、あるいは細分された周波数Ｆ／２、Ｆ／４、またはＦ／８であってもよい）を指定する、複数ビットのレート選択信号ＲＳを受信する。代替実施形態では、その他の出力クロック周波数が選択されてもよい。制御ロジック８６９は、クロック分割器８６７内でのクロック分割を（例えば、図２５〜図２７に関連して説明したように）制御するために、クロック分割器８６７に、制御信号Ｄｉｖ２、Ｄｉｖ４、Ｄｉｖ８、Ｄｉｖ４または８、およびＤｉｖ２または４または８の組を出力し、それにより、周波数Ｆ／２、Ｆ／４、またはＦ／８と、位相角０／１８０°、９０／２７０°、６０／２４０°、および１２０／３００°とを有する位相ベクトルの組８６８を、クロック分割器８６７が出力することを可能にする。上述のように、代替実施形態では、異なる位相角および／または周波数を有する、より多くの、またはより少ない位相ベクトルが、クロック分割器８６７によって生成されてもよい。制御ロジック８６９は、さらに、レベル変換器８７１からのユニティ位相ベクトル８７２（Ｄｉｖ１＝「１」）、またはクロック分割器８６７からの周波数分割された位相ベクトル８６８（Ｄｉｖ＝「０」）のいずれが、クロック発生器８６０から、出力クロック信号の組８７４として出力されるかを選択するための、Ｄｉｖ１制御信号をマルチプレクサ８７３に出力する。出力クロック信号８７４は、例えば、クロックツリーに提供されてもよく（例えば、クロック信号ファンアウトを提供するために必要な場合）、また、クロックツリーから、１組のサンプリング回路に、または複数位相クロッキングが使用されてもよい、その他の任意の回路に提供されてもよい。

制御ロジック８６９は、例えば、２ビットのレート選択信号の状態に従って、４つの信号（Ｄｉｖ１、Ｄｉｖ２、Ｄｉｖ４、またはＤｉｖ８）のうちの１つをアサートするための、２：４デコーダによって実装されてもよい。残りのＤｉｖ４または８およびＤｉｖ２または４または８信号と、そのコンプリメントは、２：４デコーダの出力から合成されてもよい（例えば、ＯＲゲート、インバータなどを使用して）。さらに、代替実施形態では、１つまたは複数の制御信号は必要とされなくてもよく、したがって、制御ロジック８６９によって生成されなくてもよい。

ワイドレンジ複数位相クロック発生器を有するシグナリングシステム
図２９は、図１〜図２８の実施形態によるクロック発生器が内部で使用されてもよい、シグナリングシステム９００を示す。システム９００は、例えば、コンピューティング装置（例えば、モバイル、デスクトップ、またはより大規模なコンピュータ）、ネットワーク機器（例えば、スイッチ、ルータなど）、家庭用電子機器（例えば、電話機、パーソナルデジタルアシスタント（ＰＤＡ）など）、あるいは広い周波数範囲のクロック生成が内部で必要とされるその他の任意のタイプの装置の部分を形成してもよい。

システムは、信号経路９０２および９０４を介して相互に結合された、集積回路（ＩＣ）のペア９０１および９０３を含む。図示されている実施形態では、信号経路９０２および９０４は、一方のＩＣから他方のＩＣへのシリアル化された伝送を実行するための、単方向の高速シリアルリンクである。代替実施形態では、いずれかまたは両方のリンクが双方向であってもよく、また、複数のそのような信号経路が、並列なビットのグループの伝送を可能にするために提供されてもよい（例えば、各ビットグループは、データまたは制御ワード（例えば、コマンド、アドレスなど）を形成するか、あるいは、データまたは制御パケットの部分を形成する）。ＩＣ ９０１および９０３は、ピア（例えば、各ＩＣは、他方のＩＣへの信号伝送を独立に開始することが可能）であってもよく、またはマスタとスレーブであってもよい。さらに、ＩＣ ９０１および９０３の相対的ステータスは、一方のＩＣが最初はマスタであり、その後、別のときにはスレーブであり、かつ／または、別のときにはピアであるように、ときどき変化してもよい。

ＩＣ ９０１は、簡略化されたブロック図の形式で示されており、ワイドレンジクロック発生器９１３と、可変データレート信号受信器９１１と、可変データレート信号送信器９１５と、アプリケーションロジック９１７とを含む。クロック発生器９１３は、可変レート受信器９１１に、その内部でのデータおよび／またはエッジサンプリング動作のタイミングをとるために、１組のサンプリングクロック信号９１０（すなわち、出力クロック信号）を出力する。サンプリングクロック信号９１０は、図１〜図１３に関連して上述したクロック発生器の出力クロック信号に対応し、アプリケーションロジック９１７によって供給されるレート選択信号９０５と、さらに、可変位相動作が必要な場合は、位相オフセット信号９０６とに応じた、所望の周波数および位相オフセットを有する。図２９に具体的に図示していないが、上述したクロックデータ復元の目的のために、エッジサンプルが、受信器９１１からクロック発生器９１３に提供されてもよい。クロック発生器９１３は、さらに、送信器９１５に、その内部でのデータ送信動作のタイミングをとるために、１つまたは複数の送信クロック信号９１８を出力する。送信クロック信号は、例えばクロック発生器９１３内のＶＣＯにより生成される、自走クロック信号であってもよく、あるいは、受信器９１１に供給されるサンプリングクロック信号９１０のうちの１つまたは複数と位相整列されていてもよい。さらに、送信クロック信号９０８は、アプリケーションロジック回路９１７により供給されるレート選択信号９０５および／または位相オフセット信号９０６に従って、周波数分割されていてもよい。

可変レート受信器９１１によって回収されたデータは、受信データ（ＲＸ ＤＡＴＡ）としてアプリケーションロジック９１７に提供され、また、アプリケーションロジック９１７は、送信データ（ＴＸ ＤＡＴＡ）を可変レート送信器９１５に、経路９０４上での伝送のために出力する。クロック発生器９１３によって生成される送信クロック信号とサンプリングクロック信号とは、異なる周波数を有してもよいため、異なる送信および受信データレートが選択されてもよい。

図２９の実施形態では、レート選択信号９０５としてクロック発生器９１３に出力され、クロック発生器９１３内で、サンプリングクロック信号９１０の周波数を確立するために使用される、第１のレート選択値を記憶するために、アプリケーションロジック９１７内のコンフィギュレーション回路９１９（例えば、実行時プログラム可能レジスタ、不揮発性記憶装置、ヒューズ記憶装置（ｆｕｓｅｄ ｓｔｏｒａｇｅ）など）が使用される。コンフィギュレーション回路９１９は、さらに、サンプリングクロック信号９１０の位相オフセットを制御するために、位相オフセット信号９０６としてクロック発生器９１３に出力される、位相オフセット値も記憶してもよい。レート選択信号９０５および位相オフセット信号９０６は、さらに、または代替方法として、送信クロック信号９０８の周波数および位相オフセットを確立するために使用されてもよく、あるいは、別個の周波数および／または位相オフセット情報が、コンフィギュレーション回路９１９内に記憶されて、送信クロック信号９０８の周波数および／または位相オフセットを設定するためにクロック発生器９１３に出力されてもよい。一実施形態では、ＩＣ ９０３は、１つまたは複数のレート選択および／または位相オフセット値をコンフィギュレーション回路９１９内に記憶するための、１つまたは複数のコンフィギュレーションコマンド（あるいは、要求または命令）を、ＩＣ ９０１に発行するように設計および／またはプログラムされる。各レート選択値および／または位相オフセット値は、例えば、コンフィギュレーションコマンドのオペレーションコード内で、または関連するオペランドデータとして提供されてもよい。アプリケーションロジック９１７は、指示されたレート選択および／または位相オフセット値をコンフィギュレーション回路９１９内に記憶し、そして、対応するレート選択信号９０５および／または位相オフセット信号９０６をクロック発生器９１３に発行することによって、コンフィギュレーションコマンドに応答する。システムの始動時に、コンフィギュレーションコマンドと、関連するレート選択および／または位相オフセット値との確実な通信を可能にするために、ＩＣ ９０１はデフォルトで、所定のレート選択および／または位相オフセット設定になってもよい。あるいは、（例えば、独立した経路またはプロトコルによる）アウトバンドシグナリングが、ＩＣ ９０１へのレート選択および／または位相オフセット値の通信のために使用されてもよい。代替実施形態では、コンフィギュレーション回路９１９は、ＩＣ ９０１内の別の場所に配置されてもよいことに留意されたい。

図２９では２つのＩＣ ９０１および９０３が示されているが、それぞれのＩＣ内の回路は、代替方法として、１つのＩＣ内に（例えば、システムオンチップまたは類似した構造内に）実装されてもよく、信号経路９０２および９０４は、ＩＣ内に製造される１つまたは複数の金属層、あるいはその他の信号伝導構造を介して配線されてもよい。また、図２９に示すように別個のＩＣが使用される場合、ＩＣは、別々のＩＣパッケージ内に実装されてもよく（例えば、プラスチックまたはセラミックカプセル封じ、ベアダイパッケージなど）、あるいは、１つのＩＣパッケージ内に実装されてもよい（例えば、マルチチップモジュール、極薄型パッケージ（ＰＴＰ）など）。

本明細書で開示されたさまざまな回路は、それらの回路の挙動、レジスタ転送、ロジック構成要素、トランジスタ、レイアウト形状、および／または、その他の特性に関して、コンピュータ援用設計ツールを使用して記述されてもよく、また、さまざまなコンピュータ可読媒体内に組み入れられるデータおよび／または命令として表現されてもよい（あるいは、表されてもよい）ことに留意されたい。そのような回路表現が実装されてもよいファイルおよびその他のオブジェクトのフォーマットとしては、Ｃ、Ｖｅｒｉｌｏｇ、およびＨＬＤＬなどの動作記述言語をサポートするフォーマット、ＲＴＬなどのレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどの形状記述言語をサポートするフォーマット、ならびにその他の任意の適切なフォーマットおよび言語が挙げられるが、これらに限定されるものではない。そのようなフォーマットされたデータおよび／または命令が組み入れられてもよいコンピュータ可読媒体としては、さまざまな形態の不揮発性記憶媒体（例えば、光、磁気、または半導体記憶媒体）、ならびにそのようなフォーマットされたデータおよび／または命令を、無線、光、または有線の信号媒体、あるいはそれらの任意の組み合わせを通して転送するために使用されてもよい搬送波が挙げられるが、これらに限定されるものではない。そのようなフォーマットされたデータおよび／または命令の、搬送波による転送の例としては、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰなど）を介した、インターネットおよび／またはその他のコンピュータネットワーク上での転送（アップロード、ダウンロード、電子メールなど）が挙げられるが、これらに限定されるものではない。

１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合、上述の回路のそのようなデータおよび／または命令ベースの表現は、そのような回路が物理的に現れたものの表現または画像を生成するための、ネットリスト生成プログラム、配置および配線プログラムなど（ただし、これらに限定されない）を含む、１つまたは複数のその他のコンピュータプログラムの実行と組み合わせて、コンピュータシステム内の処理エンティティ（例えば、１つまたは複数のプロセッサ）によって処理されてもよい。そのような表現または画像は、その後、例えば、デバイス製造プロセスにおいて回路のさまざまな構成要素を形成するために使用される１つまたは複数のマスクの生成を可能にすることによって、デバイス製造において使用されてもよい。

この詳細な説明の中で提供されたセクション見出しは、参照の便宜のみのためのものであり、そのようなセクションの範囲または限界を、定義、制限、解釈、または説明するものでは決してない。また本発明は、その特定の実施形態を参照して説明されたが、本発明のより広い意図および範囲から逸脱することなく、それらの実施形態に対してさまざまな修正および変更が行われてもよいことは明らかであろう。したがって、本明細書および図面は、制限的ではなく例示的な意味のものと考えられるべきである。

図面の簡単な説明
ワイドレンジ複数位相クロック発生器の実施形態を示す。 図１のクロック発生器によって生成される、周波数選択可能な出力クロック信号を示す。 ワイドレンジ複数位相クロック発生器の、別の実施形態を示す。 図３のクロック発生器内の周波数分割回路を実装するために使用されてもよい、周波数分割回路の実施形態を示す。 図４の周波数分割回路によって生成される、例示的な位相ベクトルの組を示す。 ワイドレンジ複数位相クロック発生器の、別の実施形態を示す。 図６のクロック発生器内の周波数分割回路のそれぞれを実装するために使用されてもよい、周波数分割回路を示す。 図６のクロック発生器内で生成される、例示的な位相ベクトルの組を示す。 図６のクロック発生器内で生成される、別の例示的な位相ベクトルの組を示す。 選択可能な周波数範囲とプログラム可能な位相オフセットとを有する出力クロック信号を生成するために使用されてもよい、ワイドレンジ複数位相クロック発生器の実施形態を示す。 図９のクロック発生器内で生成される、例示的な位相ベクトルの組を示す。 図９のクロック発生器内で生成される、別の例示的な位相ベクトルの組を示す。 図９のレート制御ロジックを実装するために使用されてもよい、ロジック回路の実施形態を示す。 図９の混合位相補間器を実装するために使用されてもよい、補間器の実施形態を示す。 一実施形態による、図９のセレクタ回路の動作を示す表である。 二次位相ベクトルを生成するために、一次位相ベクトルが、スケーリングされた遅延素子を通して内部を伝搬する、位相ベクトル発生器の実施形態を示す。 一次位相ベクトルを生成するための位相ロックループと、スケーリングされた遅延素子を有する位相ベクトル発生器への、その相互接続を示す。 図１５に示す遅延素子を実装するために使用されてもよい、例示的遅延素子を示す。 二次位相ベクトルを生成するために使用されてもよい、遅延素子の代替の組み合わせを示す。 プログラマブルに選択される位相角を有する位相ベクトルを生成するために使用されてもよい、可変遅延素子の例示的実施形態を示す。 周波数分割された、直角位相クロック信号を生成するために使用されてもよい、自己整列クロック分割器の実施形態を示す。 図１９のクロック分割器の動作を示すタイミング図である。 選択された細分された周波数における一次位相ベクトルを生成するために、図４および図７の周波数分割回路の代わりに使用されてもよい、周波数選択可能なクロック分割回路の実施形態を示す。 選択された細分された周波数における一次位相ベクトルを生成するために、図４および図７の周波数分割回路の代わりに使用されてもよい、周波数選択可能なクロック分割回路の実施形態を示す。 周波数分割された一次位相ベクトルを、分割されていない二次位相ベクトルの遷移に応答してサンプリングすることによって、周波数分割された二次位相ベクトルを生成する、クロックリタイミング回路の実施形態を示す。 図２３のクロックリタイミング回路の動作を示すタイミング図である。 分割フロップとクロックリタイミング回路との組み合わせを使用して、選択された細分された周波数における一次および二次位相ベクトルを生成する、クロック分割器の実施形態を示す。 縮小された出力多重化を使用して、選択された細分された周波数における一次および二次位相ベクトルを出力する、クロック分割器の代替実施形態を示す。 選択された細分された周波数における一次および二次位相ベクトルを出力する、クロック分割器の代替実施形態を示す。 図１４〜図１８に関連して説明した実施形態による基準位相発生器と、図１９〜図２７に関連して説明した実施形態による成分分割およびリタイミング回路を有するクロック分割器とを含む、例示的クロック発生器を示す。 図１〜図２８の実施形態によるクロック発生器が内部で使用されてもよい、シグナリングシステムを示す。

Claims (27)

1. 第１の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する、複数の第１のクロック信号を生成する、クロック発生回路と、
   前記複数の第１のクロック信号を受信するように結合され、第２の周波数および前記複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第２のクロック信号を生成するように構成された、周波数分割回路と、
   前記第１のクロック信号のうちのそれぞれ１つを受信するように結合された第１の入力、および、前記第１のクロック信号のうちの前記１つと実質的に同じ位相角を有する、前記第２のクロック信号のうちのそれぞれ１つを受信するように結合された第２の入力をそれぞれが有する、複数のマルチプレクサとを具備する、集積回路装置。
2. 前記クロック生成回路は、リング状に結合された複数のインバータステージを具備する、請求項１に記載の集積回路装置。
3. 前記周波数分割回路は、複数の１／２分周回路を、それぞれ、前記複数の第２のクロック信号のうちの少なくとも１つを生成するために具備する、請求項１に記載の集積回路装置。
4. 前記第１のクロック信号のそれぞれは、それぞれの時間間隔によって、基準位相から位相オフセットされ、前記第１のクロック信号の前記それぞれの位相角の各位相角は、前記対応する時間間隔と、前記第１の周波数によって定義されるサイクル時間との比率によって定義される、請求項１に記載の集積回路装置。
5. 前記第２のクロック信号のそれぞれは、それぞれの時間間隔によって、前記基準位相から位相オフセットされ、前記第２のクロック信号の前記それぞれの位相角の各位相角は、前記対応する時間間隔と、前記第２の周波数によって定義されるサイクル時間との比率によって定義される、請求項４に記載の集積回路装置。
6. 前記複数のマルチプレクサのうちの１つの、第１の入力において受信される、前記第１のクロック信号のうちの前記１つは、第１の時間間隔によって、前記基準位相から位相オフセットされ、前記複数のマルチプレクサのうちの前記１つの、前記第２の入力において受信される、前記第２のクロック信号のうちの前記１つは、第２の時間間隔によって、前記基準位相から位相オフセットされる、請求項５に記載の集積回路装置。
7. 前記第１の周波数は、前記第２の周波数の２倍に実質的に等しく、前記第１の時間間隔は、前記第２の時間間隔の半分に実質的に等しい、請求項６に記載の集積回路装置。
8. 前記第１の周波数は、前記第２の周波数の４倍に実質的に等しく、前記第１の時間間隔は、前記第２の時間間隔の４分の１に実質的に等しい、請求項６に記載の集積回路装置。
9. 前記複数のマルチプレクサのそれぞれは、制御信号状態に従って、前記第１のクロック信号または前記第２のクロック信号のいずれかを出力するように構成される、請求項１に記載の集積回路装置。
10. 前記周波数分割回路は、第３の周波数および前記複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第３のクロック信号を生成するようにさらに構成され、前記複数のマルチプレクサのそれぞれは、前記第３のクロック信号のうちの前記１つと実質的に同じ位相角を有する、前記第３のクロック信号のうちのそれぞれ１つを受信するように結合された、第３の入力をさらに有する、請求項１に記載の集積回路装置。
11. 複数の基準クロック信号を生成するための、第１のクロック発生器と、
    前記基準クロック信号のそれぞれのペアを受信するように結合され、それぞれの補間されたクロック信号を生成するように構成される第１の複数の補間器と、
    前記補間されたクロック信号を受信するようにそれぞれ結合され、前記補間されたクロック信号を周波数分割して、それぞれの減少した周波数のクロック信号を生成するように構成される複数の分割回路と、
    前記基準クロック信号のうちのそれぞれ１つおよび複数の前記補間されたクロック信号をそれぞれが受信するように結合される複数のマルチプレクサ回路とを具備する、集積回路装置。
12. 前記基準クロック信号のうちのそれぞれ１つを受信するように共通に接続された第１および第２のクロック信号入力をそれぞれが有し、前記基準クロック信号のうちの前記それぞれ１つの遅延させられたバージョンを生成するようにそれぞれが構成される、第２の複数の補間器をさらに具備する、請求項１１に記載の集積回路装置。
13. 前記複数のマルチプレクサ回路のそれぞれによって受信される、前記基準クロック信号のうちの前記それぞれ１つは、前記基準クロック信号のうちの前記それぞれ１つの前記遅延させられたバージョンである、請求項１２に記載の集積回路装置。
14. 前記複数の補間器の第１の補間器は、基準ベクトルの前記受信されるペアを、補間制御値に従って混合して、基準クロック信号の前記受信されるペアの位相角によって制限される範囲内に入る位相角を有する、補間されたクロック信号を生成するように構成される、請求項１１に記載の集積回路装置。
15. 前記第１の複数の補間器に結合され、前記補間制御値を、レート選択信号の状態に少なくとも部分的に基づいて、複数の値のうちの１つに設定するように構成される、レート制御回路をさらに具備する、請求項１４に記載の集積回路装置。
16. 前記レート制御回路は、前記補間制御値を、位相オフセット信号の状態に部分的に基づいて設定するようにさらに構成され、前記位相オフセット信号は、前記減少した周波数のクロック信号のうちの少なくとも１つの、所望される位相オフセットを示す、請求項１５に記載の集積回路装置。
17. 前記第１の複数の補間器に結合され、レート選択信号の状態に従って、複数の値のうちの１つを、前記補間制御値となるように選択するように構成される、レート制御回路をさらに具備する、請求項１４に記載の集積回路装置。
18. 集積回路装置内での動作の方法であって、
    第１の周波数およびそれぞれの位相角を有する複数の第１のクロック信号を生成するステップと、
    第２の周波数および前記第１のクロック信号の前記位相角に実質的に一致するそれぞれの位相角を有する複数の第２のクロック信号を生成するステップと、
    レート選択信号の状態に従って、前記第１のクロック信号または前記第２のクロック信号のいずれかを、選択されたクロック信号の組として出力されるように選択するステップとを含む方法。
19. 前記複数の第２のクロック信号を生成するステップは、前記第１のクロック信号のサブセットを周波数分割するステップを含む、請求項１８に記載の方法。
20. 前記第１のクロック信号の前記サブセットを周波数分割するステップは、周波数Ｆおよび位相角Ａを有する、前記第１のクロック信号のうちの第１の１つを、除数値Ｎによって分周して、周波数Ｆ／Ｎおよび位相角Ａ／Ｎを有する、前記第２のクロック信号のうちの１つを生成するステップを含む、請求項１９に記載の方法。
21. 前記第１のクロック信号または前記第２のクロック信号のいずれかを、選択されたクロック信号の組として出力されるように選択するステップは、周波数Ｆおよび位相角Ａ／Ｎを有する、前記第１のクロック信号のうちの第２の１つと、周波数Ｆ／Ｎおよび位相角Ａ／Ｎを有する、前記第２のクロック信号のうちの前記１つとの間で選択するステップを含む、請求項２０に記載の方法。
22. 出力クロック信号を生成するための方法であって、
    除数値を示す第１の信号を受信するステップと、
    前記出力クロック信号の所望される位相角を示す、第２の信号を受信するステップと、
    前記除数値と前記位相角とを乗算して、除数乗算された位相角を生成するステップと、
    第１および第２の基準クロック信号の間で補間して、前記除数乗算された位相角を有する、補間されたクロック信号を生成するステップと、
    前記補間されたクロック信号を、前記除数値に従って周波数分割して、前記出力クロック信号を生成するステップとを含む方法。
23. 除数値を示す第１の信号を受信するステップは、複数の出力クロック信号周波数のうちの１つを示すレート選択信号を受信するステップを含む、請求項２２に記載の方法。
24. 前記除数値と前記位相オフセットとを乗算して、除数乗算された位相角を生成するステップは、前記位相角を、前記第１の信号に従って左シフトするステップを含む、請求項２２に記載の方法。
25. 前記第１および第２の基準クロック信号を、前記除数乗算された位相角の値に基づいて、３つ以上の基準クロック信号の組から選択するステップをさらに含む、請求項２２に記載の方法。
26. 装置の記述を含む情報が内部に組み入れられたコンピュータ可読媒体であって、前記情報は、
    複数の基準クロック信号を生成するための、第１のクロック発生器の記述と、
    前記基準クロック信号のそれぞれのペアを受信するように結合され、それぞれの補間されたクロック信号を生成するように構成される第１の複数の補間器の記述と、
    前記補間されたクロック信号を受信するようにそれぞれ結合され、前記補間されたクロック信号を周波数分割して、それぞれの減少した周波数のクロック信号を生成するように構成される複数の分割回路の記述と、
    前記基準クロック信号のうちのそれぞれ１つおよび複数の前記補間されたクロック信号をそれぞれが受信するように結合される複数のマルチプレクサ回路の記述とを含む、コンピュータ可読媒体。
27. 第１の周波数およびそれぞれの位相角を有する複数の第１のクロック信号を生成するための手段と、
    第２の周波数および前記第１のクロック信号の前記位相角に実質的に一致するそれぞれの位相角を有する複数の第２のクロック信号を生成するための手段と、
    レート選択信号の状態に従って、前記第１のクロック信号または前記第２のクロック信号のいずれかを、選択されたクロック信号の組として出力されるように選択するための手段とを具備する、集積回路装置。

Images