KR20170109140A - 집적회로 - Google Patents

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Abstract

집적회로는 제1 래치클럭에 따라 출력데이터를 래치하여 생성된 제1 전송데이터를 제1 채널로 출력하고, 제2 래치클럭에 따라 상기 출력데이터를 래치하여 생성된 제2 전송데이터를 제2 채널로 출력하는 송신장치; 및 제3 래치클럭에 따라 상기 제1 전송데이터를 래치하여 입력데이터를 생성하고, 제4 래치클럭에 따라 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 수신장치를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 데이터를 전송하는 집적회로에 관한 것이다.
집적회로에서 데이터는 회로와 회로 사이에 형성된 물리적인 채널(channel)을 통해 전송된다. 채널에서는 반사(reflection), 상호간간섭(Inter-symbol Interference), 크로스토크(Cross talk) 및 표피효과(skin effect) 등의 현상들이 발생하여 채널을 통해 전송되는 데이터를 열화 또는 왜곡시킨다. 데이터를 열화 또는 왜곡시키는 다양한 현상들을 제거하기 위해 균등화(equalization) 기술, 크로스토크 상쇄(cross talk cancelation) 기술 및 데이터인코딩(data encoding) 기술들이 개발되어 사용되어 왔다.
최근, 직렬인터페이스 방식으로 데이터를 전송하는 집적회로뿐만 아니라 병렬인터페이스 방식으로 데이터를 송수신하는 집직회로도 고속으로 동작하므로 반사, 상호간간섭, 크로스토크 및 표피효과 등의 현상들을 제거하기 위한 다양한 기술들이 사용되고 있다. 특히, 집적회로 중 반도체시스템은 하나의 컨트롤러에 다수의 반도체장치들이 병렬로 연결되는 멀티드롭(multi drop) 방식이 적용되므로 채널에서 발생되는 다양한 현상들의 영향이 커져 채널을 통해 전송되는 신호들의 왜곡 또는 열화가 커진다.
채널에 발생하는 반사를 제거하는 데는 터미네이션(termination) 기술을 사용할 수 있고, 신호간간섭 제거에는 균등화(equalization) 기술을 사용할 수 있다. 크로스토크를 제거하기 위해 사용되는 물리적 차폐(shielding) 기술 및 데이터인코딩(data encoding) 기술의 경우 다수의 채널을 포함하는 멀티드롭 방식의 반도체시스템에서는 비용 부담 및 회로의 복잡성이 증가하여 사용이 어렵다.
본 발명은 복수의 채널들을 통해 전송되는 데이터가 열화되고 왜곡되는 현상이 발생되는 것을 방지할 수 있는 집적회로를 제공한다.
이를 위해 본 발명은 제1 래치클럭에 따라 출력데이터를 래치하여 생성된 제1 전송데이터를 제1 채널로 출력하고, 제2 래치클럭에 따라 상기 출력데이터를 래치하여 생성된 제2 전송데이터를 제2 채널로 출력하는 송신장치; 및 제3 래치클럭에 따라 상기 제1 전송데이터를 래치하여 입력데이터를 생성하고, 제4 래치클럭에 따라 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 수신장치를 포함하는 집적회로를 제공한다.
또한, 본 발명은 제1 데이터선택신호에 응답하여 제1 래치클럭을 선택하고, 상기 제1 래치클럭에 동기하여 출력데이터를 래치하여 제1 전송데이터를 제1 채널로 출력하는 제1 출력회로; 제2 데이터선택신호에 응답하여 제2 래치클럭을 선택하고, 상기 제2 래치클럭에 동기하여 상기 출력데이터를 래치하여 제2 전송데이터를 제2 채널로 출력하는 제2 출력회로; 상기 제1 데이터선택신호에 응답하여 제3 래치클럭을 선택하고, 상기 제3 래치클럭에 동기하여 상기 제1 전송데이터를 래치하여 입력데이터를 생성하는 제1 입력회로; 및 상기 제2 데이터선택신호에 응답하여 상기 제4 래치클럭을 선택하고, 상기 제4 래치클럭에 동기하여 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 제2 입력회로를 포함하는 집적회로를 제공한다.
또한, 본 발명은 제1 그룹선택신호에 응답하여 제1 래치클럭을 선택하고, 상기 제1 래치클럭에 동기하여 출력데이터를 래치하여 제1 전송데이터를 제1 채널로 출력하는 제1 출력회로; 제1 그룹선택신호에 응답하여 제2 래치클럭을 선택하고, 상기 제2 래치클럭에 동기하여 상기 출력데이터를 래치하여 제2 전송데이터를 제2 채널로 출력하는 제2 출력회로; 제2 그룹선택신호에 응답하여 제3 래치클럭을 선택하고, 상기 제3 래치클럭에 동기하여 상기 출력데이터를 래치하여 제3 전송데이터를 제3 채널로 출력하는 제3 출력회로; 상기 제1 그룹선택신호에 응답하여 제4 래치클럭을 선택하고, 상기 제4 래치클럭에 동기하여 상기 제1 전송데이터를 래치하여 입력데이터를 생성하는 제1 입력회로; 상기 제1 그룹선택신호에 응답하여 제5 래치클럭을 선택하고, 상기 제5 래치클럭에 동기하여 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 제2 입력회로; 및 상기 제2 그룹선택신호에 응답하여 제6 래치클럭을 선택하고, 상기 제6 래치클럭에 동기하여 상기 제3 전송데이터를 래치하여 상기 입력데이터를 생성하는 제3 입력회로를 포함하는 집적회로를 제공한다.
본 발명에 의하면 채널들을 복수의 그룹으로 구분하고, 그룹별로 시간차이를 두고 데이터를 전송함으로써, 크로스토크에 따라 데이터가 열화되고 왜곡되는 현상이 발생되는 것을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 집적회로에 있어 출력데이터의 파형을 도시한 도면이다.
도 3은 도 1에 도시된 집적회로에 있어 전송데이터 및 전송스트로브신호의 파형을 도시한 도면이다.
도 4는 도 1에 도시된 집적회로에 있어 지연이터 및 래치클럭의 파형을 도시한 도면이다.
도 5는 도 1에 도시된 집적회로에 있어 입력데이터의 파형을 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 7은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 8은 본 발명의 또 다른 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 9는 도 1 내지 도 4에 도시된 집적회로가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 집적회로는 송신장치(11), 제1 채널(12), 제2 채널(13), 제3 채널(14) 및 수신장치(15)를 포함할 수 있다. 송신장치(11)는 제1 채널(12)를 통해 제1 전송데이터(TD1)를 수신장치(15)로 전송할 수 있다. 송신장치(11)는 제2 채널(13)를 통해 제2 전송데이터(TD2)를 수신장치(15)로 전송할 수 있다. 송신장치(11)는 제3 채널(14)를 통해 전송데이터스트로브신호(TDQS)를 수신장치(15)로 전송할 수 있다. 송신장치(11)는 제1 출력회로(110), 제2 출력회로(120), 제3 출력회로(130) 및 제1 내부클럭생성회로(140)를 포함할 수 있다. 수신장치(15)는 제1 입력회로(150), 제2 입력회로(160) 및 제3 입력회로(170)를 포함할 수 있다.
제1 출력회로(110)는 제1 선택기(111), 제1 래치(112), 제1 드라이버(113) 및 제1 패드(114)를 포함할 수 있다. 제1 선택기(111)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제1 래치클럭(LCLK1)으로 선택하여 출력할 수 있다. 제1 내부클럭그룹(ICLK1<1:N>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제1 래치(112)는 제1 래치클럭(LCLK1)에 동기하여 제1 출력데이터(DOUT1<1:4>)를 래치하여 출력할 수 있다. 제1 드라이버(113)는 제1 래치(112)에서 출력된 제1 출력데이터(DOUT1<1:4>)를 구동하여 제1 패드(114)를 통해 제1 전송데이터(TD1)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 송신장치(11) 내부에서 생성되거나 외부에서 입력될 수 있다.
제2 출력회로(120)는 제2 선택기(121) , 제2 래치(122), 제2 드라이버(123) 및 제2 패드(124)를 포함할 수 있다. 제2 선택기(121)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제2 래치클럭(LCLK2)으로 선택하여 출력할 수 있다. 제2 래치(122)는 제2 래치클럭(LCLK2)에 동기하여 제2 출력데이터(DOUT2<1:4>)를 래치하여 출력할 수 있다. 제2 드라이버(123)는 제2 래치(122)에서 출력된 제2 출력데이터(DOUT2<1:4>)를 구동하여 제2 패드(124)를 통해 제2 전송데이터(TD2)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 송신장치(11) 내부에서 생성되거나 외부에서 입력될 수 있다.
제3 출력회로(130)는 제3 선택기(131), 제3 래치(132), 제3 드라이버(133) 및 제3 패드(134)를 포함할 수 있다. 제3 선택기(131)는 스트로브선택신호(SEL_DQS)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제3 래치클럭(LCLK3)으로 선택하여 출력할 수 있다. 제3 래치(132)는 제3 래치클럭(LCLK3)에 동기하여 데이터스트로브신호(DQS)를 래치하여 출력할 수 있다. 제3 드라이버(133)는 제3 래치(132)에서 출력된 데이터스트로브신호(DQS)를 구동하여 제3 패드(134)를 통해 전송데이터스트로브신호(TDQS)로 출력할 수 있다. 스트로브선택신호(SEL_DQS)는 송신장치(11) 내부에서 생성되거나 외부에서 입력될 수 있다.
제1 내부클럭생성회로(140)는 제1 내부클럭그룹(ICLK1<1:N>)을 생성할 수 있다. 제1 내부클럭그룹(ICLK1<1:N>)에는 서로 위상이 다른 클럭들이 포함될 수 있다. 제1 내부클럭생성회로(140)는 PLL(Phase Locked Loop) 회로 및 분주기 등을 포함하여 제1 내부클럭그룹(ICLK1<1:N>)을 생성할 수 있다.
제1 입력회로(150)는 제4 패드(151), 제4 드라이버(152), 제1 지연기(153), 제4 선택기(154) 및 제4 래치(155)를 포함할 수 있다. 제4 드라이버(152)는 제4 패드(151)를 통해 입력된 제1 전송데이터(TD1)를 구동하여 출력할 수 있다. 제1 지연기(153)는 제4 드라이버(152)에서 구동되어 출력된 제1 전송데이터(TD1)를 수신하여 제1 지연구간만큼 지연시켜 제1 지연데이터(Dd1)를 생성할 수 있다. 제4 선택기(154)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제2 내부클럭그룹(ICLK2<1:M>) 중 하나를 제4 래치클럭(LCLK4)으로 선택하여 출력할 수 있다. 제2 내부클럭그룹(ICLK2<1:M>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제4 래치(155)는 제4 래치클럭(LCLK4)에 동기하여 제1 지연데이터(Dd1)를 래치하여 제1 입력데이터(DIN1<1:4>)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 수신장치(15) 내부에서 생성되거나 송신장치(11)에서 생성되어 전송된 신호일 수 있다.
제2 입력회로(160)는 제5 패드(161), 제5 드라이버(162), 제2 지연기(163), 제5 선택기(164) 및 제5 래치(165)를 포함할 수 있다. 제5 드라이버(162)는 제5 패드(161)를 통해 입력된 제2 전송데이터(TD2)를 구동하여 출력할 수 있다. 제2 지연기(163)는 제5 드라이버(162)에서 구동되어 출력된 제2 전송데이터(TD2)를 수신하여 제2 지연구간만큼 지연시켜 제2 지연데이터(Dd2)를 생성할 수 있다. 제5 선택기(164)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제2 내부클럭그룹(ICLK2<1:M>) 중 하나를 제5 래치클럭(LCLK5)으로 선택하여 출력할 수 있다. 제5 래치(165)는 제5 래치클럭(LCLK5)에 동기하여 제2 지연데이터(Dd2)를 래치하여 제2 입력데이터(DIN2<1:4>)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 수신장치(15) 내부에서 생성되거나 송신장치(11)에서 생성되어 전송된 신호일 수 있다.
제3 입력회로(170)는 제6 패드(171), 제6 드라이버(172) 및 제2 내부클럭생성회로(173)를 포함할 수 있다. 제6 드라이버(172)는 제6 패드(171)를 통해 입력된 전송데이터스트로브신호(TDQS)를 구동하여 출력할 수 있다. 제2 내부클럭생성회로(173)는 제6 드라이버(172)를 통해 구동된 전송데이터스트로브신호(TDQS)를 입력받아 제2 내부클럭그룹(ICLK2<1:M>)을 생성할 수 있다. 제2 내부클럭그룹(ICLK2<1:M>)에는 서로 위상이 다른 클럭들이 포함될 수 있다. 제2 내부클럭생성회로(173)는 PLL(Phase Locked Loop) 회로 및 분주기 등을 포함하여 제2 내부클럭그룹(ICLK2<1:M>)을 생성할 수 있다.
이상 살펴본 바와 같이 구성된 집적회로의 동작을 도 2 내지 도 5를 참고하여 구체적으로 살펴보면 다음과 같다.
송신장치(11)는 제1 데이터선택신호(SEL_DQ1)에 따라 제1 내부클럭그룹(ICLK1<1:N>)에 포함된 클럭들 중 하나를 제1 래치클럭(LCLK1)으로 선택하고, 제2 데이터선택신호(SEL_DQ2)에 따라 제1 내부클럭그룹(ICLK1<1:N>)에 포함된 클럭들 중 하나를 제2 래치클럭(LCLK2)으로 선택한다. 송신장치(11)는 스트로브선택신호(SEL_DQS)에 따라 제1 내부클럭그룹(ICLK1<1:N>)에 포함된 클럭들 중 하나를 제3 래치클럭(LCLK3)으로 선택한다.
송신장치(11)는 제1 래치클럭(LCLK1)에 동기하여 제1 출력데이터(DOUT1<1:4>)를 래치하여 제1 전송데이터(TD1)로 출력하고, 제2 래치클럭(LCLK2)에 동기하여 제2 출력데이터(DOUT2<1:4>)를 래치하여 제2 전송데이터(TD2)로 출력한다. 송신장치(11)는 제3 래치클럭(LCLK3)에 동기하여 데이터스트로브신호(DQS)를 래치하여 전송데이터스트로브신호(TDQS)로 출력할 수 있다.
도 2를 참고하면 병렬로 정렬된 제1 출력데이터(DOUT1<1:4>) 및 제2 출력데이터(DOUT2<1:4>)의 파형을 확인할 수 있다. 도 3을 참고하면 제1 전송데이터(TD1), 제2 전송데이터(TD2) 및 전송데이터스트로브신호(TDQS)의 파형을 확인할 수 있다. 본 실시예의 경우 제2 래치클럭(LCLK2) 및 제3 래치클럭(LCLK3)이 동일한 위상으로 선택되고, 제1 래치클럭(LCLK1)이 제2 래치클럭(LCLK2) 및 제3 래치클럭(LCLK3)보다 90°만큼 위상이 늦게 설정된다. 따라서, 도 3에 도시된 바와 같이, 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)의 제1 위상차(Pd1)는 90°로 설정된다. 제1 위상차(Pd1)는 실시예에 따라서 다양한 위상차, 예를 들어, 30°, 45°, 60° 및 135°등으로 다양하게 설정될 수 있다.
수신장치(15)는 제1 전송데이터(TD1)를 제1 지연구간만큼 지연시켜 제1 지연데이터(Dd1)를 생성하고, 제2 전송데이터(TD2)를 제2 지연구간만큼 지연시켜 제2 지연데이터(Dd2)를 생성한다. 수신장치(15)는 제3 채널(14)를 통해 입력된 전송데이터스트로브신호(TDQS)로부터 생성된 제2 내부클럭그룹(ICLK2<1:M>)으로부터 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)을 생성할 수 있다. 제4 래치클럭(LCLK4)은 제1 데이터선택신호(SEL_DQ1)에 따라 제2 내부클럭그룹(ICLK2<1:M>)에 포함된 클럭들에서 선택되고, 제5 래치클럭(LCLK5)은 제2 데이터선택신호(SEL_DQ2)에 따라 제2 내부클럭그룹(ICLK2<1:M>)에 포함된 클럭들에서 선택된다.
도 4를 참고하면 제2 위상차(Pd2)를 갖는 제1 지연데이터(Dd1) 및 제2 지연데이터(Dd2)의 파형과 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)의 파형을 확인할 수 있다. 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)의 위상차가 제1 지연데이터(Dd1) 및 제2 지연데이터(Dd2)의 위상차와 동일하게 설정됨으로써, 도 5에 도시된 바와 같이 제1 입력데이터(DIN1<1:4>)와 제2 입력데이터(DIN2<1:4>)가 각각 병렬로 정렬되어 생성될 수 있다.
이상 살펴본 바와 같이 본 실시예에 따른 집적회로는 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제1 래치클럭(LCLK1)에 동기하여 제1 채널(12)을 통해 제1 전송데이터(TD1)를 송신하고, 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제4 래치클럭(LCLK4)에 동기하여 제1 채널(12)을 통해 제1 전송데이터(TD1)를 수신한다. 또한, 본 실시예에 따른 집적회로는 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제2 래치클럭(LCLK2)에 동기하여 제2 채널(13)을 통해 제2 전송데이터(TD2)를 송신하고, 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제5 래치클럭(LCLK5)에 동기하여 제2 채널(13)을 통해 제2 전송데이터(TD2)를 수신한다. 따라서, 본 실시예에 따른 집적회로는 제1 채널(12)을 통해 전송되는 제1 전송데이터(TD1)와 제2 채널(13)을 통해 전송되는 제2 전송데이터(TD2)를 서로 다른 위상으로 전송할 수 있어 크로스토크에 따른 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)의 열화 및 왜곡을 방지할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 집적회로는 송신장치(21), 제1 채널(22), 제2 채널(23), 제3 채널(24), 제4 채널(25) 및 수신장치(26)를 포함할 수 있다. 송신장치(21)는 제1 채널(22)를 통해 제1 전송데이터(TD1)를 수신장치(26)로 전송할 수 있다. 송신장치(21)는 제2 채널(23)를 통해 제2 전송데이터(TD2)를 수신장치(26)로 전송할 수 있다. 송신장치(21)는 제3 채널(24)를 통해 제1 전송데이터스트로브신호(TDQS1)를 수신장치(26)로 전송할 수 있다. 송신장치(21)는 제4 채널(25)를 통해 제2 전송데이터스트로브신호(TDQS2)를 수신장치(26)로 전송할 수 있다. 송신장치(21)는 제1 출력회로(210), 제2 출력회로(220), 제3 출력회로(230) 및 제4 출력회로(240)를 포함할 수 있다. 수신장치(26)는 제1 입력회로(250), 제2 입력회로(260), 제3 입력회로(270) 및 제4 입력회로(280)를 포함할 수 있다.
제1 출력회로(210)는 제1 선택기(211), 제1 래치(212), 제1 드라이버(213) 및 제1 패드(214)를 포함할 수 있다. 제1 선택기(211)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제1 래치클럭(LCLK1)으로 선택하여 출력할 수 있다. 제1 내부클럭그룹(ICLK1<1:N>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제1 래치(212)는 제1 래치클럭(LCLK1)에 동기하여 제1 출력데이터(DOUT1<1:4>)를 래치하여 출력할 수 있다. 제1 드라이버(213)는 제1 래치(212)에서 출력된 제1 출력데이터(DOUT1<1:4>)를 구동하여 제1 패드(214)를 통해 제1 전송데이터(TD1)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 송신장치(21) 내부에서 생성되거나 외부에서 입력될 수 있다.
제2 출력회로(220)는 제2 선택기(221), 제2 래치(222), 제2 드라이버(223) 및 제2 패드(224)를 포함할 수 있다. 제2 선택기(221)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제2 래치클럭(LCLK2)으로 선택하여 출력할 수 있다. 제2 래치(222)는 제2 래치클럭(LCLK2)에 동기하여 제2 출력데이터(DOUT2<1:4>)를 래치하여 출력할 수 있다. 제2 드라이버(223)는 제2 래치(222)에서 출력된 제2 출력데이터(DOUT2<1:4>)를 구동하여 제2 패드(224)를 통해 제2 전송데이터(TD2)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 송신장치(21) 내부에서 생성되거나 외부에서 입력될 수 있다.
제3 출력회로(230)는 제3 선택기(231), 제3 래치(232), 제3 드라이버(233) 및 제3 패드(234)를 포함할 수 있다. 제3 선택기(231)는 제1 스트로브선택신호(SEL_DQS1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제3 래치클럭(LCLK3)으로 선택하여 출력할 수 있다. 제3 래치(232)는 제3 래치클럭(LCLK3)에 동기하여 제1 데이터스트로브신호(DQS1)를 래치하여 출력할 수 있다. 제3 드라이버(233)는 제3 래치(232)에서 출력된 제1 데이터스트로브신호(DQS1)를 구동하여 제3 패드(234)를 통해 제1 전송데이터스트로브신호(TDQS1)로 출력할 수 있다. 제1 스트로브선택신호(SEL_DQS1)는 송신장치(21) 내부에서 생성되거나 외부에서 입력될 수 있다.
제4 출력회로(240)는 제4 선택기(241), 제4 래치(242), 제4 드라이버(243) 및 제4 패드(244)를 포함할 수 있다. 제4 선택기(241)는 제2 스트로브선택신호(SEL_DQS2)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제4 래치클럭(LCLK4)으로 선택하여 출력할 수 있다. 제4 래치(242)는 제4 래치클럭(LCLK4)에 동기하여 제2 데이터스트로브신호(DQS2)를 래치하여 출력할 수 있다. 제4 드라이버(243)는 제4 래치(242)에서 출력된 제2 데이터스트로브신호(DQS2)를 구동하여 제4 패드(244)를 통해 제2 전송데이터스트로브신호(TDQS2)로 출력할 수 있다. 제2 스트로브선택신호(SEL_DQS2)는 송신장치(21) 내부에서 생성되거나 외부에서 입력될 수 있다.
제1 입력회로(250)는 제5 패드(251), 제5 드라이버(252), 제1 지연기(253), 제5 선택기(254) 및 제5 래치(255)를 포함할 수 있다. 제5 드라이버(252)는 제5 패드(251)를 통해 입력된 제1 전송데이터(TD1)를 구동하여 출력할 수 있다. 제1 지연기(253)는 제5 드라이버(252)에서 구동되어 출력된 제1 전송데이터(TD1)를 수신하여 제1 지연구간만큼 지연시켜 제1 지연데이터(Dd1)를 생성할 수 있다. 제5 선택기(254)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3) 중 하나를 제5 래치클럭(LCLK5)으로 선택하여 출력할 수 있다. 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)은 서로 다른 위상으로 생성될 수 있다. 제5 래치(255)는 제5 래치클럭(LCLK5)에 동기하여 제1 지연데이터(Dd1)를 래치하여 제1 입력데이터(DIN1<1:4>)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 수신장치(26) 내부에서 생성되거나 송신장치(21)에서 생성되어 전송된 신호일 수 있다.
제2 입력회로(260)는 제6 패드(261), 제6 드라이버(262), 제2 지연기(263), 제6 선택기(264) 및 제6 래치(265)를 포함할 수 있다. 제6 드라이버(262)는 제6 패드(261)를 통해 입력된 제2 전송데이터(TD2)를 구동하여 출력할 수 있다. 제2 지연기(263)는 제6 드라이버(262)에서 구동되어 출력된 제2 전송데이터(TD2)를 수신하여 제2 지연구간만큼 지연시켜 제2 지연데이터(Dd2)를 생성할 수 있다. 제6 선택기(264)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3) 중 하나를 제6 래치클럭(LCLK6)으로 선택하여 출력할 수 있다. 제6 래치(265)는 제6 래치클럭(LCLK6)에 동기하여 제2 지연데이터(Dd2)를 래치하여 제2 입력데이터(DIN2<1:4>)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 수신장치(26) 내부에서 생성되거나 송신장치(21)에서 생성되어 전송된 신호일 수 있다.
제3 입력회로(270)는 제7 패드(271), 제7 드라이버(272) 및 제3 지연기(273)를 포함할 수 있다. 제7 드라이버(272)는 제7 패드(271)를 통해 입력된 제1 전송데이터스트로브신호(TDQS1)를 구동하여 출력할 수 있다. 제3 지연기(273)는 제7 드라이버(272)에서 구동되어 출력된 제1 전송데이터스트로브신호(TDQS1)를 수신하여 제3 지연구간만큼 지연시켜 제2 내부클럭(ICLK2)을 생성할 수 있다.
제4 입력회로(280)는 제8 패드(281), 제8 드라이버(282) 및 제4 지연기(283)를 포함할 수 있다. 제8 드라이버(282)는 제8 패드(281)를 통해 입력된 제2 전송데이터스트로브신호(TDQS2)를 구동하여 출력할 수 있다. 제4 지연기(283)는 제8 드라이버(282)에서 구동되어 출력된 제2 전송데이터스트로브신호(TDQS2)를 수신하여 제4 지연구간만큼 지연시켜 제3 내부클럭(ICLK3)을 생성할 수 있다.
본 실시예에 따른 집적회로는 도 1에 도시된 집적회로와 달리 제1 지연데이터(Dd1) 및 제2 지연데이터(Dd2)를 래치하기 위한 제5 래치클럭(LCLK5) 및 제6 래치클럭(LCLK6)을 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)으로부터 생성한다. 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)은 제1 전송데이터스트로브신호(TDQS1) 및 제2 전송데이터스트로브신호(TDQS2)로부터 생성되는 신호이다. 제1 전송데이터스트로브신호(TDQS1)는 제1 스트로브선택신호(SEL_DQS1)에 따라 위상이 선택되어 생성된 제3 래치클럭(LCLK3)에 동기하여 제1 데이트스트로브신호(DQS1)가 래치되어 출력된 신호이고, 제2 전송데이터스트로브신호(TDQS2)는 제2 스트로브선택신호(SEL_DQS2)에 따라 위상이 선택되어 생성된 제4 래치클럭(LCLK4)에 동기하여 제2 데이트스트로브신호(DQS2)가 래치되어 출력된신호이다. 실시예에 따라서 제5 래치클럭(LCLK5) 및 제6 래치클럭(LCLK6)의 위상 차이는 다양하게 설정될 수 있다. 다만, 제5 래치클럭(LCLK5) 및 제6 래치클럭(LCLK6)의 위상 차이는 제1 래치클럭(LCLK1) 및 제2 래치클럭(LCLK2)의 위상 차이와 동일하게 설정될 수 있다.
본 실시예에 따른 집적회로는 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제1 래치클럭(LCLK1)에 동기하여 제1 채널(22)을 통해 제1 전송데이터(TD1)를 송신하고, 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제5 래치클럭(LCLK5)에 동기하여 제1 채널(22)을 통해 제1 전송데이터(TD1)를 수신한다. 또한, 본 실시예에 따른 집적회로는 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제2 래치클럭(LCLK2)에 동기하여 제2 채널(23)을 통해 제2 전송데이터(TD2)를 송신하고, 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제6 래치클럭(LCLK6)에 동기하여 제2 채널(23)을 통해 제2 전송데이터(TD2)를 수신한다. 따라서, 본 실시예에 따른 집적회로는 제1 채널(22)을 통해 전송되는 제1 전송데이터(TD1)와 제2 채널(23)을 통해 전송되는 제2 전송데이터(TD2)를 서로 다른 위상으로 전송할 수 있어 크로스토크에 따른 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)의 열화 및 왜곡을 방지할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 집적회로는 송신장치(31), 제1 채널(32), 제2 채널(33), 제3 채널(34), 제4 채널(35) 및 수신장치(36)를 포함할 수 있다. 송신장치(31)는 제1 채널(32)를 통해 제1 전송데이터(TD1)를 수신장치(36)로 전송할 수 있다. 송신장치(31)는 제2 채널(33)를 통해 제2 전송데이터(TD2)를 수신장치(36)로 전송할 수 있다. 송신장치(31)는 제3 채널(34)를 통해 제3 전송데이터(TD3)를 수신장치(36)로 전송할 수 있다. 송신장치(31)는 제4 채널(35)를 통해 전송데이터스트로브신호(TDQS)를 수신장치(36)로 전송할 수 있다. 송신장치(31)는 제1 출력회로(310), 제2 출력회로(320), 제3 출력회로(330) 및 제4 출력회로(340)를 포함할 수 있다. 수신장치(36)는 제1 입력회로(350), 제2 입력회로(360), 제3 입력회로(370) 및 제4 입력회로(380)를 포함할 수 있다.
제1 출력회로(310)는 제1 선택기(311), 제1 래치(312), 제1 드라이버(313) 및 제1 패드(314)를 포함할 수 있다. 제1 선택기(311)는 제1 그룹선택신호(SEL_G1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제1 래치클럭(LCLK1)으로 선택하여 출력할 수 있다. 제1 내부클럭그룹(ICLK1<1:N>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제1 래치(312)는 제1 래치클럭(LCLK1)에 동기하여 제1 출력데이터(DOUT1<1:4>)를 래치하여 출력할 수 있다. 제1 드라이버(313)는 제1 래치(312)에서 출력된 제1 출력데이터(DOUT1<1:4>)를 구동하여 제1 패드(314)를 통해 제1 전송데이터(TD1)로 출력할 수 있다. 제1 그룹선택신호(SEL_G1)는 송신장치(31) 내부에서 생성되거나 외부에서 입력될 수 있다.
제2 출력회로(320)는 제2 선택기(321), 제2 래치(322), 제2 드라이버(323) 및 제2 패드(324)를 포함할 수 있다. 제2 선택기(321)는 제1 그룹선택신호(SEL_G1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제2 래치클럭(LCLK2)으로 선택하여 출력할 수 있다. 제2 래치(322)는 제2 래치클럭(LCLK2)에 동기하여 제2 출력데이터(DOUT2<1:4>)를 래치하여 출력할 수 있다. 제2 드라이버(323)는 제2 래치(322)에서 출력된 제2 출력데이터(DOUT2<1:4>)를 구동하여 제2 패드(324)를 통해 제2 전송데이터(TD2)로 출력할 수 있다.
제3 출력회로(330)는 제3 선택기(331), 제3 래치(332), 제3 드라이버(333) 및 제3 패드(334)를 포함할 수 있다. 제3 선택기(331)는 제2 그룹선택신호(SEL_G2)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제3 래치클럭(LCLK3)으로 선택하여 출력할 수 있다. 제3 래치(332)는 제3 래치클럭(LCLK3)에 동기하여 제3 출력데이터(DOUT3<1:4>)를 래치하여 출력할 수 있다. 제3 드라이버(333)는 제3 래치(332)에서 출력된 제3 출력데이터(DOUT3<1:4>)를 구동하여 제3 패드(334)를 통해 제3 전송데이터(TD3)로 출력할 수 있다. 제2 그룹선택신호(SEL_G2)는 송신장치(31) 내부에서 생성되거나 외부에서 입력될 수 있다.
제4 출력회로(340)는 제4 선택기(341), 제4 래치(342), 제4 드라이버(343) 및 제4 패드(344)를 포함할 수 있다. 제4 선택기(341)는 제1 그룹선택신호(SEL_G1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제4 래치클럭(LCLK4)으로 선택하여 출력할 수 있다. 제4 래치(342)는 제4 래치클럭(LCLK4)에 동기하여 데이터스트로브신호(DQS)를 래치하여 출력할 수 있다. 제4 드라이버(343)는 제4 래치(342)에서 출력된 데이터스트로브신호(DQS)를 구동하여 제4 패드(344)를 통해 전송데이터스트로브신호(TDQS)로 출력할 수 있다.
제1 입력회로(350)는 제5 패드(351), 제5 드라이버(352), 제1 지연기(353), 제5 선택기(354) 및 제5 래치(355)를 포함할 수 있다. 제5 드라이버(352)는 제5 패드(351)를 통해 입력된 제1 전송데이터(TD1)를 구동하여 출력할 수 있다. 제1 지연기(353)는 제5 드라이버(352)에서 구동되어 출력된 제1 전송데이터(TD1)를 수신하여 제1 지연구간만큼 지연시켜 제1 지연데이터(Dd1)를 생성할 수 있다. 제5 선택기(354)는 제1 그룹선택신호(SEL_G1)에 응답하여 제2 내부클럭그룹(ICLK2<1:M>) 중 하나를 제5 래치클럭(LCLK5)으로 선택하여 출력할 수 있다. 제2 내부클럭그룹(ICLK2<1:M>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제5 래치(355)는 제5 래치클럭(LCLK5)에 동기하여 제1 지연데이터(Dd1)를 래치하여 제1 입력데이터(DIN1<1:4>)로 출력할 수 있다. 제1 그룹선택신호(SEL_G1)는 수신장치(36) 내부에서 생성되거나 송신장치(31)에서 생성되어 전송된 신호일 수 있다.
제2 입력회로(360)는 제6 패드(361), 제6 드라이버(362), 제2 지연기(363), 제6 선택기(364) 및 제6 래치(365)를 포함할 수 있다. 제6 드라이버(362)는 제6 패드(361)를 통해 입력된 제2 전송데이터(TD2)를 구동하여 출력할 수 있다. 제2 지연기(363)는 제6 드라이버(362)에서 구동되어 출력된 제2 전송데이터(TD2)를 수신하여 제2 지연구간만큼 지연시켜 제2 지연데이터(Dd2)를 생성할 수 있다. 제6 선택기(364)는 제1 그룹선택신호(SEL_G1)에 응답하여 제2 내부클럭그룹(ICLK2<1:M>) 중 하나를 제6 래치클럭(LCLK6)으로 선택하여 출력할 수 있다. 제6 래치(365)는 제6 래치클럭(LCLK6)에 동기하여 제2 지연데이터(Dd2)를 래치하여 제2 입력데이터(DIN2<1:4>)로 출력할 수 있다.
제3 입력회로(370)는 제7 패드(371), 제7 드라이버(372), 제3 지연기(373), 제7 선택기(374) 및 제7 래치(375)를 포함할 수 있다. 제7 드라이버(372)는 제7 패드(371)를 통해 입력된 제3 전송데이터(TD3)를 구동하여 출력할 수 있다. 제3 지연기(373)는 제7 드라이버(372)에서 구동되어 출력된 제3 전송데이터(TD3)를 수신하여 제3 지연구간만큼 지연시켜 제3 지연데이터(Dd3)를 생성할 수 있다. 제7 선택기(374)는 제2 그룹선택신호(SEL_G2)에 응답하여 제2 내부클럭그룹(ICLK2<1:M>) 중 하나를 제7 래치클럭(LCLK7)으로 선택하여 출력할 수 있다. 제7 래치(375)는 제7 래치클럭(LCLK7)에 동기하여 제3 지연데이터(Dd3)를 래치하여 제3 입력데이터(DIN3<1:4>)로 출력할 수 있다. 제2 그룹선택신호(SEL_G2)는 수신장치(36) 내부에서 생성되거나 송신장치(31)에서 생성되어 전송된 신호일 수 있다.
제4 입력회로(380)는 제8 패드(381), 제8 드라이버(382) 및 내부클럭생성회로(383)를 포함할 수 있다. 제8 드라이버(382)는 제8 패드(381)를 통해 입력된 전송데이터스트로브신호(TDQS)를 구동하여 출력할 수 있다. 내부클럭생성회로(383)는 제8 드라이버(382)를 통해 구동된 전송데이터스트로브신호(TDQS)를 입력받아 제2 내부클럭그룹(ICLK2<1:M>)을 생성할 수 있다. 제2 내부클럭그룹(ICLK2<1:M>)에는 서로 위상이 다른 클럭들이 포함될 수 있다. 내부클럭생성회로(383)는 PLL(Phase Locked Loop) 회로 및 분주기 등을 포함하여 제2 내부클럭그룹(ICLK2<1:M>)을 생성할 수 있다.
본 실시예에 따른 집적회로는 제1 그룹선택신호(SEL_G1)에 따라 위상이 선택된 제1 래치클럭(LCLK1) 및 제2 래치클럭(LCLK2)에 동기하여 제1 채널(32) 및 제2 채널(33)을 통해 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)를 송신하고, 제1 그룹선택신호(SEL_G1)에 따라 위상이 선택된 제5 래치클럭(LCLK5) 및 제6 래치클럭(LCLK6)에 동기하여 제1 채널(32) 및 제2 채널(33)을 통해 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)를 수신한다. 또한, 본 실시예에 따른 집적회로는 제2 그룹선택신호(SEL_G2)에 따라 위상이 선택된 제3 래치클럭(LCLK3)에 동기하여 제3 채널(33)을 통해 제3 전송데이터(TD3)를 송신하고, 제2 그룹선택신호(SEL_G2)에 따라 위상이 선택된 제7 래치클럭(LCLK7)에 동기하여 제3 채널(33)을 통해 제3 전송데이터(TD3)를 수신한다. 따라서, 본 실시예에 따른 집적회로는 제1 채널(32) 및 제2 채널(33)을 통해 전송되는 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)와 제3 채널(33)을 통해 전송되는 제3 전송데이터(TD3)를 서로 다른 위상으로 전송할 수 있어 크로스토크에 따른 제1 전송데이터(TD1), 제2 전송데이터(TD2) 및 제3 전송데이터(TD3)의 열화 및 왜곡을 방지할 수 있다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 집적회로는 송신장치(41), 제1 채널(42), 제2 채널(43), 제3 채널(44) 및 수신장치(45)를 포함할 수 있다. 송신장치(41)는 제1 채널(42)를 통해 제1 전송데이터(TD1)를 수신장치(45)로 전송할 수 있다. 송신장치(41)는 제2 채널(43)를 통해 제2 전송데이터(TD2)를 수신장치(45)로 전송할 수 있다. 송신장치(41)는 제3 채널(44)를 통해 전송데이터스트로브신호(TDQS)를 수신장치(45)로 전송할 수 있다. 송신장치(41)는 제1 출력회로(410), 제2 출력회로(420) 및 제3 출력회로(430)를 포함할 수 있다. 수신장치(45)는 제1 입력회로(450), 제2 입력회로(460) 및 제3 입력회로(470)를 포함할 수 있다.
제1 출력회로(410)는 제1 선택기(411), 제1 래치(412), 제1 드라이버(413) 및 제1 패드(414)를 포함할 수 있다. 제1 선택기(411)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제1 래치클럭(LCLK1)으로 선택하여 출력할 수 있다. 제1 내부클럭그룹(ICLK1<1:N>)은 다수의 위상을 갖는 클럭들이 포함될 수 있다. 제1 래치(412)는 제1 래치클럭(LCLK1)에 동기하여 제1 출력데이터(DOUT1<1:4>)를 래치하여 출력할 수 있다. 제1 드라이버(413)는 제1 래치(412)에서 출력된 제1 출력데이터(DOUT1<1:4>)를 구동하여 제1 패드(414)를 통해 제1 전송데이터(TD1)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 송신장치(41) 내부에서 생성되거나 외부에서 입력될 수 있다.
제2 출력회로(420)는 제2 선택기(421), 제2 래치(422), 제2 드라이버(423) 및 제2 패드(424)를 포함할 수 있다. 제2 선택기(421)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제2 래치클럭(LCLK2)으로 선택하여 출력할 수 있다. 제2 래치(422)는 제2 래치클럭(LCLK2)에 동기하여 제2 출력데이터(DOUT2<1:4>)를 래치하여 출력할 수 있다. 제2 드라이버(423)는 제2 래치(422)에서 출력된 제2 출력데이터(DOUT2<1:4>)를 구동하여 제2 패드(424)를 통해 제2 전송데이터(TD2)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 송신장치(41) 내부에서 생성되거나 외부에서 입력될 수 있다.
제3 출력회로(430)는 제3 선택기(431), 제3 래치(432), 제3 드라이버(433) 및 제3 패드(434)를 포함할 수 있다. 제3 선택기(431)는 스트로브선택신호(SEL_DQS)에 응답하여 제1 내부클럭그룹(ICLK1<1:N>) 중 하나를 제3 래치클럭(LCLK3)으로 선택하여 출력할 수 있다. 제3 래치(232)는 제3 래치클럭(LCLK3)에 동기하여 데이터스트로브신호(DQS)를 래치하여 출력할 수 있다. 제3 드라이버(433)는 제3 래치(432)에서 출력된 데이터스트로브신호(DQS)를 구동하여 제3 패드(434)를 통해 전송데이터스트로브신호(TDQS)로 출력할 수 있다. 스트로브선택신호(SEL_DQS)는 송신장치(41) 내부에서 생성되거나 외부에서 입력될 수 있다.
제1 입력회로(450)는 제4 패드(451), 제4 드라이버(452), 제1 지연기(453), 제4 선택기(454) 및 제4 래치(455)를 포함할 수 있다. 제4 드라이버(452)는 제4 패드(451)를 통해 입력된 제1 전송데이터(TD1)를 구동하여 출력할 수 있다. 제1 지연기(253)는 제4 드라이버(452)에서 구동되어 출력된 제1 전송데이터(TD1)를 수신하여 제1 지연구간만큼 지연시켜 제1 지연데이터(Dd1)를 생성할 수 있다. 제4 선택기(454)는 제1 데이터선택신호(SEL_DQ1)에 응답하여 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3) 중 하나를 제4 래치클럭(LCLK4)으로 선택하여 출력할 수 있다. 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)은 서로 다른 위상으로 생성될 수 있다. 제4 래치(455)는 제4 래치클럭(LCLK4)에 동기하여 제1 지연데이터(Dd1)를 래치하여 제1 입력데이터(DIN1<1:4>)로 출력할 수 있다. 제1 데이터선택신호(SEL_DQ1)는 수신장치(45) 내부에서 생성되거나 송신장치(41)에서 생성되어 전송된 신호일 수 있다.
제2 입력회로(460)는 제5 패드(461), 제5 드라이버(462), 제2 지연기(463), 제5 선택기(464) 및 제5 래치(465)를 포함할 수 있다. 제5 드라이버(462)는 제5 패드(461)를 통해 입력된 제2 전송데이터(TD2)를 구동하여 출력할 수 있다. 제2 지연기(463)는 제5 드라이버(462)에서 구동되어 출력된 제2 전송데이터(TD2)를 수신하여 제2 지연구간만큼 지연시켜 제2 지연데이터(Dd2)를 생성할 수 있다. 제5 선택기(464)는 제2 데이터선택신호(SEL_DQ2)에 응답하여 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3) 중 하나를 제5 래치클럭(LCLK5)으로 선택하여 출력할 수 있다. 제5 래치(465)는 제5 래치클럭(LCLK5)에 동기하여 제2 지연데이터(Dd2)를 래치하여 제2 입력데이터(DIN2<1:4>)로 출력할 수 있다. 제2 데이터선택신호(SEL_DQ2)는 수신장치(45) 내부에서 생성되거나 송신장치(41)에서 생성되어 전송된 신호일 수 있다.
제3 입력회로(470)는 제6 패드(471), 제6 드라이버(472), 제3 지연기(473) 및 제4 지연기(474)를 포함할 수 있다. 제6 드라이버(472)는 제6 패드(471)를 통해 입력된 전송데이터스트로브신호(TDQS)를 구동하여 출력할 수 있다. 제3 지연기(473)는 제6 드라이버(472)에서 구동되어 출력된 전송데이터스트로브신호(TDQS)를 수신하여 제3 지연구간만큼 지연시켜 제2 내부클럭(ICLK2)을 생성할 수 있다. 제4 지연기(474)는 제6 드라이버(472)에서 구동되어 출력된 전송데이터스트로브신호(TDQS)를 수신하여 제4 지연구간만큼 지연시켜 제3 내부클럭(ICLK3)을 생성할 수 있다.
본 실시예에 따른 집적회로는 제1 지연데이터(Dd1) 및 제2 지연데이터(Dd2)를 래치하기 위한 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)을 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)으로부터 생성한다. 제2 내부클럭(ICLK2) 및 제3 내부클럭(ICLK3)은 전송데이터스트로브신호(TDQS)로부터 생성되는 신호이다. 전송데이터스트로브신호(TDQS)는 스트로브선택신호(SEL_DQS)에 따라 위상이 선택되어 생성된 제3 래치클럭(LCLK3)에 동기하여 데이트스트로브신호(DQS)가 래치되어 출력된 신호이다. 실시예에 따라서 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)의 위상 차이는 다양하게 설정될 수 있다. 다만, 제4 래치클럭(LCLK4) 및 제5 래치클럭(LCLK5)의 위상 차이는 제1 래치클럭(LCLK1) 및 제2 래치클럭(LCLK2)의 위상 차이와 동일하게 설정될 수 있다.
본 실시예에 따른 집적회로는 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제1 래치클럭(LCLK1)에 동기하여 제1 채널(42)을 통해 제1 전송데이터(TD1)를 송신하고, 제1 데이터선택신호(SEL_DQ1)에 따라 위상이 선택된 제4 래치클럭(LCLK4)에 동기하여 제1 채널(42)을 통해 제1 전송데이터(TD1)를 수신한다. 또한, 본 실시예에 따른 집적회로는 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제2 래치클럭(LCLK2)에 동기하여 제2 채널(43)을 통해 제2 전송데이터(TD2)를 송신하고, 제2 데이터선택신호(SEL_DQ2)에 따라 위상이 선택된 제5 래치클럭(LCLK5)에 동기하여 제2 채널(43)을 통해 제2 전송데이터(TD2)를 수신한다. 따라서, 본 실시예에 따른 집적회로는 제1 채널(42)을 통해 전송되는 제1 전송데이터(TD1)와 제2 채널(43)을 통해 전송되는 제2 전송데이터(TD2)를 서로 다른 위상으로 전송할 수 있어 크로스토크에 따른 제1 전송데이터(TD1) 및 제2 전송데이터(TD2)의 열화 및 왜곡을 방지할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 집적회로는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 5에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DQ)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
본 실시예에 따른 집적회로에 포함된 송신장치 및 수신장치는 도 5에 도시된 호스트(Host) 및 입출력인터페이스(1004) 사이에 적용되거나, 입출력인터페이스 (1004) 및 메모리컨트롤러(1002) 사이에 적용될 수 있고, 메모리컨트롤러(1002) 및 버퍼메모리(1003) 사이에 적용되거나, 메모리컨트롤러(1002) 및 데이터저장부(1001) 사이에 적용될 수 있다.
11: 송신장치 12: 제1 채널
13: 제2 채널 14: 제3 채널
15: 수신장치 110: 제1 출력회로
120: 제2 출력회로 130: 제3 출력회로
140: 제1 내부클럭생성회로 150: 제1 입력회로
160: 제2 입력회로 170: 제3 입력회로
111: 제1 선택기 112: 제1 래치
113: 제1 드라이버 114: 제1 패드
121: 제2 선택기 122: 제2 래치
123: 제2 드라이버 124: 제2 패드
131: 제3 선택기 132: 제3 래치
133: 제3 드라이버 134: 제3 패드
151: 제4 패드 152: 제4 드라이버
153: 제1 지연기 154: 제4 선택기
155: 제4 래치 161: 제5 패드
162: 제5 드라이버 163: 제2 지연기
164: 제5 선택기 165: 제5 래치
171: 제6 패드 172: 제6 드라이버
173: 제2 내부클럭생성회로

Claims (22)

  1. 제1 래치클럭에 따라 출력데이터를 래치하여 생성된 제1 전송데이터를 제1 채널로 출력하고, 제2 래치클럭에 따라 상기 출력데이터를 래치하여 생성된 제2 전송데이터를 제2 채널로 출력하는 송신장치; 및
    제3 래치클럭에 따라 상기 제1 전송데이터를 래치하여 입력데이터를 생성하고, 제4 래치클럭에 따라 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 수신장치를 포함하는 집적회로.
  2. 제 1 항에 있어서, 상기 제1 래치클럭 및 상기 제2 래치클럭은 상이한 위상을 갖는 집적회로.
  3. 제 1 항에 있어서, 상기 제3 래치클럭과 상기 제4 래치클럭 간의 위상 차이는 상기 제1 래치클럭과 상기 제2 래치클럭 간의 위상 차이와 동일하게 설정되는 집적회로.
  4. 제 1 항에 있어서, 상기 제1 래치클럭은 제1 데이터선택신호에 응답하여 서로 다른 위상들을 갖는 클럭들을 포함하는 제1 내부클럭그룹에서 선택되고, 상기 제2 래치클럭은 제2 데이터선택신호에 응답하여 상기 제1 내부클럭그룹에서 선택되는 집적회로.
  5. 제 4 항에 있어서, 상기 제1 및 제2 데이터선택신호는 상기 송신장치 또는 상기 수신장치 내부에서 생성되거나, 상기 송신장치 및 상기 수신장치 외부에서 생성되는 집적회로.
  6. 제 1 항에 있어서, 상기 송신장치는
    제1 데이터선택신호에 응답하여 제1 내부클럭그룹에서 상기 제1 래치클럭을 선택하고, 상기 제1 래치클럭에 동기하여 상기 출력데이터를 래치하여 상기 제1 전송데이터를 출력하는 제1 출력회로를 포함하는 집적회로.
  7. 제 6 항에 있어서, 상기 제1 출력회로는
    상기 제1 데이터선택신호에 응답하여 제1 내부클럭그룹에서 상기 제1 래치클럭을 선택하여 출력하는 선택기;
    상기 제1 래치클럭에 동기하여 상기 출력데이터를 래치하여 출력하는 래치; 및
    상기 래치의 출력신호를 구동하여 패드를 통해 출력하는 드라이버를 포함하는 집적회로.
  8. 제 6 항에 있어서, 상기 송신장치는
    제2 데이터선택신호에 응답하여 제1 내부클럭그룹에서 상기 제2 래치클럭을 선택하고, 상기 제2 래치클럭에 동기하여 상기 출력데이터를 래치하여 상기 제2 전송데이터를 출력하는 제2 출력회로를 더 포함하는 집적회로.
  9. 제 1 항에 있어서, 상기 송신장치는
    스트로브선택신호에 응답하여 제1 내부클럭그룹에서 제5 래치클럭을 선택하고, 상기 제5 래치클럭에 동기하여 데이터스트로브신호를 래치하여 상기 전송데이터스트로브신호를 제3 채널로 출력하는 집적회로.
  10. 제 1 항에 있어서, 상기 수신장치는
    제1 데이터선택신호에 응답하여 제2 내부클럭그룹에서 상기 제3 래치클럭을 선택하고, 상기 제3 래치클럭에 동기하여 상기 제1 전송데이터를 래치하여 상기 입력데이터를 생성하는 제1 입력회로를 포함하는 집적회로.
  11. 제 10 항에 있어서, 상기 제1 입력회로는
    상기 제1 전송데이터를 구동하여 출력하는 드라이버;
    상기 드라이버의 출력신호를 기설정된 지연구간만큼 지연시켜 지연데이터를 출력하는 지연기;
    상기 제1 데이터선택신호에 응답하여 상기 제2 내부클럭그룹에서 상기 제3 래치클럭을 선택하여 출력하는 선택기; 및
    상기 제3 래치클럭에 동기하여 상기 지연데이터를 래치하여 상기 입력데이터로 출력하는 래치를 포함하는 집적회로.
  12. 제 10 항에 있어서, 상기 수신장치는
    제2 데이터선택신호에 응답하여 제2 내부클럭그룹에서 상기 제4 래치클럭을 선택하고, 상기 제4 래치클럭에 동기하여 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 제2 입력회로를 더 포함하는 집적회로.
  13. 제 1 항에 있어서, 상기 수신장치는
    전송데이터스트로브신호를 구동하여 상기 제3 래치클럭 및 상기 제4 래치클럭을 생성하기 위한 제2 내부클럭그룹을 생성하는 집적회로.
  14. 제1 데이터선택신호에 응답하여 제1 래치클럭을 선택하고, 상기 제1 래치클럭에 동기하여 출력데이터를 래치하여 제1 전송데이터를 제1 채널로 출력하는 제1 출력회로;
    제2 데이터선택신호에 응답하여 제2 래치클럭을 선택하고, 상기 제2 래치클럭에 동기하여 상기 출력데이터를 래치하여 제2 전송데이터를 제2 채널로 출력하는 제2 출력회로;
    상기 제1 데이터선택신호에 응답하여 제3 래치클럭을 선택하고, 상기 제3 래치클럭에 동기하여 상기 제1 전송데이터를 래치하여 입력데이터를 생성하는 제1 입력회로; 및
    상기 제2 데이터선택신호에 응답하여 상기 제4 래치클럭을 선택하고, 상기 제4 래치클럭에 동기하여 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 제2 입력회로를 포함하는 집적회로.
  15. 제 14 항에 있어서, 상기 제1 래치클럭 및 상기 제2 래치클럭은 상이한 위상을 갖고, 상기 제3 래치클럭과 상기 제4 래치클럭 간의 위상 차이는 상기 제1 래치클럭과 상기 제2 래치클럭 간의 위상 차이와 동일하게 설정되는 집적회로.
  16. 제 13 항에 있어서,
    제1 스트로브선택신호에 응답하여 제1 내부클럭그룹에서 제5 래치클럭을 선택하고, 상기 제5 래치클럭에 동기하여 제1 데이터스트로브신호를 래치하여 제1 전송데이터스트로브신호를 제3 채널로 출력하는 제3 출력회로를 더 포함하는 집직회로.
  17. 제 16 항에 있어서,
    상기 제1 전송데이터스트로브신호를 구동하여 상기 제3 래치클럭 및 상기 제4 래치클럭을 생성하기 위한 제2 내부클럭그룹을 생성하는 제3 입력회로를 더 포함하는 집적회로.
  18. 제 17 항에 있어서,
    제2 스트로브선택신호에 응답하여 제1 내부클럭그룹에서 제6 래치클럭을 선택하고, 상기 제6 래치클럭에 동기하여 제2 데이터스트로브신호를 래치하여 제2 전송데이터스트로브신호를 제4 채널로 출력하는 제4 출력회로를 더 포함하는 집직회로.
  19. 제 18 항에 있어서,
    상기 제1 전송데이터스트로브신호로부터 제3 래치클럭 및 상기 제4 래치클럭을 생성하기 위한 제2 내부클럭을 생성하는 제3 입력회로; 및
    상기 제2 전송데이터스트로브신호로부터 제3 래치클럭 및 상기 제4 래치클럭을 생성하기 위한 제3 내부클럭을 생성하는 제4 입력회로를 더 포함하는 집직회로.
  20. 제1 그룹선택신호에 응답하여 제1 래치클럭을 선택하고, 상기 제1 래치클럭에 동기하여 출력데이터를 래치하여 제1 전송데이터를 제1 채널로 출력하는 제1 출력회로;
    제1 그룹선택신호에 응답하여 제2 래치클럭을 선택하고, 상기 제2 래치클럭에 동기하여 상기 출력데이터를 래치하여 제2 전송데이터를 제2 채널로 출력하는 제2 출력회로;
    제2 그룹선택신호에 응답하여 제3 래치클럭을 선택하고, 상기 제3 래치클럭에 동기하여 상기 출력데이터를 래치하여 제3 전송데이터를 제3 채널로 출력하는 제3 출력회로;
    상기 제1 그룹선택신호에 응답하여 제4 래치클럭을 선택하고, 상기 제4 래치클럭에 동기하여 상기 제1 전송데이터를 래치하여 입력데이터를 생성하는 제1 입력회로;
    상기 제1 그룹선택신호에 응답하여 제5 래치클럭을 선택하고, 상기 제5 래치클럭에 동기하여 상기 제2 전송데이터를 래치하여 상기 입력데이터를 생성하는 제2 입력회로; 및
    상기 제2 그룹선택신호에 응답하여 제6 래치클럭을 선택하고, 상기 제6 래치클럭에 동기하여 상기 제3 전송데이터를 래치하여 상기 입력데이터를 생성하는 제3 입력회로를 포함하는 집적회로.
  21. 제 20 항에 있어서,
    상기 제1 그룹선택신호에 응답하여 제7 래치클럭을 선택하고, 상기 제7 래치클럭에 동기하여 데이터스트로브신호를 래치하여 전송데이터스트로브신호를 제4 채널로 출력하는 제4 출력회로를 더 포함하는 집적회로.
  22. 제 21 항에 있어서,
    상기 전송데이터스트로브신호를 구동하여 상기 제4 내지 제6 래치클럭을 생성하기 위한 제2 내부클럭그룹을 생성하는 제4 입력회로를 더 포함하는 집적회로.
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