JP2009094998A - データ中継装置およびこれを含む半導体集積回路 - Google Patents
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Abstract
【課題】受信器と送信器のそれぞれのクロックのタイミングを考慮してデータを中継し、高速動作時のデータ送受信動作の安定性を向上させるデータ中継装置およびこれを含む半導体集積回路を提供する。
【解決手段】本発明のデータ中継装置は、送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出して複数の位相検出信号を生成する位相検出手段と、前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器のデータを前記送信器に伝達するデータ中継手段とを含むことを特徴とする。
【選択図】図1
【解決手段】本発明のデータ中継装置は、送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出して複数の位相検出信号を生成する位相検出手段と、前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器のデータを前記送信器に伝達するデータ中継手段とを含むことを特徴とする。
【選択図】図1
Description
本発明は、データ中継装置およびこれを含む半導体集積回路に関し、より詳しくは、受信器と送信器のクロックタイミングによりデータを中継するデータ中継装置およびこれを含む半導体集積回路に関するものである。
一般的に半導体集積回路は、受信器(Receiver)と送信器(Transmitter)を備え、データの送受信動作を行う。半導体集積回路は持続的に高速動作を要求されており、このため、最近の半導体集積回路は、各回路領域ごとにPLL(Phase Locked Loop)回路を備え、入力データのタイミングに同期されるクロックを生成して用いる(例えば、特許文献1参照。)。受信器と送信器もまたそれぞれのPLL回路から生成されるそれぞれのクロックを用いて動作し、このように生成されるそれぞれのクロックはデータの入力タイミングにより互いに異なる形態で発生する。
このように、受信器と送信器のクロックがそれぞれ異なるトグル(Toggle)タイミングを有するようになれば、受信器から送信器に伝えられるデータはそれぞれのクロックの位相差によって正確に伝えられにくくなり、このため受信器と送信器を活用するところにあって安定性が低下する。このようにデータ送受信動作の安定性低下を防ぐために、受信器のクロックと送信器のクロックの位相差を考慮してデータを中継する必要があるが、従来の半導体集積回路は、このようなクロックの位相差によるデータ中継動作を行うことができず、これは半導体集積回路の高速化具現に技術的限界として作用した。
特開2006−4338号公報
本発明は、上述した問題点を解決するために案出されたものであり、受信器と送信器のそれぞれのクロックのタイミングを考慮してデータを中継するデータ中継装置およびこれを含む半導体集積回路を提供することにその技術的課題がある。
また、本発明は、高速動作時のデータ送受信動作の安定性を向上させるデータ中継装置およびこれを含む半導体集積回路を提供することに他の技術的課題がある。
上述した技術的課題を達成するための本発明の一実施形態によるデータ中継装置は、送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出し、複数の位相検出信号を生成する位相検出手段と、前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器のデータを前記送信器に伝達するデータ中継手段とを含むことを特徴とする。
また、本発明の他の実施例による半導体集積回路は、第1PLLクロックを生成する第1PLL回路と、チップ外部のデータを受信して前記第1PLLクロックに同期させる受信器と、前記第1PLLクロックの制御により動作しながら前記受信器の出力データを格納する格納手段と、第2PLLクロックを生成する第2PLL回路と、前記第1PLLクロックと前記第2PLLクロックの位相差により前記格納手段の出力データを遅延させて出力するデータ中継装置と、前記第2PLLクロックに同期して前記データ中継装置の出力データを前記チップ外部に送信する送信器とを含むことを特徴とする。
さらに、本発明のまた他の実施例による半導体集積回路は、第1PLLクロックを生成する第1PLL回路と、チップ外部のデータを受信して前記第1PLLクロックに同期させる受信器と、第2PLLクロックを生成する第2PLL回路と、前記第1PLLクロックと前記第2PLLクロックの位相差により前記受信器の出力データを遅延させて出力するデータ中継装置と、 前記第2PLLクロックの制御により動作しながら、前記データ中継装置の出力データを格納する格納手段と、前記第2PLLクロックに同期して前記格納手段の出力データを前記チップ外部に送信する送信器とを含むことを特徴とする。
本発明のデータ中継装置およびこれを含む半導体集積回路は、受信器のクロックの位相と送信器のクロックの位相の情報により受信器から送信器に中継されるデータのタイミングを制御することによって、安定したデータの送受信動作を支援する効果がある。
また、本発明のデータ中継装置およびこれを含む半導体集積回路は、高速動作時に受信器と送信器がそれぞれ異なるPLL回路のクロックを用いることを考慮してデータの送信タイミングを決定することにより、データ送受信動作の安定性を向上させる効果がある。
以下では添付された図面を参照して本発明の好ましい実施例をより詳細に説明することにする。
図1を参照すると、前記データ中継装置は、クロック駆動手段10、位相検出手段20、初期化手段30、タイミング判別手段40、スイッチング手段50およびデータ中継手段60を含む。
図1を参照すると、前記データ中継装置は、クロック駆動手段10、位相検出手段20、初期化手段30、タイミング判別手段40、スイッチング手段50およびデータ中継手段60を含む。
前記クロック駆動手段10は、第1ないし第3受信器クロックclk_rcv1〜clk_rcv3を駆動して第1および第2受信駆動クロックclk_rdr1、clk_rdr2、受信基準クロックclk_rcrefおよび第1中継制御クロックclk_rlycnt1を生成し、第1ないし第4送信器クロックclk_tmt1〜clk_tmt4を駆動して中継基準クロックclk_rlyref、送信基準クロックclk_tmrefおよび第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3を生成する。
ここにおいて、前記第1ないし第3受信器クロックclk_rcv1〜clk_rcv3は、受信器から伝えられるクロックで、互いに1/4周期分のタイミング差を有する。前記受信基準クロックclk_rcrefは、前記位相検出手段20に伝えられ、受信器クロックと送信器クロックの位相を比較するところにおいて受信器クロックの基準値を提供する機能をする。前記第1中継制御クロックclk_rlycnt1は、前記データ中継手段60に伝えられ、受信データd_rcv又はマルチレベル受信データd_mlrcvの中継を制御する。前記第1受信駆動クロックclk_rdr1と前記第2受信駆動クロックclk_rdr2は、互いに半周期分のタイミング差を有する形態で実現される。
同様に、前記第1ないし第3送信器クロックclk_tmt1〜clk_tmt4は、送信器から伝えられるクロックで、互いに1/16周期分のタイミング差を有する。前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3と前記中継基準クロックclk_rlyrefもまた、互いに1/16周期分のタイミング差を有し、前記送信基準クロックclk_tmrefは、前記中継基準クロックclk_rlyrefが反転した形態の位相を有する。前記中継基準クロックclk_rlyrefは、前記位相検出手段20、前記初期化手段30、前記タイミング判別手段40および前記データ中継手段60の動作を制御する。
すなわち、前記クロック駆動手段10は、受信器と送信器からそれぞれのクロックを伝達されてこれを駆動し、前記データ中継装置の各構成要素に駆動されたクロックを分配する機能を行う。
前記位相検出手段20は、前記中継基準クロックclk_rlyref、前記送信基準クロックclk_tmrefおよび前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3に応答して、前記受信基準クロックclk_rcrefの位相を検出し、第1ないし第8位相検出信号phdet1〜phdet8を生成する。前記位相検出手段20は、前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3と前記中継基準クロックclk_rlyrefのそれぞれのライジングエッジ(Rising Edge)タイムに前記受信基準クロックclk_rcrefのレベルを検出するエッジトリガ(Edge Trigger)形態で具現され、受信器のクロックと送信器のクロックの位相差情報を抽出する。このように抽出された位相差情報は、前記送信基準クロックclk_tmrefの制御により前記第1ないし第8位相検出信号phdet1〜phdet8として出力される。このとき、第1位相検出信号phdet1は第5位相検出信号phdet5と、第2位相検出信号phdet2は第6位相検出信号phdet6と、第3位相検出信号phdet3は第7位相検出信号phdet7と、第4位相検出信号phdet4は第8位相検出信号phdet8とそれぞれ前記中継基準クロックclk_rlyrefの1周期分の位相差を有する。
前記初期化手段30は、前記中継基準クロックclk_rlyrefおよび初期化制御信号inicntに応答して判別初期化信号dtginitを生成する。このとき、前記初期化制御信号inicntは、前記データ中継装置が備わるチップ外部のコントローラ(Controller)又はチップ内部のモードレジスタセット(Mode Register Set)等の回路から伝えられる。前記判別初期化信号dtginitは、前記タイミング判別手段40の動作を初期化する機能を行う。
前記タイミング判別手段40は、前記判別初期化信号dtginit、前記中継基準クロックclk_rlyrefおよび前記第1ないし第8位相検出信号phdet1〜phdet8に応答して送信器と受信器のクロックタイミング差を判別し、中継データ選択信号rdselおよび第1および第2クロック選択信号cksel1、cksel2を生成する。前記タイミング判別手段40は、前記判別初期化信号dtginitがイネーブルされた後、前記第1ないし第8位相検出信号phdet1〜phdet8を多様な形態に組み合わせてそれぞれの信号を生成し、これを前記中継基準クロックclk_rlyrefの制御により前記第1クロック選択信号cksel1、前記第2クロック選択信号cksel2および前記中継データ選択信号rdselとして出力する。
前記スイッチング手段50は、前記第1および第2クロック選択信号cksel1、cksel2に応答して、前記第1受信駆動クロックclk_rdr1又は第2受信駆動クロックclk_rdr2を選択的に第2および第3中継制御クロックclk_rlycnt2〜clk_rlycnt3として出力する。ここにおいて、前記第1および第2クロック選択信号cksel1、cksel2は、受信器と送信器のクロックの位相情報を有する信号である。互いに半周期分の位相差を有する前記第1受信駆動クロックclk_rdr1と前記第2受信駆動クロックclk_rdr2は、前記第1クロック選択信号cksel1によって選択的に前記第2中継制御クロックclk_rlycnt2として出力され、前記第2クロック選択信号cksel2によって選択的に前記第3中継制御クロックclk_rlycnt3として出力される。
前記タイミング判別手段40と前記スイッチング手段50は、データ中継制御手段70といえる。すなわち、前記データ中継制御手段70は、前記判別初期化信号dtginit、前記中継基準クロックclk_rlyrefおよび前記第1ないし第8位相検出信号phdet1〜phdet8に応答して、送信器と受信器のクロックタイミング差を判別して前記中継データ選択信号rdselと前記第2および第3中継制御クロックclk_rlycnt2〜clk_rlycnt3を出力する機能を行う。
前記データ中継手段60は、マルチレベルデータイネーブル信号mlden、前記中継基準クロックclk_rlyref、前記中継データ選択信号rdselおよび前記第1ないし第3中継制御クロックclk_rlycnt1〜clk_rlycnt3に応答して、受信データd_rcvとマルチレベル受信データd_mlrcvを送信データd_tmtおよびマルチレベル送信データd_mltmtとして出力する。ここにおいて、前記マルチレベルデータイネーブル信号mldenは、前記初期化制御信号inicntのようにチップ外部のコントローラ又はチップ内部のモードレジスタセット等の回路から伝えられる信号である。前記マルチレベル受信データd_mlrcvは、それぞれのビットが複数の情報を電圧レベルとして表現するデータで、高速のデータ送受信動作を実現するためのマルチレベル送受信技術に用いられるデータである。前記データ中継手段60は、前記マルチレベルデータイネーブル信号mldenがイネーブルされれば前記受信データd_rcvと前記マルチレベル受信データd_mlrcvを中継し、前記マルチレベルデータイネーブル信号mldenがディスエーブルされれば前記受信データd_rcv分を中継する。
前記データ中継手段60は、前記第1ないし第3中継制御クロックclk_rlycnt1〜clk_rlycnt3の制御により前記受信データd_rcv又は前記マルチレベル受信データd_mlrcvを順次ラッチさせ、以後、前記中継データ選択信号rdselの制御によりラッチされたデータのタイミングを再度調整した後、前記中継基準クロックclk_rlyrefの制御によりタイミングが調整されたデータをラッチして前記送信データd_tmt又は前記マルチレベル送信データd_mltmtとして出力する。
このように、前記データ中継装置は、受信器のクロックと送信器のクロックの位相情報を抽出し、これによって受信器から伝えられるデータのタイミングを制御して送信器に伝達する機能を行う。このような動作によって、半導体集積回路は、高速動作時にもより安定したデータ送受信動作を行えるようになる。
図2を参照すると、前記クロック駆動手段10は、受信クロック駆動部110および送信クロック駆動部120を含む。
前記受信クロック駆動部110は、前記第1ないし第3受信器クロックclk_rcv1〜clk_rcv3を駆動して前記第1および第2受信駆動クロックclk_rdr1、clk_rdr2、前記受信基準クロックclk_rcrefおよび前記第1中継制御クロックclk_rlycnt1を生成する。前記受信クロック駆動部110は、第1NANDゲートND1、第1インバータIV1および第1ないし第4バッファBUF1〜BUF4を含む。
前記第1NANDゲートND1は、前記第1受信器クロックclk_rcv1と前記第2受信器クロックclk_rcv2を受信して前記第1受信駆動クロックclk_rdr1を出力する。前記第1バッファBUF1は、前記第1受信駆動クロックclk_rdr1を受信して前記受信基準クロックclk_rcrefを出力する。前記第1インバータIV1は、前記第2受信器クロックclk_rcv2を受信する。前記第2バッファBUF2は、前記第1インバータIV1の出力信号を受信して前記第2受信駆動クロックclk_rdr2を出力する。前記第3バッファBUF3は、前記第3受信器クロックclk_rcv3を受信する。前記第4バッファBUF4は、前記第3バッファBUF3の出力信号を受信して前記第1中継制御クロックclk_rlycnt1を出力する。
前記送信クロック駆動部120は、前記第1ないし第4送信器クロックclk_tmt1〜clk_tmt4を駆動して、前記中継基準クロックclk_rlyref、前記送信基準クロックclk_tmrefおよび前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3を生成する。前記送信クロック駆動部120は、第5ないし第12バッファBUF5〜BUF12および第2インバータIV2を含む。
前記第5バッファBUF5は、前記第1送信器クロックclk_trm1を受信する。前記第6バッファBUF6は、前記第5バッファBUF5の出力信号を受信して前記第1送信駆動クロックclk_tdr1を出力する。前記第7バッファBUF7は、前記第2送信器クロックclk_trm2を受信する。前記第8バッファBUF8は、前記第7バッファBUF7の出力信号を受信して前記第2送信駆動クロックclk_tdr2を出力する。前記第9バッファBUF9は、前記第3送信器クロックclk_tmt3を受信する。前記第10バッファBUF10は、前記第9バッファBUF9の出力信号を受信して前記第3送信駆動クロックclk_tdr3を出力する。前記第11バッファBUF11は、前記第4送信器クロックclk_tmt4を受信する。前記第12バッファBUF12は、前記第11バッファBUF11の出力信号を受信して前記中継基準クロックclk_rlyrefを出力する。前記第2インバータIV2は、前記第11バッファBUF11の出力信号を受信して前記送信基準クロックclk_tmrefを出力する。
前記第1ないし第3受信器クロックclk_rcv1〜clk_rcv3と上述した構成によって生成される前記第1および第2受信駆動クロックclk_rdr1、clk_rdr2、前記受信基準クロックclk_rcref、前記中継基準クロックclk_rlyref、前記送信基準クロックclk_tmrefおよび前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3の波形は、図3に示されている。図3を参照すると、前記第1ないし第3受信器クロックclk_rcv1〜clk_rcv3は、互いに1/4周期の位相差を有するということと、前記第1および第2受信駆動クロックclk_rdr1、clk_rdr2は、互いに半周期の位相差を有するということ、そして前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3と前記中継基準クロックclk_rlyrefは、互いに1/16の位相差を有するということと、前記送信基準クロックclk_tmrefは、前記中継基準クロックclk_rlyrefと互いに反対の位相を有するということを確認できる。
図4を参照すると、前記位相検出手段20は、第1ラッチ部210、第2ラッチ部220および第3ラッチ部230を含む。
前記第1ラッチ部210は、前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3および前記中継基準クロックclk_rlyrefのそれぞれのトグルタイミングに同期して前記受信基準クロックclk_rcrefをラッチする。前記第1ラッチ部210は、第1ないし第4フリップフロップFF1〜FF4を含む。
前記第1フリップフロップFF1は、前記第1送信駆動クロックclk_tdr1に応答して前記受信基準クロックclk_rcrefをラッチする。前記第2フリップフロップFF2は、前記第2送信駆動クロックclk_tdr2に応答して前記受信基準クロックclk_rcrefをラッチする。前記第3フリップフロップFF3は、前記第3送信駆動クロックclk_tdr3に応答して前記受信基準クロックclk_rcrefをラッチする。前記第4フリップフロップFF4は、前記中継基準クロックclk_rlyrefに応答して前記受信基準クロックclk_rcrefをラッチする。
前記第2ラッチ部220は、前記送信基準クロックclk_tmrefのトグルタイミングに同期して、前記第1ラッチ部210から出力される信号をそれぞれラッチし、第1ないし第4位相検出信号phdet1〜phdet4を生成する。前記第2ラッチ部220は、第5ないし第8フリップフロップFF5〜FF8を含む。
前記第5フリップフロップFF5は、前記送信基準クロックclk_tmrefに応答して、前記第1フリップフロップFF1の出力信号をラッチして前記第1位相検出信号phdet1を出力する。前記第6フリップフロップFF6は、前記送信基準クロックclk_tmrefに応答して、前記第2フリップフロップFF2の出力信号をラッチして前記第2位相検出信号phdet2を出力する。前記第7フリップフロップFF7は、前記送信基準クロックclk_tmrefに応答して、前記第3フリップフロップFF3の出力信号をラッチして前記第3位相検出信号phdet3を出力する。前記第8フリップフロップFF8は、前記送信基準クロックclk_tmrefに応答して、前記第4フリップフロップFF4の出力信号をラッチして前記第4位相検出信号phdet4を出力する。
前記第3ラッチ部230は、前記送信基準クロックclk_tmrefのトグルタイミングに同期して、前記第1ないし第4位相検出信号phdet1〜phdet4をそれぞれラッチし、前記第5ないし第8位相検出信号phdet5〜phdet8を生成する。前記第3ラッチ部230は、第9ないし第12フリップフロップFF9〜FF12を含む。
前記第9フリップフロップFF9は、前記送信基準クロックclk_tmrefに応答して、前記第1位相検出信号phdet1をラッチして前記第5位相検出信号phdet5を出力する。前記第10フリップフロップFF10は、前記送信基準クロックclk_tmrefに応答して、前記第2位相検出信号phdet2をラッチして前記第6位相検出信号phdet6を出力する。前記第11フリップフロップFF11は、前記送信基準クロックclk_tmrefに応答して、前記第3位相検出信号phdet3をラッチして前記第7位相検出信号phdet7を出力する。前記第12フリップフロップFF12は、前記第4位相検出信号phdet4をラッチして前記第8位相検出信号phdet8を出力する。
このような構成によって、前記位相検出手段20は、前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3、前記中継基準クロックclk_rlyrefおよび前記送信基準クロックclk_tmrefが提供する送信器のクロックの位相情報と前記受信基準クロックclk_rcrefが提供する受信器のクロックの位相情報を受信してこれらの位相差情報を抽出する。すなわち、前記第1ないし第3送信駆動クロックclk_tdr1〜clk_tdr3および前記中継基準クロックclk_rlyrefが互いに有する位相差によって、前記受信基準クロックclk_rcrefの位相情報が抽出され、以後、前記第1ないし第8位相検出信号phdet1〜phdet8がそれぞれ有する論理値により抽出された位相情報が表現されるのである。
図5を参照すると、このような前記位相検出手段20の動作をより容易に理解できる。図5により、前記第1〜第3送信駆動クロックclk_tdr1〜clk_tdr3と前記中継基準クロックclk_rlyrefのライジングエッジ時点の前記受信基準クロックclk_rcrefの論理値が前記第1ないし第4フリップフロップFF1〜FF4の出力信号の論理値に反映されるのを見ることができる。そして、前記第1ないし第4位相検出信号phdet1〜phdet4は、前記第1ないし第4フリップフロップFF1〜FF4の出力信号による論理値を有するようになり、前記第5ないし第8位相検出信号phdet5〜phdet8は、前記送信基準クロックclk_tmrefの一周期以前の前記第1ないし第4位相検出信号phdet1〜phdet4の論理値を有することが分かる。
図6を参照すると、前記初期化手段30は、第13ないし第15フリップフロップFF13〜FF15を含む。
前記第13フリップフロップFF13は、前記第14フリップフロップFF14の出力信号に応答してリセットされ、前記初期化制御信号inicntに応答して外部供給電源VDDをラッチする。前記第14フリップフロップFF14は、前記中継基準クロックclk_rlyrefに応答して前記第13フリップフロップFF13の出力信号をラッチする。前記第15フリップフロップFF15は、前記中継基準クロックclk_rlyrefに応答して前記第14フリップフロップFF14の出力信号をラッチし、前記判別初期化信号dtginitを出力する。
前記第13フリップフロップFF13は、前記第14フリップフロップFF14の出力信号に応答してリセットされ、前記初期化制御信号inicntに応答して外部供給電源VDDをラッチする。前記第14フリップフロップFF14は、前記中継基準クロックclk_rlyrefに応答して前記第13フリップフロップFF13の出力信号をラッチする。前記第15フリップフロップFF15は、前記中継基準クロックclk_rlyrefに応答して前記第14フリップフロップFF14の出力信号をラッチし、前記判別初期化信号dtginitを出力する。
このように構成される前記初期化手段30から生成される前記判別初期化信号dtginitは、前記初期化制御信号inicntがパルス形態でイネーブルされた後、前記中継基準クロックclk_rlyrefの一周期に当たる時間の間イネーブルされるパルス形態を有する。
このように前記判別初期化信号dtginitがパルス形態で生成されるのは、前記判別初期化信号dtginitがイネーブルされる以前に前記第14フリップフロップFF14の出力信号が既に前記第13フリップフロップFF13をリセットさせるためである。
図7を参照すると、前記タイミング判別手段40は、状態判別部410、第1信号生成部420、第2信号生成部430および第3信号生成部440を含む。
前記状態判別部410は、前記第1ないし第8位相検出信号phdet1〜phdet8を組み合わせてマルチプレックス制御信号mxcnt、第1判別信号dtg1および第2判別信号dtg2を生成する。前記状態判別部410は、第3ないし第16インバータIV3〜IV16および第2ないし第16NANDゲートND2〜ND16を含む。
前記第3インバータIV3は、前記第4位相検出信号phdet4を受信する。前記第2NANDゲートND2は、前記第3位相検出信号phdet3と前記第3インバータIV3の出力信号を受信する。前記第4インバータIV4は、前記第2NANDゲートND2の出力信号を受信する。前記第3NANDゲートND3は、前記第7位相検出信号phdet7と前記第8位相検出信号phdet8を受信する。前記第5インバータIV5は、前記第3NANDゲートND3の出力信号を受信する。前記第4NANDゲートND4は、前記第4インバータIV4の出力信号と前記第5インバータIV5の出力信号の入力を受信して前記第1判別信号dtg1を出力する。
前記第5NANDゲートND5は、前記第3位相検出信号phdet3と前記第4位相検出信号phdet4を受信する。前記第7インバータIV7は、前記第8位相検出信号phdet8を受信する。前記第6NANDゲートND6は、前記第7位相検出信号phdet7と前記第7インバータIV7の出力信号を受信する。前記第8インバータIV8は、前記第6NANDゲートND6の出力信号を受信する。前記第7NANDゲートND7は、前記第6インバータIV6の出力信号と前記第8インバータIV8の出力信号を受信して前記第2判別信号dtg2を出力する。前記第8NANDゲートND8は、前記第1判別信号dtg1と前記第2判別信号dtg2を受信する。前記第9インバータIV9は、前記第8NANDゲートND8の出力信号を受信する。
前記第10インバータIV10は、前記第1位相検出信号phdet1を受信する。前記第9NANDゲートND9は、前記第10インバータIV10の出力信号と前記第2位相検出信号phdet2を受信する。前記第11インバータIV11は、前記第9NANDゲートND9の出力信号を受信する。前記第10NANDゲートND10は、前記第5位相検出信号phdet5と前記第6位相検出信号phdet6を受信する。
前記第12インバータIV12は、前記第10NANDゲートND10の出力信号を受信する。前記第11NANDゲートND11は、前記第11インバータIV11の出力信号と前記第12インバータIV12の出力信号を受信する。
前記第12NANDゲートND12は、前記第1位相検出信号phdet1と前記第2位相検出信号phdet2を受信する。前記第13インバータIV13は、前記第12NANDゲートND12の出力信号を受信する。前記第14インバータIV14は、前記第5位相検出信号phdet5を受信する。前記第13NANDゲートND13は、前記第14インバータIV14の出力信号と前記第6位相検出信号phdet6を受信する。前記第15インバータIV15は、前記第13NANDゲートND13の出力信号を受信する。前記第14NANDゲートND14は、前記第13インバータIV13の出力信号と前記第15インバータIV15の出力信号を受信する。前記第15NANDゲートND15は、前記第11NANDゲートND11の出力信号と前記第14NANDゲートND14の出力信号を受信する。前記第16インバータIV16は、前記第15NANDゲートND15の出力信号を受信する。前記第16NANDゲートND16は、前記第9インバータIV9の出力信号と前記第16インバータIV16の出力信号を受信して前記マルチプレックス制御信号mxcntを出力する。
前記第1信号生成部420は、前記マルチプレックス制御信号mxcnt、前記判別初期化信号dtginitおよび前記中継基準クロックclk_rlyrefに応答して、前記第1判別信号dtg1および前記第1クロック選択信号cksel1から前記第2クロック選択信号cksel2を生成する。前記第1信号生成部420は、第17および第18インバータIV17、IV18、第17NANDゲートND17、第1および第2マルチプレックスMUX1、MUX2および第16フリップフロップFF16を含む。
前記第17インバータIV17は、前記第1判別信号dtg1を受信する。前記第17NANDゲートND17は、前記第17インバータIV17の出力信号と前記第1クロック選択信号cksel1を受信する。前記第18インバータIV18は、前記第17NANDゲートND17の出力信号を受信する。前記第1マルチプレックスMUX1は、前記マルチプレックス制御信号mxcntに応答して、前記第18インバータIV18の出力信号又は前記第2クロック選択信号cksel2を選択的に通過させる。前記第2マルチプレックスMUX2は、前記判別初期化信号dtginitに応答して、前記第1マルチプレックスMUX1の出力信号又はグラウンド電源VSSを選択的に通過させる。前記第16フリップフロップFF16は、前記中継基準クロックclk_rlyrefに応答して、前記第2マルチプレックスMUX2の出力信号をラッチして前記第2クロック選択信号cksel2を出力する。
前記第2信号生成部430は、前記マルチプレックス制御信号mxcnt、前記判別初期化信号dtginitおよび前記中継基準クロックclk_rlyrefに応答して、前記第2判別信号dtg2および前記中継データ選択信号rdselから前記第1クロック選択信号cksel1を生成する。前記第2信号生成部430は、第19および第20インバータIV19、IV20、第18NANDゲートND18、第3および第4マルチプレックスMUX3、MUX4および第17フリップフロップFF17を含む。
前記第19インバータIV19は、前記第2判別信号dtg2を受信する。前記第20インバータIV20は、前記中継データ選択信号rdselを受信する。前記第18NANDゲートND18は、前記第19インバータIV19の出力信号と前記第20インバータIV20の出力信号を受信する。前記第3マルチプレックスMUX3は、前記マルチプレックス制御信号mxcntに応答して、前記第18NANDゲートND18の出力信号又は前記第1クロック選択信号cksel1を選択的に通過させる。前記第4マルチプレックスMUX4は、前記判別初期化信号dtginitに応答して、前記第3マルチプレックスMUX3の出力信号又は前記外部供給電源VDDを選択的に通過させる。前記第17フリップフロップFF17は、前記中継基準クロックclk_rlyrefに応答して、前記第4マルチプレックスMUX4の出力信号をラッチして前記第1クロック選択信号cksel1を出力する。
前記第3信号生成部440は、前記マルチプレックス制御信号mxcnt、前記判別初期化信号dtginitおよび前記中継基準クロックclk_rlyrefに応答して、前記第1ないし第5位相検出信号phdet1〜phdet5および前記第1および第2クロック選択信号cksel1、cksel2から前記中継データ選択信号rdselを生成する。前記第3信号生成部440は、第21ないし第25インバータIV21〜IV25、第19ないし第23NANDゲートND19〜ND23、第5および第6マルチプレックスMUX5、MUX6および第18フリップフロップFF18を含む。
前記第21インバータIV21は、前記第4位相検出信号phdet4を受信する。前記第19NANDゲートND19は、前記第1クロック選択信号cksel1と前記第21インバータIV21の出力信号を受信する。前記第22インバータIV22は、前記第2クロック選択信号cksel2を受信する。前記第20NANDゲートND20は、前記第19NANDゲートND19の出力信号、前記第22インバータIV22の出力信号および前記第5位相検出信号phdet5を受信する。前記第5マルチプレックスMUX5は、前記マルチプレックス制御信号mxcntに応答して、前記第20NANDゲートND20の出力信号又は前記中継データ選択信号rdselを選択的に通過させる。前記第21NANDゲートND21は、前記第1位相検出信号phdet1と前記第2位相検出信号phdet2を受信する。前記第23インバータIV23は、前記第21NANDゲートND21の出力信号を受信する。前記第22NANDゲートND22は、前記第3位相検出信号phdet3と前記第4位相検出信号phdet4を受信する。前記第24インバータIV24は、前記第22NANDゲートND22の出力信号を受信する。前記第23NANDゲートND23は、前記第23インバータIV23の出力信号と前記第24インバータIV24の出力信号を受信する。前記第25インバータIV25は、前記第23NANDゲートND23の出力信号を受信する。前記第6マルチプレックスMUX6は、前記判別初期化信号dtginitに応答して、前記第25インバータIV25の出力信号又は前記第5マルチプレックスMUX5の出力信号を選択的に通過させる。前記第18フリップフロップFF18は、前記中継基準クロックclk_rlyrefに応答して、前記第6マルチプレックスMUX6の出力信号をラッチして前記中継データ選択信号rdselを出力する。
このように構成された前記タイミング判別手段40の初期動作時、前記第1ないし第4位相検出信号phdet1〜phdet4の論理値が1、1、1、1であれば、前記第1クロック選択信号cksel1、前記第2クロック選択信号cksel2および前記中継データ選択信号rdselは1、0、1の論理値を有する。反面、前記第1ないし第4位相検出信号phdet1〜phdet4の論理値にいずれか1つでも'0'が含まれれば、前記中継データ選択信号rdselの論理値は'0'になる。
以後の前記タイミング判別手段40の動作は、下記の状態表を参照することとする。下記の状態表は、前記第1ないし第8位相検出信号phdet1〜phdet8の論理値が変化するものと、それにより前記第1および第2クロック選択信号cksel1、cksel2と前記中継データ選択信号rdselの論理値が変化するものを例示的に示す。状態表の各行は、前記中継基準クロックclk_rlyrefのライジングエッジタイムを基準に示す各信号の論理値を示し、したがって、上の行は下の行の前の状態となる。前記第5ないし第8位相検出信号phdet5〜phdet8の論理値は、上の行の前記第1ないし第4位相検出信号phdet1〜phdet4の論理値と同じであることが分かる。
前記状態表に示したような場合に、前記マルチプレックス制御信号mxcntの論理値は常に'1'である。前記第1クロック選択信号cksel1は、前記第3位相検出信号phdet3、前記第4位相検出信号phdet4、前記第7位相検出信号phdet7および前記第8位相検出信号phdet8の論理値が1、1、1、0であり、前の状態の前記中継データ選択信号rdselの論理値が'0'であるとき'1'の論理値を有し、その他の場合には'0'の論理値を有する。ここでは、前記第1クロック選択信号cksel1の論理値が'0'である場合は提示しなかった。前記第2クロック選択信号cksel2は、前記第3位相検出信号phdet3、前記第4位相検出信号phdet4、前記第7位相検出信号phdet7および前記第8位相検出信号phdet8の論理値が1、0、1、1であり、前の状態の前記第1クロック選択信号cksel1の論理値が'1'であるとき'1'の論理値を有し、その他の場合には'0'の論理値を有する。そして、前記中継データ選択信号rdselは、前記第2クロック選択信号cksel2の論理値が'0'であり、前記第1クロック選択信号cksel1の論理値が'0'、又は前記第4位相検出信号phdet4の論理値が'1'であり、前記第5位相検出信号phdet5の論理値が'1'であるとき'0'の論理値を有し、その他の場合には'1'の論理値を有する。
前記状態表に示したような場合に、前記マルチプレックス制御信号mxcntの論理値は常に'1'である。前記第1クロック選択信号cksel1は、前記第3位相検出信号phdet3、前記第4位相検出信号phdet4、前記第7位相検出信号phdet7および前記第8位相検出信号phdet8の論理値が1、1、1、0であり、前の状態の前記中継データ選択信号rdselの論理値が'0'であるとき'1'の論理値を有し、その他の場合には'0'の論理値を有する。ここでは、前記第1クロック選択信号cksel1の論理値が'0'である場合は提示しなかった。前記第2クロック選択信号cksel2は、前記第3位相検出信号phdet3、前記第4位相検出信号phdet4、前記第7位相検出信号phdet7および前記第8位相検出信号phdet8の論理値が1、0、1、1であり、前の状態の前記第1クロック選択信号cksel1の論理値が'1'であるとき'1'の論理値を有し、その他の場合には'0'の論理値を有する。そして、前記中継データ選択信号rdselは、前記第2クロック選択信号cksel2の論理値が'0'であり、前記第1クロック選択信号cksel1の論理値が'0'、又は前記第4位相検出信号phdet4の論理値が'1'であり、前記第5位相検出信号phdet5の論理値が'1'であるとき'0'の論理値を有し、その他の場合には'1'の論理値を有する。
このように、前記タイミング判別手段40は、前記第1ないし第8位相検出信号phdet1〜phdet8によって伝えられる受信器のクロックと送信器のクロックの位相情報に対応して、それぞれイネーブルされる前記第1クロック選択信号cksel1、前記第2クロック選択信号cksel2および前記中継データ選択信号rdselを生成する。以後、前記第1および第2クロック選択信号cksel1、cksel2は、前記スイッチング手段50に伝えられ、クロックのタイミングを決定する機能を行い、前記中継データ選択信号rdselは、前記データ中継手段60に伝えられ、データの転送タイミングを決定する機能を行う。
図8を参照すると、前記スイッチング手段50は、第1スイッチング部510および第2スイッチング部520を含む。
前記第1スイッチング部510は、前記第1クロック選択信号cksel1に応答して、前記第1受信駆動クロックclk_rdr1又は前記第2受信駆動クロックclk_rdr2を選択的に前記第2中継制御クロックclk_rlycnt2として出力する。前記第1スイッチング部510は、第7MUX MUX7および第13バッファBUF13を含む。
前記第7マルチプレックスMUX7は、前記第1クロック選択信号cksel1に応答して、前記第1受信駆動クロックclk_rdr1又は前記第2受信駆動クロックclk_rdr2を選択的に通過させる。前記第13バッファBUF13は、前記第7マルチプレックスMUX7の出力信号を受信して前記第2中継制御クロックclk_rlycnt2を出力する。
前記第2スイッチング部520は、前記第2クロック選択信号cksel2に応答して、前記第1受信駆動クロックclk_rdr1又は前記第2受信駆動クロックclk_rdr2を選択的に前記第3中継制御クロックclk_rlycnt3として出力する。前記第2スイッチング部520は、第8マルチプレックスMUX8および第14バッファBUF14を含む。
前記第8マルチプレックスMUX8は、前記第2クロック選択信号cksel2に応答して、前記第1受信駆動クロックclk_rdr1又は前記第2受信駆動クロックclk_rdr2を選択的に通過させる。前記第14バッファBUF14は、前記第8マルチプレックスMUX8の出力信号を受信して前記第3中継制御クロックclk_rlycnt3を出力する。
上記で説明したように、前記第1受信駆動クロックclk_rdr1と前記第2受信駆動クロックclk_rdr2は、互いに半周期分の位相差を有する。そして、前記第1クロック選択信号cksel1と前記第2クロック選択信号cksel2は、前記位相検出手段20と前記タイミング判別手段40の動作によってイネーブル可否が決定される。すなわち、受信器クロックと送信器クロックの位相状態により、それぞれイネーブル可否が決定される前記第1および第2クロック選択信号cksel1、cksel2によって前記第2および第3中継制御クロックclk_rlycnt2、clk_rlycnt3のタイミングが決定され、このような形態で発生する前記第2および第3中継制御クロックclk_rlycnt2、clk_rlycnt3は、以後、前記データ中継手段60に伝えられて、データの中継タイミングを決定する重要な要素として作用するようになる。
図9を参照すると、前記データ中継手段60は、受信データ中継部610およびマルチレベル受信データ中継部620を含む。
前記受信データ中継部610は、前記中継基準クロックclk_rlyref、前記中継データ選択信号rdselおよび前記第1ないし第3中継制御クロックclk_rlycnt1〜clk_rlycnt3に応答して、前記受信データd_rcvを前記送信データd_tmtとして出力する。前記受信データ中継部610は、第19ないし第22フリップフロップFF19〜FF22および第9マルチプレックスMUX9を含む。
前記第19フリップフロップFF19は、前記第1中継制御クロックclk_rlycnt1に応答して前記受信データd_rcvをラッチする。前記第20フリップフロップFF20は、前記第2中継制御クロックclk_rlycnt2に応答して前記第19フリップフロップFF19の出力信号をラッチする。前記第21フリップフロップFF21は、前記第3中継制御クロックclk_rlycnt3に応答して前記第20フリップフロップFF20の出力信号をラッチする。前記第9マルチプレックスMUX9は、前記中継データ選択信号rdselに応答して前記第20フリップフロップFF20の出力信号又は前記第21フリップフロップFF21の出力信号を通過させる。前記第22フリップフロップFF22は、前記中継基準クロックclk_rlyrefに応答して、前記第9マルチプレックスMUX9の出力信号をラッチして前記送信データd_tmtを出力する。
前記マルチレベル受信データ中継部620は、前記マルチレベルデータイネーブル信号mlden、前記中継基準クロックclk_rlyref、前記中継データ選択信号rdselおよび前記第1ないし第3中継制御クロックclk_rlycnt1〜clk_rlycnt3に応答して、前記マルチレベル受信データd_mlrcvを前記マルチレベル送信データd_mltmtとして出力する。前記マルチレベル受信データ中継部620は、第24ないし第27NANDゲートND24〜ND27、前記第26ないし第29インバータIV26〜IV29、第23ないし第26フリップフロップFF23〜FF26および第10マルチプレックスMUX10を含む。
前記第24NANDゲートND24は、前記マルチレベルデータイネーブル信号mldenと前記第1中継制御クロックclk_rlycnt1を受信する。前記第26インバータIV26は、前記第24NANDゲートND24の出力信号を受信する。前記第23フリップフロップFF23は、前記第26インバータIV26の出力信号に応答して前記マルチレベル受信データd_mlrcvをラッチする。前記第25NANDゲートND25は、前記マルチレベルデータイネーブル信号mldenと前記第2中継制御クロックclk_rlycnt2を受信する。前記第27インバータIV27は、前記第25NANDゲートND25の出力信号を受信する。前記第24フリップフロップFF24は、前記第27インバータIV27の出力信号に応答して前記第23フリップフロップFF23の出力信号をラッチする。
前記第26NANDゲートND26は、前記マルチレベルデータイネーブル信号mldenと前記第3中継制御クロックclk_rlycnt3を受信する。前記第28インバータIV28は、前記第26NANDゲートND26の出力信号を受信する。前記第25フリップフロップFF25は、前記第28インバータIV28の出力信号に応答して前記第24フリップフロップFF24の出力信号をラッチする。前記第10マルチプレックスMUX10は、前記中継データ選択信号rdselに応答して、前記第24フリップフロップFF24の出力信号又は前記第25フリップフロップFF25の出力信号を選択的に通過させる。前記第27NANDゲートND27は、前記マルチレベルデータイネーブル信号mldenと前記中継基準クロックclk_rlyrefを受信する。前記第29インバータIV29は、前記第27NANDゲートND27の出力信号を受信する。前記第26フリップフロップFF26は、前記第29インバータIV29の出力信号に応答して、前記第10マルチプレックスMUX10の出力信号をラッチして前記マルチレベル送信データd_mltmtを出力する。
このような構成によって、前記マルチレベル受信データ中継部620は、前記マルチレベルデータイネーブル信号mldenがイネーブルされる場合にだけデータ中継動作を行う。前記第1ないし第3中継制御クロックclk_rlycnt1〜clk_rlycnt3と前記中継データ選択信号rdselはそれぞれ、前記受信データd_rcv又は前記マルチレベル受信データd_mlrcvが前記送信データd_tmt又は前記マルチレベル送信データd_mltmtとして出力されるタイミングに関する情報を含んでいるため、前記受信データ中継部610と前記マルチレベル受信データ中継部620内のそれぞれのフリップフロップのラッチタイミングは適切に制御されるようになる。すなわち、前記送信データd_tmtと前記マルチレベル送信データd_mltmtは、受信器のクロックと送信器のクロック間の位相差によりその出力タイミングが決定されるため、受信器のクロックと送信器のクロック間の位相差が補正される結果が発生する。
図10は、図1に示したデータ中継装置を備える半導体集積回路の構成を示した一例示図である。
図示したように、本発明の半導体集積回路は、第1PLL回路1、受信器2、第2PLL回路3、送信器4、前記データ中継装置5および格納手段6を含む。
前記第1PLL回路1は、第1PLLクロックclk_pll1を生成する。前記受信器2は、チップ外部のデータd_extを受信して前記第1PLLクロックclk_pll1に同期させる。前記第2PLL回路3は、第2PLLクロックclk_pll2を生成する。前記送信器4は、チップ内部のデータd_intをチップ外部に送信する。前記データ中継装置5は、前記第1PLLクロックclk_pll1と前記第2PLLクロックclk_pll2の位相差により前記格納手段6から出力される受信データd_rcvを遅延させ、前記送信データd_tmtとして前記送信器4に転送する。前記格納手段6は、前記第1PLLクロックclk_pll1の制御により動作しながら、前記受信器2から伝えられる前記受信データd_rcvを格納する機能を行う。前記格納手段6は、前記半導体集積回路が半導体記憶装置の場合、メモリセルブロックであり得る。
図11は、図1に示したデータ中継装置を備える半導体集積回路の構成を示した他の例示図である。
図示したように、本発明の半導体集積回路は、第1PLL回路1、受信器2、第2PLL回路3、送信器4、前記データ中継装置5および格納手段6を含む。
前記第1PLL回路1は、第1PLLクロックclk_pll1を生成する。前記受信器2は、チップ外部のデータd_extを受信して前記第1PLLクロックclk_pll1に同期させる。前記第2PLL回路3は、第2PLLクロックclk_pll2を生成する。前記送信器4は、チップ内部のデータd_intをチップ外部に送信する。前記データ中継装置5は、前記第1PLLクロックclk_pll1と前記第2PLLクロックclk_pll2の位相差により前記受信器2から出力される受信データd_rcvを遅延させ、送信データd_tmtとして出力する。前記格納手段6は、前記第2PLLクロックclk_pll2の制御により動作しながら、前記データ中継装置5から伝えられる前記送信データd_tmtを格納した後、前記送信器4に伝達する。前記格納手段6は、前記半導体集積回路が半導体記憶装置の場合、メモリセルブロックであり得る。
2種類の実施例によって示した半導体集積回路において、前記受信器2と前記送信器4のクロックがそれぞれ他のトグルタイミングを有するようになれば、前記受信器2から送信器4でのデータ転送動作は安定性が低下する。しかし、本発明のデータ中継装置5は、前記第1PLLクロックclk_pll1と前記第2PLLクロックclk_pll2の位相差に対応してデータを中継するため、半導体集積回路のデータ送受信動作の安定性が向上する。したがって、半導体集積回路は、より容易に高速化が実現されるようになる。
すなわち、本発明のデータ中継装置において、クロック駆動手段は、受信器のクロックと送信器のクロックの提供を受けてこれを駆動および分配する機能を行う。そして、位相検出手段は、受信器のクロックと送信器のクロックの位相差を検出し、位相差に関する情報を複数の位相検出信号に入れて出力する。このとき出力される複数の位相検出信号はタイミング判別手段に伝えられ、タイミング判別手段は、複数の位相検出信号から伝えられる位相差情報によりそれぞれイネーブルされる第1および第2クロック選択信号と中継データ選択信号を生成する。第1および第2クロック選択信号は、スイッチング手段に伝えられ、中継制御クロックを生成する機能を行う。このとき生成される中継制御クロックと前記中継データ選択信号は、それぞれデータ中継手段で受信データの転送タイミングを制御する機能を行う。前記データ中継手段は、マルチレベルデータ転送動作有無によりマルチレベル受信データを中継する動作も行うことができる。
このように、本発明のデータ中継装置は、受信器のデータが送信器のクロックに同期できるようにデータのタイミングを適切に制御することができる。したがって、データの送受信動作において安定性が顕著に向上する結果が創出される。また、このようなデータ中継装置を備える半導体集積回路は、高速動作のために備わるPLL回路を活用するところにおける技術的限界を克服できるようになりながら、高速化動作時にも安定した品質を確保できるようになる。
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せずに他の具体的な形態で実施され得るということを理解するはずである。したがって、以上で記述した実施例は、すべての面において例示的なものであって、限定的なものではないものと理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲ならびにその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれるものと解釈されなければならない。
10…クロック駆動手段
20…位相検出手段
30…初期化手段
40…タイミング判別手段
50…スイッチング手段
60…データ中継手段
70…データ中継制御手段
20…位相検出手段
30…初期化手段
40…タイミング判別手段
50…スイッチング手段
60…データ中継手段
70…データ中継制御手段
Claims (31)
- 送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別して中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、
前記中継データ選択信号および前記中継制御クロックに応答して前記受信器のデータを前記送信器に伝達するデータ中継手段と
を含むことを特徴とするデータ中継装置。 - 前記送信器から出力されたクロックは、複数の送信駆動クロック、中継基準クロックおよび送信基準クロックを含み、前記受信器から伝えられたクロックは受信基準クロックを含み、
前記位相検出手段は、前記複数の送信駆動クロックと前記中継基準クロックそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項1に記載のデータ中継装置。 - 前記位相検出手段は、
前記複数の送信駆動クロックと前記中継基準クロックそれぞれのトグルタイミングに同期して前記受信基準クロックをラッチする第1ラッチ部と、
前記送信基準クロックのトグルタイミングに同期して、前記第1ラッチ部から出力される複数の信号をラッチして前記複数の位相検出信号を生成する第2ラッチ部と
を含むことを特徴とする請求項2に記載のデータ中継装置。 - 前記受信器から出力されたクロックは、第1受信駆動クロックおよび第2受信駆動クロックをさらに含み、前記中継制御クロックは、第1中継制御クロックおよび第2中継制御クロックを含み、
前記データ中継制御手段は、
前記中継基準クロックおよび前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号、第1クロック選択信号および第2クロック選択信号を生成するタイミング判別手段と、
前記第1クロック選択信号および前記第2クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第1中継制御クロックおよび前記第2中継制御クロックとして出力するスイッチング手段と
を含むことを特徴とする請求項2に記載のデータ中継装置。 - 前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記中継基準クロックの制御により前記第1クロック選択信号、前記第2クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項4に記載のデータ中継装置。
- 前記タイミング判別手段は、
前記複数の位相検出信号を組み合わせてマルチプレックス制御信号、第1判別信号および第2判別信号を生成する状態判別部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記第1判別信号および前記第1クロック選択信号から前記第2クロック選択信号を生成する第1信号生成部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記第2判別信号および前記中継データ選択信号から前記第1クロック選択信号を生成する第2信号生成部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記複数の位相検出信号、前記第1クロック選択信号および前記第2クロック選択信号から前記中継データ選択信号を生成する第3信号生成部と
を含むことを特徴とする請求項5に記載のデータ中継装置。 - 前記スイッチング手段は、
前記第1クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第1中継制御クロックとして出力する第1スイッチング部と、
前記第2クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第2中継制御クロックとして出力する第2スイッチング部と
を含むことを特徴とする請求項4に記載のデータ中継装置。 - 前記データ中継手段は、前記中継制御クロックの制御により前記受信器のデータをラッチさせ、前記中継データ選択信号の制御によりラッチされた複数のデータのタイミングを調整した後、前記中継基準クロックの制御によりタイミング調整された複数のデータをラッチして前記送信器に伝達することを特徴とする請求項2に記載のデータ中継装置。
- 前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して、前記受信器から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項8に記載のデータ中継装置。
- 前記データ中継手段は、
前記中継基準クロック、前記中継データ選択信号および前記中継制御クロックに応答して前記受信器のデータを前記送信器に伝達する受信データ中継部と、
前記マルチレベルデータイネーブル信号、前記中継基準クロック、前記中継データ選択信号および前記中継制御クロックに応答して前記マルチレベル受信データを前記送信器に伝達するマルチレベル受信データ中継部と
を含むことを特徴とする請求項9に記載のデータ中継装置。 - 前記マルチレベルデータイネーブル信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項9に記載のデータ中継装置。
- 前記中継基準クロックおよび初期化制御信号に応答して、前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項6に記載のデータ中継装置。
- 前記初期化制御信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項12に記載のデータ中継装置。
- 第1PLLクロックを生成する第1PLL(Phase Locked Loop)回路と、
チップ外部のデータを受信して前記第1PLLクロックに同期させる受信器と、
前記第1PLLクロックの制御により動作しながら、前記受信器の出力データを格納する格納手段と、
第2PLLクロックを生成する第2PLL回路と、
前記第1PLLクロックと前記第2PLLクロックの位相差により前記格納手段の出力データを遅延させて出力するデータ中継装置と、
前記第2PLLクロックに同期して前記データ中継装置の出力データを前記チップ外部に送信する送信器と
を含むことを特徴とする半導体集積回路。 - 前記第1PLLクロックは複数の受信器クロックを含み、前記第2PLLクロックは複数の送信器クロックを含み、
前記データ中継装置は、
前記複数の受信器クロックを駆動して第1受信駆動クロック、第2受信駆動クロックおよび受信基準クロックを生成し、前記複数の送信器クロックを駆動して複数の送信駆動クロックを生成するクロック駆動手段と、
前記複数の送信駆動クロックに応答して、前記受信基準クロックの位相を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記第1PLLクロックと前記第2PLLクロックの位相差を判別してクロック選択信号および中継データ選択信号を生成するタイミング判別手段と、
前記クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に中継制御クロックとして出力するスイッチング手段と、
前記中継データ選択信号および前記中継制御クロックに応答して、前記格納手段の出力データを遅延させて前記送信器に転送するデータ中継手段と
を含むことを特徴とする請求項14に記載の半導体集積回路。 - 前記位相検出手段は、前記複数の送信駆動クロックのそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項15に記載の半導体集積回路。
- 前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項15に記載の半導体集積回路。
- 前記クロック選択信号は、第1クロック選択信号および第2クロック選択信号を含み、前記中継制御クロックは、第1中継制御クロックおよび第2中継制御クロックを含み、
前記スイッチング手段は、前記第1クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第1中継制御クロックとして出力し、前記第2クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第2中継制御クロックとして出力することを特徴とする請求項15に記載の半導体集積回路。 - 前記データ中継手段は、前記中継制御クロックの制御により前記格納手段の出力データをラッチさせ、前記中継データ選択信号の制御によりラッチされたデータのタイミングを調整した後、前記送信器に伝達することを特徴とする請求項15に記載の半導体集積回路。
- 前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して前記格納手段から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項19に記載の半導体集積回路。
- 前記データ中継装置は、初期化制御信号に応答して前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項15に記載の半導体集積回路。
- 第1PLLクロックを生成する第1PLL(Phase Locked Loop)回路と、
チップ外部のデータを受信して前記第1PLLクロックに同期させる受信器と、
第2PLLクロックを生成する第2PLL回路と、
前記第1PLLクロックと前記第2PLLクロックの位相差により前記受信器の出力データを遅延させて出力するデータ中継装置と、
前記第2PLLクロックの制御により動作しながら、前記データ中継装置の出力データを格納する格納手段と、
前記第2PLLクロックに同期して前記格納手段の出力データを前記チップ外部に送信する送信器と
を含むことを特徴とする半導体集積回路。 - 前記第1PLLクロックは複数の受信器クロックを含み、前記第2PLLクロックは複数の送信器クロックを含み、
前記データ中継装置は、
前記複数の受信器クロックを駆動して第1受信駆動クロック、第2受信駆動クロックおよび受信基準クロックを生成し、前記複数の送信器クロックを駆動して複数の送信駆動クロックを生成するクロック駆動手段と、
前記複数の送信駆動クロックに応答して、前記受信基準クロックの位相を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記第1PLLクロックと前記第2PLLクロックの位相差を判別してクロック選択信号および中継データ選択信号を生成するタイミング判別手段と、
前記クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に中継制御クロックとして出力するスイッチング手段と、
前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器の出力データを遅延させ、前記格納手段に転送するデータ中継手段と
を含むことを特徴とする請求項22に記載の半導体集積回路。 - 前記位相検出手段は、前記複数の送信駆動クロックのそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項23に記載の半導体集積回路。
- 前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項23に記載の半導体集積回路。
- 前記クロック選択信号は、第1クロック選択信号および第2クロック選択信号を含み、前記中継制御クロックは、第1中継制御クロックおよび第2中継制御クロックを含み、
前記スイッチング手段は、前記第1クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第1中継制御クロックとして出力し、前記第2クロック選択信号に応答して、前記第1受信駆動クロック又は前記第2受信駆動クロックを選択的に前記第2中継制御クロックとして出力することを特徴とする請求項23に記載の半導体集積回路。 - 前記データ中継手段は、前記中継制御クロックの制御により前記受信器のデータをラッチさせ、前記中継データ選択信号の制御によりラッチされた複数のデータのタイミングを調整した後、前記タイミング調整された複数のデータを格納手段に伝達することを特徴とする請求項23に記載の半導体集積回路。
- 前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して前記受信器から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項27に記載の半導体集積回路。
- 前記データ中継装置は、初期化制御信号に応答して前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項23に記載の半導体集積回路。
- 前記マルチレベルデータイネーブル信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項20又は請求項28に記載の半導体集積回路。
- 前記初期化制御信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項21又は請求項29に記載の半導体集積回路。
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