JP5723722B2 - 半導体メモリ装置及びそのリペア方法 - Google Patents

Description

本発明は半導体メモリ装置に関することで、さらに詳しくは複数個のチップが積層になる３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置に関することである。

半導体装置の集積度を高めるために、複数個のチップを積層してパッケージングした集積度を高める方式の３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置が開発された。前記３Ｄ半導体装置は２つまたはその以上のチップを垂直に積層して同じ空間で最大の集積度を行うことができる。

前記３Ｄ半導体装置を具現するために多様な方式が存在する。その中で一つは、同じ構造を有するチップを複数個積層して、積層になったチップを金属線のようなワイヤーで連結して一つの半導体装置として動作させるものである。

また、最近には積層になった複数個のチップをシリコンビア（Ｓｉｌｉｃｏｎ Ｖｉａ）で貫通させてあらゆるチップを電気的に連結するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式が使用されている。ＴＳＶを利用する半導体装置はそれぞれのチップを垂直に貫通して連結するので、ワイヤーを利用してそれぞれのチップを連結する半導体装置よりパッケージ面積をより效率的に減少させることができる。

前記複数個のチップを連結するＴＳＶはその個数が継続的に増加しているので、ＴＳＶ個数の増加に合せて不良ＴＳＶを正常なＴＳＶに変える技術が必要である。これはヒューズ情報を利用して成し遂げることができる。例えば、前記ＴＳＶの正常／不良の可否に対する情報を保存するヒューズ回路を利用することである。前記ヒューズ回路を積層になるそれぞれのチップに配置させる場合前記ＴＳＶの取替えと関連した問題は解決できるが、これはチップの面積確保に非効率的である。

米国特許第７８４９２３７号明細書

本発明は前記のような問題点を解決するために単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。

本発明の一実施形態による半導体装置は第１チップ及び第２チップが積層になる半導体装置として、前記第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送するように構成された信号伝送部と、前記第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信するように構成された信号受信部を含んで、前記伝送制御信号及び前記受信制御信号は実質的に位相が同一である。

本発明の異なる実施形態による半導体装置は伝送制御信号に応答してヒューズ情報を伝送する信号伝送部と、マスターチップに配置されて、受信制御信号に応答して前記ヒューズ情報を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記受信制御信号に応答して前記ヒューズ情報を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部と、及び前記ＴＳＶ選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を含む。

また、本発明の異なる実施形態による半導体装置のリペア方法はクロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、マスターチップで前記伝送制御信号に応答してヒューズ情報を伝送する段階と、前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階と及び前記ヒューズ情報に応答してマスターチップから前記スレーブチップに信号を伝送するＴＳＶを選択する段階を含む。

また、本発明の異なる実施形態による半導体装置のリペア方法はクロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、前記伝送制御信号から所定時間の間隔でイネーブルされる出力イネーブル信号を生成する段階と、マスターチップで前記出力イネーブル信号に応答してヒューズ情報を伝送する段階と、及び前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階を含む。

本発明によると、複数個のチップが各々ヒューズ回路を備える必要がないので、チップの面積を確保するのに有利な効果がある。また、各々のチップからヒューズ情報の伝送制御信号と実質的に位相が同一な受信制御信号に応答して前記ヒューズ情報を受信するので、正確なヒューズ情報の伝送が行われるという効果がある。

本発明の実施形態による半導体装置の構成を概略的に示す図である。 図１の伝送制御信号生成部の実施形態の構成を概略的に示すブロック図である。 図２のシフトレジスター部の実施形態の構成を概略的に示すブロック図である。 図１のヒューズ信号伝送部の実施形態の構成を概略的に示すブロック図である。 図４の第１伝送部の実施形態の構成を概略的に示すブロック図である。 図５の第１プリドライバーの実施形態の構成を示す図である。 図５の出力イネーブル信号の生成部の実施形態の構成を示す図である。 図５の出力ドライバーの実施形態の構成を示す図である。 図１のヒューズ信号の受信部の実施形態の構成を示す図である。 本発明の実施形態による半導体装置の動作を示す図である。 本発明の実施形態による半導体装置を通して伝送されたヒューズ情報が使われることができるリペア回路の実施形態の構成を概略的に示す図である。 連続的なヒューズ情報の伝送によりヒューズ情報の伝送が失敗する場合を例示するタイミング図である。 本発明の異なる実施形態による半導体装置のシフトレジスター部の異なる実施形態の構成を概略的に示す図である。 本発明の実施形態による半導体装置の出力ドライバーの異なる実施形態の構成を概略的に示す図である。 本発明の異なる実施形態による半導体装置の動作を示すタイミング図である。

図１は本発明の実施形態による半導体装置の構成を概略的に示す図である。図１で、前記半導体装置（１）はマスターチップ（ｍａｓｔｅｒ）及び第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）を含むことと図示されているが、特別に積層になるチップの個数を限定するのではない。前記マスターチップ（ｍａｓｔｅｒ）及び各スレーブチップ（ｓｌａｖｅ１、ｓｌａｖｅ２）は互いに積層になってパッケージングされるので、単一半導体装置を構成して、前記チップらはスルーシリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を通して互いに電気的に連結される。

図１で、前記マスターチップ（ｍａｔｅｒ）は信号伝送部（１０）を含む。前記信号伝送部（１０）は伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に応答してヒューズ情報を伝送する。前記ヒューズ情報は複数個のヒューズセットを含むヒューズ回路（１３）でヒューズのカッティングの可否によって生成されたヒューズ信号（ＦＵＳＥ＜０：ｎ＞）として、半導体装置で使われることができるあらゆる情報信号を含むことができる。本発明の実施形態で、前記ヒューズ情報は特に不良ＴＳＶ存在及び不良が発生したＴＳＶに対する情報を持っていることと例示される。前記信号伝送部（１０）は前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）を前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に同期させて出力する。

前記信号伝送部（１０）は伝送制御信号生成部（１１）及びヒューズ信号伝送部（１２）を含む。前記伝送制御信号生成部（１１）はクロック信号（ＣＬＫ）に応答して前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成する。前記ヒューズ信号伝送部（１２）は前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）を受信して、前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）を前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に同期させ前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）として出力する。前記出力されたヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）は第１ＴＳＶ（ＴＳＶ１）を通さないで、または前記第１ＴＳＶ（ＴＳＶ１）を通して一つまたはその以上の前記マスターチップ（ｍａｓｔｅｒ）、前記第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）に伝送されることができる。

前記マスターチップ（ｍａｓｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）は各々信号受信部（２０、３０、４０）を含む。前記信号受信部（２０、３０、４０）は前記信号伝送部（１０）から伝送された前記ヒューズ情報を受信するように構成される。前記信号受信部（２０、３０、４０）は受信制御信号（ＲＯＵＴ＜０：１１＞）に応答して前記ヒューズ情報を受信する。すなわち、前記信号受信部（２０、３０、４０）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）に同期して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信する。前記信号受信部（２０、３０、４０）は受信された前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）によってヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成する。

前記信号受信部（２０、３０、４０）は各々受信制御信号生成部（２１、３１、４１）及びヒューズ信号の受信部（２２、３２、４２）を含む。前記受信制御信号生成部（２１、３１、４１）は前記クロック信号（ＣＬＫ）に応答して前記受信制御信号（ＲＯＵＴ＜０：１１＞）を生成する。本発明の実施形態で、前記受信制御信号（ＲＯＵＴ＜０：１１＞）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞）と実質的に同じ位相を有する信号である。したがって、前記受信制御信号生成部（２１、３１、４１）は前記伝送制御信号生成部（１１）と同一な構成を有するように構成されることが望ましい。前記ヒューズ信号の受信部（２２、３２、４２）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）に応答して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信してヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成する。すなわち、前記ヒューズ信号の受信部（２２、３２、４２）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）に同期して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）から前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成するように構成される。先に説明した通り、前記伝送制御信号生成部（１１）から生成された前記伝送制御信号（ＣＯＵＴ＜０：１１＞）は前記受信制御信号生成部（２１、３１、４１）から生成された前記受信制御信号（ＲＯＵＴ＜０：１１＞）と同じ位相を有するので前記信号伝送部（１０）で前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）が伝送されるタイミングに合せて前記マスターチップ（ｍａｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）が前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信することができる。換言すれば、前記信号伝送部（１０）が前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に同期して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を出力すると、前記信号受信部（２０、３０、４０）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）に同期して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信して前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成することができる。したがって、前記ヒューズ回路（１３）の前記ヒューズ情報は前記信号受信部（２０、３０、４０）へ伝送されることができる。

前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）は前記第１ＴＳＶ（ＴＳＶ１）を通して前記第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）に伝送されることができる。また、前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）は前記第１ＴＳＶ（ＴＳＶ１）を通さないで信号ラインを通して前記マスターチップ（ｍａｓｔｅｒ）の信号受信部（２０）へ伝送されることができる。また、前記半導体装置（１）は前記クロック信号（ＣＬＫ）を伝送する第２ＴＳＶ（ＴＳＶ２）をさらに含む。前記第２ＴＳＶ（ＴＳＶ２）は前記マスターチップ（ｍａｓｔｅｒ）、前記第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）を貫通して連結し、前記クロック信号（ＣＬＫ）を前記それぞれのチップらに伝送することができる。一方、特に前記クロック信号（ＣＬＫ）の周期を限定するのではないが、前記クロック信号（ＣＬＫ）は前記半導体装置（１）が受信する外部クロック信号（ｅｘｔｅｒｎａｌ ｃｌｏｃｋ）より長い周期を有することが望ましい。前記外部クロック信号よりさらに長い周期を有するクロック信号（ＣＬＫ）はクロック分周器（不図示）等を通して生成されることができる。このように、前記外部クロック信号よりさらに長い周期を同一な前記クロック信号（ＣＬＫ）を利用する場合、前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）を伝送して受信するのに充分な時間マージンを確保することができるために、より正確で円滑な信号の伝送が可能になる。

図１で、前記半導体装置（１）は前記第１ＴＳＶ（ＴＳＶ１）及び前記第２ＴＳＶ（ＴＳＶ２）を通して伝送される前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）及び前記クロック信号（ＣＬＫ）を各々バッファーリングするリピーター（ＲＰＴ）をさらに含むことができる。

図１で、前記半導体装置（１）のマスターチップ（ｍａｓｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）は各々前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を受信してＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）を生成するＴＳＶ選択部（２３、３３、４３）をさらに含むことができる。前記ＴＳＶ選択部（２３、３３、４３）は前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）をデコーディングしてＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）を生成する。先に説明した通り、本発明の実施形態の前記ヒューズ情報はＴＳＶの不良情報を持っていることと例示された。したがって、前記ＴＳＶ選択部（２３、３３、４３）は不良ＴＳＶを正常のＴＳＶに変えるリペア動作のために使われることができる。

図２は図１の伝送制御信号生成部の実施形態の構成を概略的に示すブロック図である。図２で、前記伝送制御信号生成部（１１）はパルス生成部（１１０）及びシフトレジスター部（１２０）を含む。前記パルス生成部（１１０）は前記クロック信号（ＣＬＫ）を受信してパルス信号（ＣＬＫＴ）を生成する。前記パルス生成部（１１０）はイネーブル信号（ＥＮ）がイネーブルされると前記クロック信号（ＣＬＫ）から前記パルス信号（ＣＬＫＴ）を生成する。例えば、前記パルス信号（ＣＬＫＴ）は前記クロック信号（ＣＬＫ）と前記イネーブル信号（ＥＮ）をＡＮＤ演算して生成することができる。前記イネーブル信号（ＥＮ）は半導体装置から一般的に使われる信号の中いずれでも使われることができるが、半導体装置のパワーアップ信号またはモードレジスターセットから生成されたＭＲＳ信号などが使われることができる。また、前記パルス生成部（１１０）は前記リセット信号（ＲＳＴ）を受信すれば初期化できる。

前記シフトレジスター部（１２０）は前記パルス信号（ＣＬＫＴ）を受信して前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成する。前記シフトレジスター部（１２０）は前記クロック信号（ＣＬＫ）に応答して前記パルス信号（ＣＬＫＴ）を所定時間順次的に遅延して、各々順次的に遅れた信号から順次的にイネーブルされる前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成することができる。

図３は図２の前記シフトレジスター部の実施形態の構成を示す図である。図３で、前記シフトレジスター部（１２０）は複数個のフリップフロップ（ＦＦ）及び複数個のバッファー部（ＢＵＦ）を含む。前記複数個のフリップフロップ（ＦＦ）は各々前記クロック信号（ＣＬＫ）に応答して受信する信号を所定時間、例えば前記クロック信号（ＣＬＫ）の一周期ぐらい遅延して出力する。前記複数個のフリップフロップ（ＦＦ）は順次的に直列で連結して、図３で１２個のフリップフロップ（ＦＦ）が例示的に図示されている。前記シフトレジスター部（１２０）はＮＡＮＤゲート（ＮＤ）をさらに含むことができる。前記ＮＡＮＤゲート（ＮＤ）は前記パルス信号（ＣＬＫＴ）及び前記直列で連結したフリップフロップ（ＦＦ）の中一番最後の端に連結されたフリップフロップの出力（Ｑ１１Ｂ）を受信する。この場合、前記ＮＡＮＤゲート（ＮＤ）及び前記１２個のフリップフロップ（ＦＦ）はチェーン形態を成すようになり、リセット信号（ＲＳＴ）が入力されない限り一つのパルス信号（ＣＬＫＴ）の入力で継続的に複数個の前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成することができる。

前記バッファー部（ＢＵＦ）の数は前記フリップフロップ（ＦＦ）と同数またはそれ以上とすることができる。前記それぞれのバッファー部（ＢＵＦ）は前記複数個のフリップフロップ（ＦＦ）の出力（Ｑ０〜Ｑ１１）とその出力が反転になった信号（Ｑ０Ｂ〜Ｑ１１Ｂ）を各々受信して、受信された信号（Ｑ０〜Ｑ１１、Ｑ０Ｂ〜Ｑ１１Ｂ）をバッファーリングして前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成する。

前記マスターチップ（ｍａｓｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）に配置される前記受信制御信号生成部（２１、３１、４１）は各々図２ないし図３に図示された前記伝送制御信号生成部（１１）と同じ構成を有する。したがって、前記受信制御信号生成部（２１、３１、４１）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）と実質的に位相が同じ前記受信制御信号（ＲＯＵＴ＜０：１１＞）を生成することができる。

図４は図１のヒューズ信号伝送部の実施形態の構成を示す図である。図４で、前記ヒューズ信号伝送部（１２）は第１伝送部ないし第３伝送部（４１０、４２０、４３０）を含む。前記第１伝送部ないし第３伝送部（４１０、４２０、４３０）は各々前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を共通的に受信する。前記第１伝送部（４１０）は全ての前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）のうち、一部の前記ヒューズ信号（ＦＵＳＥ＜０、３、６、・・・、ｎ−２＞）を受信して、前記第２伝送部（４２０）は全ての前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）のうち、他の一部（ＦＵＳＥ＜１、４、７、・・・、ｎ−１＞）を受信して、前記第３伝送部（４３０）は前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）の残りの一部（ＦＵＳＥ＜２、５、８、・・・、ｎ＞）を受信するように構成される。すなわち、前記第１伝送部ないし第３伝送部（４１０、４２０、４３０）が受信する前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）は互いに重ならない。したがって、前記ヒューズ信号伝送部（１２）は一つの前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に応答して複数個のヒューズ信号（ＦＵＳＥ＜０：ｎ＞）をいっぺんに伝送することができる。すなわち、前記伝送制御信号（ＣＯＵＴ＜０＞、ＣＯＵＴＢ＜０＞）がイネーブルされると前記第１伝送部（４１０）は前記ヒューズ信号（ＦＵＳＥ＜０＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成して出力し、前記第２伝送部（４２０）は前記ヒューズ信号（ＦＵＳＥ＜１＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜１＞）を生成して出力し、前記第３伝送部（４３０）は前記ヒューズ信号（ＦＵＳＥ＜２＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜２＞）を生成して出力する。前記伝送制御信号（ＣＯＵＴ＜１＞、ＣＯＵＴＢ＜１＞）がイネーブルされると前記第１伝送部（４１０）は前記ヒューズ信号（ＦＵＳＥ＜３＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成して出力し、前記第２伝送部（４２０）は前記ヒューズ信号（ＦＵＳＥ＜４＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜１＞）を生成して出力し、前記第３伝送部（４３０）は前記ヒューズ信号（ＦＵＳＥ＜５＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜２＞）を生成して出力する。したがって、前記ヒューズ信号伝送部（１２）は並列で入力される前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）を前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）として直列に出力し、前記ヒューズ信号伝送部（１２）は前記第１ないし第３伝送部（４１０、４２０、４３０）を含んで前記１２個の伝送制御信号（ＣＯＵＴ＜０：１１＞）及びその反転信号（ＣＯＵＴＢ＜０：１１＞）に応答して３６個のヒューズ信号を伝送することができる。ただし、ヒューズ信号の個数をこれに限定するのではなくて、当業者ならば伝送部の伝送制御信号の個数によって伝送できるヒューズ信号の個数を調節できることを分かることである。

図５は図４の第１伝送部の実施形態の構成を概略的に示すブロック図である。前記第１伝送部（４１０）は第１プリドライバーないし第３プリドライバー（５１１〜５１３）、出力イネーブル信号の生成部（５２０）及び出力ドライバー（５３０）を含む。前記第１プリドライバーないし第３プリドライバー（５１１〜５１３）は各々割り当てられた前記ヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞、ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）が総３６個である場合を例示する）及び前記伝送制御信号（ＣＯＵＴ＜０：３＞とＣＯＵＴＢ＜０：３＞、ＣＯＵＴ＜４：７＞とＣＯＵＴＢ＜４：７＞、ＣＯＵＴ＜８：１１＞とＣＯＵＴＢ＜８：１１＞）を受信する。前記第１プリドライバーないし第３プリドライバー（５１１〜５１３）は各々割り当てられた前記伝送制御信号（ＣＯＵＴ＜０：３＞とＣＯＵＴＢ＜０：３＞、ＣＯＵＴ＜４：７＞とＣＯＵＴＢ＜４：７＞、ＣＯＵＴ＜８：１１＞とＣＯＵＴＢ＜８：１１＞）に応答して割り当てられたヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞）から第１駆動ヒューズ信号ないし第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０：２＞）を生成して出力する。前記第１駆動ヒューズ信号ないし第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０：２＞）はすべて前記出力ドライバー（５３０）を通して出力される。したがって、前記出力イネーブル信号の生成部（５２０）は各々前記第１プリドライバーないし第３プリドライバー（５１１〜５１３）から生成された前記第１駆動ヒューズ信号ないし第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０：２＞）が衝突できる問題を解決する。

前記出力イネーブル信号の生成部（５２０）は常時伝送制御信号（ＣＯＵＴＢ＜０：１１＞）を受信して出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞、ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）を生成する。前記出力イネーブル信号の生成部（５２０）は前記伝送制御信号（ＣＯＵＴＢ＜０：３＞）から第１出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０＞、ＣＯＵＴ＿ＳＵＭＢ＜０＞）を生成して、前記伝送制御信号（ＣＯＵＴＢ＜４：７＞）から第２出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜１＞、ＣＯＵＴ＿ＳＵＭＢ＜１＞）を生成して、前記伝送制御信号（ＣＯＵＴＢ＜８：１１＞）から第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜２＞、ＣＯＵＴ＿ＳＵＭＢ＜２＞）を生成する。前記第１出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０＞、ＣＯＵＴ＿ＳＵＭＢ＜０＞）は前記伝送制御信号（ＣＯＵＴＢ＜０：３＞）がイネーブルされる間に持続的にイネーブルされ、前記第２出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜１＞、ＣＯＵＴ＿ＳＵＭＢ＜１＞）は前記伝送制御信号（ＣＯＵＴＢ＜４：７＞）がイネーブルされる間に持続的にイネーブルされ、前記第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜２＞、ＣＯＵＴ＿ＳＵＭＢ＜２＞）は前記伝送制御信号（ＣＯＵＴＢ＜８：１１＞）がイネーブルされる間に持続的にイネーブルされる。

前記出力ドライバー（５３０）は第１駆動ヒューズ信号ないし第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０：２＞）を受信して前記第１出力イネーブル信号ないし第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞、ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）に応答して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成する。前記出力ドライバー（５３０）は前記第１出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０＞、ＣＯＵＴ＿ＳＵＭＢ＜０＞）に応答して前記第１駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成して、前記第２出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜１＞、ＣＯＵＴ＿ＳＵＭＢ＜１＞）に応答して前記第２駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜１＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成して、前記第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜２＞、ＣＯＵＴ＿ＳＵＭＢ＜２＞）に応答して前記第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜２＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成する。

図６は図５の第１プリドライバーの実施形態の構成を示す図である。前記第１プリドライバー（５１１）は第１三状態インバータないし第４三状態インバータ（ＴＩＶ１〜ＴＩＶ４）及び駆動ノード（Ｎ１）を含む。前記第１三状態インバータ（ＴＩＶ１）は前記伝送制御信号（ＣＯＵＴ＜０＞、ＣＯＵＴＢ＜０＞）の制御を受けて前記ヒューズ信号（ＦＵＳＥ＜０＞）を反転して前記駆動ノード（Ｎ１）に出力したり前記駆動ノード（Ｎ１）に出力されるのを遮断する。前記第２三状態インバータ（ＴＩＶ２）は前記伝送制御信号（ＣＯＵＴ＜１＞、ＣＯＵＴＢ＜１＞）の制御を受けて前記ヒューズ信号（ＦＵＳＥ＜３＞）を反転して前記駆動ノード（Ｎ１）に出力したり前記駆動ノード（Ｎ１）に出力されるのを遮断する。同じように、前記第３及び第４三状態インバータ（ＴＩＶ３、ＴＩＶ４）は各々前記伝送制御信号（ＣＯＵＴ＜２：３＞、ＣＯＵＴＢ＜２：３＞）の制御を受けて前記ヒューズ信号（ＦＵＳＥ＜６、９＞）を反転して前記駆動ノード（Ｎ１）に出力したり前記駆動ノード（Ｎ１）に出力されるのを遮断する。したがって、前記第１プリドライバー（５１１）は前記伝送制御信号（ＣＯＵＴ＜０＞、ＣＯＵＴＢ＜０＞）がイネーブルされると前記ヒューズ信号（ＦＵＳＥ＜０＞）を反転駆動して前記第１駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０＞）を生成する。同じように、それぞれの伝送制御信号（ＣＯＵＴ＜１：３＞、ＣＯＵＴＢ＜１：３＞）がイネーブルされると前記ヒューズ信号（ＦＵＳＥ＜３、６、９＞）を反転駆動して前記第１駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０＞）を生成する。前記第２プリドライバー及び第３プリドライバー（５１２、５１３）は前記第１プリドライバー（５１１）と同一に構成されることができるので、別途の説明は省略するようにする。

図７は図５の出力イネーブル信号の生成部の実施形態の構成を示す図である。図７で、前記出力イネーブル信号の生成部（５２０）は第１ないし第３ＡＮＤゲート（７１１、７１２、７１３）を含む。前記第１ＡＮＤゲート（７１１）は前記伝送制御信号の反転信号（ＣＯＵＴＢ＜０：３＞）を受信して前記第１出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜０＞）を生成する。前記第１ＡＮＤゲート（７１１）は前記伝送制御信号の反転信号（ＣＯＵＴＢ＜０：３＞）が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第１出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜０＞）を生成する。前記第２ＡＮＤゲート（７１２）は前記伝送制御信号の反転信号（ＣＯＵＴＢ＜４：７＞）を受信して前記第２出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜１＞）を生成する。前記第２ＡＮＤゲートは前記伝送制御信号の反転信号（ＣＯＵＴＢ＜４：７＞）が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第２出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜１＞）を生成する。前記第３ＡＮＤゲート（７１３）は前記伝送制御信号の反転信号（ＣＯＵＴＢ＜４：７＞）を受信して前記第３出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜２＞）を生成する。前記第３ＡＮＤゲート（７１３）は前記伝送制御信号の反転信号（ＣＯＵＴＢ＜４：７＞）が順次的にローレベルでイネーブルされる間持続してローレベルでイネーブルされる前記第３出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜１＞）を生成する。第１ないし第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞）は前記第１ないし第３出力イネーブル信号の反転信号（ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）をもう一度再反転して生成されることが出来るのは明白である。したがって、前記第１ないし第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞、ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）のイネーブル区間は互いに重ならないことが分かる。

図８は図５の出力ドライバーの実施形態の構成を示す図である。図８で、前記出力ドライバー（５３０）は第５三状態インバータないし第７三状態インバータ（ＴＩＶ５〜ＴＩＶ７）、ラッチ部（ＬＡＴ）、第１インバータ（ＩＶ１）、第１ＮＭＯＳトランジスター（Ｎ１）を含む。前記第５三状態インバータ（ＴＩＶ５）は前記第１出力イネーブル信号及びその反転信号（ＣＯＵＴ＿ＳＵＭ＜０＞、ＣＯＵＴ＿ＳＵＭＢ＜０＞）により制御されて前記第１プリドライバー（５１１）から出力された前記第１駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０＞）を伝送及び遮断する。前記第６三状態インバータ（ＴＩＶ６）は前記第２出力イネーブル信号及びその反転信号（ＣＯＵＴ＿ＳＵＭ＜１＞、ＣＯＵＴ＿ＳＵＭＢ＜１＞）により制御されて前記第２プリドライバー（５１２）から出力された前記第２駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜１＞）を伝送及び遮断する。前記第７三状態インバータ（ＴＩＶ７）は前記第３出力イネーブル信号及びその反転信号（ＣＯＵＴ＿ＳＵＭ＜２＞、ＣＯＵＴ＿ＳＵＭＢ＜２＞）により制御されて前記第３プリドライバー（５１３）から出力された前記第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜２＞）を伝送及び遮断する。前記第５三状態インバータないし第７三状態インバータ（ＴＩＶ５〜ＴＩＶ７）の出力端は第２ノード（Ｎ２）と共通に連結される。前記ラッチ部（ＬＡＴ）は前記第２ノード（Ｎ２）の電圧レベルをラッチして、前記第２ノード（Ｎ２）の電圧が反転になった信号を出力する。したがって、前記出力ドライバー（５３０）は前記第１出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０＞、ＣＯＵＴ＿ＳＵＭＢ＜０＞）がイネーブルされると前記第１駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０＞）を前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）として生成し、前記第２出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜１＞、ＣＯＵＴ＿ＳＵＭＢ＜１＞）がイネーブルされると前記第２駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜１＞）を前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）として生成し、前記第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜２＞、ＣＯＵＴ＿ＳＵＭＢ＜２＞）がイネーブルされると前記第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜２＞）を前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）として生成することができる。したがって、前記第１駆動ヒューズ信号ないし第３駆動ヒューズ信号（ＰＲＥ＿ＯＵＴ＜０：２＞）は前記出力ドライバー（５３０）を通して互いに衝突無しに順次的に出力されることができる。

前記第１インバータ（ＩＶ１）は前記ラッチ部（ＬＡＴ）の出力を反転して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を生成する。前記第１ＮＭＯＳトランジスター（Ｎ１）は前記リセット信号（ＲＳＴ）を受信して前記第２ノード（Ｎ２）を接地電圧レベルにする。したがって、前記出力ドライバー（５３０）は前記リセット信号（ＲＳＴ）に応答して初期化されることができる。

先に説明した通り、前記第２伝送部及び第３伝送部（４２０、４３０）は図５ないし図８を通して前述された前記第１伝送部（４１０）と同じの構成を有する。したがって、前記第１出力イネーブル信号ないし第３出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞、ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）がイネーブルされる間前記第１伝送部ないし第３伝送部（４１０〜４３０）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）が生成されることができる。また、前記出力イネーブル信号の生成部（５２０）は前記第１伝送部ないし第３伝送部（４１０〜４３０）に各々が備える必要はなく、いずれか一つの伝送部にだけ備えられ、残りの伝送部が前記出力イネーブル信号の生成部（５２０）から生成された出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０：２＞、ＣＯＵＴ＿ＳＵＭＢ＜０：２＞）を共通に受信して使用する構成としても構わない。

図９は図１で第１スレーブチップ（ｓｌａｖｅ１）に配置される信号受信部でヒューズ信号の受信部の実施形態の構成を概略的に示す図である。図９で、前記ヒューズ信号の受信部（３２）は第４ＡＮＤゲートないし第６ＡＮＤゲート（９１１、９１２、９１３）及び第１ＳＲラッチ部ないし第３ＳＲラッチ部（ＳＲ１〜ＳＲ３）を含む。前記第４ＡＮＤゲート（９１１）は前記受信制御信号（ＲＯＵＴ＜０＞）及び前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）を受信する。前記第１ＳＲラッチ部（ＳＲ１）は前記第４ＡＮＤゲート（９１１）の出力がハイレバルでイネーブルされるとヒューズ出力信号（ＦＳＯＵＴ＜０＞）をハイレバルにイネーブルさせ、リセット信号（ＲＳＴ）に応答して前記ヒューズ出力信号（ＦＳＯＵＴ＜０＞）をローレベルにディスエーブルさせる。前記第５ＡＮＤゲート（９１２）は前記受信制御信号（ＲＯＵＴ＜０＞）及び前記ヒューズ伝送信号（ＦＳＴＳＶ＜１＞）を受信する。前記第２ＳＲラッチ部（ＳＲ２）は前記第５ＡＮＤゲート（９１２）の出力がハイレバルでイネーブルされるとヒューズ出力信号（ＦＳＯＵＴ＜１＞）をハイレバルにイネーブルさせ、リセット信号（ＲＳＴ）に応答して前記ヒューズ出力信号（ＦＳＯＵＴ＜１＞）をローレベルでディスエーブルさせる。前記第６ＡＮＤゲート（９１３）は前記受信制御信号（ＲＯＵＴ＜０＞）及び前記ヒューズ伝送信号（ＦＳＴＳＶ＜２＞）を受信する。前記第３ＳＲラッチ部（ＳＲ３）は前記第６ＡＮＤゲート（９１３）の出力がハイレバルでイネーブルされるとヒューズ出力信号（ＦＳＯＵＴ＜２＞）をハイレバルにイネーブルさせ、リセット信号（ＲＳＴ）に応答して前記ヒューズ出力信号（ＦＳＯＵＴ＜２＞）をローレベルにディスエーブルさせる。前記ヒューズ信号の受信部（３２）の構成は前記受信制御信号（ＲＯＵＴ＜０：１１＞）の個数と同数とすることができる。したがって、前記ヒューズ信号の受信部（３２）は直列に入力されるヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）から並列に出力されるヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成することができる。前記ヒューズ信号の受信部（３２）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）のイネーブル時点に同期されて前記信号伝送部（１０）から伝送された前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信して、前記受信された前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）から前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成することができる。結果的に、前記信号伝送部（１０）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）に同期して先に例示された３６個のヒューズ情報を伝送し、前記信号受信部（３０）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞）と実質的に位相が同じである前記受信制御信号（ＲＯＵＴ＜０：１１＞）に同期して３６個のヒューズ情報を受信することができる。したがって、前記マスターチップ（ｍａｓｔｅｒ）から伝送されるヒューズ情報は前記マスターチップ（ｍａｓｔｅｒ）及び第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）へ同じ時点に正確に伝えることができる。

図１０は本発明の実施形態による半導体装置の動作を示すタイミング図である。図１ないし図１０を参照して本発明の実施形態による半導体装置（１）の動作を説明すれば次の通りである。前記伝送制御信号生成部（１１）は前記クロック信号（ＣＬＫ）を受信して前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）を生成する。前記マスターチップ（ｍａｓｔｅｒ）の前記受信制御信号生成部（２１）も前記クロック信号（ＣＬＫ）を受信して前記伝送制御信号（ＣＯＵＴ＜０：１１＞）と実質的に同じ位相を有する前記受信制御信号（ＲＯＵＴ＜０：１１＞）を生成する。前記第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）の前記受信制御信号生成部（３１、４１）は前記第２ＴＳＶ（ＴＳＶ２）を通して伝送された前記クロック信号（ＣＬＫ）を受信して前記受信制御信号（ＲＯＵＴ＜０：１１＞）を生成する。前記ヒューズ信号伝送部（１２）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞、ＣＯＵＴＢ＜０：１１＞）によってヒューズ回路（１３）のヒューズ情報を有する前記ヒューズ信号（ＦＵＳＥ＜０：ｎ＞）から前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を生成して前記第１ＴＳＶ（ＴＳＶ１）を通して伝送する。図１０で、前記伝送制御信号（ＣＯＵＴ＜０：１１＞）が順次的にイネーブルされる間持続的にイネーブルされる前記第１出力イネーブル信号（ＣＯＵＴ＿ＳＵＭ＜０＞）に応答して前記第１ないし第３伝送部（４１０、４２０、４３０）から生成された前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞が出力されるのを見ることができる。前記ヒューズ伝送信号（ＦＳＴＳＶ＜０＞）はヒューズ信号（ＦＵＳＥ＜０、３、６、９＞）のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号（ＦＳＴＳＶ＜１＞）はヒューズ信号（ＦＵＳＥ＜１、４、７、１０＞）のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号（ＦＳＴＳＶ＜２＞）はヒューズ信号（ＦＵＳＥ＜２、５、８、１１＞）のヒューズ情報を順次的に出力する。前記ヒューズ信号の受信部（２２、３２、４２）は前記受信制御信号（ＲＯＵＴ＜０：１１＞）に同期して前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信してヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）を生成することができる。

図１１は本発明の実施形態による半導体装置（１）によって伝送されたヒューズ情報が使われることができるリペア回路（５０）の実施形態の構成を示す図である。前記ＴＳＶ選択部（２３、３３、４３）は前記信号受信部（２０、３０、４０）によって生成された前記ヒューズ出力信号（ＦＳＯＵＴ＜０：ｎ＞）をデコーディングしてＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）を生成することを先に説明したことがある。図１１は例示のために一つのマスターチップ（ｍａｓｔｅｒ）と一つのスレーブチップ（ｓｌａｖｅ）が４個のＴＳＶを通して電気的に連結された場合を図示する。前記第１ＴＳＶ（ＴＳＶ１１）は第１信号（ＳＩＧ＜０＞）を前記マスターチップ（ｍａｓｔｅｒ）から前記スレーブチップ（ｓｌａｖｅ）へ伝送する。前記第２ＴＳＶないし第４ＴＳＶ（ＴＳＶ１２〜ＴＳＶ１４）は各々第２信号ないし第４信号（ＳＩＧ＜１：３＞）を前記マスターチップ（ｍａｓｔｅｒ）から前記スレーブチップ（ｓｌａｖｅ）へ伝送する。前記第１ＴＳＶないし第４ＴＳＶ（ＴＳＶ１１〜ＴＳＶ１４）は各々複数個のトランシーバー（ＴＸ１〜ＴＸ４）及びレシーバー（ＲＸ１〜ＲＸ３）と連結される。すなわち、前記トランシーバー（ＴＸ１〜ＴＸ４）は割り当てられたＴＳＶ及び隣接するＴＳＶを通して伝送されなければならない信号を共に受信して、ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：３＞）によって前記信号が伝送されるＴＳＶを選択することができる。同じように、前記レシーバー（ＲＸ１〜ＲＸ３）は割り当てられたＴＳＶ及び隣接するＴＳＶと連結され、前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：２＞）によって前記割り当てられたＴＳＶ及び前記隣接するＴＳＶの中一つから伝送される信号を受信することができる。したがって、前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）によって前記信号らが伝送されるＴＳＶを選択することができる。

前記第１ＴＳＶ、第３ＴＳＶ及び第４ＴＳＶ（ＴＳＶ１１、ＴＳＶ１３、ＴＳＶ１４）は正常であり第２ＴＳＶ（ＴＳＶ１２）が不良であると仮定すれば、信号の正確な伝送のために前記第２信号（ＳＩＧ＜１＞）は前記第２ＴＳＶ（ＴＳＶ１２）を通して伝送されてはいけないし、正常なＴＳＶを通して伝送されるべきである。すなわち、リペア過程が必要である。この時、図１の前記ヒューズ回路（１３）にこのようなリペア情報がヒューズ情報として出力され、前記信号受信部（２０、３０、４０）は前記ヒューズ情報を受信して前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）を生成する。前記マスターチップ（ｍａｓｔｅｒ）から生成されたＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）は図１１の前記トランシーバー（ＴＸ１〜ＴＸ４）へ入力されることができるし、前記スレーブチップ（ｓｌａｖｅ）から生成されたＴＳＶ選択信号（ＴＳＶ＜０：ｍ＞）は図１１の前記レシーバー（ＲＸ１〜ＲＸ３）へ入力されることができる。前記トランシーバー（ＴＸ１）は前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０＞）に応答して前記第１信号（ＳＩＧ＜０＞）を第１ＴＳＶ（ＴＳＶ１１）を通して伝送して、前記レシーバー（ＲＸ１）は前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０＞）に応答して前記第１ＴＳＶ（ＴＳＶ１１）を通して前記第１信号（ＳＩＧ＜０＞）を受信することができる。前記トランシーバー（ＴＸ２、ＴＸ３）は各々前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜１：２＞）に応答して前記第２信号（ＳＩＧ＜１＞）が第２ＴＳＶ（ＴＳＶ１２）でなく前記第３ＴＳＶ（ＴＳＶ１３）を通して伝送されるようにし、前記レシーバー（ＲＸ２）は前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜１＞）に応答して前記第３ＴＳＶ（ＴＳＶ１３）を通して前記第２信号（ＳＩＧ＜１＞）を受信することができる。同じように、前記トランシーバー（ＴＸ３、ＴＸ４）は前記第３信号（ＳＩＧ＜２＞）を前記第４ＴＳＶ（ＴＳＶ１４）を通して伝送して、前記レシーバー（ＲＸ３）は前記第４ＴＳＶ（ＴＳＶ１４）を通して前記第３信号（ＳＩＧ＜３＞）を受信することができる。したがって、前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）は前記リペア回路（５０）へ入力されて不良が発生したＴＳＶに伝送される信号の伝送経路を正常なＴＳＶで迂回させて円滑で正常な信号の伝送を可能にする。

先に説明した通り、図２及び図３に図示されたシフトレジスター部（１２０）により生成された前記伝送制御信号（ＣＯＵＴ＜０：１１＞）は連続的にそして順次的にイネーブルされる信号である。したがって、前記伝送制御信号（ＣＯＵＴ＜０：１１＞）がイネーブルされるごとに前記ヒューズ情報が前記マスターチップ（ｍａｓｔｅｒ）から前記スレーブチップ（ｓｌａｖｅ１、ｓｌａｖｅ２）に伝送されることができる。しかし、前記ヒューズ情報を連続的にそして順次的にイネーブルされる前記伝送制御信号（ＣＯＵＴ＜０：１１＞）により伝送する場合正常な信号伝送に失敗することができる。すなわち、前記伝送制御信号（ＣＯＵＴ＜０：１１＞）の生成時点が前記スレーブチップ（ｓｌａｖｅ１、ｓｌａｖｅ２）の信号受信部（３０、４０）から生成される受信制御信号（ＲＯＵＴ＜０：１１＞）と正確に一致しないこともある。前記マスターチップ（ｍａｓｔｅｒ）の信号伝送部（１０）及びスレーブチップ（ｓｌａｖｅ１、ｓｌａｖｅ２）の信号受信部（３０、４０）は距離を置いて配置され、前記クロック信号（ＣＬＫ）はＴＳＶを通して前記マスターチップから前記スレーブチップに伝送されるために前記伝送制御信号（ＣＯＵＴ＜０：１１＞）の生成時点と前記受信制御信号（ＲＯＵＴ＜０：１１＞）の生成時点の間にスキューが発生することができる。

図１２は連続的なヒューズ情報の伝送によってヒューズ情報の伝送が失敗する場合を例示するタイミング図である。図１２のように、前記マスターチップの信号伝送部（１０）から生成される伝送制御信号（ＣＯＵＴ＜０：１１＞）と前記スレーブチップの信号受信部（３０、４０）から生成される前記受信制御信号（ＲＯＵＴ＜０：１１＞）の生成時点が互いに一致しないで誤ったヒューズ情報が伝送される場合が発生することができる。説明の便宜のために、前記伝送制御信号（ＣＯＵＴ＜０：１１＞）の各ビットを順次的に０〜１１に表記し、前記受信制御信号（ＲＯＵＴ＜０：１１＞）の各ビットも順次的に０〜１１に表記し、前記伝送制御信号に同期して伝送されるヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）が有するヒューズ情報を各々０、６、１２、・・・、６６で表記した。先に説明した通り、前記受信制御信号（ＲＯＵＴ＜０：１１＞）は前記伝送制御信号（ＣＯＵＴ＜０：１１＞）より遅れて生成されることができる。前記信号伝送部（１０）は前記伝送制御信号の最初のビット（ＣＯＵＴ＜０＞）がイネーブルされると前記０の情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を伝送し、前記信号受信部（３０、４０）は前記受信制御信号の最初のビット（ＲＯＵＴ＜０＞）がイネーブルされる時前記０のヒューズ情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信する。しかし、前記受信制御信号（ＲＯＵＴ＜０：１１＞）の生成時点が遅れて、前記信号受信部（３０、４０）は前記受信制御信号の六番目のビット（ＲＯＵＴ＜５＞）がイネーブルされる時、３０のヒューズ情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信している途中に、３６のヒューズ情報を有する前記ヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信するのを見ることができる。したがって、信号伝送部（１０）は前記伝送制御信号の六番目のビット（ＣＯＵＴ＜５＞）に同期して前記３０の情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を伝送したが、前記信号受信部（３０、４０）は前記伝送制御信号の七番目のビット（ＣＯＵＴ＜６＞）に同期して伝送される前記３６のヒューズ情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）を受信する。したがって、前記信号受信部（３０、４０）は前記受信制御信号の六番目のビット（ＲＯＵＴ＜５＞）に同期して誤ったヒューズ情報を伝送されることができる。したがって、本発明の異なる実施形態は上のような問題点を改善するために提供されることができる。前記本発明の異なる実施形態は前記ヒューズ情報を連続的にそして順次伝送することではなく、前記ヒューズ情報を所定時間の間隔で順次伝送できるように構成される。すなわち、個別に（ｄｉｓｃｒｅｔｅ）前記伝送制御信号を生成するように構成される。

図１３は本発明の実施形態によるシフトレジスター部の異なる実施形態の構成を概略的に示す図である。図１３で、前記シフトレジスター部（１２０−１）は図３に図示された前記シフトレジスター部（１２０）で出力選択信号生成部（１３００）をさらに含んで、複数個のバッファー部が制御バッファー部に代替される。前記出力選択信号生成部（１３００）は前記フリップフロップの最終の出力（Ｑ１１）を受信して前記出力選択信号（ＳＥＬＯＵＴ）を生成する。

図１３で、前記出力選択信号生成部（１３００）は感知信号（ＤＥＴ）に応答して前記最終のフリップフロップの出力（Ｑ１１）及びその反転信号（Ｑ１１Ｂ）を選択的に遅延して、前記遅延された信号から前記出力選択信号（ＳＥＬＯＵＴ）を生成する。

図１３で、前記出力選択信号生成部（１３００）は三状態インバータ（１３０１、１３０２）、フリップフロップ（１３１０）及びバッファー部（１３２０）を含む。前記三状態インバータ（１３０１）は前記感知信号（ＤＥＴ）及びその反転信号（ＤＥＴＢ）の制御を受けて前記最終のフリップフロップの出力の反転信号（Ｑ１１Ｂ）を反転して出力する。前記三状態インバータ（１３０２）は前記感知信号（ＤＥＴ）及びその反転信号（ＤＥＴＢ）の制御を受けて前記最終のフリップフロップの出力（Ｑ１１）を反転して出力する。前記フリップフロップ（１３１０）は前記最終のフリップフロップの出力の反転信号（Ｑ１１Ｂ）に同期して前記三状態インバータ（１３０１、１３０２）の出力を遅延して前記感知信号（ＤＥＴ、ＤＥＴＢ）を生成する。前記バッファー部（１３２０）は前記感知信号（ＤＥＴ）をバッファーリングして前記出力選択信号（ＳＥＬＯＵＴ）を生成する。前記感知信号（ＤＥＴ）が初期にローレベルに設定され、前記最終のフリップフロップの出力の反転信号（Ｑ１１Ｂ）がハイレバルで設定されたとすれば、前記出力選択信号生成部（１３００）は前記最終のフリップフロップの出力の反転信号（Ｑ１１Ｂ）を受信してローレベルの前記出力選択信号（ＳＥＬＯＵＴ）を生成する。この後、前記フリップフロップのチェーンが一回り循環されると前記最終のフリップフロップの出力の反転信号（Ｑ１１Ｂ）が受信されると前記ローレベルの感知信号（ＤＥＴ）によりアクティブになる前記三状態インバータ（１３０１）により前記出力選択信号（ＳＥＬＯＵＴ）はハイレバルになる。この後、前記フリップフロップのチェーンがさらに一回り循環すると、前記最終フリップフロップの出力（Ｑ１１）はハイレバルになり、前記ハイレバルの感知信号（ＤＥＴ）によりアクティブになる前記三状態インバータ（１３０２）により前記出力選択信号（ＳＥＬＯＵＴ）はローレベルになる。このように、本発明の異なる実施形態による前記シフトレジスター部（１２０−１）は前記フリップフロップのチェーンを一回り循環するごとに、論理レベルがハイまたはローレベルに交代で変わる前記出力選択信号（ＳＥＬＯＵＴ）を生成することができる。

図１３で、前記制御バッファー部（１３３０）は第１インバータないし第２４インバータ（ＩＶ１〜ＩＶ２４）、第１ＮＯＲゲートないし第１２ＮＯＲゲート（ＮＯＲ１〜ＮＯＲ１２）及び第１ＮＡＮＤゲートないし第１２ＮＡＮＤゲート（ＮＤ１〜ＮＤ１２）を含む。前記第１インバータないし第２４インバータ（ＩＶ１〜ＩＶ２４）は各々前記フリップフロップの出力（Ｑ０〜Ｑ１１、Ｑ０Ｂ〜Ｑ１１Ｂ）を反転させる。第１ＮＯＲゲート、第３ＮＯＲゲート、第５ＮＯＲゲート、第７ＮＯＲゲート、第９ＮＯＲゲート及び第１１ＮＯＲゲート（ＮＯＲ１、ＮＯＲ３、ＮＯＲ５、ＮＯＲ７、ＮＯＲ９、ＮＯＲ１１）は各々前記第１インバータ、第５インバータ、第９インバータ、第１３インバータ、第１７インバータ及び第２１インバータ（ＩＶ１、ＩＶ５、ＩＶ９、ＩＶ１３、ＩＶ１７、ＩＶ２１）の出力を受信して、前記出力選択信号（ＳＥＬＯＵＴ）を共通に受信する。前記第２ＮＯＲゲート、第４ＮＯＲゲート、第６ＮＯＲゲート、第８ＮＯＲゲート、第１０ＮＯＲゲート及び第１２ＮＯＲゲート（ＮＯＲ２、ＮＯＲ４、ＮＯＲ６、ＮＯＲ８、ＮＯＲ１０、ＮＯＲ１２）は各々前記第３インバータ、第７インバータ、第１１インバータ、第１５インバータ、第１９インバータ及び第２３インバータ（ＩＶ３、ＩＶ７、ＩＶ１１、ＩＶ１５、ＩＶ１９、ＩＶ２３）の出力を受信して、前記出力選択信号（ＳＥＬＯＵＴＢ）を共通に受信する。前記第１ＮＡＮＤゲート、第３ＮＡＮＤゲート、第５ＮＡＮＤゲート、第７ＮＡＮＤゲート、第９ＮＡＮＤゲート及び第１１ＮＡＮＤゲート（ＮＤ１、ＮＤ３、ＮＤ５、ＮＤ７、ＮＤ９、ＮＤ１１）は各々前記第２インバータ、第６インバータ、第１０インバータ、第１４インバータ、第１８インバータ及び第２２インバータ（ＩＶ２、ＩＶ６、ＩＶ１０、ＩＶ１４、ＩＶ１８、ＩＶ２２）の出力を受信して、前記出力選択信号（ＳＥＬＯＵＴＢ）を共通に受信する。前記第２ＮＡＮＤゲート、第４ＮＡＮＤゲート、第６ＮＡＮＤゲート、第８ＮＡＮＤゲート、第１０ＮＡＮＤゲート及び第１２ＮＡＮＤゲート（ＮＤ２、ＮＤ４、ＮＤ６、ＮＤ８、ＮＤ１０、ＮＤ１２）は各々前記第４インバータ、第８インバータ、第１２インバータ、第１６インバータ、第２０インバータ及び第２４インバータ（ＩＶ４、ＩＶ８、ＩＶ１２、ＩＶ１６、ＩＶ２０、ＩＶ２４）の出力を受信して、前記出力選択信号（ＳＥＬＯＵＴ）を共通に受信する。したがって、前記制御バッファー部（１３３０）は前記出力選択信号（ＳＥＬＯＵＴ）がローレベルである時奇数番目のフリップフロップの出力（Ｑ０、Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０）をバッファーリングして前記伝送制御信号（ＣＯＵＴ＜０、２、４、６、８、１０＞）へ提供できて、前記出力選択信号（ＳＥＬＯＵＴ）がハイレバルである時偶数番目のフリップフロップの出力（Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１）をバッファーリングして前記伝送制御信号（ＣＯＵＴ＜１、３、５、７、９、１１＞）へ提供することができる。

図１４は本発明の異なる実施形態による半導体装置を構成する出力ドライバー（５３０−１）の異なる実施形態の構成を示す図である。図１４で、前記出力ドライバー（５３０−１）は図８に図示された出力ドライバー（５３０）にプリチャージ部（１４００）を追加で含む。前記プリチャージ部（１４００）は前記シフトレジスター部（１２０−１）を構成する複数個のフリップフロップの出力（Ｑ０〜Ｑ１１、Ｑ０Ｂ〜Ｑ１１Ｂ）、出力選択信号（ＳＥＬＯＵＴ）及びリセット信号（ＲＳＴ）を受信してプリチャージ信号（ＰＣＧ）を生成する。前記プリチャージ信号（ＰＣＧ）は前記出力ドライバー（５３０−１）を構成する前記第１ＮＭＯＳトランジスター（Ｎ１）のゲートへ入力される。前記プリチャージ部（１４００）は前記伝送制御信号（ＣＯＵＴ＜０、２、６、８、１０＞）によって駆動ヒューズ信号（ＰＲＥ＜０、２＞）が伝送される区間ごとに前記第２ノード（Ｎ２）の電圧レベルを所定レベル、例えば、接地電圧（ＶＳＳ）レベルでプリチャージさせるために前記プリチャージ信号（ＰＣＧ）を生成する。一方、リセット信号（ＲＳＴ）が受信されると前記プリチャージ信号（ＰＣＧ）を同じようにイネーブルさせる。したがって、前記プリチャージ部（１４００）は前記伝送制御信号（ＣＯＵＴ＜０、２、４、６、８、１０＞）が入力される時割り当てられない異なる駆動ヒューズ信号が伝送されるのを防止する機能を行う。

図１４で、前記プリチャージ部（１４００）は第１ないし第４ＮＯＲゲート（１４０１、１４０２、１４０７、１４０８）、第１インバータないし第３インバータ（１４０３、１４０４、１４０６）、第１ＮＡＮＤゲート（１４０５）を含む。前記第１ＮＯＲゲート（１４０１）は前記奇数番目のフリップフロップの出力（Ｑ０、Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０）を受信する。前記第２ＮＯＲゲート（１４０２）は前記偶数番目のフリップフロップの出力（Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１）を受信する。前記第１インバータ（１４０３）は前記第２ＮＯＲゲート（１４０２）の出力を反転させる。前記第２インバータ（１４０４）は前記リセット信号（ＲＳＴ）を反転させる。前記第１ＮＡＮＤゲート（１４０５）は前記第１ＮＯＲゲート（１４０１）の出力、前記第２インバータ（１４０４）の出力及び前記出力選択信号（ＳＥＬＯＵＴ）を受信する。前記第３ＮＯＲゲート（１４０７）は前記第１インバータ（１４０３）の出力、前記リセット信号（ＲＳＴ）及び前記出力選択信号（ＳＥＬＯＵＴ）を受信する。前記第３インバータ（１４０６）は前記第１ＮＡＮＤゲート（１４０５）の出力を反転させる。前記第４ＮＯＲゲート（１４０８）は前記第３インバータ（１４０６）及び前記第３ＮＯＲゲート（１４０７）の出力を受信して前記プリチャージ信号（ＰＣＧ）を生成する。

図１５は本発明の異なる実施形態による半導体装置の動作を示すタイミング図である。図１５で、前記シフトレジスター部（１２０−１）を構成するフリップフロップのチェーンを一回り循環する間前記出力選択信号（ＳＥＬＯＵＴ）はローレベルである。したがって、前記伝送制御信号（ＣＯＵＴ＜０、２、４、６、８、１０＞）により０、１２、２４、３６、４８、６０に該当するヒューズ情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）が伝送されることができる。この後、前記出力選択信号（ＳＥＬＯＵＴ）がハイレバルになると、前記伝送制御信号（ＣＯＵＴ＜１、３、５、７、９、１１＞）により６、１８、３０、４２、５４、６０に該当するヒューズ情報を有するヒューズ伝送信号（ＦＳＴＳＶ＜０：２＞）が伝送されることができる。したがって、前記本発明の異なる実施形態によれば前記ヒューズ情報が連続的に伝送されることではなく、一定の時間の間隔をおいて伝送されるために図１２のように誤ったヒューズ情報が伝送されるのを防止することができる。

本発明が属する技術分野の当業者は本発明がその技術的の思想や必須的な特徴を変更しなくて異なる具体的な形態で実施できるので、以上で記述した実施形態らはあらゆる面で例示的なことであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求範囲によって現れるし、特許請求範囲の意味及び範囲そしてその等価概念から挑出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解析にならなければならない。

１０ 信号伝送部
１１ 伝送制御信号生成部
１２ ヒューズ信号伝送部
１３ ヒューズ回路
２０、３０、４０ 信号受信部
２１、３１、４１ 受信制御信号生成部
２２、３２、４２ ヒューズ信号の受信部
２３、３３、４３ ＴＳＶ選択部
５０ リペア回路
１１０ パルス生成部
１２０ シフトレジスター部
４１０、４２０、４３０ 第１、２、３伝送部
５１１、５１２、５１３ 第１、２、３プリドライバー
５２０ 出力イネーブル信号生成部
５３０ 出力ドライバー
１２０−１ シフトレジスター部
５３０−１ 出力ドライバー

Claims (40)

1. 第１チップ及び第２チップが積層になる半導体装置で、
   前記第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送するように構成された信号伝送部と、
   前記第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信するように構成された信号受信部を含んで、
   前記伝送制御信号及び前記受信制御信号は実質的に位相が同じである半導体装置。
2. 前記信号伝送部は、クロック信号を受信して前記伝送制御信号を生成する伝送制御信号生成部と、
   ヒューズ信号を前記伝送制御信号に同期させてヒューズ伝送信号を生成して出力するヒューズ信号伝送部を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、
   前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を生成するシフトレジスター部を含むことを特徴とする請求項２に記載の半導体装置。
4. 前記ヒューズ信号伝送部は前記伝送制御信号が順次的にイネーブルされるごとに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項２に記載の半導体装置。
5. 前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、
   フリップフロップのチェーン構造を持って、前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を引続き生成するシフトレジスター部と、
   前記シフトレジスター部のループを循環するごとに論理レベルが変わる出力選択信号を生成する出力選択信号生成部とを含むことを特徴とする請求項２に記載の半導体装置。
6. 前記ヒューズ信号伝送部は、前記伝送制御信号及び前記出力選択信号を受信して、所定時間の間隔でイネーブルされるプリチャージ信号を生成するプリチャージ部をさらに含んで、前記プリチャージ信号に応答して前記ヒューズ伝送信号を所定レベルにプリチャージすることを特徴とする請求項５に記載の半導体装置。
7. 前記信号受信部は、前記クロック信号を受信して前記伝送制御信号と実質的に位相が同じ前記受信制御信号を生成する受信制御信号生成部と、
   前記ヒューズ伝送信号を前記受信制御信号に同期させて保存してヒューズ出力信号で出力するヒューズ信号の受信部を含むことを特徴とする請求項２に記載の半導体装置。
8. 前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答して初期パルスを生成するパルス生成部と、
   前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項７に記載の半導体装置。
9. 前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成するように構成されたことを特徴とする請求項７に記載の半導体装置。
10. 前記ヒューズ出力信号をデコーディングしてＴＳＶ選択信号を生成するように構成されたＴＳＶ選択部をさらに含むことを特徴とする請求項７に記載の半導体装置。
11. 伝送制御信号に応答してヒューズ情報を伝送する信号伝送部と、
    マスターチップに配置されて、受信制御信号に応答して前記ヒューズ情報を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、
    スレーブチップに配置されて、前記受信制御信号に応答して前記ヒューズ情報を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部と、
    前記ＴＳＶ選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を含む半導体装置。
12. 前記信号伝送部は、クロック信号を受信して前記伝送制御信号を生成する伝送制御信号生成部と、
    ヒューズ信号を前記伝送制御信号に同期してヒューズ伝送信号を生成して出力するヒューズ信号伝送部を含むことを特徴とする請求項１１に記載の半導体装置。
13. 前記伝送制御信号生成部は、前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、
    前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を生成するシフトレジスター部を含むことを特徴とする請求項１２に記載の半導体装置。
14. 前記ヒューズ信号伝送部は前記伝送制御信号が順次的にイネーブルされるごとに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項１２に記載の半導体装置。
15. 前記伝送制御信号生成部は前記クロック信号及びイネーブル信号を受信して初期パルスを生成するパルス生成部と、
    フリップフロップのチェーン構造を持って、前記クロック信号に応答して前記初期パルスを所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号を引続き生成するシフトレジスター部と、
    前記シフトレジスター部のループを循環するごとに論理レベルが変わる出力選択信号を生成する出力選択信号生成部を含むことを特徴とする請求項１２に記載の半導体装置。
16. 前記ヒューズ信号伝送部は、前記伝送制御信号及び前記出力選択信号を受信して、所定時間の間隔でイネーブルされるプリチャージ信号を生成するプリチャージ部をさらに含んで、前記プリチャージ信号に応答して前記ヒューズ伝送信号を所定レベルでプリチャージすることを特徴とする請求項１５に記載の半導体装置。
17. 前記マスターチップ信号受信部は、前記クロック信号に応答して前記受信制御信号を生成する受信制御信号生成部と、
    前記ヒューズ伝送信号を前記受信制御信号に同期して保存して、ヒューズ出力信号で出力するヒューズ信号の受信部と、
    前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を含むことを特徴とする請求項１２に記載の半導体装置。
18. 前記受信制御信号は前記伝送制御信号と実質的に同じ位相を有することを特徴とする請求項１７に記載の半導体装置。
19. 前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、
    前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項１７に記載の半導体装置。
20. 前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項１７に記載の半導体装置。
21. 前記スレーブチップ信号受信部は、前記クロック信号に応答して前記受信制御信号を生成する受信制御信号生成部と、
    前記ヒューズ伝送信号を前記受信制御信号に同期して保存して、ヒューズ出力信号で出力するヒューズ信号の受信部と、
    前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を含むことを特徴とする請求項１２に記載の半導体装置。
22. 前記受信制御信号は前記伝送制御信号と実質的に同じ位相を有することを特徴とする請求項２１に記載の半導体装置。
23. 前記受信制御信号生成部は前記クロック信号及びイネーブル信号に応答してパルス信号を生成するパルス生成部と、
    前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記受信制御信号を生成するシフトレジスター部を含むことを特徴とする請求項２１に記載の半導体装置。
24. 前記ヒューズ信号の受信部は前記受信制御信号が順次的にイネーブルされるごとに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項２１に記載の半導体装置。
25. 前記リペア回路は第１信号を伝送する第１ＴＳＶ及び第２ＴＳＶと、
    前記ＴＳＶ選択信号に応答して前記第１信号を前記第１ＴＳＶ及び第２ＴＳＶの中一つで出力するトランシーバーと、
    前記ＴＳＶ選択信号に応答して前記第１ＴＳＶ及び第２ＴＳＶの中一つを通して前記第１信号を受信するレシーバーを含むことを特徴とする、請求項１１に記載の半導体装置。
26. クロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、
    マスターチップで前記伝送制御信号に応答してヒューズ情報を伝送する段階と、
    前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階と、
    前記ヒューズ情報に応答してマスターチップから前記スレーブチップへ信号を伝送するＴＳＶを選択する段階を含む半導体装置のリペア方法。
27. 前記伝送制御信号は前記マスターチップで生成されて、前記受信制御信号は前記マスターチップ及び前記スレーブチップで生成されることを特徴とする請求項２６に記載の半導体装置のリペア方法。
28. 前記伝送制御信号及び前記受信制御信号は実質的に位相が一致することを特徴とする請求項２６に記載の半導体装置のリペア方法。
29. 前記伝送制御信号及び前記受信制御信号を生成する段階は、前記クロック信号及びイネーブル信号からパルス信号を生成する段階と、
    前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号及び前記受信制御信号を生成する段階を含むことを特徴とする請求項２６に記載の半導体装置のリペア方法。
30. 前記ヒューズ情報を伝送する段階は前記伝送制御信号がイネーブルされるごとに前記伝送制御信号に同期して前記ヒューズ情報を伝送するのを特徴とする請求項２９に記載の半導体装置のリペア方法。
31. 前記ヒューズ情報を受信する段階は前記受信制御信号がイネーブルされるごとに前記受信制御信号に同期して前記ヒューズ情報を受信するのを特徴とする請求項３０に記載の半導体装置のリペア方法。
32. 前記ＴＳＶを選択する段階は、受信された前記ヒューズ情報をデコーディングしてＴＳＶ選択信号を生成する段階と、
    前記ＴＳＶ選択信号に応答して前記信号を伝送するＴＳＶを設定する段階を含むことを特徴とする請求項２６に記載の半導体装置のリペア方法。
33. クロック信号を受信して伝送制御信号及び受信制御信号を生成する段階と、
    前記伝送制御信号から所定時間の間隔でイネーブルされる出力イネーブル信号を生成する段階と、
    マスターチップで前記出力イネーブル信号に応答してヒューズ情報を伝送する段階と、
    前記マスターチップ及びスレーブチップで前記受信制御信号に応答して前記ヒューズ情報を受信する段階を含む半導体装置のリペア方法。
34. 前記伝送制御信号は前記マスターチップで生成されて、前記受信制御信号は前記マスターチップ及び前記スレーブチップで生成されることを特徴とする請求項３３に記載の半導体装置のリペア方法。
35. 前記出力イネーブル信号は前記マスターチップで生成されることを特徴とする請求項３４に記載の半導体装置のリペア方法。
36. 前記伝送制御信号は前記受信制御信号と実質的に同じ位相を有することを特徴とする請求項３３に記載の半導体装置のリペア方法。
37. 前記伝送制御信号及び前記受信制御信号を生成する段階は、前記クロック信号及びイネーブル信号からパルス信号を生成する段階と、
    前記クロック信号に応答して前記パルス信号を所定時間順次的に遅延して順次的にイネーブルされる前記伝送制御信号及び前記受信制御信号を生成する段階を含むことを特徴とする、請求項３３に記載の半導体装置のリペア方法。
38. 前記ヒューズ情報を伝送する段階は、前記出力イネーブル信号がイネーブルされるごとに前記出力イネーブル信号に同期して前記ヒューズ情報を伝送することを特徴とする請求項３３に記載の半導体装置のリペア方法。
39. 前記ヒューズ情報を受信する段階は、前記受信制御信号がイネーブルされるごとに前記受信制御信号に同期して前記ヒューズ情報を受信することを特徴とする請求項３８に記載の半導体装置のリペア方法。
40. 受信された前記ヒューズ情報をデコーディングしてＴＳＶ選択信号を生成する段階と、
    前記ＴＳＶ選択信号に応答して前記マスターチップから前記スレーブチップに信号を伝送するＴＳＶを設定する段階をさらに含むことを特徴とする請求項３３に記載の半導体装置のリペア方法。

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