KR20150142851A - 동작 타이밍 마진을 개선할 수 있는 반도체 장치 - Google Patents

동작 타이밍 마진을 개선할 수 있는 반도체 장치 Download PDF

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KR20150142851A
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변희진
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Abstract

본 기술은 리드 명령과 리드 동작 제어 신호들에 응답하여 데이터를 반도체 장치 외부로 출력하도록 구성된 리드 패스를 포함하며, 상기 리드 명령이 복수의 분주 클럭 신호 중에서 어느 신호에 매칭되는지 판단하여 상기 리드 동작 제어 신호들의 타이밍을 조정하도록 구성될 수 있다.

Description

동작 타이밍 마진을 개선할 수 있는 반도체 장치{SEMICONDUCTOR APPARATUS WITH IMPROVING OPERATION TIMING MARGIN}
본 발명은 반도체 장치에 관한 것으로서, 특히 동작 타이밍 마진을 개선할 수 있는 반도체 장치에 관한 것이다.
반도체 장치는 외부 클럭 신호를 기준으로 명령 예를 들어, 리드 명령을 인가 받고, 내부 클럭 신호 예를 들어, 지연 고정 루프 클럭 신호를 기준으로 내부 신호 처리를 수행하여 외부로 출력한다.
반도체 장치의 고속 동작을 위하여 외부 클럭 신호의 주파수가 증가하고 이에 따른 반도체 장치의 고속 동작 예를 들어, 고속 리드 동작 시 내부 동작 타이밍 마진을 충분히 확보하는 것이 중요하다.
충분한 동작 타이밍 마진을 확보하지 못할 경우, 리드 동작의 신뢰성이 저하되고 이는 반도체 장치의 성능 저하를 초래할 수 있다.
본 발명의 실시예는 동작 타이밍 마진을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예는 리드 명령과 리드 동작 제어 신호들에 응답하여 데이터를 반도체 장치 외부로 출력하도록 구성된 리드 패스를 포함하며, 상기 리드 명령이 복수의 분주 클럭 신호 중에서 어느 신호에 매칭되는지 판단하여 상기 리드 동작 제어 신호들의 타이밍을 조정하도록 구성될 수 있다.
본 발명의 실시예는 외부 클럭 신호에 응답하여 복수의 분주된 지연 고정 클럭 신호를 생성하도록 구성된 지연 고정 루프; 리드 명령, 상기 복수의 분주된 지연 고정 클럭 신호 중에서 제 1 분주 클럭 신호와 제 2 분주 클럭 신호 및 컬럼 타이밍 신호에 응답하여 제 1 및 제 2 타임 도메인 변환 신호를 생성하도록 구성된 도메인 변환부; 상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 리드 동작 제어 신호들을 생성하도록 구성된 리드 동작 제어부; 및 상기 리드 명령과 상기 리드 동작 제어 신호들에 응답하여 데이터를 반도체 장치 외부로 출력하도록 구성된 리드 패스를 포함할 수 있다.
본 기술은 리드 동작 시의 타이밍 마진을 개선하여 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예의 동작 방식을 설명하기 위한 타이밍도,
도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 블록도,
도 3은 도 2의 도메인 변환부(300)의 내부 구성을 나타낸 회로도,
도 4는 도 3의 신호 생성부부(340)의 회로도,
도 5 내지 도 8은 도 3의 도메인 변환부(300)의 동작 타이밍도,
도 9는 도 2의 정렬 제어부(600)의 내부 구성을 나타낸 블록도,
도 10은 도 2의 순번 제어부(700)의 내부 구성을 나타낸 블록도,
도 11은 도 2의 출력 제어부(800)의 내부 구성을 나타낸 블록도,
도 12는 도 11의 출력 인에이블 신호 생성부(870)의 회로도이고,
도 13은 본 발명의 실시예에 따른 반도체 장치(100)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예는 지연 고정 클럭 신호를 분주하여 생성한 분주된 지연 고정 클럭 신호들 즉, 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 사용함으로써 리드 명령(RD)에 따른 반도체 장치의 안정적인 리드 동작을 위한 동작 타이밍 마진을 확보하도록 한 것이다.
제 2 분주 클럭 신호(ICLKB)는 제 1 분주 클럭 신호(ICLK)와 반대의 위상을 가지며, 제 4 분주 클럭 신호(QCLKB)는 제 3 분주 클럭 신호(QCLK)와 반대의 위상을 가질 수 있다.
리드 명령(RD)은 외부 클럭 신호(CLK)를 기준으로 입력되는데, 리드 명령(RD)이 예를 들어, 제 1 분주 클럭 신호(ICLK)와 제 2 분주 클럭 신호(ICLKB) 중에서 어느 신호의 타이밍에 매칭되는지 알 수 없다.
따라서 본 발명의 실시예는 도 1과 같이, 리드 명령(RD)이 제 1 분주 클럭 신호(ICLK)와 제 2 분주 클럭 신호(ICLKB) 중에서 어느 신호의 타이밍에 매칭되는지를 정의하는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB)를 사용하여 정확한 리드 동작이 이루어지도록 한 것이다.
제 1 타임 도메인 변환 신호(LTCB_I)는 리드 명령(RD)이 제 1 분주 클럭 신호(ICLK)를 기준으로 입력되는 경우, 리드 동작의 기준이 될 수 있다.
제 2 타임 도메인 변환 신호(LTCB_IB)는 리드 명령(RD)이 제 2 분주 클럭 신호(ICLKB)를 기준으로 입력되는 경우, 리드 동작의 기준이 될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 지연 고정 루프(101), 리드 패스(107), 도메인 변환부(300) 및 리드 동작 제어부(500)를 포함할 수 있다.
지연 고정 루프(101)는 외부 클럭 신호(CLK/CLKB)에 응답하여 지연 고정 클럭 신호를 생성하고 이를 분주하여 분주된 지연 고정 클럭 신호들 즉, 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성하도록 구성될 수 있다.
도메인 변환부(300)는 리드 명령(RD), 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(ICLKB) 및 컬럼 타이밍 신호(CLSHIFT<4:0>)에 응답하여 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB)를 생성하도록 구성될 수 있다.
컬럼 타이밍 신호(CLSHIFT<4:0>)는 카스 레이턴시(CAS Latency: Column Access Strobe Latency) 신호(이하, CL)를 기준으로 생성될 수 있다.
도메인 변환부(300)는 리드 명령(RD)이 제 1 분주 클럭 신호(ICLK)과 제 2 분주 클럭 신호(ICLKB) 중에서 어느 신호에 동기되는지 판단하여 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 어느 하나만을 활성화시키도록 구성될 수 있다.
도메인 변환부(300)는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 활성화된 신호에 리드 명령(RD)을 기준으로 컬럼 타이밍 신호(CLSHIFT<4:0>)에 해당하는 레이턴시를 적용하도록 구성될 수 있다.
리드 동작 제어부(500)는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 활성화된 신호와 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 응답하여 리드 동작 제어 신호들 즉, 정렬 제어 신호들(PIPE_OUT<0:X>), 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>) 및 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)을 생성하도록 구성될 수 있다.
리드 동작 제어부(500)는 정렬 제어부(600), 순번 제어부(700) 및 출력 제어부(800)를 포함할 수 있다.
정렬 제어부(600)는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 활성화된 신호와 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)에 응답하여 정렬 제어 신호들(PIPE_OUT<0:X>)을 생성하도록 구성될 수 있다.
순번 제어부(700)는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 활성화된 신호와 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 응답하여 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>)을 생성하도록 구성될 수 있다.
출력 제어부(800)는 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 활성화된 신호와 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 응답하여 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)을 생성하도록 구성될 수 있다.
리드 패스(107)는 리드 명령(RD)과 리드 동작 제어 신호들 즉, 정렬 제어 신호들(PIPE_OUT<0:X>), 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>) 및 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)에 응답하여 데이터를 반도체 장치(100) 외부로 출력하도록 구성될 수 있다.
리드 패스(107)는 데이터 출력부(102), 송신부(103), 데이터 정렬부(104) 및 코어 블록(105)을 포함할 수 있다.
데이터 출력부(102)는 복수의 패드(도시 생략) 및 복수의 패드를 드라이빙하기 위한 드라이버들(도시 생략)을 포함할 수 있다.
송신부(103)는 정렬 데이터(D04, D15, D26, D37)를 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)에 응답하여 데이터 출력부(102)로 출력하도록 구성될 수 있다.
코어 블록(105)은 기 저장된 데이터를 리드 명령(RD)에 응답하여 글로벌 라인(GIO)을 통해 전송하도록 구성될 수 있다.
코어 블록(105)은 메모리 블록 및 메모리 블록의 데이터 리드/라이트 관련 회로 구성을 포함할 수 있다.
데이터 정렬부(104)는 코어 블록(105)에서 글로벌 라인(GIO)을 통해 전송된 데이터를 정렬 제어 신호들(PIPE_OUT<0:X>) 및 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>)에 응답하여 정렬하여 정렬 데이터(D04, D15, D26, D37)를 생성하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 도메인 변환부(300)는 제 1 쉬프트 패스(310), 제 2 쉬프트 패스(320), 디코더(330) 및 신호 생성부(340)를 포함할 수 있다.
제 1 쉬프트 패스(310)는 쉬프트 제어 신호(S1 ~ Sn/2) 및 제 1 분주 클럭 신호(ICLK)에 응답하여 리드 명령(RD)을 쉬프트시켜 제 1 예비 신호(RDE)를 생성하도록 구성될 수 있다.
제 1 쉬프트 패스(310)는 복수의 플립플롭(DFF)을 포함할 수 있다.
복수의 플립플롭(DFF)은 쉬프트 제어 신호(S1 ~ Sn/2)의 각 신호 비트에 응답하여 활성화될 수 있다.
복수의 플립플롭(DFF) 중에서 쉬프트 제어 신호(S1 ~ Sn/2)의 각 신호 비트에 응답하여 활성화된 플립플롭은 리드 명령(RD)을 제 1 분주 클럭 신호(ICLK)의 라이징 엣지에 래치하여 출력할 수 있다.
복수의 플립플롭(DFF) 중에서 비 활성화된 플립플롭은 이전 플립플롭의 출력 신호를 제 1 분주 클럭 신호(ICLK)의 라이징 엣지에 래치하여 출력할 수 있다.
제 2 쉬프트 패스(320)는 쉬프트 제어 신호(S1 ~ Sn/2) 및 제 2 분주 클럭 신호(ICLKB)에 응답하여 리드 명령(RD)을 쉬프트시켜 제 2 예비 신호(RDO)를 생성하도록 구성될 수 있다.
제 2 쉬프트 패스(320)는 복수의 플립플롭(DFF)을 포함할 수 있다.
복수의 플립플롭(DFF)은 쉬프트 제어 신호(S1 ~ Sn/2)의 각 신호 비트에 응답하여 활성화될 수 있다.
복수의 플립플롭(DFF) 중에서 쉬프트 제어 신호(S1 ~ Sn/2)의 각 신호 비트에 응답하여 활성화된 플립플롭은 리드 명령(RD)을 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지에 래치하여 출력할 수 있다.
복수의 플립플롭(DFF) 중에서 비 활성화된 플립플롭은 이전 플립플롭의 출력 신호를 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지에 래치하여 출력할 수 있다.
디코더(330)는 컬럼 타이밍 신호(CLSHIFT<4:0>) 중에서 최하위 비트 CLSHIFT<0>를 제외한 나머지 신호들 CLSHIFT<4:1>을 디코딩하여 쉬프트 제어 신호(S1 ~ Sn/2)를 생성하도록 구성될 수 있다.
신호 생성부(340)는 제 1 예비 신호(RDE), 제 2 예비 신호(RDO) 및 컬럼 타이밍 신호(CLSHIFT<4:0>)의 최하위 비트 CLSHIFT<0>에 응답하여 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB) 중에서 어느 하나를 활성화시키도록 구성될 수 있다.
도 4에 도시된 바와 같이, 신호 생성부(340)는 복수의 논리 소자 즉, 복수의 인버터(IV1 - IV7), 복수의 낸드 게이트(ND1 - ND6), 복수의 전송 게이트(TG1, TG2), 복수의 트리 스테이트 인버터(TIV1, TIV2) 및 복수의 트랜지스터(TR1, TR2)를 포함할 수 있다.
리셋 신호(RSTB)가 활성화되면 즉, 로우 레벨이면 논리 소자들(TR1, TR2)에 의해 내부 신호들(Q1, Q2)이 하이 레벨로 리셋될 수 있다.
내부 신호들(Q1, Q2)이 하이 레벨이고, 리셋 신호(RSTB)의 활성화 타이밍에 제 1 예비 신호(RDE) 및 제 2 예비 신호(RDO)는 모두 로우 레벨이므로 제 1 및 제 2 타임 도메인 변환 신호(LTCB_I, LTCB_IB)는 모두 하이 레벨로 리셋될 수 있다.
도 3 및 도 4와 도 5를 참조하여, CLSHIFT<0>가 로우 레벨이고 리드 명령(RD)이 제 1 분주 클럭 신호(ICLK)의 라이징 엣지를 기준으로 입력되는 경우의 도메인 변환부(300)의 동작을 설명하면 다음과 같다.
리드 명령(RD)이 제 1 쉬프트 패스(310)를 통해 쉬프트되어 제 1 예비 신호(RDE)가 생성된다.
CLSHIFT<0>가 로우 레벨이면 논리 소자들(ND1, TG1, IV2, IV3)에 의해 내부 신호(Q1)가 하이 레벨로 출력되고, 논리 소자들(ND4, TG2, IV4, IV5)에 의해 내부 신호(Q2) 또한 하이 레벨로 출력된다.
CLSHIFT<0>가 로우 레벨이고 내부 신호들(Q1, Q2)이 하이 레벨이므로 제 1 예비 신호(RDE)가 논리 소자들(ND2, ND5, IV6)에 의해 반전되어 제 1 타임 도메인 변환 신호(LTCB_I)를 활성화 레벨(예를 들어, 로우 레벨)로 천이시킬 수 있다.
한편, CLSHIFT<0>가 로우 레벨이고 제 2 예비 신호(RDO) 또한 로우 레벨이므로 제 2 타임 도메인 변환 신호(LTCB_IB)는 비 활성화 레벨(예를 들어, 하이 레벨)로 유지될 수 있다.
도 3 및 도 4와 도 6을 참조하여, CLSHIFT<0>가 로우 레벨이고 리드 명령(RD)이 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지를 기준으로 입력되는 경우의 도메인 변환부(300)의 동작을 설명하면 다음과 같다.
리드 명령(RD)이 제 2 쉬프트 패스(320)를 통해 쉬프트되어 제 2 예비 신호(RDO)가 생성된다.
CLSHIFT<0>가 로우 레벨이면 논리 소자들(ND1, TG1, IV2, IV3)에 의해 내부 신호(Q1)가 하이 레벨로 출력되고, 논리 소자들(ND4, TG2, IV4, IV5)에 의해 내부 신호(Q2) 또한 하이 레벨로 출력된다.
CLSHIFT<0>가 로우 레벨이고, 내부 신호들(Q1, Q2)이 하이 레벨이므로 제 2 예비 신호(RDO)가 논리 소자들(ND3, ND6, IV7)에 의해 반전되어 제 2 타임 도메인 변환 신호(LTCB_IB)를 로우 레벨로 천이시킬 수 있다.
한편, CLSHIFT<0>가 로우 레벨이고 제 1 예비 신호(RDE) 또한 로우 레벨이므로 제 1 타임 도메인 변환 신호(LTCB_I)는 하이 레벨로 유지될 수 있다.
도 3 및 도 4와 도 7을 참조하여, CLSHIFT<0>가 하이 레벨이고 리드 명령(RD)이 제 1 분주 클럭 신호(ICLK)의 라이징 엣지를 기준으로 입력되는 경우의 도메인 변환부(300)의 동작을 설명하면 다음과 같다.
리드 명령(RD)이 제 1 쉬프트 패스(310)를 통해 쉬프트되어 제 1 예비 신호(RDE)가 생성된다.
CLSHIFT<0>가 하이 레벨이므로 제 1 예비 신호(RDE)가 논리 소자들(ND1, TG1, IV2, IV3)에 의해 반전되고 제 1 분주 클럭 신호(ICLK)를 기준으로 1/2 tCK 만큼 쉬프트되어 내부 신호(Q1)로서 출력될 수 있다.
이때 제 2 예비 신호(RDO)는 로우 레벨로 유지되므로 내부 신호(Q2)는 하이 레벨로 출력될 수 있다.
그리고 내부 신호(Q1)가 논리 소자들(ND6, IV7)을 경유하여 제 2 타임 도메인 변환 신호(LTCB_IB)를 로우 레벨로 천이시킬 수 있다.
한편, 내부 신호(Q2)가 하이 레벨이므로 제 1 타임 도메인 변환 신호(LTCB_I)는 하이 레벨로 유지될 수 있다.
도 3 및 도 4와 도 8을 참조하여, CLSHIFT<0>가 하이 레벨이고 리드 명령(RD)이 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지를 기준으로 입력되는 경우의 도메인 변환부(300)의 동작을 설명하면 다음과 같다.
리드 명령(RD)이 제 2 쉬프트 패스(320)를 통해 쉬프트되어 제 2 예비 신호(RDO)가 생성된다.
CLSHIFT<0>가 하이 레벨이므로 제 2 예비 신호(RDO)가 논리 소자들(ND4, TG2, IV4, IV5)에 의해 반전되고 제 1 분주 클럭 신호(ICLK)를 기준으로 1/2 tCK 만큼 쉬프트되어 내부 신호(Q2)로서 출력될 수 있다.
이때 제 1 예비 신호(RDE)는 로우 레벨로 유지되므로 내부 신호(Q1)는 하이 레벨로 출력될 수 있다.
그리고 내부 신호(Q2)가 논리 소자들(ND5, IV6)을 경유하여 제 1 타임 도메인 변환 신호(LTCB_I)를 로우 레벨로 천이시킬 수 있다.
한편, 내부 신호(Q1)가 하이 레벨이므로 제 2 타임 도메인 변환 신호(LTCB_IB)는 하이 레벨로 유지될 수 있다.
도 9에 도시된 바와 같이, 도 2의 정렬 제어부(600)는 합성부(610), 쉬프트 레지스터(620), 제 1 쉬프트 블록(630), 제 2 쉬프트 블록(640), 다중화부(650) 및 다중화 제어부(660)를 포함할 수 있다.
합성부(610)는 제 1 타임 도메인 변환 신호(LTCB_I)와 제 2 타임 도메인 변환 신호(LTCB_IB)를 합성하여 출력하도록 구성될 수 있다.
쉬프트 레지스터(620)는 합성부(610)의 출력 신호를 카운트하여 카운트 신호(POCNT<0:X>)를 생성하도록 구성될 수 있다.
제 1 쉬프트 블록(630)은 복수의 플립플롭(DFF)이 카운트 신호(POCNT<0:X>)의 각 신호 비트를 제 1 분주 클럭 신호(ICLK)의 라이징 엣지에 래치하여 출력 신호들(PIPEOUT_I<0:X>)을 생성하도록 구성될 수 있다.
제 2 쉬프트 블록(640)은 복수의 플립플롭(DFF)이 카운트 신호(POCNT<0:X>)의 각 신호 비트를 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지에 래치하여 출력 신호들(PIPEOUT_IB<0:X>)을 생성하도록 구성될 수 있다.
다중화부(650)는 선택 신호(SEL)에 응답하여 제 1 쉬프트 블록(630)의 출력 신호들(PIPEOUT_I<0:X>) 또는 제 2 쉬프트 블록(640)의 출력 신호들(PIPEOUT_IB<0:X>)을 정렬 제어 신호들(PIPE_OUT<0:X>)로서 출력하도록 구성될 수 있다.
다중화부(650)는 선택 신호(SEL)가 셋(Set) 된 경우, 제 1 쉬프트 블록(630)의 출력 신호들(PIPEOUT_I<0:X>)을 정렬 제어 신호들(PIPE_OUT<0:X>)로서 출력할 수 있다.
다중화부(650)는 선택 신호(SEL)가 리셋(Reset) 된 경우, 제 2 쉬프트 블록(640)의 출력 신호들(PIPEOUT_IB<0:X>)을 정렬 제어 신호들(PIPE_OUT<0:X>)로서 출력할 수 있다.
다중화 제어부(660)는 제 1 타임 도메인 변환 신호(LTCB_I), 제 2 타임 도메인 변환 신호(LTCB_IB), 제 1 분주 클럭 신호(ICLK) 및 제 2 분주 클럭 신호(ICLKB)에 응답하여 선택 신호(SEL)를 생성하도록 구성될 수 있다.
다중화 제어부(660)는 복수의 플립플롭(DFF) 및 SR 래치(661)를 포함할 수 있다.
다중화 제어부(660)는 제 1 타임 도메인 변환 신호(LTCB_I) 및 제 1 분주 클럭 신호(ICLK)에 응답하여 선택 신호(SEL)를 셋 시키고, 제 2 타임 도메인 변환 신호(LTCB_IB) 및 제 2 분주 클럭 신호(ICLKB)에 응답하여 선택 신호(SEL)를 리셋 시킬 수 있다.
도 10에 도시된 바와 같이, 순번 제어부(700)는 합성부(710), 어드레스 래치부(711), 제 1 래치 제어부(720), 제 2 래치 제어부(730), 제 1 파이프 래치(740), 제 2 파이프 래치(750), 쉬프터(760) 및 조합부(770)를 포함할 수 있다.
합성부(710)는 제 1 타임 도메인 변환 신호(LTCB_I)와 제 2 타임 도메인 변환 신호(LTCB_IB)를 합성하여 출력하도록 구성될 수 있다.
어드레스 래치부(711)는 리드 명령(RD)과 함께 제공된 어드레스 신호(SA<0:2>) 중에서 하나를 합성부(710)의 출력에 따라 래치하여 출력 신호(INITVAL)를 생성하도록 구성될 수 있다.
제 1 래치 제어부(720)는 제 1 분주 클럭 신호(ICLK)에 따라 제 1 타임 도메인 변환 신호(LTCB_I)를 래치하여 출력 신호(SETINIT_I)를 생성하도록 구성될 수 있다.
제 2 래치 제어부(730)는 제 2 분주 클럭 신호(ICLKB)에 따라 제 2 타임 도메인 변환 신호(LTCB_IB)를 래치하여 출력 신호(SETINIT_IB)를 생성하도록 구성될 수 있다.
제 1 파이프 래치(740)는 어드레스 래치부(710)의 출력 신호(INITVAL)를 제 1 래치 제어부(720)의 출력 신호(SETINIT_I)에 따라 정렬하여 정렬 신호들(ORDER_I<0:1>)을 생성하도록 구성될 수 있다.
제 2 파이프 래치(750)는 어드레스 래치부(710)의 출력 신호(INITVAL)를 제 2 래치 제어부(730)의 출력 신호(SETINIT_IB)에 따라 정렬하여 정렬 신호들(ORDER_IB<0:1>)을 생성하도록 구성될 수 있다.
쉬프터(760)는 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 응답하여 정렬 신호들(ORDER_I<0:1>, ORDER_IB<0:1>)을 쉬프트시켜 출력하도록 구성될 수 있다.
조합부(770)는 쉬프터(760)의 출력 신호들을 기 설정된 규칙에 맞도록 조합 예를 들어, 두 신호 단위로 번갈아가며 논리합하여 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>)을 생성하도록 구성될 수 있다.
도 11에 도시된 바와 같이, 출력 제어부(800)는 제 1 래치 어레이(810), 제 2 래치 어레이(820), 제 1 합성부(830), 제 2 합성부(840), 제 1 예비 신호 생성부(850), 제 2 예비 신호 생성부(860) 및 출력 인에이블 신호 생성부(870)를 포함할 수 있다.
제 1 래치 어레이(810)는 제 1 분주 클럭 신호(ICLK)에 따라 제 1 타임 도메인 변환 신호(LTCB_I)를 순차적으로 쉬프트시켜 출력 신호들(EV_M2P0b, EV_M1P1b, EV_P0P2b)을 생성하도록 구성될 수 있다.
이때 출력 신호 EV_M2P0b에서 M2는 카스 레이턴시(CL) 기준으로 마이너스(Minus) 2 tCK 차이를 의미하며, P0는 카스 레이턴시 기준으로 플러스(Plus) 0 tCK 차이를 의미할 수 있다.
즉, EV_M2P0b는 CL-2에서 CL+0에 해당하는 펄스 폭을 갖는 신호가 될 수 있다. EV_M1P1b는 CL-1에서 CL+1에 해당하는 펄스 폭을 갖는 신호가 될 수 있다.
다른 예로서, M05는 CL-0.5, M35는 CL-3.5를 정의할 수 있다.
이후의 신호들 또한 상술한 설명과 같은 타이밍을 갖는 신호가 될 수 있으므로 이후의 신호들의 타이밍에 대한 설명은 생략하기로 한다.
제 2 래치 어레이(820)는 제 2 분주 클럭 신호(ICLKB)에 따라 제 2 타임 도메인 변환 신호(LTCB_IB)를 순차적으로 쉬프트시켜 출력 신호들(OD_M2P0b, OD_M1P1b, OD_P0P2b)을 생성하도록 구성될 수 있다.
제 1 합성부(830)는 제 1 래치 어레이(810)의 출력 신호들(EV_M2P0b, EV_M1P1b, EV_P0P2b)을 합성하여 제 1 소스 신호(CKEN_I_M2P2)를 생성하도록 구성될 수 있다.
제 2 합성부(840)는 제 2 래치 어레이(820)의 출력 신호들(OD_M2P0b, OD_M1P1b, OD_P0P2b)을 합성하여 제 2 소스 신호(CKEN_IB_M2P2)를 생성하도록 구성될 수 있다.
제 1 예비 신호 생성부(850)는 제 1 분주 클럭 신호(ICLK), 제 3 분주 클럭 신호(QCLK) 및 제 1 소스 신호(CKEN_I_M2P2)에 응답하여 타이밍 차이를 갖는 예비 신호들을 생성하도록 구성될 수 있다.
제 2 예비 신호 생성부(860)는 제 2 분주 클럭 신호(ICLKB), 제 4 분주 클럭 신호(QCLKB) 및 제 2 소스 신호(CKEN_IB_M2P2)에 응답하여 타이밍 차이를 갖는 예비 신호들을 생성하도록 구성될 수 있다.
출력 인에이블 신호 생성부(870)는 제 1 및 제 2 예비 신호 생성부(850, 860)에서 생성된 예비 신호들의 조합에 따라 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 다중화하여 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)을 생성하도록 구성될 수 있다.
출력 인에이블 신호 생성부(870)는 제 1 및 제 2 예비 신호 생성부(850, 860)에서 생성된 예비 신호들과, 제 1 및 제 2 래치 어레이(810, 820)의 출력 신호들(EV_M2P0b, EV_M1P1b, EV_P0P2b, OD_M2P0b, OD_M1P1b, OD_P0P2b) 중에서 일부의 조합에 따라 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 다중화하여 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)을 생성하도록 구성될 수 있다.
도 12에 도시된 바와 같이, 출력 인에이블 신호 생성부(870)는 복수의 낸드 게이트(ND21 - ND32), 복수의 다중화기(MUX1 - MUX4) 및 복수의 드라이버(DRV1 - DRV4)를 포함할 수 있다.
낸드 게이트들(ND22, ND24, ND26, ND28)은 각각 제 1 예비 신호 생성부(850)에서 생성된 예비 신호들(CKENB_EV_P0P4, CKENB_EV_M1P3, CKENB_EV_P05P45, CKENB_EV_M05P35)과 제 2 예비 신호 생성부(860)에서 생성된 예비 신호들(CKENB_OD_M1P3, CKENB_OD_P0P4, CKENB_OD_M05P35, CKENB_OD_P05P45) 중에서 하나씩을 연산하여 출력한다.
낸드 게이트들(ND21, ND23, ND25, ND27)은 각각 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)와 낸드 게이트들(ND22, ND24, ND26, ND28)의 출력 각각을 연산하여 출력한다.
다중화기(MUX1)는 낸드 게이트들(ND21, ND23)의 출력 중 하나를 제어 신호(EV_ODB_ICLK)에 따라 선택하여 출력한다.
다중화기(MUX2)는 낸드 게이트들(ND21, ND23)의 출력을 제어 신호(EV_ODB_ICLK)에 따라 선택하여 출력한다.
다중화기(MUX3)는 낸드 게이트들(ND25, ND27)의 출력을 제어 신호(EV_ODB_QCLK)에 따라 선택하여 출력한다.
다중화기(MUX1 - MUX4)는 낸드 게이트들(ND25, ND27)의 출력을 제어 신호(EV_ODB_QCLK)에 따라 선택하여 출력한다.
복수의 드라이버(DRV1 - DRV4)는 복수의 다중화기(MUX1 - MUX4)의 출력을 드라이빙하여 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)로서 출력한다.
낸드 게이트들(ND29, ND30)은 SR 래치로서 동작하여 제 1 및 제 2 래치 어레이(810, 820)의 출력 신호들(EV_M1P1b, OD_M1P1b)에 따라 제어 신호(EV_ODB_ICLK)를 생성한다.
낸드 게이트들(ND31, ND32)은 SR 래치로서 동작하여 제 1 및 제 2 예비 신호 생성부(850, 860)에서 생성된 예비 신호들(EV_M05P15b, OD_M05P15b)에 따라 제어 신호(EV_ODB_QCLK)를 생성한다.
도 13을 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)의 리드 동작을 설명하면 다음과 같다.
리드 명령(RD)이 순차적으로 RD0, RD1과 같이 입력된 것으로 가정한다.
리드 명령들 RD0, RD1이 제 1 분주 클럭 신호(ICLK)의 라이징 엣지를 기준으로 입력되었는지, 제 1 분주 클럭 신호(ICLK)의 폴링 엣지 즉, 제 2 분주 클럭 신호(ICLKB)의 라이징 엣지를 기준으로 입력되었는지에 따라 제 1 타임 도메인 변환 신호(LTCB_I) 또는 제 2 타임 도메인 변환 신호(LTCB_IB)가 선택적으로 생성된다.
리드 명령들 RD0, RD1에 따라 제 2 타임 도메인 변환 신호(LTCB_IB)와 제 1 타임 도메인 변환 신호(LTCB_I)가 각각 정해진 타이밍에 생성된다.
제 2 타임 도메인 변환 신호(LTCB_IB)와 제 1 타임 도메인 변환 신호(LTCB_I)에 해당하는 정렬 제어 신호들(PIPE_OUT)이 생성된다.
제 2 타임 도메인 변환 신호(LTCB_IB)와 제 1 타임 도메인 변환 신호(LTCB_I)에 해당하는 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>)이 생성된다.
정렬 제어 신호들(PIPE_OUT)과 순번 제어 신호들(ORDER04<0:1>, ORDER15<0:1>, ORDER26<0:1>, ORDER37<0:1>)에 따라 정렬 데이터(D04, D15, D26, D37)가 생성된다.
제 2 타임 도메인 변환 신호(LTCB_IB)와 제 1 타임 도메인 변환 신호(LTCB_I)에 따라 출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)이 생성된다.
출력 인에이블 신호들(ICLKDO, ICLKBDO, QCLKDO, QCLKBDO)에 따라 정렬 데이터(D04, D15, D26, D37)가 반도체 장치(100) 외부로 출력된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 외부 클럭 신호에 응답하여 생성한 지연 고정 클럭 신호를 분주하여 복수의 분주된 지연 고정 클럭 신호를 생성하도록 구성된 지연 고정 루프;
    리드 명령, 상기 복수의 분주된 지연 고정 클럭 신호 중에서 제 1 분주 클럭 신호와 제 2 분주 클럭 신호 및 컬럼 타이밍 신호에 응답하여 제 1 및 제 2 타임 도메인 변환 신호를 생성하도록 구성된 도메인 변환부;
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 리드 동작 제어 신호들을 생성하도록 구성된 리드 동작 제어부; 및
    상기 리드 명령과 상기 리드 동작 제어 신호들에 응답하여 데이터를 반도체 장치 외부로 출력하도록 구성된 리드 패스를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 타이밍 신호는 카스 레이턴시(CAS Latency) 신호를 기준으로 생성되는 신호인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도메인 변환부는
    상기 리드 명령이 상기 제 1 분주 클럭 신호와 상기 제 2 분주 클럭 신호 중에서 어느 신호에 매칭되는지 판단하여 상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 어느 하나만을 활성화시키도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 도메인 변환부는
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호에 상기 리드 명령을 기준으로 상기 컬럼 타이밍 신호에 해당하는 레이턴시를 적용하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 도메인 변환부는
    쉬프트 제어 신호 및 상기 제 1 분주 클럭 신호에 응답하여 상기 리드 명령을 쉬프트시켜 제 1 예비 신호를 생성하도록 구성되는 제 1 쉬프트 패스,
    상기 쉬프트 제어 신호 및 상기 제 2 분주 클럭 신호에 응답하여 상기 리드 명령을 쉬프트시켜 제 2 예비 신호를 생성하도록 구성되는 제 1 쉬프트 패스,
    상기 컬럼 타이밍 신호 중에서 어느 하나의 신호 비트를 제외한 나머지 신호 비트들을 디코딩하여 상기 쉬프트 제어 신호를 생성하도록 구성되는 디코더, 및
    상기 제 1 예비 신호, 상기 제 2 예비 신호 및 상기 어느 하나의 신호 비트에 응답하여 상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 어느 하나를 활성화시키도록 구성되는 신호 생성부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 리드 동작 제어부는
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 제 1 및 제 2 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 하나로서 정렬 제어 신호들을 생성하도록 구성되는 정렬 제어부, 및
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 다른 하나로서 출력 인에이블 신호들을 생성하도록 구성되는 출력 제어부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 정렬 제어부는
    상기 제 1 타임 도메인 변환 신호와 상기 제 2 타임 도메인 변환 신호를 합성하여 출력하도록 구성된 합성부,
    상기 합성부의 출력 신호를 카운트하여 카운트 신호를 생성하도록 구성된 쉬프트 레지스터,
    상기 카운트 신호의 각 신호 비트를 상기 제 1 분주 클럭 신호로 래치하여 출력 신호들을 생성하도록 구성된 제 1 쉬프트 블록,
    상기 카운트 신호의 각 신호 비트를 상기 제 2 분주 클럭 신호로 래치하여 출력 신호들을 생성하도록 구성된 제 2 쉬프트 블록,
    선택 신호에 응답하여 상기 제 1 쉬프트 블록의 출력 신호들 또는 상기 제 2 쉬프트 블록의 출력 신호들을 상기 정렬 제어 신호들로서 출력하도록 구성된 다중화부, 및
    상기 제 1 타임 도메인 변환 신호, 상기 제 2 타임 도메인 변환 신호, 상기 제 1 분주 클럭 신호 및 상기 제 2 분주 클럭 신호에 응답하여 상기 선택 신호를 생성하도록 구성된 다중화 제어부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 다중화 제어부는
    상기 제 1 타임 도메인 변환 신호 및 상기 제 1 분주 클럭 신호에 응답하여 상기 선택 신호를 셋(set) 시키고, 상기 제 2 타임 도메인 변환 신호 및 상기 제 2 분주 클럭 신호에 응답하여 상기 선택 신호를 리셋(reset) 시키도록 구성되는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 출력 제어부는
    상기 제 1 분주 클럭 신호에 따라 상기 제 1 타임 도메인 변환 신호를 순차적으로 쉬프트시켜 출력 신호들을 생성하도록 구성된 제 1 래치 어레이,
    상기 제 2 분주 클럭 신호에 따라 상기 제 2 타임 도메인 변환 신호를 순차적으로 쉬프트시켜 출력 신호들을 생성하도록 구성된 제 2 래치 어레이,
    상기 제 1 래치 어레이의 출력 신호들을 합성하여 제 1 소스 신호를 생성하도록 구성된 제 1 합성부,
    상기 제 2 래치 어레이의 출력 신호들을 합성하여 제 2 소스 신호를 생성하도록 구성된 제 2 합성부,
    상기 복수의 분주 클럭 신호 중에서 일부 및 상기 제 1 소스 신호에 응답하여 타이밍 차이를 갖는 예비 신호들을 생성하도록 구성된 제 1 예비 신호 생성부,
    상기 복수의 분주 클럭 신호 중에서 나머지 및 상기 제 2 소스 신호에 응답하여 타이밍 차이를 갖는 예비 신호들을 생성하도록 구성된 제 2 예비 신호 생성부, 및
    상기 제 1 예비 신호 생성부에서 생성된 예비 신호들과 상기 제 2 예비 신호 생성부에서 생성된 예비 신호들의 조합에 따라 상기 복수의 분주 클럭 신호를 다중화하여 상기 출력 인에이블 신호들을 생성하도록 구성된 출력 인에이블 신호 생성부를 포함하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 리드 동작 제어부는
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 다른 하나로서 순번 제어 신호들을 생성하도록 구성되는 순번 제어부를 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 리드 패스는
    복수의 패드를 포함하는 데이터 출력부,
    정렬 데이터를 상기 리드 동작 제어 신호들 중에서 일부에 응답하여 상기 데이터 출력부로 출력하도록 구성되는 송신부,
    기 저장된 데이터를 상기 리드 명령에 응답하여 출력하도록 구성되는 코어 블록, 및
    상기 코어 블록에서 출력된 데이터를 상기 리드 동작 제어 신호들 중에서 나머지에 응답하여 정렬함으로써 상기 정렬 데이터를 생성하도록 구성되는 데이터 정렬부를 포함하는 반도체 장치.
  12. 리드 명령과 리드 동작 제어 신호들에 응답하여 데이터를 반도체 장치 외부로 출력하도록 구성된 리드 패스를 포함하며,
    상기 리드 명령이 복수의 분주 클럭 신호 중에서 어느 신호에 매칭되는지 판단하여 상기 리드 동작 제어 신호들의 타이밍을 조정하도록 구성되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 복수의 분주 클럭 신호는 외부 클럭 신호에 따라 생성된 지연 고정 클럭 신호를 분주하여 생성된 내부 신호인 반도체 장치.
  14. 제 12 항에 있어서,
    상기 반도체 장치는
    상기 리드 명령, 상기 복수의 분주 클럭 신호 중에서 제 1 분주 클럭 신호와 제 2 분주 클럭 신호 및 컬럼 타이밍 신호에 응답하여 제 1 및 제 2 타임 도메인 변환 신호를 생성하도록 구성된 도메인 변환부, 및
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들을 생성하도록 구성된 리드 동작 제어부를 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 컬럼 타이밍 신호는 카스 레이턴시(CAS Latency) 신호를 기준으로 생성되는 신호인 반도체 장치.
  16. 제 14 항에 있어서,
    상기 도메인 변환부는
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호에 상기 리드 명령을 기준으로 상기 컬럼 타이밍 신호에 해당하는 레이턴시를 적용하도록 구성되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 도메인 변환부는
    쉬프트 제어 신호 및 상기 제 1 분주 클럭 신호에 응답하여 상기 리드 명령을 쉬프트시켜 제 1 예비 신호를 생성하도록 구성되는 제 1 쉬프트 패스,
    상기 쉬프트 제어 신호 및 상기 제 2 분주 클럭 신호에 응답하여 상기 리드 명령을 쉬프트시켜 제 2 예비 신호를 생성하도록 구성되는 제 1 쉬프트 패스,
    상기 컬럼 타이밍 신호 중에서 어느 하나의 신호 비트를 제외한 나머지 신호 비트들을 디코딩하여 상기 쉬프트 제어 신호를 생성하도록 구성되는 디코더, 및
    상기 제 1 예비 신호, 상기 제 2 예비 신호 및 상기 어느 하나의 신호 비트에 응답하여 상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 어느 하나를 활성화시키도록 구성되는 신호 생성부를 포함하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 리드 동작 제어부는
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 제 1 및 제 2 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 하나로서 정렬 제어 신호들을 생성하도록 구성되는 정렬 제어부,
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 다른 하나로서 순번 제어 신호들을 생성하도록 구성되는 순번 제어부, 및
    상기 제 1 및 제 2 타임 도메인 변환 신호 중에서 활성화된 신호와 상기 복수의 분주 클럭 신호에 응답하여 상기 리드 동작 제어 신호들 중의 나머지로서 출력 인에이블 신호들을 생성하도록 구성되는 출력 제어부를 포함하는 반도체 장치.
  19. 제 12 항에 있어서,
    상기 리드 패스는
    복수의 패드를 포함하는 데이터 출력부,
    정렬 데이터를 상기 리드 동작 제어 신호들 중에서 일부에 응답하여 상기 데이터 출력부로 출력하도록 구성되는 송신부,
    기 저장된 데이터를 상기 리드 명령에 응답하여 출력하도록 구성되는 코어 블록, 및
    상기 코어 블록에서 출력된 데이터를 상기 리드 동작 제어 신호들 중에서 나머지에 응답하여 정렬함으로써 상기 정렬 데이터를 생성하도록 구성되는 데이터 정렬부를 포함하는 반도체 장치.
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