KR102549622B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 상기 반도체 패키지는, 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부, 제1 신호와 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부, 제1 마스터-슬레이브 상태부에 제1 초기화 신호를 제공하는 제1 초기화 모듈, 상기제2 마스터-슬레이브 상태부에 제2 초기화 신호를 제공하는 제2 초기화 모듈, 및 제2 마스터-슬레이브 상태부와 연결되고, 제2 마스터-슬레이브 상태부에 제2 신호를 제공하는 제1 마스터-슬레이브 결정부를 포함하고, 제1 마스터-슬레이브 상태부는 제1 초기화 모듈로부터 제1 초기화 신호를 수신하면 제1 신호를 저장하고, 제2 마스터-슬레이브 상태부는 제2 초기화 모듈로부터 제2 초기화 신호를 수신하면 제1 신호를 저장하고, 제1 마스터-슬레이브 상태부에 제1 신호와 제2 신호 중 어느 하나를 저장될 때, 제1 마스터-슬레이브 상태부에 저장되는 신호는 제2 마스터-슬레이브 상태부에 저장되는 신호와 관계없이 독립적으로 결정된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 조금 더 구체적으로, 본 발명은 스루 실리콘 비아를 포함하는 반도체 패키지로서, 마스터 칩(master chip)과 슬레이브 칩(slave chip)을 구별하는 초기화 모듈, 마스터-슬레이브 상태부, 및 마스터-슬레이브 결정부가 포함된 반도체 패키지에 관한 것이다.
고용량 메모리 시스템을 구현하기 위해, 여러 개의 메모리 칩을 하나의 패키지로 구성하는 멀티 칩 패키지(MCP: Multi Chip Package) 기술이 널리 사용되고 있다.
이러한 멀티 칩 패키지 환경의 경우, 여러 개의 메모리 칩을 개별적으로 와이어링(wiring)하는, 본딩 와이어링(bonding wiring) 기술이 사용되고 있으나, 본딩 와이어링 기술은 고속 입출력 동작에 제약이 있을 수 있다.
이러한 문제를 해결하기 위하여, 최근 스루 실리콘 비아(TSV: Through Silicon Via) 기술이 사용되고 있으며, 이는 적층된 집 각각을 외부와 연결하는 방식이 아니라, 외부와 연결되는 마스터 칩(master chip)과, 외부와 연결되지 않고 마스터 칩 상에 적층되는 슬레이브 칩(slave chip)으로 구성된다.
전술한 바와 같이, 스루 실리콘 비아 기술을 이용한 멀티 칩 패키지에서, 마스터 칩만 외부와 연결되므로, 마스터 칩과 슬레이브 칩은 서로 다른 제어가 필요하다. 그러나, 마스터 칩과 슬레이브 칩은 서로 포함하고 있는 구성요소가 실질적으로 동일하므로, 특정 구성요소의 유무에 따라 마스터 칩과 슬레이브 칩을 구별하기는 어려울 것이다. 따라서, 마스터 칩과 슬레이브 칩의 구분을 위한 특정 과정이 필요할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 소비 전력이 감소된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 레이턴시(latency)가 감소된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부, 제1 신호와 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부, 제1 마스터-슬레이브 상태부에 제1 초기화 신호를 제공하는 제1 초기화 모듈, 상기제2 마스터-슬레이브 상태부에 제2 초기화 신호를 제공하는 제2 초기화 모듈, 및 제2 마스터-슬레이브 상태부와 연결되고, 제2 마스터-슬레이브 상태부에 제2 신호를 제공하는 제1 마스터-슬레이브 결정부를 포함하고, 제1 마스터-슬레이브 상태부는 제1 초기화 모듈로부터 제1 초기화 신호를 수신하면 제1 신호를 저장하고, 제2 마스터-슬레이브 상태부는 제2 초기화 모듈로부터 제2 초기화 신호를 수신하면 제1 신호를 저장하고, 제1 마스터-슬레이브 상태부에 제1 신호와 제2 신호 중 어느 하나를 저장될 때, 제1 마스터-슬레이브 상태부에 저장되는 신호는 제2 마스터-슬레이브 상태부에 저장되는 신호와 관계없이 독립적으로 결정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 칩과 제1 칩 아래에 배치되는 제2 칩을 포함하는 반도체 패키지로서, 제1 칩은, 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부, 및 제1 마스터-슬레이브 상태부를 초기화하는 제1 초기화 모듈을 포함하고, 제2 칩은, 제1 신호와 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부, 제2 마스터-슬레이브 상태부를 초기화하는 제2 초기화 모듈, 및 제1 마스터-슬레이브 상태부와 연결되고, 제1 마스터-슬레이브 상태부에 저장된 신호를 수신하고, 제1 마스터-슬레이브 상태부에서 수신된 신호를 반전하여 제1 마스터-슬레이브 상태부에 제공하는 제2 마스터-슬레이브 결정부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 칩과 제1 칩 상에 배치되는 제2 칩을 포함하는 반도체 패키지로서, 제1 칩은, 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부, 수신되는 신호를 반전하여 제공하는 제1 마스터-슬레이브 결정부, 데이터가 저장되는 제1 입력 버퍼, 데이터를 처리하는 제1 내부 회로, 및 제1 입력 버퍼와 제1 내부 회로의 연결을 제어하는 제1 스위치를 포함하고, 제2 칩은, 제1 신호와 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부, 데이터가 저장되는 제2 입력 버퍼, 데이터를 처리하는 제2 내부 회로, 제2 입력 버퍼와 제2 내부 회로의 연결을 제어하는 제2 스위치, 및 제1 입력 버퍼와 제2 내부 회로의 연결을 제어하는 제3 스위치를 포함하고, 상기 제1 마스터-슬레이브 결정부는 상기 제2 마스터-슬레이브 상태부와 연결되고, 상기 제2 마스터-슬레이브 상태부에서 상기 제1 신호를 수신하고, 상기 제2 신호를 상기 제2 마스터-슬레이브 상태부에 제공하고, 제1 스위치는 제1 마스터-슬레이브 상태부에 저장된 신호에 의해 제어되고, 제2 및 제3 스위치는 제2 마스터-슬레이브 상태부에 저장된 신호에 의해 제어된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 반도체 패키지의 동작 과정을 설명하기 위한 예시적인 순서도이다.
도 3은 몇몇 실시예에 따른 반도체 패키지의 동작 과정을 설명하기 위한 예시적인 도면이다.
도 4는 몇몇 실시예에 따른 제1 마스터-슬레이브 상태 신호가 결정되는 과정을 설명하기 위한 예시적인 도면이다.
도 5는 몇몇 실시예에 따른 제2 및 제3 마스터-슬레이브 상태 신호가 결정되는 과정을 설명하기 위한 예시적인 도면이다.
도 6은 다른 몇몇 실시예에 따른 반도체 패키지의 동작 과정을 설명하기 위한 예시적인 도면이다.
도 7 내지 도 9는 몇몇 실시예에 따른 제1 내지 제3 마스터-슬레이브 상태 신호를 반도체 패키지에 적용하는 적용예를 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 반도체 패키지(1000)를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 패키지 기판(100), 제1 칩(110), 제2 칩(210), 제3 칩(310), 제1 내지 제3 범프(B1~B3, bump), 및 패키지 볼(PKGB, Pakage Ball)을 포함할 수 있다.
몇몇 실시예에 따르면, 제1 내지 제3 칩(110, 210, 310)은 패키지 기판(100) 상에 순차적으로 배치될 수 있다. 예를 들어, 제1 칩(110)은 패키지 기판(100) 상에 배치될 수 있다. 또한, 제2 칩(210)은 제1 칩(110) 상에 배치될 수 있다. 또한, 제3 칩(310)은 제2 칩(210) 상에 배치될 수 있다. 패키지 기판(100)과 제1 칩(110)은 제1 범프(B1)에 의해 연결될 수 있다. 제1 칩(110)은 제2 범프(B2)에 의해 제2 칩(210)과 연결될 수 있다. 제2 칩(210)은 제3 범프(B3)에 의해 제3 칩(310)과 연결될 수 있다. 자세한 설명은 후술한다.
제1 내지 제3 칩(110, 210, 310)에 포함된 구성요소는 실질적으로 동일할 수 있다. 구성요소들이 "실질적으로 동일"하다는 것은 각 구성요소들의 모양, 형태, 기능 및 위치 등이 동일한 것을 의미하며, 이는 제조 공정상의 문제로 인해 발생되는 공정 오차 또는 제조 오차를 포함하는 의미이다.
제1 칩(110)은 제1 마스터-슬레이브 상태부(111, MSS), 제1 초기화 모듈(112, INT), 제1 마스터-슬레이브 결정부(113, MSD), 제1 패드(114, PAD), 및 제1 스루 실리콘 비아(115, TSV)를 포함할 수 있다.
제1 마스터-슬레이브 상태부(111)는 제1 마스터-슬레이브 상태 신호(MS STATUS_1)를 제1 칩(110) 내부의 다른 구성요소에 제공할 수 있다. 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 특정 시점(예를 들어, 도 3의 제2 시점(Ts)) 이후 제1 마스터-슬레이브 상태부(111)에 저장된 신호일 수 있다. 제1 마스터-슬레이브 상태부(111)는, 예를 들어, 래치 회로(latch circuit)를 포함할 수 있다.
제1 초기화 모듈(112)은 제1 마스터-슬레이브 상태부(111)와 연결될 수 있다. 제1 초기화 모듈(112)은 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 예를 들어, 제1 초기화 모듈(112)은 제1 마스터-슬레이브 상태부(111)에 제1 초기화 신호를 제공하여 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 초기화된 제1 마스터-슬레이브 상태부(111)에 저장된 신호는, 예를 들어, 제1 레벨의 제1 신호일 수 있다. 다시 말해서, 제1 초기화 모듈(112)이 제1 마스터-슬레이브 상태부(111)를 초기화하면, 제1 마스터-슬레이브 상태부(111)는 제1 레벨의 제1 신호를 저장할 수 있다. 예를 들어, 제1 레벨은 로직 레벨 로우(logic level low, 0) 또는 로직 레벨 하이(logic level high, 1)일 수 있다.
몇몇 실시예에서, 제1 초기화 모듈(112)은 제1 칩(110)에 제공되는 전력이 미리 정한 제1 전력 레벨(도 3의 L1)에 도달하는 경우, 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 예를 들어, 제1 초기화 모듈(112)은 전력 레벨 감지 장치(PLD device: Power Level Detect device)일 수 있다.
다시 말해서, 미리 정한 제1 전력 레벨(도 3의 L1) 이상의 전력이 제1 칩(110)에 제공되면, 제1 초기화 모듈(112)은 제1 마스터-슬레이브 상태부(111)가 제1 레벨의 제1 신호를 저장하도록 초기화할 수 있다.
제1 마스터-슬레이브 결정부(113)는 수신되는 신호를 반전할 수 있다. 또한, 제1 마스터-슬레이브 결정부(113)는 반전된 신호를 다른 구성요소로 제공할 수 있다. 예를 들어, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에서 신호를 수신할 수 있다. 또한, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에 반전된 신호를 제공할 수 있다. 몇몇 실시예에서, 반전된 신호는 제2 레벨의 제2 신호일 수 있다. 예를 들어, 제2 레벨은 로직 레벨 하이(logic level high, 1) 또는 로직 레벨 로우(logic level low, 0)일 수 있다. 예를 들어, 제1 마스터-슬레이브 결정부(113)는 인버터(inverter)를 포함할 수 있다.
몇몇 실시예에서, 제1 마스터-슬레이브 상태부(111)와 제1 마스터-슬레이브 결정부(113)는 디지털 회로로 구현될 수 있다. 그러므로, 몇몇 실시예에 따른 반도체 패키지(1000)는 소비 전력이 상대적으로 낮고, 동작 레이턴시(latency)가 작을 수 있다.
제1 칩(110)은 패키지 기판(100)과 연결될 수 있다. 예를 들어, 제1 칩(110)은 제1 범프(B1)를 통해 패키지 기판(100)과 연결될 수 있다. 제1 마스터-슬레이브 상태부(111)는 제1 패드(114)와 연결될 수 있다. 또한, 제1 마스터-슬레이브 결정부(113)는 제1 스루 실리콘 비아(115)와 연결될 수 있다.
제2 칩(210)은 제2 마스터-슬레이브 상태부(211, MSS), 제2 초기화 모듈(212, INT), 제2 마스터-슬레이브 결정부(213, MSD), 제2 패드(214, PAD), 및 제2 스루 실리콘 비아(215, TSV)를 포함할 수 있다. 전술한 바와 같이, 제2 칩(210)에 포함된 구성요소는 제1 칩(110)에 포함된 구성요소와 실질적으로 동일하므로, 중복되는 설명은 생략하거나 간단히 설명한다.
제2 마스터-슬레이브 상태부(211)는 제2 마스터-슬레이브 상태 신호(MS STATUS_2)를 제2 칩(210) 내부의 다른 구성요소에 제공할 수 있다.
제2 초기화 모듈(212)은 제2 마스터-슬레이브 상태부(211)와 연결될 수 있다. 몇몇 실시예에서, 미리 정한 제1 전력 레벨(도 3의 L1) 이상의 전력이 제2 칩(210)에 제공되면, 제2 초기화 모듈(212)은 제2 마스터-슬레이브 상태부(211)를 제1 레벨의 제1 신호를 저장하도록 초기화할 수 있다.
제2 마스터-슬레이브 결정부(213)는 수신되는 신호를 반전할 수 있다. 또한, 제2 마스터-슬레이브 결정부(213)는 반전된 신호를 다른 구성요소로 제공할 수 있다.
제2 마스터-슬레이브 상태부(211)는 제2 패드(214)와 연결될 수 있다. 또한, 제2 마스터-슬레이브 결정부(213)는 제2 스루 실리콘 비아(215)와 연결될 수 있다. 제2 칩(210)은 제2 범프(B2)를 통해 제1 칩(110)과 연결될 수 있다. 예를 들어, 제1 칩(110)에 포함된 제1 스루 실리콘 비아(115)는 제2 범프(B2)에 연결될 수 있다. 또한, 제2 칩(210)에 포함된 제2 패드(214)는 제2 범프(B2)에 연결될 수 있다. 그러므로, 제1 스루 실리콘 비아(115)와 제2 패드(214)가 제2 범프(B2)에 각각 연결됨으로써, 제1 칩(110)과 제2 칩(210)은 서로 연결될 수 있다. 결국, 제1 마스터-슬레이브 결정부(113)는 제1 스루 실리콘 비아(115), 제2 범프(B2), 및 제2 패드(214)를 통해, 제2 마스터-슬레이브 상태부(211)와 연결될 수 있다.
몇몇 실시예에서, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에서 신호를 수신하고, 이를 반전하여 제2 마스터-슬레이브 상태부(211)로 제공할 수 있다. 예를 들어, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에 저장된 제1 레벨의 제1 신호를 제2 패드(214), 제2 범프(B2), 및 제1 스루 실리콘 비아(115)를 통해 수신할 수 있다. 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에서 수신한 제1 레벨의 제1 신호를 반전하여 제2 레벨의 제2 신호를 생성할 수 있다. 제1 마스터-슬레이브 결정부(113)가 생성한 제2 레벨의 제2 신호는 제1 스루 실리콘 비아(115), 제2 범프(B2), 및 제2 패드(214)를 통해 제2 마스터-슬레이브 상태부(211)에 제공될 수 있다.
제3 칩(310)은 제3 마스터-슬레이브 상태부(311, MSS), 제3 초기화 모듈(312, INT), 제3 마스터-슬레이브 결정부(313, MSD), 제3 패드(314, PAD), 및 제3 스루 실리콘 비아(315, TSV)를 포함할 수 있다. 전술한 바와 같이, 제3 칩(310)에 포함된 구성요소는 제1 칩(110)에 포함된 구성요소와 실질적으로 동일하므로, 중복되는 설명은 생략하거나 간단히 설명한다.
제3 마스터-슬레이브 상태부(311)는 제3 마스터-슬레이브 상태 신호(MS STATUS_3)를 제3 칩(310) 내부의 다른 구성요소에 제공할 수 있다.
제3 초기화 모듈(312)은 제3 마스터-슬레이브 상태부(311)와 연결될 수 있다. 몇몇 실시예에서, 미리 정한 제1 전력 레벨(도 3의 L1) 이상의 전력이 제3 칩(310)에 제공되면, 제3 초기화 모듈(312)은 제3 마스터-슬레이브 상태부(311)를 제1 레벨의 제1 신호를 저장하도록 초기화할 수 있다.
제1 내지 제3 초기화 모듈(112, 212, 312)은 각각 독립적으로 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)를 초기화할 수 있다. 다시 말해서, 제1 초기화 모듈(112)은, 제2 초기화 모듈(212) 또는 제3 초기화 모듈(312)의 동작 여부에 관계없이, 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 즉, 제1 초기화 모듈(112)은 제2 칩(210)과 제3 칩(310)에 전력이 수신되지 않더라도, 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 제2 및 제3 초기화 모듈(212, 312) 역시 다른 초기화 모듈의 동작 여부 등에 관계없이 각각 제2 및 제3 마스터-슬레이브 상태부(211, 311)를 초기화할 수 있다. 제1 내지 제3 초기화 모듈(112, 212, 312)이 각각 독립적으로 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)를 초기화하기 때문에, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 병렬적으로 초기화될 수 있다. 다시 말해서, 외부로부터 제1 내지 제3 칩(110, 210, 310)에 전력이 제공되면, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 실질적으로 동시에 초기화될 수 있다. 본 명세서에서 "실질적으로 동시에"는 동작 오차 및 측정 오차를 포함하는 의미이다. 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)의 초기화는 병렬적으로 수행될 수 있으므로, 반도체 패키지(1000)의 동작 레이턴시(latency)는 감소될 수 있다.
제3 마스터-슬레이브 결정부(313)는 수신되는 신호를 반전할 수 있다. 또한, 제3 마스터-슬레이브 결정부(313)는 반전된 신호를 다른 구성요소로 제공할 수 있다.
제3 마스터-슬레이브 상태부(311)는 제3 패드(314)와 연결될 수 있다. 또한, 제3 마스터-슬레이브 결정부(313)는 제3 스루 실리콘 비아(315)와 연결될 수 있다.
제3 칩(310)은 제3 범프(B3)를 통해 제2 칩(210)과 연결될 수 있다. 제2 칩(210)과 제3 칩(310)의 연결관계는 제1 칩(110)과 제2 칩(210)의 연결관계와 유사한 바, 중복되는 내용은 생략하거나 간단히 설명한다. 제2 마스터-슬레이브 결정부(213)는 제2 스루 실리콘 비아(215)와 연결될 수 있다. 또한, 제3 마스터-슬레이브 상태부(311)는 제3 패드(314)와 연결될 수 있다. 따라서, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)와 연결될 수 있다. 몇몇 실시예에서, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에서 신호를 수신하고, 이를 반전하여 제3 마스터-슬레이브 상태부(311)로 제공할 수 있다.
몇몇 실시예에서, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)에 저장되는 신호는 각각 독립적으로 결정될 수 있다. 예를 들어, 제1 마스터-슬레이브 상태부(111)는, 제2 및 제3 초기화 모듈(212, 312)의 동작 여부나 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호에 관계 없이 초기화될 수 있다. 또한, 예를 들어, 제1 마스터-슬레이브 결정부(113)가 제2 마스터-슬레이브 상태부(211)에서 신호를 수신하는 것은, 제2 마스터-슬레이브 결정부(213)의 동작 여부나 제1 및 제3 마스터-슬레이브 상태부(111, 311)에 저장된 신호와는 관계없이 독립적으로 수행될 수 있다. 또한, 예를 들어, 제1 마스터-슬레이브 결정부(113)가 제2 마스터-슬레이브 상태부(211)에 반전된 신호를 제공하는 것은, 제2 마스터-슬레이브 결정부(213)의 동작 여부나 제1 및 제3 마스터-슬레이브 상태부(111, 311)에 저장된 신호와는 관계없이 독립적으로 수행될 수 있다. 그러므로, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)에 저장되는 신호는 병렬적으로, 즉 실질적으로 동시에 결정될 수 있다. 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)에 저장되는 신호는 병렬적으로 결정되기 때문에, 반도체 패키지(1000)의 레이턴시(latency)는 감소될 수 있다.
패키지 기판(100)은 외부와 연결될 수 있다. 예를 들어, 패키지 기판(100)은 패키지 볼(PKGB)을 통해 외부와 연결될 수 있다. 몇몇 실시예에 따르면, 외부로부터 특정 신호가 패키지 볼(PKGB)에 제공될 수 있다. 또한, 패키지 볼(PKGB)에 제공된 특정 신호는 패키지 기판(100)에 제공될 수 있다.
도 2는 몇몇 실시예에 따른 반도체 패키지(1000)의 동작 과정을 설명하기 위한 예시적인 순서도이다. 도 3은 몇몇 실시예에 따른 반도체 패키지(1000)의 동작 과정을 설명하기 위한 예시적인 도면이다.
도 1 내지 도 3을 참조하면, 외부로부터 전력이 반도체 패키지(1000)에 공급될 수 있다(S210). 반도체 패키지(1000)가 전력을 수신하면, 제1 내지 제3 칩(110, 210, 310) 각각에 전력이 제공될 수 있다.
제1 내지 제3 초기화 모듈(112, 212, 312)은 각각 독립적으로 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)를 초기화할 수 있다(S220). 예를 들어, 외부에서 제1 내지 제3 칩(110, 210, 310)에 공급되는 전력이 제1 전력 레벨(L1) 이상에 도달하면, 제1 내지 제3 초기화 모듈(112, 212, 312)은 각각 독립적으로 제1 내지 제3 초기화 신호를 생성할 수 있다. 제1 내지 제3 초기화 신호는 각각 독립적으로 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)에 제공될 수 있다. 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 각각 제1 내지 제3 초기화 신호를 수신하면, 각각 독립적으로 제1 레벨의 제1 신호를 저장할 수 있다. 다시 말해서, 제1 마스터-슬레이브 상태부(111)는 제1 초기화 신호를 수신하는 경우, 제1 레벨의 제1 신호를 저장할 수 있다. 또한, 이와 독립적으로 제2 마스터-슬레이브 상태부(211)는 제2 초기화 신호를 수신하는 경우, 제1 레벨의 제1 신호를 저장할 수 있다. 마찬가지로, 이들과는 독립적으로, 제3 마스터-슬레이브 상태부(311)는 제3 초기화 신호를 수신하는 경우, 제1 레벨의 제1 신호를 저장할 수 있다. 예를 들어, 제1 레벨은 로직 레벨 로우(logic level low, 0)일 수 있다. 몇몇 실시예에서, 제1 내지 제3 초기화 신호는 서로 실질적으로 동일할 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에 따르면, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 각각 초기화되는 제1 시점(Ti) 이전까지 언노운(unknown) 상태 또는 디스에이블(disable) 상태일 수 있다.
도 3은 제1 내지 제3 초기화 모듈(112, 212, 312)이 각각 제1 내지 제3 초기화 신호를 생성함과 동시에 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)가 초기화되는 것으로 도시되나, 이는 설명의 편의를 위한 것이며, 실시예들이 이에 제한되지 않는다.
또한, 비록 도 3은 제1 내지 제3 초기화 신호를 펄스 신호(pulse signal)의 형태로 도시하나, 실시예들이 이에 제한되지 않는다. 예를 들어, 제1 내지 제3 초기화 신호는 스텝 신호(step signal)일 수 있고, 다른 형태의 신호일 수 있다.
또한, 몇몇 실시예에 따르면, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 각각 제1 내지 제3 초기화 신호를 수신하면, 미리 정한 제1 레벨의 제1 신호를 각각 저장하는 것으로 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)를 초기화할 수 있을 것이다.
제1 및 제2 마스터-슬레이브 결정부(113, 213)는 각각 초기화된 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호를 독립적으로 수신할 수 있다(S230). 다시 말해서, 제1 마스터-슬레이브 결정부(113)는 초기화된 제2 마스터-슬레이브 상태부(211)에 저장된 신호를 수신할 수 있다. 예를 들어, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에 저장된 제1 레벨의 제1 신호를 수신할 수 있다. 또한, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에 저장된 신호를 수신할 수 있다. 예를 들어, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에 저장된 제1 레벨의 제1 신호를 수신할 수 있다.
비록 도 3은 제2 및 제3 마스터-슬레이브 상태부(211, 311)가 초기화되는 제1 시점(Ti)과, 제1 및 제2 마스터-슬레이브 결정부(113, 213)가 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호를 수신하는 제1 시점(Ti)이 동일한 것으로 도시하였으나, 이는 설명의 편의를 위한 것일뿐 실시예들이 이에 제한되지 않는다. 예를 들어, 제2 및 제3 마스터-슬레이브 상태부(211, 311)가 초기화되는 시점과 제1 및 제2 마스터-슬레이브 결정부(113, 213)가 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호를 수신하는 시점은 일부 차이가 있을 수 있다.
제1 및 제2 마스터-슬레이브 결정부(113, 213)는 각각 수신한 신호를 반전할 수 있다(S240). 다시 말해서, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에서 수신한 신호를 반전할 수 있다. 예를 들어, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)로부터 제1 레벨의 제1 신호를 수신하여, 제1 레벨의 제1 신호의 반전 신호인 제2 레벨의 제2 신호를 생성할 수 있다. 또한, 제1 마스터-슬레이브 결정부(113)의 동작과는 독립적으로, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에서 수신한 신호를 반전할 수 있다. 예를 들어, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에서 제1 레벨의 제1 신호를 수신하여, 제2 레벨의 제2 신호를 생성할 수 있다. 예를 들어, 제2 레벨은 로직 레벨 하이(logic level high, 1)일 수 있다.
제1 및 제2 마스터-슬레이브 결정부(113, 213)는 반전된 신호를 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 각각 독립적으로 제공할 수 있다(S250). 예를 들어, 제1 마스터-슬레이브 결정부(113)는 제2 마스터-슬레이브 상태부(211)에 제2 레벨의 제2 신호를 제공할 수 있다. 또한, 이와 독립적으로, 제2 마스터-슬레이브 결정부(213)는 제3 마스터-슬레이브 상태부(311)에 제2 레벨의 제2 신호를 제공할 수 있다.
제2 및 제3 마스터-슬레이브 상태부(211, 311)는 각각 독립적으로 제1 및 제2 마스터-슬레이브 결정부(113, 213)로부터 반전된 신호를 수신할 수 있다(S260). 예를 들어, 제2 마스터-슬레이브 상태부(211)는 제1 마스터-슬레이브 결정부(113)에서 제2 레벨의 제2 신호를 수신할 수 있다. 또한, 이와 독립적으로, 제3 마스터-슬레이브 상태부(311)는 제2 마스터-슬레이브 결정부(213)에서 제2 레벨의 제2 신호를 수신할 수 있다.
도 3은 제1 및 제2 마스터-슬레이브 결정부(113, 213)가 수신한 신호를 반전하는 제2 시점(Ts)과, 제1 및 제2 마스터-슬레이브 결정부(113, 213)가 반전된 신호를 제공하는 제2 시점(Ts), 및 제2 및 제3 마스터-슬레이브 상태부(211, 311)가 반전된 신호를 수신하는 제2 시점(Ts)이 모두 동일한 것으로 도시하나, 이는 설명의 편의를 위한 것일 뿐 실시예들이 이에 제한되지 않는다.
제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 각각 제1 내지 제3 마스터-슬레이브 상태 신호(MS STATUS_1~MS STATUS_3)를 출력할 수 있다(S270). 예를 들어, 제2 시점(Ts) 이후에 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)에 저장된 신호는 각각 제1 내지 제3 마스터-슬레이브 상태 신호(MS STATUS_1~MS STATUS_3)일 수 있다.
제1 마스터-슬레이브 상태부(111)에 저장된 신호는 제1 레벨의 제1 신호일 수 있다. 다시 말해서, 제1 마스터-슬레이브 상태부(111)는 제1 마스터-슬레이브 상태 신호(MS STATUS_1)로 제1 레벨의 제1 신호를 출력할 수 있다.
제1 시점(Ti)과 제2 시점(Ts) 사이에서, 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호는 제1 레벨의 제1 신호일 수 있다. 제2 시점(Ts) 이후, 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 저장된 신호는 제2 레벨의 제2 신호일 수 있다. 다시 말해서, 제2 및 제3 마스터-슬레이브 상태부(211, 311)는 각각 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)로 제2 레벨의 제2 신호를 출력할 수 있다. 도 4 및 도 5를 참조하여, 제1 내지 제3 마스터-슬레이브 상태 신호(MS STATUS_1~MS STATUS_3)가 결정되는 과정을 설명한다.
도 4는 몇몇 실시예에 따른 제1 마스터-슬레이브 상태 신호(MS STATUS_1)가 결정되는 과정을 설명하기 위한 예시적인 도면이다. 도 5는 몇몇 실시예에 따른 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)가 결정되는 과정을 설명하기 위한 예시적인 도면이다.
도 4를 참조하면, 제1 초기화 모듈(112)은 제1 마스터-슬레이브 상태부(111)를 초기화할 수 있다. 제1 마스터-슬레이브 상태부(111)가 초기화되면, 제1 마스터-슬레이브 상태부(111)는 제1 레벨의 제1 신호를 저장할 수 있다. 이후 제1 마스터-슬레이브 상태부(111)에 다른 신호가 제공되지 않기 때문에, 제1 마스터-슬레이브 상태부(111)는 제1 레벨의 제1 신호를 유지할 수 있다. 따라서, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 제1 레벨의 제1 신호일 수 있다.
도 5를 참조하면, 제2 초기화 모듈(212)은 제2 마스터-슬레이브 상태부(211)를 초기화할 수 있다. 제2 마스터-슬레이브 상태부(211)가 초기화되면, 제2 마스터-슬레이브 상태부(211)는 제1 레벨의 제1 신호를 저장할 수 있다. 제2 마스터-슬레이브 상태부(211)는 제1 마스터-슬레이브 결정부(113)에 초기화된 신호, 즉 제1 레벨의 제1 신호를 제공할 수 있다. 제1 마스터-슬레이브 결정부(113)는 수신한 제1 레벨의 제1 신호를 반전하여, 제2 레벨의 제2 신호를 다시 제2 마스터-슬레이브 상태부(211)에 제공할 수 있다. 이후, 제2 마스터-슬레이브 상태부(211)에 다른 신호가 제공되지 않으므로, 제2 마스터-슬레이브 상태 신호(MS STATUS_2)는 제2 레벨의 제2 신호일 수 있다. 제3 마스터-슬레이브 상태 신호(MS STATUS_3)가 생성되는 과정은 제2 마스터-슬레이브 상태 신호(MS STATUS_2)가 생성되는 과정과 유사할 수 있다. 따라서, 제3 마스터-슬레이브 상태 신호(MS STATUS_3)은 제2 레벨의 제2 신호일 수 있다. 몇몇 실시예에서, 제2 마스터-슬레이브 상태 신호(MS STATUS_2)는 제3 마스터-슬레이브 상태 신호(MS STATUS_3)와 독립적 및 병렬적으로 결정될 수 있다.
몇몇 실시예에서, 노이즈 등의 외부적인 영향을 모두 무시한다고 가정하면, 제1 마스터-슬레이브 상태부(111)에 최종적으로 저장되는 신호, 즉 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 제1 초기화 모듈(112)에 의해서만 결정될 수 있다. 또한, 제2 마스터-슬레이브 상태부(211)에 최종적으로 저장되는 신호, 즉 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)는 각각 제1 및 제2 마스터-슬레이브 결정부(113, 213)에 의해서 결정될 수 있다.
도 1 내지 도 5를 참조하면, 제1 칩(110)은 하부에 다른 칩이 연결되지 않을 수 있다. 따라서, 제1 마스터-슬레이브 상태부(111)는 이와 연결된 마스터-슬레이브 결정부가 존재하지 않는다. 그러므로, 제1 마스터-슬레이브 상태부(111)는 제1 마스터-슬레이브 상태부(111)가 초기화되는 제1 시점(Ti) 이후 다른 신호가 제공되지 않을 수 있다. 반면, 제2 칩(210)은 하부에 제1 칩(110)이 연결되고, 제3 칩(310)은 하부에 제2 칩(210)이 연결될 수 있다. 따라서, 제2 시점(Ti)에서, 제2 마스터-슬레이브 상태부(211)는 제1 마스터-슬레이브 결정부(113)에서 제2 레벨의 제2 신호를 제공받고, 제3 마스터-슬레이브 상태부(311)는 제2 마스터-슬레이브 결정부(213)에서 제2 레벨의 제2 신호를 제공받을 수 있다. 그러므로, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)와는 다른 레벨을 가질 수 있다.
몇몇 실시예에 따르면, 마스터-슬레이브 상태 신호가 제1 레벨의 제1 신호인 경우, 해당 마스터-슬레이브 상태 신호를 출력하는 마스터-슬레이브 상태부가 포함된 칩은 마스터 칩(master chip)일 수 있다. 반면, 마스터-슬레이브 상태 신호가 제2 레벨의 제2 신호인 경우, 해당 마스터-슬레이브 상태 신호를 출력하는 마스터-슬레이브 상태부가 포함된 칩은 슬레이브 칩(slave chip)일 수 있다. 예를 들어, 제1 마스터-슬레이브 상태부(111)는 제1 레벨의 제1 신호를 제1 마스터-슬레이브 상태 신호(MS STATUS_1)를 출력하므로, 제1 칩(110)은 마스터 칩일 수 있다. 또한, 제2 및 제3 마스터-슬레이브 상태부(211, 311)는 제2 레벨의 제2 신호를 각각 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)로 출력하므로, 제2 및 제3 칩(210, 310)은 슬레이브 칩일 수 있다.
도 6은 다른 몇몇 실시예에 따른 반도체 패키지(1000)의 동작 과정을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 중복되는 내용은 생략하거나 간단히 설명한다.
도 6을 참조하면, 몇몇 실시예에서, 제1 내지 제3 마스터-슬레이브 상태부(111, 211, 311)는 제1 내지 제3 초기화 신호에 의해 제1 시점(Ti)에서 제1 레벨의 제1 신호로 초기화될 수 있다. 제2 및 제3 마스터-슬레이브 상태부(211, 311)는 제2 시점(Ts)에서 제2 레벨의 제2 신호를 저장할 수 있다. 또한, 제1 및 제2 마스터-슬레이브 결정부(113, 213)는 제1 시점(Ti)에서 제1 레벨의 제1 신호를 수신하고, 이를 반전하여 제2 레벨의 제2 신호를 제2 및 제3 마스터-슬레이브 상태부(211, 311)에 제공할 수 있다. 예를 들어, 제1 레벨은 로직 레벨 하이(logic level high, 1)일 수 있다. 또한, 예를 들어, 제2 레벨은 로직 레벨 로우(logic level low, 0)일 수 있다.
도 7 내지 도 9는 몇몇 실시예에 따른 제1 내지 제3 마스터-슬레이브 상태 신호(MS STATUS_1~MS STATUS_3)를 반도체 패키지(1000)에 적용하는 적용예를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 도 7 내지 도 9는 도 1에 도시된 구성요소들을 생략하여 도시한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지(1000)는 패키지 기판(100), 제1 내지 제3 칩(110, 210, 310), 패키지 볼(PKGB), 및 제4 내지 제6 범프(B4~B6)를 포함할 수 있다.
제1 칩(110)은 제1 입력 버퍼(116), 제1 내부 회로(117), 제1 입력 스위치(ISW_1), 및 제1 수신 스위치(RSW_1)를 포함할 수 있다.
제1 입력 버퍼(116)는 제1 입력 스위치(ISW_1)와 연결될 수 있다. 또한, 제1 입력 버퍼(116)는 제4 범프(B4)를 통해 패키지 기판(100)과 연결될 수 있다. 제1 입력 스위치(ISW_1)의 일단은 제1 입력 버퍼(116)에 연결되고 타단은 제1 노드(N1)에 연결될 수 있다. 제1 내부 회로(117)는 제1 노드(N1)에 연결될 수 있다. 제1 노드(N1)는 제5 범프(B5)와 연결될 수 있다.
제2 칩(210)은 제2 입력 버퍼(216), 제2 내부 회로(217), 제2 입력 스위치(ISW_2), 및 제2 수신 스위치(RSW_2)를 포함할 수 있다. 제2 칩(210)은 제5 범프(B5)를 통해 제1 칩(110)과 연결될 수 있다.
제2 입력 버퍼(216)는 제2 입력 스위치(ISW_2)와 연결될 수 있다. 제2 입력 스위치(ISW_2)의 일단은 제2 입력 버퍼(216)에 연결되고 타단은 제2 노드(N2)에 연결될 수 있다. 제2 수신 스위치(RSW_2)의 일단은 제2 노드(N2)에 연결되고, 타단은 제5 범프(B5)에 연결될 수 있다. 제2 내부 회로(217)는 제2 노드(N2)에 연결될 수 있다. 제2 노드(N2)는 제6 범프(B6)와 연결될 수 있다.
제3 칩(310)은 제3 입력 버퍼(316), 제3 내부 회로(317), 제3 입력 스위치(ISW_3), 및 제3 수신 스위치(RSW_3)를 포함할 수 있다. 제3 칩(310)은 제6 범프(B5)를 통해 제2 칩(210)과 연결될 수 있다.
제3 입력 버퍼(316)는 제3 입력 스위치(ISW_3)와 연결될 수 있다. 제3 입력 스위치(ISW_3)의 일단은 제3 입력 버퍼(316)에 연결되고 타단은 제3 노드(N3)에 연결될 수 있다. 제3 수신 스위치(RSW_3)의 일단은 제3 노드(N3)에 연결되고, 타단은 제6 범프(B6)에 연결될 수 있다. 제3 내부 회로(317)는 제3 노드(N3)에 연결될 수 있다.
몇몇 실시예에서, 제1 내지 제3 입력 스위치(ISW_1~ISW_3)와 제1 내지 제3 수신 스위치(RSW_1~RSW_3)는 제어 신호에 의해 턴 온/오프(turn on/off) 제어될 수 있다. 예를 들어, 제1 내지 제3 입력 스위치(ISW_1~ISW_3)와 제1 내지 제3 수신 스위치(RSW_1~RSW_3)는 NMOS, PMOS, 및/또는 CMOS로 구현될 수 있으며, 게이트에 입력되는 제어 신호에 따라 턴 온/오프 제어될 수 있다.
도 8을 참조하면, 제1 내지 제3 입력 스위치(ISW_1~ISW_3)와 제1 내지 제3 수신 스위치(RSW_1~RSW_3)는 각각 제1 내지 제3 마스터-슬레이브 상태 신호(MS STATUS_1~MS STATUS_3)에 의해 턴 온/오프 제어될 수 있다. 다시 말해서, 제1 입력 스위치(ISW_1)와 제1 수신 스위치(RSW_1)는 제1 마스터-슬레이브 상태 신호(MS STATUS_1)에 의해 턴 온/오프 제어될 수 있다. 또한, 제2 입력 스위치(ISW_2)와 제2 수신 스위치(RSW_2)는 제2 마스터-슬레이브 상태 신호(MS STATUS_2)에 의해 턴 온/오프 제어될 수 있다. 또한, 제3 입력 스위치(ISW_3)와 제3 수신 스위치(RSW_3)는 제3 마스터-슬레이브 상태 신호(MS STATUS_3)에 의해 턴 온/오프 제어될 수 있다.
예를 들어, 제1 입력 스위치(ISW_1)는 제1 마스터-슬레이브 상태 신호(MS STATUS_1)에 의해 턴 온될 수 있다. 다시 말해서, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)에 의해 제1 입력 버퍼(116)와 제1 내부 회로(117)는 연결될 수 있다. 또한, 제2 입력 스위치(ISW_2)는 제2 마스터-슬레이브 상태 신호(MS STATUS_2)에 의해 턴 오프될 수 있다. 다시 말해서, 제2 마스터-슬레이브 상태 신호(MS STATUS_2)에 의해 제2 입력 버퍼(216)와 제2 내부 회로(217)는 비연결될 수 있다. 즉, 제2 입력 스위치(ISW_2)가 턴 오프되어, 제2 입력 버퍼(216)에서 제2 노드(N2)에 제공되는 신호 또는 노이즈가 차단될 수 있다. 또한, 제3 입력 스위치(ISW_3)는 제3 마스터-슬레이브 상태 신호(MS STATUS_3)에 의해 턴 오프될 수 있다. 다시 말해서, 제3 마스터-슬레이브 상태 신호(MS STATUS_3)에 의해 제3 입력 버퍼(316)와 제3 내부 회로(317)는 비연결될 수 있다. 즉, 제3 입력 스위치(ISW_3)가 턴 오프되어, 제3 입력 버퍼(316)에서 제3 노드(N3)에 제공되는 신호 또는 노이즈가 차단될 수 있다.
몇몇 실시예에 따르면, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)와 다른 레벨의 신호이기 때문에, 제1 입력 스위치(ISW_1)는 제2 및 제3 입력 스위치(ISW_2, ISW_3)와 반대되는 동작을 수행할 수 있다.
다른 예를 들어, 제1 수신 스위치(RSW_1)는 제1 마스터-슬레이브 상태 신호(MS STATUS_1)에 의해 턴 오프될 수 있다. 다시 말해서, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)에 의해 외부에서 제1 노드(N1)에 수신되는 신호 또는 노이즈를 차단할 수 있다. 또한, 제2 수신 스위치(RSW_2)는 제2 마스터-슬레이브 상태 신호(MS STATUS_2)에 의해 턴 온될 수 있다. 다시 말해서, 제2 마스터-슬레이브 상태 신호(MS STATUS_2)에 의해 제1 노드(N1)와 제2 노드(N2)는 연결될 수 있다. 또한, 제3 수신 스위치(RSW_3)는 제3 마스터-슬레이브 상태 신호(MS STATUS_3)에 의해 턴 온될 수 있다. 다시 말해서, 제3 마스터-슬레이브 상태 신호(MS STATUS_3)에 의해 제2 노드(N2)와 제3 노드(N3)는 연결될 수 있다.
몇몇 실시예에 따르면, 제1 마스터-슬레이브 상태 신호(MS STATUS_1)는 제2 및 제3 마스터-슬레이브 상태 신호(MS STATUS_2, MS STATUS_3)와 다른 레벨의 신호이기 때문에, 제1 수신 스위치(RSW_1)는 제2 및 제3 수신 스위치(RSW_2, RSW_3)와 반대되는 동작을 수행할 수 있다.
도 9를 참조하면, 외부로부터 입력되는 데이터(D)는 패키지 볼(PKGB)을 통해 패키지 기판(100)에 제공될 수 있다. 데이터(D)는 제4 범프(B4)를 통해 제1 입력 버퍼(116)에 제공될 수 있다. 제1 입력 버퍼(116)에 제공된 데이터(D)는 제1 노드(N1)를 통해 제1 내부 회로(117)에 제공될 수 있다. 이때, 제1 수신 스위치(RSW_1)는 턴 오프되어 있으므로, 외부로부터 수신되는 신호 및 노이즈에 의해 데이터(D)가 손상되지 않고 제1 내부 회로(117)에 제공될 수 있다.
또한, 데이터(D)는 제5 범프(B5)와 제2 수신 스위치(RSW_2)를 통해 제2 노드(N2)에 제공될 수 있다. 이때, 제2 입력 스위치(ISW_2)는 턴 오프되어 있으므로, 제2 입력 버퍼(216) 및 노이즈에 의한 데이터(D)의 손상을 방지할 수 있다. 제2 노드(N2)에 제공된 데이터(D)는 제2 내부 회로(217)에 제공될 수 있다.
또한, 데이터(D)는 제6 범프(B6)와 제3 수신 스위치(RSW_3)를 통해 제3 노드(N3)에 제공될 수 있다. 이때, 제3 입력 스위치(ISW_3)는 턴 오프되어 있으므로, 제3 입력 버퍼(316)와 노이즈에 의한 데이터(D)의 손상을 방지할 수 있다. 제3 노드(N3)에 제공된 데이터(D)는 제3 내부 회로(317)에 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111, 211, 311: 마스터-슬레이브 상태부
112, 212, 312: 초기화 모듈
113, 213, 313: 마스터-슬레이브 결정부

Claims (10)

  1. 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부;
    상기 제1 신호와 상기 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부; 제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부;
    상기 제1 신호와 상기 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부;
    제1 마스터-슬레이브 상태부에 제1 초기화 신호를 제공하는 제1 초기화 모듈;
    상기 제2 마스터-슬레이브 상태부에 제2 초기화 신호를 제공하는 제2 초기화 모듈; 및
    상기 제2 마스터-슬레이브 상태부와 연결되는 제1 마스터-슬레이브 결정부를 포함하고,
    상기 제1 마스터-슬레이브 상태부는 상기 제1 초기화 모듈로부터 상기 제1 초기화 신호를 수신하면 상기 제1 신호를 저장하고,
    상기 제2 마스터-슬레이브 상태부는 상기 제2 초기화 모듈로부터 상기 제2 초기화 신호를 수신하면 상기 제1 신호를 저장하고,
    상기 제1 마스터-슬레이브 결정부는 상기 제2 마스터-슬레이브 상태부에서 수신된 신호가 상기 제1 신호이면 상기 제2 마스터-슬레이브 상태부에 상기 제2 신호를 제공하고, 상기 제2 마스터-슬레이브 상태부에서 수신된 신호가 상기 제2 신호이면 상기 제2 마스터-슬레이브 상태부에 상기 제1 신호를 제공하고,
    상기 제1 마스터-슬레이브 상태부에 상기 제1 신호와 상기 제2 신호 중 어느 하나가 저장될 때, 상기 제1 마스터-슬레이브 상태부에 저장되는 신호는 상기 제2 마스터-슬레이브 상태부에 저장되는 신호와 관계없이 독립적으로 결정되는 반도체 패키지.
  2. 제 1항에 있어서,
    외부에서 수신되는 전력이 미리 정한 레벨 이상인 경우, 상기 제1 초기화 모듈은 상기 제1 초기화 신호를 생성하여 상기 제1 마스터-슬레이브 상태부에 제공하고,
    외부에서 수신되는 전력이 상기 미리 정한 레벨 이상인 경우, 상기 제2 초기화 모듈은 상기 제2 초기화 신호를 생성하여 상기 제2 마스터-슬레이브 상태부에 제공하고,
    상기 제1 초기화 신호는 상기 제2 초기화 모듈에 관계없이 독립적으로 생성되고, 상기 제2 초기화 신호는 상기 제1 초기화 모듈에 관계없이 독립적으로 생성되는 반도체 패키지.
  3. 제 2항에 있어서,
    외부에서 수신되는 전력이 상기 미리 정한 레벨 이상인 경우,
    상기 제1 마스터-슬레이브 결정부는 상기 제2 마스터-슬레이브 상태부에서 상기 제1 신호를 수신하고, 상기 수신된 제1 신호를 반전하여 상기 제2 신호로 상기 제2 마스터-슬레이브 상태부에 제공하고,
    상기 제2 마스터-슬레이브 상태부는 상기 제2 신호가 제공되면 상기 제2 신호를 저장하는 반도체 패키지.
  4. 제 1항에 있어서,
    제1 칩과 상기 제1 칩 상에 배치되는 제2 칩을 포함하고,
    상기 제1 칩은 상기 제1 마스터-슬레이브 상태부, 상기 제1 초기화 모듈, 상기 제1 마스터-슬레이브 결정부를 포함하고,
    상기 제2 칩은 상기 제2 마스터-슬레이브 상태부, 상기 제2 초기화 모듈을 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1 마스터-슬레이브 상태부에 저장된 신호가 상기 제1 신호인 경우, 상기 제1 칩은 마스터 칩(master chip)이고, 상기 제1 마스터-슬레이브 상태부에 저장된 신호가 상기 제2 신호인 경우, 상기 제1 칩은 슬레이브 칩(slave chip)이고,
    상기 제2 마스터-슬레이브 상태부에 저장된 신호가 상기 제1 신호인 경우, 상기 제2 칩은 마스터 칩이고, 상기 제2 마스터-슬레이브 상태부에 저장된 신호가 상기 제2 신호인 경우, 상기 제2 칩은 슬레이브 칩인 반도체 패키지.
  6. 제1 칩과 상기 제1 칩 아래에 배치되는 제2 칩을 포함하는 반도체 패키지로서,
    상기 제1 칩은,
    제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부; 및
    상기 제1 마스터-슬레이브 상태부를 초기화하는 제1 초기화 모듈을 포함하고,
    상기 제2 칩은,
    상기 제1 신호와 상기 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부;
    상기 제2 마스터-슬레이브 상태부를 초기화하는 제2 초기화 모듈; 및
    상기 제1 마스터-슬레이브 상태부와 연결되고, 상기 제1 마스터-슬레이브 상태부에 저장된 신호를 수신하고, 상기 제1 마스터-슬레이브 상태부에서 수신된 신호를 반전하여 상기 제1 마스터-슬레이브 상태부에 제공하는 제2 마스터-슬레이브 결정부를 포함하는 반도체 패키지.
  7. 제 6항에 있어서,
    외부에서 수신되는 전력이 미리 정한 레벨 이상인 경우,
    상기 제1 초기화 모듈은 상기 제1 마스터-슬레이브 상태부를 초기화하고,
    상기 제2 초기화 모듈은 상기 제2 마스터-슬레이브 상태부를 초기화하고,
    상기 제1 초기화 모듈이 상기 제1 마스터-슬레이브 상태부를 초기화하는 것은 상기 제2 초기화 모듈이 상기 제2 마스터-슬레이브 상태부를 초기화하는 것과 관계 없이 독립적으로 수행되는 반도체 패키지.
  8. 제 6항에 있어서,
    상기 제1 마스터-슬레이브 상태부에 저장된 신호가 상기 제1 신호인 경우, 상기 제1 칩은 마스터 칩(master chip)이고, 상기 제1 마스터-슬레이브 상태부에 저장된 신호가 상기 제2 신호인 경우, 상기 제1 칩은 슬레이브 칩(slave chip)이고,
    상기 제2 마스터-슬레이브 상태부에 저장된 신호가 상기 제1 신호인 경우, 상기 제2 칩은 마스터 칩이고, 상기 제2 마스터-슬레이브 상태부에 저장된 신호가 상기 제2 신호인 경우, 상기 제2 칩은 슬레이브 칩인 반도체 패키지.
  9. 제1 칩과 상기 제1 칩 상에 배치되는 제2 칩을 포함하는 반도체 패키지로서,
    상기 제1 칩은,
    제1 레벨의 제1 신호와 제2 레벨의 제2 신호 중 어느 하나를 저장하는 제1 마스터(master)-슬레이브(slave) 상태부;
    제1 마스터-슬레이브 결정부;
    데이터가 저장되는 제1 입력 버퍼;
    데이터를 처리하는 제1 내부 회로; 및
    상기 제1 입력 버퍼와 상기 제1 내부 회로의 연결을 제어하는 제1 스위치를 포함하고,
    상기 제2 칩은,
    상기 제1 신호와 상기 제2 신호 중 어느 하나를 저장하는 제2 마스터-슬레이브 상태부;
    데이터가 저장되는 제2 입력 버퍼;
    데이터를 처리하는 제2 내부 회로;
    상기 제2 입력 버퍼와 상기 제2 내부 회로의 연결을 제어하는 제2 스위치; 및
    상기 제1 입력 버퍼와 상기 제2 내부 회로의 연결을 제어하는 제3 스위치를 포함하고,
    상기 제1 마스터-슬레이브 결정부는 상기 제2 마스터-슬레이브 상태부와 연결되고, 상기 제1 마스터-슬레이브 결정부는 상기 제2 마스터-슬레이브 상태부에서 수신된 신호가 상기 제1 신호이면 상기 제2 마스터-슬레이브 상태부에 상기 제2 신호를 제공하고, 상기 제2 마스터-슬레이브 상태부에서 수신된 신호가 상기 제2 신호이면 상기 제2 마스터-슬레이브 상태부에 상기 제1 신호를 제공하고,
    상기 제1 스위치는 상기 제1 마스터-슬레이브 상태부에 저장된 신호에 의해 제어되고,
    상기 제2 및 제3 스위치는 상기 제2 마스터-슬레이브 상태부에 저장된 신호에 의해 제어되는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제1 마스터-슬레이브 상태부에 저장된 신호가 상기 제1 신호인 경우, 상기 제1 스위치는 상기 제1 입력 버퍼와 상기 제1 내부 회로를 연결하고,
    상기 제2 마스터-슬레이브 상태부에 저장된 신호가 상기 제2 신호인 경우, 상기 제2 스위치는 상기 제2 입력 버퍼와 상기 제2 내부 회로를 비연결하고, 상기 제3 스위치는 상기 제1 입력 버퍼와 상기 제2 내부 회로를 연결하는 반도체 패키지.
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