KR101157032B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제 1 칩 ID 생성부, 제 2 칩 ID 생성부, 제 1 칩 선택신호 생성 및 제 2 칩 선택신호 생성부를 포함한다. 상기 제 1 칩 ID 생성부는 클럭 신호 및 제 1 TSV로부터 인에이블 신호를 수신하여 제 1 칩 ID 신호 및 변환 인에이블 신호를 생성한다. 상기 제 2 칩 ID 생성부는 상기 클럭 신호와 상기 제 1 TSV를 통해 상기 제 1 칩 ID 생성부로부터 출력되는 상기 변환 인에이블 신호를 수신하여 제 2 칩 ID 신호를 생성한다. 제 1 칩 선택신호 생성부는 상기 제 1 칩 ID 신호 및 메인 ID 신호를 수신하여 제 1 칩 선택신호를 생성한다. 상기 제 2 칩 선택신호 생성부는 상기 제 2 칩 ID 신호 및 상기 메인 ID 신호를 수신하여 제 2 칩 선택신호를 생성한다.

Description

반도체 장치 {SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 복수개의 칩을 구비하는 반도체 장치의 칩 선택에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3 Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 복수개의 칩을 구비하므로, 각각의 칩을 전기적 신호로 구분하고, 특정 칩을 선택할 수 있도록 구성된다.
도 1은 칩 선택회로를 구비하는 종래기술의 반도체 장치의 구성을 보여주는 도면이다. 도 1에서 도시된 바와 같이, 종래기술의 반도체 장치를 구성하는 3개의 칩(Chip1~Chip3)들은 서로 어긋나게 적층된다. 각각의 칩(Chip1~Chip3)들은 칩 선택 신호를 수신하기 위한 칩 선택 핀(칩 선택 핀 1, 2)을 별도로 구비하고 있다. 각각의 칩들은 구비된 두 개의 칩 선택 핀으로 두 개의 전압(VDD, VSS)을 인가 받는다. 따라서, 인가 받는 상기 두 개의 전압(VDD, VSS)에 따라 3개의 칩(Chip1~Chip3) 중 하나가 선택될 수 있다. 따라서, 종래기술의 반도체 장치는 상기 구성과 같이 두 개의 칩 선택 핀을 구비하는 경우 최대 4개의 칩 선택이 가능하다.
그러나, 종래기술의 반도체 장치는 앞서 설명한대로, 별도의 칩 선택 핀을 구비하여야 하므로, 칩의 면적 확보가 어려울 뿐만 아니라 제한적인 개수의 칩을 선택할 수 밖에 없다. 또한, 전압과 상기 칩 선택 핀을 연결하는 와이어를 구비해야 하므로, 배선을 복잡하게 한다. 더 나아가, 칩이 어긋나게 적층될 수 밖에 없으므로, 패키지의 복잡 및 어려움을 증가시킨다.
최근에는 스루 실리콘 비아(Through Silicon Via, TSV)를 이용한 3D 반도체 장치가 개발되고 있다. 상기 반도체 장치는 복수개의 칩을 포함하며, 상기 복수개의 칩은 상기 TSV를 통해 서로 전기적으로 연결될 수 있다. TSV를 이용하는 반도체 장치는 동일한 구조의 칩을 적층하여 형성될 수도 있고, 이종 칩을 적층하여 형성될 수 있는데, 일반적으로는 적어도 한 개의 마스터 칩과 동일한 구조를 갖는 복수개의 슬레이브 칩을 적층하여 하나의 반도체 장치를 형성한다. 상기 마스터 칩은 슬레이브 칩과 동일한 구조를 가질 수도 있고 다른 구조를 갖는 이종 칩일 수도 있다.
도 2는 TSV를 이용한 반도체 장치의 구조를 개략적으로 보여주는 도면이다. 도 2에서, 마스터 칩 및 복수개의 슬레이브 칩은 TSV를 통해 전기적으로 연결된다. 상기 복수개의 슬레이브 칩은 TSV를 통해 마스터 칩으로부터 송신되는 데이터를 수신기(Receiver)를 통해 공통 수신하고, 송신기(Transceiver)를 통해 각 슬레이브 칩으로부터 송신되는 신호 또한 상기 TSV를 통해 상기 마스터 칩으로 공통 수신된다. 예를 들어, 상기 TSV를 통해 신호가 전달되는 경우, 모든 슬레이브 칩이 상기 신호를 공통 수신하므로, 모든 슬레이브 칩이 동작하는 문제점이 발생한다. 따라서, 실제로 동작하는 슬레이브 칩을 선택할 수 있는 방법이 필요하다. 동작이 필요한 슬레이브 칩을 구분함으로써, 모든 슬레이브 칩이 상기 마스터 칩으로부터 신호를 공통 수신하더라도 실제로 동작이 필요한 슬레이브 칩만이 상기 신호를 수신하여 동작할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 3D 반도체 장치를 구성하는 복수개의 칩으로 ID를 부여할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 클럭 신호 및 제 1 TSV로부터 인에이블 신호를 수신하여 제 1 칩 ID 신호 및 변환 인에이블 신호를 생성하는 제 1 칩 ID 생성부; 상기 클럭 신호와 상기 제 1 TSV를 통해 상기 제 1 칩 ID 생성부로부터 출력되는 상기 변환 인에이블 신호를 수신하여 제 2 칩 ID 신호를 생성하는 제 2 칩 ID 생성부; 상기 제 1 칩 ID 신호 및 메인 ID 신호를 수신하여 제 1 칩 선택신호를 생성하는 제 1 칩 선택신호 생성부; 및 상기 제 2 칩 ID 신호 및 상기 메인 ID 신호를 수신하여 제 2 칩 선택신호를 생성하는 제 2 칩 선택신호 생성부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 클럭 신호 및 제 1 TSV로부터 인에이블 신호를 수신하여 제 1 칩 ID 신호 및 변환 인에이블 신호를 생성하는 제 1 칩 ID 생성부; 상기 클럭 신호 및 상기 제 1 TSV를 통해 변환 인에이블 신호를 수신하여 제 2 칩 ID 신호를 생성하는 제 2 칩 ID 생성부; 상기 제 1 칩 ID 신호 및 제 1 대체 ID 신호 중 하나를 제 1 선택 ID 신호로 제공하고, 상기 제 2 칩 ID 신호 및 제 2 대체 ID 신호 중 하나를 제 2 선택 ID 신호로 제공하는 선택 ID 생성부; 및 상기 제 1 및 제 2 선택 ID 신호 및 메인 ID 신호를 수신하여 제 1 및 제 2 칩 선택신호를 생성하도록 구성된 칩 선택신호 생성부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 및 제 2 칩이 적층되는 반도체 장치로서, 수직으로 동일선 상에서 상기 제 1 및 제 2 칩을 관통하여 연결하고, 상기 제 1 칩에 배치된 회로로부터 생성된 신호를 전송하는 제 1 TSV; 상기 제 1 TSV와 상기 제 2 칩에 배치된 회로를 전기적으로 연결하는 제 1 재분배 층; 및 상기 제 2 칩에 배치된 회로와 상기 제 1 TSV를 전기적으로 연결하는 제 2 재분배 층을 포함한다.
본 발명은 단일 반도체 장치를 구성하는 복수개의 칩으로 간편하고 정확하게 칩 ID 신호를 부여할 수 있으므로, 정확한 칩 선택 동작이 이루어질 수 있도록 한다. 또한, 적층되는 칩의 구조를 동일하게 하여 고정을 단순화하고 반도체 장치의 제조비용을 절감할 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 TSV를 이용하는 반도체 장치의 구조를 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구조를 개략적으로 보여주는 도면이다.
도 4는 상기 제 1 내지 제 3 칩 사이에서 직렬로 연결되는 제 1 TSV를 보여주는 도면,
도 5는 도 3의 반도체 장치의 실시예의 구성을 보다 상세하게 보여주는 도면,
도 6은 도 3의 반도체 장치에 추가될 수 있는 구성 또는 대체할 수 있는 구성을 도시하는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 반도체 장치(1)는 4개의 칩이 적층되어 형성되는 3D 반도체 장치이지만, 적층되는 칩의 개수를 한정하는 것은 아니다. 상기 반도체 장치는 마스터 칩(master), 제 1 내지 제 3 칩(slave1~slave3), 제 1 내지 제 4 TSV(TSV1~TSV4), 제 1 내지 제 3 칩 ID 생성부(11~13) 및 제 1 내지 제 3 칩 선택신호 생성부(21~23)를 포함한다.
상기 제 1 내지 제 3 TSV(TSV1~TSV3)는 각각 상기 제 1 내지 제 3 칩(slave1~slave3)을 관통하고, 상기 제 1 내지 제 3 칩(slave1~slave3)을 전기적으로 연결한다. 본 발명의 실시예에서, 상기 제 2 및 제 3 TSV(TSV2, TSV3)는 상기 제 1 내지 제 3 칩(slave1~slave3)과 병렬로 연결되는 반면, 상기 제 1 TSV(TSV1)는 상기 제 1 내지 제 3 칩(slave1~slave3)을 순차적으로 직렬로 연결한다. 상기 제 1 TSV(TSV1)는 마스터 칩(master)으로부터 입력되는 인에이블 신호(EN)를 전송한다. 상기 제 2 TSV(TSV2)는 상기 마스터 칩(master)으로부터 입력되는 클럭 신호(CLK)를 상기 제 1 내지 제 3 칩(slave1~slave3)으로 전송한다. 상기 제 3 TSV(TSV3)는 상기 마스터 칩(master)으로부터 입력되는 리셋 신호(RST)를 상기 제 1 내지 제 3 칩(slave1~slave3)으로 전송한다.
상기 제 1 칩 ID 생성부(11)는 상기 제 1 칩(slave1)에 배치되고, 상기 제 1 TSV(TSV1)로부터 인에이블 신호(EN)를 수신하고 상기 제 2 TSV(TSV2)를 통해 상기 클럭 신호(CLK)를 수신하여 제 1 변환 인에이블 신호(CEN1) 및 제 1 칩 ID 신호(CID1<0:n>)를 생성한다. 또한, 상기 제 1 칩 ID 생성부(11)는 상기 제 3 TSV(TSV3)를 통해 상기 리셋 신호(RST)를 수신하여 초기화될 수 있다. 상기 제 1 변환 인에이블 신호(CEN1)는 상기 제 1 및 제 2 칩(slave1, slave2)을 직렬로 연결하는 상기 제 1 TSV(TSV1)를 통해 상기 제 2 칩 ID 생성부(12)로 전송된다.
상기 제 2 칩 ID 생성부(12)는 상기 제 2 칩(slave2)에 배치되고, 상기 제 1 TSV(TSV1)로부터 상기 제 1 변환 인에이블 신호(CEN1)를 수신하고 상기 제 2 TSV(TSV2)로부터 상기 클럭 신호(CLK)를 수신하여 제 2 변환 인에이블 신호(CEN2) 및 제 2 칩 ID 신호(CID2<0:n>)를 생성한다. 또한, 상기 제 2 칩 ID 생성부(12)는 제 3 TSV(TSV3)를 통해 상기 리셋 신호(RST)를 수신하여 초기화 된다. 상기 제 2 변환 인에이블 신호(CEN2)는 상기 제 2 및 제 3 칩(slave2, slave3)을 직렬로 연결하는 상기 제 1 TSV(TSV1)를 통해 상기 제 3 칩 ID 생성부(13)로 전송된다.
상기 제 3 칩 ID 생성부(13)는 상기 제 3 칩(slave3)에 배치되고, 상기 제 1 TSV(TSV1)로부터 상기 제 2 변환 인에이블 신호(CEN2)를 수신하고 상기 제 2 TSV(TSV2)로부터 상기 클럭 신호(CLK)를 수신하여 제 3 칩 ID 신호(CID3<0:n>)를 생성한다. 상기 제 3 칩 ID 생성부(13)는 제 3 TSV(TSV3)를 통해 상기 리셋 신호(RST)를 수신하여 초기화된다.
앞서 언급한 바와 같이, 상기 제 1 TSV(TSV1)는 상기 제 1 내지 제 3 칩(slave1~slave3)을 직렬로 연결한다. 즉, 상기 제 1 TSV(TSV1)가 위치하는 영역을 제 1 칩 영역, 제 2 칩 영역 및 제 3 칩 영역으로 구분하였을 때, 상기 제 1 칩 영역의 제 1 TSV(TSV1a)는 상기 제 2 칩 ID 생성부(12)와 연결되고, 상기 제 2 칩 ID 생성부(12)는 상기 제 2 칩 영역의 제 1 TSV(TSV1b)와 연결되며. 상기 제 2 칩 영역의 제 1 TSV(TSV1b)는 상기 제 3 칩 ID 생성부(13)와 연결되고, 상기 제 3 칩 ID 생성부(13)는 상기 제 3 칩 영역의 제 1 TSV(TSV1c)와 연결된다. 따라서, 상기 제 1 TSV(TSV1)는 도 3의 반도체 장치(1)의 수직으로 동일선 상에서 상기 제 1 내지 제 3 칩(slave1~slave3)을 전기적으로 관통하지만, 위와 같이 상기 제 1 내지 제 3 칩(slave1~slave3)을 병렬로 연결하지 않고 직렬로 연결한다. 상기 제 1 TSV(TSV1)의 직렬 연결은 후술하는 재분배 층(Redistribution Layer)에 의해 형성될 수 있다.
상기 제 1 칩 선택신호 생성부(21)는 상기 제 1 칩(slave1)에 배치되고, 상기 제 1 칩 ID 신호(CID1<0:n>) 및 메인 ID 신호(MID<0:n>)를 수신하여 제 1 칩 선택신호(CS1)를 생성한다. 상기 제 1 칩 선택신호 생성부(21)는 상기 제 1 칩 ID 신호(CID1<0:n>) 및 상기 메인 ID 신호(MID<0:n>)를 비교하고, 상기 제 1 칩 ID 신호(CID1<0:n>)와 상기 메인 ID 신호(MID<0:n>)가 일치할 때 상기 제 1 칩 선택신호(CS1)를 생성한다.
상기 제 2 칩 선택신호 생성부(22)는 상기 제 2 칩(slave2)에 배치되고, 상기 제 2 칩 ID 신호(CID2<0:n>) 및 메인 ID 신호(MID<0:n>)를 수신하여 제 2 칩 선택신호(CS2)를 생성한다. 상기 제 2 칩 선택신호 생성부(22)는 상기 제 2 칩 ID 신호(CID2<0:n>) 및 상기 메인 ID 신호(MID<0:n>)를 비교하고, 상기 제 2 칩 ID 신호(CID2<0:n>)와 상기 메인 ID 신호(MID<0:n>)가 일치할 때 상기 제 2 칩 선택신호(CS2)를 생성한다.
마찬가지로, 상기 제 3 칩 선택신호 생성부(23)는 상기 제 3 칩(slave3)에 배치되고, 상기 제 3 칩 ID 신호(CID3<0:n>) 및 메인 ID 신호(MID<0:n>)를 수신하여 제 3 칩 선택신호(CS3)를 생성한다. 상기 제 3 칩 선택신호 생성부(23)는 상기 제 3 칩 ID 신호(CID3<0:n>) 및 상기 메인 ID 신호(MID<0:n>)를 비교하고, 상기 제 3 칩 ID 신호(CID3<0:n>)와 상기 메인 ID 신호(MID<0:n>)가 일치할 때 상기 제 3 칩 선택신호(CS3)를 생성한다.
상기 제 1 내지 제 3 칩 선택신호(CS1~CS3)는 각각 상기 제 1 내지 제 3 칩(slavw1~slave3) 중 동작하는 칩을 선택하는 신호로서, 예를 들어, 상기 제 1 칩 선택신호(CS1)가 생성되면 상기 제 1 칩(slave1)이 활성화되어, 상기 제 1 칩(slave1)이 상기 반도체 장치(1)의 다양한 동작을 수행할 수 있게 된다.
상기 메인 ID 신호(MID<0:n>)는 상기 반도체 장치(1) 외부의 컨트롤러로부터 전송될 수 있는 신호이고, 상기 메인 ID 신호(MID<0:n>)는 상기 제 1 내지 제 3 칩(slave1~slave3)을 병렬로 연결하는 제 4 TSV(TSV4)를 통해 상기 제 1 내지 제 3 칩(slave1~slave3)에 배치된 상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)로 각각 전송될 수 있다.
도 3에서, 상기 반도체 장치(1)는 상기 마스터 칩(master)에 배치되고 상기 인에이블 신호(EN), 상기 클럭 신호(CLK) 및 상기 리셋 신호(RST)를 생성하는 제어부(30)를 더 포함한다. 상기 제어부(30)는 상기 반도체 장치(1)가 활성화되었을 때 펄스 신호의 형태로 상기 인에이블 신호(EN)를 생성한다. 상기 인에이블 신호(EN)는 한정하는 것은 아니지만, 예를 들어, 상기 반도체 장치(1)를 활성화시키는데 사용되는 파워 업 신호 또는 클럭 인에이블 신호 등으로부터 생성될 수 있다. 상기 제어부(30)는 상기 인에이블 신호(EN)를 상기 제 1 TSV(TSV1)로 출력한다.
상기 제어부(30)는 외부 클럭(CLK_ex)을 수신하여 상기 클럭 신호(CLK)를 생성한다. 본 발명의 실시예에서, 상기 클럭 신호(CLK)는 상기 외부 클럭(CLK_ex)보다 긴 주기를 갖는 것이 바람직하다. 짧은 주기를 갖는 외부 클럭(CLK_ex)을 이용하여 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 생성하는 것보다 상기 외부 클럭(CLK_ex)보다 긴 주기를 갖는 상기 클럭 신호(CLK)를 이용하여 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 생성하는 것이 보다 정확하게 칩 ID 신호를 생성할 수 있기 때문이다. 특히, 상기 칩 ID 신호를 생성하는 동작은 예를 들어, 데이터 입출력 동작과 같이 반도체 장치의 성능에 직결되는 동작이 아니므로, 외부 클럭(CLK_ex)보다 더 긴 주기를 갖는 상기 클럭 신호(CLK)를 이용하여 상기 칩 ID 신호를 생성하는 것이 바람직하다. 상기 제어부(30)는 상기 클럭 신호(CLK)를 상기 제 2 TSV(TSV2)로 출력한다.
또한, 상기 제어부(30)는 리셋 신호(RST)를 생성하고, 상기 제 3 TSV(TSV3)로 상기 리셋 신호(RST)를 출력한다.
도 4는 도 3의 제 1 TSV(TSV1)가 상기 제 1 내지 제 3 칩(slave1~slave3) 사이에서 직렬로 연결되는 것을 개략적으로 도시한다. 도 4에서, 상기 제 1 TSV(TSV1)는 제 1 내지 제 3 칩(slave1~slave3)의 수직으로 동일선 상에 위치한다. 상기 제 1 내지 제 3 칩(slave1~slave3)은 상기 제 1 TSV(TSV1)의 직렬 연결을 위해 재분배 층(RDL1a, RDL1b, RDL2a, RDL2b, RDL3a, RDL3b)을 포함한다. 상기 제 1 칩(slave1)의 상기 제 1 칩 ID 생성부(11)는 마스터 칩(master)에 배치된 재분배 층(RDLm)을 통해 상기 제 1 TSV(TSV1)를 통해 전송되는 상기 인에이블 신호(EN)를 수신한다. 상기 제 1 칩(slave1)은 제 1 및 제 2 재분배 층(RDL1a, RDL1b)을 포함한다. 상기 제 1 재분배 층(RDL1a)은 상기 제 1 칩 영역의 상기 제 1 TSV(TSV1a)로부터 우측으로 연장되고, 상기 제 1 TSV(TSV1a) 및 상기 제 1 칩 ID 생성부(11)를 전기적으로 연결한다. 상기 제 2 재분배 층(RDL1b)은 상기 제 1 TSV(TSV1a)로부터 우측으로 연장되고, 상기 제 1 TSV(TSV1a)와 상기 제 2 칩 ID 생성부(12) 사이를 전기적으로 연결한다. 따라서, 마스터 칩(master)으로부터 전송된 상기 인에이블 신호(EN)는 상기 제 1 칩 ID 생성부(11)로 입력되고, 상기 제 1 칩 ID 생성부(11)로부터 생성된 상기 제 1 변환 인에이블 신호(CEN1)는 상기 제 1 재분배 층(RDL1a)을 통해 상기 제 1 칩 영역의 제 1 TSV(TSV1a)로 전송되고, 전송된 상기 제 1 변환 인에이블 신호(CEN1)는 상기 제 1 TSV(TSV1a)를 통해 상기 제 2 재분배 층(RDL1b)으로 전송된다. 상기 제 2 재분배 층(RDL1b)은 상기 제 1 변환 인에이블 신호(CEN1)를 상기 제 2 칩 ID 생성부(12)로 전송하고, 상기 제 2 칩 ID 생성부(12)로부터 생성된 상기 제 2 변환 인에이블 신호(CEN2)는 재분배 층(RDL2a)을 통해 상기 제 2 칩 영역의 제 1 TSV(TSV1b)로 전송된다. 전송된 상기 제 2 변환 인에이블 신호(CEN2)는 상기 제 2 칩 영역의 제 1 TSV(TSV1b) 및 재분배 층(RDL2b)을 통해 상기 제 3 칩 ID 생성부(13)로 전송된다. 이와 같이, 상기 제 1 내지 제 3 칩(slave1~slave3)은 상기 재분배 층을 포함하여, 상기 제 1 칩 ID 생성부(11)로부터 차례대로 상기 제 1 칩 영역의 제 1 TSV(TSV1a), 상기 제 2 칩 ID 생성부(12), 상기 제 2 칩 영역의 제 1 TSV(TSV1b) 및 상기 제 3 칩 ID 생성부(13)까지의 직렬 연결을 가능하게 한다. 따라서, 상기 제 1 TSV(TSV1)는 상기 제 1 내지 제 3 칩(slave1~slave3)을 직렬로 연결할 수 있다.
도 4에서, 상기 제 1 칩 ID 생성부(11) 및 상기 제 1 칩 영역의 TSV(TSV1a) 사이를 전기적으로 연결하는 상기 재분배 층(RDL1a)과 상기 제 1 칩 ID 생성부(11) 사이에는 하나 또는 그 이상의 메탈라인(M)을 더 포함할 수 있다. 또한, 상기 제 1 칩 영역의 제 1 TSV(TSV1a) 및 상기 제 2 칩 ID 생성부(12) 사이를 전기적으로 연결하는 상기 재분배 층(RDL1b)과 상기 제 2 칩 ID 생성부(12) 사이에는 범프(BUMP) 및 하나 또는 그 이상의 메탈라인(M)을 더 포함할 수 있다. 제 2 칩 및 제 3 칩(slave2, slave3) 에 배치되는 재분배 층(RDL2a, RDL2b, RDL3a, RDL3b)과 이와 연결된 각각의 구성요소들도 마찬가지로 메탈라인(M) 및 범프(BUMP)를 포함할 수 있다.
도 4와 같이, 각각의 칩에 재분배 층을 배치함으로써, 수직으로 동일선 상에 배치되는 TSV가 각각의 칩을 순차적으로 직렬 연결하도록 하는 것이 가능하다. 또한, 제 1 내지 제 3 칩(slave1~slave3)의 구조를 동일하게 하면서도, 상기 TSV의 직렬 연결을 가능하게 한다.
도 5는 도 3의 반도체 장치(1)의 실시예의 구성을 보다 상세하게 도시하는 도면이다. 도 5에서, 상기 제 1 칩 ID 생성부(11)는 제 1 코딩신호 생성부(111) 및 제 1 인코딩부(112)를 포함한다. 상기 제 1 코딩신호 생성부(111)는 상기 제 1 내지 제 3 TSV(TSV1~TSV3)를 통해 각각 상기 인에이블 신호(EN), 클럭 신호(CLK) 및 리셋 신호(RST)를 수신하여 상기 제 1 변환 인에이블 신호(CEN1) 및 제 1 코딩신호(1a, 1b, 1c, 1d)를 생성한다. 도 5에서, 상기 제 1 코딩신호 생성부(111)는 네 개의 플립플롭(FF)을 포함한다. 상기 네 개의 플립플롭(FF)은 상기 클럭 신호(CLK)가 입력되면 상기 인에이블 신호(EN)를 저장하였다가 출력하는 동작을 수행한다. 따라서, 상기 제 1 TSV(TSV1)를 통해 전송된 인에이블 신호(EN)가 상기 플립플롭(FF)으로 입력되고, 상기 인에이블 신호(EN)는 상기 네 개의 플립플롭(FF)에 의해 순차적으로 지연된다. 예를 들어, 상기 인에이블 신호(EN)가 하이 레벨의 펄스로 인가되고 상기 클럭 신호(CLK)가 네 번 토글하는 경우, 상기 제 1 코딩신호(1a, 1b, 1c, 1d)는 0 0 0 1의 논리 레벨을 가질 수 있다. 상기 네 개의 플립플롭(FF) 중 첫 번째 플립플롭은 상기 인에이블 신호(EN)를 지연하여 상기 제 1 변환 인에이블 신호(CEN1)를 생성한다. 상기 제 1 변환 인에이블 신호(CEN1)는 상기 제 1 TSV(TSV1)를 통해 상기 제 2 칩 ID 생성부(12)로 입력된다. 상기 제 1 인코딩부(112)는 상기 제 1 코딩신호(1a, 1b, 1c, 1d)를 수신하여 상기 제 1 칩 ID 신호(CID1<0:n>)를 생성한다. 상기 제 1 인코딩부(112)는 상기 제 1 코딩신호(1a, 1b, 1c, 1d)를 소정의 비트 수(n)로 인코딩하여 상기 제 1 칩 ID 신호(CID1<0:n>)를 생성한다.
상기 제 1 칩 ID 생성부(11)와 마찬가지로, 상기 제 2 칩 ID 생성부(12)의 상기 제 2 코딩신호 생성부(121)는 또한 네 개의 플립플롭(FF)을 포함하여 상기 제 2 코딩신호(2a, 2b, 2c, 2d)를 생성한다. 상기 제 2 코딩신호 생성부(121)의 첫 번째 플립플롭(FF)은 상기 인에이블 신호(EN)보다 지연되어 생성되는 상기 제 1 변환 인에이블 신호(CEN1)를 수신하므로, 상기 클럭 신호(CLK)가 네 번 토글하였을 때, 상기 제 2 코딩신호(2a, 2b, 2c, 2d)는 0 0 1 0의 논리 레벨을 가질 수 있다. 또한 상기 제 2 코딩신호 생성부(121)의 첫 번째 플립플롭(FF)은 상기 제 1 변환 인에이블 신호(CEN1)를 지연하여 상기 제 2 변환 인에이블 신호(CEN2)를 생성한다. 상기 제 2 변환 인에이블 신호(CEN2)는 상기 제 1 TSV(TSV1)를 통해 상기 제 3 칩 ID 생성부(131)로 입력된다. 상기 제 2 인코딩부(122)는 상기 제 2 코딩신호(2a, 2b, 2c, 2d)를 수신하여 상기 제 2 칩 ID 신호(CID2<0:n>)를 생성한다. 상기 제 2 인코딩부(122)는 상기 제 2 코딩신호(2a, 2b, 2c, 2d)를 소정의 비트 수(n)로 인코딩하여 상기 제 2 칩 ID 신호(CID2<0:n>)를 생성한다.
상기 제 3 칩 ID 생성부(13)의 제 3 코딩신호 생성부(131)는 또한 네 개의 플립플롭(FF)을 포함하여 상기 제 3 코딩신호(3a, 3b, 3c, 3d)를 생성한다. 상기 제 3 코딩신호 생성부(131)의 첫 번째 플립플롭(FF)은 상기 제 1 변환 인에이블 신호(CEN1)보다 지연되어 생성되는 상기 제 2 변환 인에이블 신호(CEN2)를 수신하므로, 상기 클럭 신호(CLK)가 네 번 토글하였을 때, 상기 제 3 코딩신호(3a, 3b, 3c, 3d)는 0 1 0 0의 논리 레벨을 가질 수 있다. 상기 제 3 인코딩부(132)는 상기 제 3 코딩신호(3a, 3b, 3c, 3d)를 수신하여 제 3 칩 ID 신호(CID3<0:n>)를 생성한다. 상기 제 3 인코딩부(132)는 상기 제 3 코딩신호(3a, 3b, 3c, 3d)를 소정의 비트 수(n)로 인코딩하여 상기 제 3 칩 ID 신호(CID3<0:n>)를 생성한다.
각각의 코딩신호 생성부(111, 121, 131)를 구성하는 플립플롭(FF)의 개수는 특별히 본 발명의 실시예에 한정되는 것이 아니다. 당업자라면 상기 플립플롭의 수는 상기 반도체 장치를 구성하는 적층된 칩의 개수에 따라 달라질 수 있으며, 상기 클럭 신호의 토글 수도 바뀔 수 있음을 알 것이다.
상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)는 각각 상기 제 4 TSV(TSV4)를 통해 메인 ID 신호(MID<0:n>)를 수신한다. 상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)는 상기 메인 ID 신호(MID<0:n>)와 각각의 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 비교하고, 비교결과에 따라 상기 제 1 내지 제 3 칩 선택신호(CS1~CS3)를 생성한다. 상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)는 상기 칩 ID 신호(CID1<0:n>~CID3<0:n>)가 상기 메인 ID 신호(MID<0:n>)와 일치하는 경우 일치하는 칩 ID 신호를 갖는 칩 선택신호를 생성한다. 예를 들어, 상기 메인 ID 신호(MID<0:n>)와 상기 제 2 칩 ID 신호(CID2<0:n>)가 동일한 경우 상기 제 2 칩 선택신호 생성부(22)는 상기 제 2 칩 선택신호(CS2)를 생성한다. 상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)는 상기 메인 ID 신호(MID<0:n>) 및 각각의 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 수신하는 배타적 노어 게이트를 포함하여 구성될 수 있다.
도 3 및 도 5를 참조하여, 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 상기 반도체 장치(1)가 활성화되면, 상기 마스터 칩(master)에 배치된 제어부(30)가 상기 인에이블 신호(EN)를 생성하고, 외부 클럭(CLK_ex)으로부터 상기 클럭 신호(CLK)를 생성한다. 상기 인에이블 신호(EN)는 상기 제 1 TSV(TSV1)를 통해 상기 제 1 칩 ID 생성부(11)의 제 1 코딩신호 생성부(111)로 전송되고, 상기 클럭 신호(CLK)는 상기 제 2 TSV(TSV2)를 통해 상기 제 1 내지 제 3 칩(slave1~slave3)의 상기 제 1 내지 제 3 코딩신호 생성부(111, 121, 131)로 각각 전송된다.
상기 인에이블 신호(EN)가 하이 레벨의 펄스 신호이고, 상기 클럭 신호(CLK)가 네 번 토글하게 되면 상기 제 1 코딩신호 생성부(111)는 0 0 0 1의 제 1 코딩신호(1a, 1b, 1c, 1d)를 생성하고, 상기 제 2 코딩신호 생성부(121)는 0 0 1 0의 제 2 코딩신호(2a, 2b, 2c, 2d)를 생성하며, 상기 제 3 코딩신호 생성부(131)는 0 1 0 0의 제 3 코딩신호(3a, 3b, 3c, 3d)를 생성하게 된다. 상기 제 1 내지 제 3 인코딩부(112, 122, 132)는 상기 각각의 코딩신호를 인코딩하여 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 생성한다.
상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)는 상기 각각의 칩 ID 신호(CID1<0:n>~CID3<0:n>) 및 마스터 칩(master)으로부터 상기 제 4 TSV(TSV4)를 통해 전송된 상기 메인 ID 신호(MID<0:n>)를 수신하고, 상기 칩 ID 신호(CID1<0:n>~CID3<0:n>)와 상기 메인 ID 신호(MID<0:n>)를 비교한다. 상기 메인 ID 신호(MID<0:n>)가 상기 제 2 칩 ID 신호(CID2<0:n>)와 일치하는 경우 상기 제 2 칩 선택신호 생성부(22)는 상기 제 2 칩 선택신호(CS)를 생성하고, 상기 제 1 및 제 3 칩 선택신호 생성부(21, 23)는 상기 제 1 및 제 3 칩 선택신호(CS1, CS3)를 생성하지 않는다. 따라서, 상기 제 2 칩(slave2)이 상기 제 2 칩 선택신호(CS2)에 응답하여 활성화되고, 상기 제 2 칩(slave2)이 상기 반도체 장치의 동작을 수행할 수 있다.
상기 반도체 장치(1)는 TSV와 각각의 칩의 직렬연결을 구현하여, 상기 각각의 칩 ID 신호를 빠르고 간편하게 부여할 수 있고, 이에 따라, 동작이 필요한 칩을 개별적으로 선택하여 활성화시킬 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치(1)의 추가적인 구성을 도시한다. 도 6은 도 3에 추가될 수 있는 선택 ID 생성부(40) 및 도 3의 칩 선택신호 생성부(21~23)를 대체하는 칩 선택신호 생성부(50)를 도시한다. 상기 선택 ID 생성부(40)는 테스트 모드 신호(TM<0:m>), 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 수신한다. 상기 선택 ID 생성부(40)는 상기 테스트 모드 신호(TM<0:m>)로부터 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>)를 생성한다. 상기 제 1 대체 ID 신호(RID1<0:n>)는 상기 제 1 칩 ID 신호(CID1<0:n>)를 대체할 수 있는 신호이고, 상기 제 2 대체 ID 신호(RID2<0:n>)는 상기 제 2 칩 ID 신호(CID2<0:n>)를 대체할 수 있는 신호이며, 상기 제 3 대체 ID 신호(RID3<0:n>)는 상기 제 3 칩 ID 신호(CID3<0:n>)를 대체할 수 있는 신호이다. 상기 선택 ID 생성부(40)는 상기 테스트 모드 신호(TM<0:m>)에 응답하여 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>) 및 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>) 중 하나를 상기 선택 ID 신호(SID1<0:n>~SID3<0:n>)로 출력하도록 구성된다. 상기 선택 ID 생성부(40)는 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>) 중 하나라도 제대로 생성되지 않았을 때 상기 제 1 내지 제 3 칩 ID 신호(CID1<0:n>~CID3<0:n>)를 갈음하여 상기 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>)를 상기 선택 ID 신호(SID1<0:n>~SID3<0:n>)로서 출력함으로써, 상기 반도체 장치(1)의 정확한 칩 선택 동작을 보장한다.
상기 선택 ID 생성부(40)는 대체 ID 생성부(41) 및 선택부(42)를 포함한다. 상기 대체 ID 생성부(41)는 상기 테스트 모드 신호(TM<0:m>)를 수신하여 상기 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>)를 생성한다. 상기 대체 ID 생성부(41)는 복수개의 퓨즈셋(미도시)을 포함하여 구성된다. 따라서, 상기 복수개의 퓨즈셋이 구비하는 퓨즈를 원하는 방식으로 커팅하고, 상기 테스트 모드 신호(TM<0:m>)를 인가하여 상기 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>)를 생성한다.
상기 선택부(42)는 상기 제 1 내지 제 3 칩 ID 신호 생성부(CID1<0:n>~CID3<0:n>)와 상기 제 1 내지 제 3 대체 ID 신호(RID1<0:n>~RID3<0:n>) 중 하나를 출력하도록 구성된다. 즉, 상기 선택부(42)는 상기 제 1 칩 ID 신호(CID1<0:n>) 및 상기 제 1 대체 ID 신호(RID1<0:n>) 중 하나를 제 1 선택 ID 신호(SID1<0:n>)로 생성하고, 상기 제 2 칩 ID 신호(CID2<0:n>) 및 상기 제 2 대체 ID 신호(RID2<0:n>) 중 하나를 제 2 선택 ID 신호(SID2<0:n>)로 생성하며, 상기 제 3 칩 ID 신호(CID3<0:n>) 및 상기 제 3 대체 ID 신호(RID3<0:n>) 중 하나를 제 3 선택 ID 신호(SID3<0:n>)로 생성한다.
별도로 도시하지는 않았지만, 상기 선택 ID 생성부(40)는 상기 제 1 내지 제 3 칩 ID 생성부(11~13)와 마찬가지로, 상기 제 1 내지 제 3 칩(slave1~slave3)에 분산되어 배치될 수 있다. 또한, 상기 선택 ID 생성부(40)는 예를 들어, 상기 마스터 칩(master)에 모여서 배치될 수도 있다. 이 경우, 각각의 ID 신호가 전송될 수 있는 추가적인 TSV가 필요할 것이다.
상기 칩 선택신호 생성부(50)는 상기 제 1 내지 제 3 선택 ID 신호(SID1<0:n>~SID3<0:n>) 및 상기 메인 ID 신호(MID<0:n>)를 수신하여 상기 제 1 내지 제 3 칩 선택신호(CID1<0:n>~CID3<0:n>)를 생성한다. 상기 칩 선택신호 생성부(50)는 상기 제 1 내지 제 3 선택 ID 신호(SID1<0:n>~SID3<0:n>)를 각각 상기 메인 ID 신호(MID<0:n>)와 비교하고, 상기 메인 ID 신호(MID<0:n>)와 일치하는 상기 선택 ID 신호에 해당하는 상기 칩 선택신호를 생성한다. 예를 들어, 상기 메인 ID 신호(MID<0:n>)가 상기 제 2 선택 ID 신호(SID2<0:n>)와 일치한다면, 상기 칩 선택신호 생성부(50)는 상기 제 2 칩 선택신호(CS2)를 생성하고, 상기 제 1 및 제 3 칩 선택신호(CS1, CS3)를 생성하지 않는다. 별도로 도시하지는 않았지만, 상기 칩 선택신호 생성부(50)는 상기 제 1 내지 제 3 칩 선택신호 생성부(21~23)와 마찬가지로 각각 상기 제 1 내지 제 3 칩(slave1~slave3)에 분산되어 배치될 수 있다. 상기 추가적인 구성 및 대체적인 구성을 통해, 본 발명의 실시예에 따른 반도체 장치는 더욱 정확하게 상기 칩 선택신호를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
11: 제 1 칩 ID 생성부 12: 제 2 칩 ID 생성부
13: 제 3 칩 ID 생성부 21: 제 1 칩 선택신호 생성부
22: 제 2 칩 선택신호 생성부 23: 제 3 칩 선택신호 생성부
30: 제어부 40: 선택 ID 생성부
41: 대체 ID 생성부 42: 선택부
50: 칩 선택신호 생성부 TSV1~TSV4: 제 1 내지 제 4 TSV
RDL1a~RDL3b: 재분배 층 M: 메탈라인
BUMP: 범프
111: 제 1 코딩신호 생성부 112: 제 1 인코딩부
121: 제 2 코딩신호 생성부 122: 제 2 인코딩부
131: 제 3 코딩신호 생성부 132: 제 3 인코딩부

Claims (24)

  1. 클럭 신호 및 제 1 TSV로부터 인에이블 신호를 수신하여 제 1 칩 ID 신호 및 변환 인에이블 신호를 생성하는 제 1 칩 ID 생성부;
    상기 클럭 신호와 상기 제 1 TSV를 통해 상기 제 1 칩 ID 생성부로부터 출력되는 상기 변환 인에이블 신호를 수신하여 제 2 칩 ID 신호를 생성하는 제 2 칩 ID 생성부;
    상기 제 1 칩 ID 신호 및 메인 ID 신호를 수신하고, 상기 제 1 칩 ID 신호 및 상기 메인 ID 신호가 일치할 때 제 1 칩 선택신호를 생성하는 제 1 칩 선택신호 생성부; 및
    상기 제 2 칩 ID 신호 및 상기 메인 ID 신호를 수신하고, 상기 제 2 칩 ID 신호 및 상기 메인 ID 신호가 일치할 때 제 2 칩 선택신호를 생성하는 제 2 칩 선택신호 생성부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 인에이블 신호, 상기 클럭 신호 및 상기 메인 ID 신호는 마스터 칩으로부터 전송되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치가 활성화되는 시점에 상기 인에이블 신호를 생성하고, 외부 클럭에 응답하여 상기 클럭 신호를 생성하는 제어부를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 클럭 신호는 상기 외부 클럭보다 더 긴 주기를 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 칩 선택신호 생성부는 상기 제 1 TSV로부터 상기 인에이블 신호를 수신하여 상기 변환 인에이블 신호 및 제 1 코딩신호를 생성하는 제 1 코딩신호 생성부; 및
    상기 제 1 코딩신호를 디코딩하여 상기 제 1 칩 ID 신호를 생성하는 제 1 인코딩부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 칩 선택신호 생성부는 상기 제 1 TSV로부터 상기 변환 인에이블 신호를 수신하여 제 2 코딩신호를 생성하는 제 2 코딩신호 생성부; 및
    상기 제 2 코딩신호를 디코딩하여 상기 제 2 칩 ID 신호를 생성하는 제 2 인코딩부를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 칩 ID 생성부 및 상기 제 1 칩 영역의 상기 제 1 TSV 사이를 전기적으로 연결하는 제 1 재분배 층; 및
    상기 제 1 칩 영역의 상기 제 1 TSV 및 상기 제 2 칩 ID 생성부를 전기적으로 연결하는 제 2 재분배 층을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 칩 ID 생성부 및 상기 제 1 재분배 층 사이를 전기적으로 연결하는 메탈라인을 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 2 재분배 층 및 상기 제 2 칩 ID 생성부 사이를 전기적으로 연결하는 메탈라인 및 범프를 더 포함하는 반도체 장치.
  10. 클럭 신호 및 제 1 TSV로부터 인에이블 신호를 수신하여 제 1 칩 ID 신호 및 변환 인에이블 신호를 생성하는 제 1 칩 ID 생성부;
    상기 클럭 신호 및 상기 제 1 TSV를 통해 변환 인에이블 신호를 수신하여 제 2 칩 ID 신호를 생성하는 제 2 칩 ID 생성부;
    상기 제 1 칩 ID 신호 및 제 1 대체 ID 신호 중 하나를 제 1 선택 ID 신호로 제공하고, 상기 제 2 칩 ID 신호 및 제 2 대체 ID 신호 중 하나를 제 2 선택 ID 신호로 제공하는 선택 ID 생성부; 및
    상기 제 1 및 제 2 선택 ID 신호 및 메인 ID 신호를 수신하여 제 1 및 제 2 칩 선택신호를 생성하도록 구성된 칩 선택신호 생성부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 인에이블 신호, 상기 클럭 신호 및 상기 메인 ID 신호는 마스터 칩으로부터 전송되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 반도체 장치가 활성화되는 시점에 상기 인에이블 신호를 생성하고, 외부 클럭에 응답하여 상기 클럭 신호를 생성하는 제어부를 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 클럭 신호는 상기 외부 클럭 신호보다 긴 주기를 갖는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 선택 ID 생성부는 테스트 모드 신호에 응답하여 상기 제 1 및 제 2 대체 ID 신호를 생성하는 대체 ID 생성부; 및
    상기 테스트 모드 신호에 응답하여 상기 제 1 칩 ID 신호 및 상기 대체 ID 신호 중 하나를 상기 제 1 선택 ID 신호로 제공하고, 상기 제 2 칩 ID 신호 및 상기 대체 ID 신호 중 하나를 상기 제 2 선택 ID 신호로 제공하도록 구성된 선택부를 포함하는 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제 1 칩 ID 생성부는 상기 클럭 신호 및 상기 제 1 TSV로부터 상기 인에이블 신호를 수신하여 상기 변환 인에이블 신호 및 제 1 코딩신호를 생성하는 제 1 코딩신호 생성부; 및
    상기 제 1 코딩신호를 수신하여 상기 제 1 칩 ID 신호를 생성하는 제 1 인코딩부를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 칩 ID 생성부는 상기 클럭 신호 및 상기 제 1 TSV로부터 상기 변환 인에이블 신호를 수신하여 제 2 코딩신호를 생성하는 제 2 코딩신호 생성부; 및
    상기 제 2 코딩신호를 수신하여 상기 제 2 칩 ID 신호를 생성하는 제 2 인코딩부를 포함하는 반도체 장치.
  17. 제 10 항에 있어서,
    상기 제 1 칩 ID 생성부 및 상기 제 1 칩 영역의 제 1 TSV 사이를 전기적으로 연결하는 제 1 재분배 층; 및
    상기 제 1 칩 영역의 제 1 TSV 및 상기 제 2 칩 ID 생성부 사이를 전기적으로 연결하는 제 2 재분배 층을 더 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 칩 ID 생성부 및 상기 제 1 재분배 층 사이를 전기적으로 연결하는 메탈라인을 더 포함하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 2 재분배 층 및 상기 제 2 칩 ID 생성부 사이를 전기적으로 연결하는 메탈라인 및 범프를 더 포함하는 반도체 장치.
  20. 제 1 및 제 2 칩이 적층되는 반도체 장치로서,
    수직으로 동일선 상에서 상기 제 1 및 제 2 칩을 관통하여 연결하고, 상기 제 1 칩에 배치된 회로로부터 생성된 신호를 전송하는 제 1 TSV;
    상기 제 1 칩 영역의 상기 제 1 TSV와 상기 제 2 칩에 배치된 회로를 전기적으로 연결하는 제 1 재분배 층; 및
    상기 제 2 칩에 배치된 회로와 상기 제 2 칩 영역의 상기 제 1 TSV를 전기적으로 연결하는 제 2 재분배 층을 포함하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 칩에 배치된 회로와 상기 제 1 칩 영역의 상기 제 1 TSV를 전기적으로 연결하는 다른 재분배 층을 더 포함하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 제 1 칩에 배치된 회로 및 상기 다른 재분배 층을 전기적으로 연결하는 메탈라인을 더 포함하는 반도체 장치.
  23. 제 20 항에 있어서,
    상기 제 1 재분배 층 및 상기 제 2 칩에 배치된 회로를 전기적으로 연결하는 범프 및 메탈라인을 더 포함하는 반도체 장치.
  24. 제 20 항에 있어서,
    상기 제 2 칩에 배치된 회로 및 상기 제 2 재분배 층을 전기적으로 연결하는 메탈라인을 더 포함하는 반도체 장치.
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